TW200935591A - Semiconductor memory device - Google Patents

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200935591 六、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置’尤有關於一種由SRAM (Static Random Access Memory，靜態隨機存取記憬體） 所構成之半導體記憶裝置。 【先前技術】 為了實現半導體裝置之高積體化、高性能化，已有提 出一種在半導體基板之表面形成柱狀半導體，且具有在其 ©側壁以包圍柱狀半導體層之方式所形成之閘極之縱型閘極 電晶體之 SGTCSurrounding Gate Transist〇r，環繞閘極 電晶體）之方案（例如專利文獻1:日本特開平2_188966)。 在SGT中係於垂直方向配置有汲極、閘極、源極，因此相 較於習知之平面（Planar)S電晶體可將所佔面積大幅縮 , 小。 使用SGT構成LSI(大規模積體電路）時，作為該等之 〇快取（cache)用記憶體，須使用由SGT之組合所構/成之 SRM(以下稱SGT~S_。近年來，由於對於搭載於⑶之 SRAM之大容量化有極大要求，因此要求在使用卿時亦要 實現具有極小之儲存單位（ce⑴面積之咖。然而，在 SGT-SRAM中’亦藉由發揮電晶體形成於縱方向之特徵，相 較於f知之由平㈣電㈣所構粒伽可將麵儲存 單位面積縮小。 ^ 4個SGT與2個負 之平面圖顯示於第 茲將專利文獻1之實施例所示使用 載電阻元件所構成之E/r型 319913R1 200935591 20圖（a) ’且將平面圖之切割線（cut line)A_A，之剖面圖 顯示於第20圖（b) 〇 茲參照第20圖（a)之平面圖及（b)之剖面圖說明如 下。SRAM儲存單位係構成為包括：存取電晶體，用以存取 由2個柱狀矽層（601a、601b)所形成之記憶體儲存單位； 驅動器電晶體，為了進行讀取及寫入由2個柱狀矽層 (602a、602b)所形成之資料而驅動記憶體儲存單位；及由 多晶矽配線所形成之2個負載電阻元件（Ra6、Rb6)。在 口 個柱狀矽層之底部係形成下部擴散層(；6〇7a、6〇7b、6〇7c)， •而於上部係形成上部擴散層608，於柱狀矽層之周圍則形 成閘極電極（606a至606c)。 BL6及BLB6係位元線、WL6係字元線（word line)、Vcc6 係電源電位配線、Vss6係接地電位配線。此外，Ma6及Mb6 係顯示由配線層所形成之用以記憶資料之記憶節點 (node) ° 〇 [專利文獻1]日本特開平2-188966 【發明内容】 <· [發明欲解決之問題] 然而’關於上述SRAM係具有下述問題。 首先’在上述SRAM中，係藉由配線層（Ma6、Mb6)形成 記憶節點，而於資料讀取時，記憶節點之資料係被讀取於 存取電晶體之底部之下部擴散層（607a、607b)。所讀取之 資料係經由接點（contact)(603a、603b)傳送至由配線層所 構成之位元線（BL6、BLB6)。在此，接點並非為用以構成 4 319913R1 200935591 SRAM之賴之要素，而於例如可由 層 散層形成記憶節點之S膽構成時，由於二== 通過形成於存取電晶體之上部之接點 二·，貝枓係 構成之位元線，因此上述歸 =至由配線層所 需要，此，可將職鍺存單6_不再 份量。 積縮小相當於2個接點 接者，在上述SRAM _，由於备梁* ❹ 係由多晶石夕配線層所形成，因此=^且元輸6、_ 之讓儲存單位面積之增加因即=成負因= 且元件所導致 儲存單位面積，須使用追加面積 載=縮小麵 再者，在上述麵中，字m载λ阻元件。， 因此成為高電阻。為了達成目所形成， 須於字元線加L彳έ j LSI所要求之動作速度， 線，夢此而降低雷固、加的接點’並藉由配線層支持字元 Ϊ為=電阻。因此，上述s膽儲存單位之面積將 ο 成之在上述讀中，相較於由平面電晶體所構 位’電晶體形成於縱方向之部分雖可縮小 積：右考慮到上述問題，則可進一步縮小面積。 SGT之E:有:於上述情形而研創者’其目的為在使用 [解決問題之方案;SRM_^ 在美m種半導體記憶裝置’係包括有 '緣二電㈣及2個負载電阻元件之絕 之靜態（statlc)型記憶體儲存單位者， 319913R1 5 200935591 徵為前述4個M0S電晶體之各個係： 將源極擴散層、汲極擴散層及 體 所形成之絕緣膜上朝垂直方向：：體曰=基板上 半導體層係配置於前述源極擴散層*二及狀 間’==半導體層之側壁形成有閘極；…之 發揮作為第1及第2 _s 麵之_電晶趙之功能，其中該第弟二第2 ❹ Ο 存取電晶體係用以為了保持辨 及第2 _s之 荷並且對記龍進行存取，^ | 2位資料而供給電 電晶體係用以為了寫入及讀取驅動器 動記憶節點； 儲存早位之>料而驅 係相之存取電晶體及第1 _之_電晶趙 係相之存取電晶體及第2_之_器電晶 在第1 NM0S之存取電晶體 體中發揮作為騎資料之第丨_S之驅動器電 係作為前述第丨_之存取電功能之第1擴散’ 動器電晶體_及前卿1臟之. 在第==置二述絕緣膜上; 體中發揮作綱資7之第7二2%_之咖電1 係作為前述第2刪之存H即及"：力能之第2祕 動器電晶财狀上臟之』 將别述2個負載電阻元件之各個分別配置於前述第 319913R1 6 200935591 擴散層及前述第2擴散層之上。 此外，在本發明之另一較佳之態樣中，在前述半導體 裝置中，前述2個負載電阻元件係形成作為由前述第1擴 散層上所形成之半導體或金屬所構成之第1接點插塞 (contact plug)及由前述第2擴散層上所形成之半導體或 金屬所構成之第2接點插塞。 此外，在本發明之另一較佳之態樣中，在前述半導體 裝置中，從第1及第2丽0S之存取電晶體之閘極電極延伸 ® 之閘極配線上所形成之接點之至少一個，係與從相鄰接之 記憶體儲存單位之NM0S之存取電晶體之閘極電極延伸之 . 閘極配線上所形成之接點共有化。 此外，在本發明之另一較佳態樣中，從發揮作為前述 第1記憶節點功能之擴散層上所形成之驅動器電晶體之閘 極延伸之閘極配線，係藉由與發揮作為前述第2記憶節點 功能之擴散層共通之接點而連接； 0 從發揮作為前述第2記憶節點功能之擴散層上所形成 之驅動器電晶體之閘極延伸之閘極配線，係藉由與發揮作 為前述第1記憶節點功能之擴散層共通之接點而連接。 此外，在本發明之另一較佳之態樣中，用以形成存取 電晶體之柱狀半導體層、與用以形成驅動器電晶體之柱狀 半導體層之側壁之周圍長，係根據讀取時之動作裕度 (margin)及寫入時之動作裕度而決定。 此外，依據本發明，在前述半導體裝置中，前述4個 M0S電晶體係配列2列2行於前述絕緣膜上； 7 319913R1 200935591 前述4個M0S電晶體係配列2列2行於前述絕緣膜上， 前述第1 NM0S之存取電晶體係配列於第1列第1行， 前述第1疆0S之驅動器電晶體係配列於第2列第1行， 前述第2 NM0S之存取電晶體係配列於第1列第2行， 前述第2丽0S之驅動器電晶體係配列於第2列第2行。 此外，依據本發明，在前述半導體裝置中，前述4個 M0S電晶體係配列2列2行於前述絕緣膜上； 前述4個M0S電晶體係配列2列2行於前述絕緣膜上， ❹ 前述第1 NM0S之存取電晶體係配列於第1列第1行， 前述第1 NM0S之驅動器電晶體係配列於第2列第1行， 前述第2 NM0S之存取電晶體係配列於第2列第2行， 前述第2丽0S之驅動器電晶體係配列於第1列第2行。 【實施方式】 (實施例1) 第1圖係顯示使用在本發明之E/R型4T-SRAM之記憶 q 體儲存單位之等效電路圖。在第1圖中各元件符號係顯示 如下：BL1及BLB1係位元線、WL1係字元線、Vccl係電源 電位、Vssl係接地電位、Qall及Qa21係用以對記憶體儲 存單位進行存取之存取電晶體、Qdll及Qd21係為讀取及 寫入記憶體儲存單位之資料而驅動記憶節點之驅動器電晶 體、Ral及Rbl係用以供給電荷至記憶節點之負載電阻元 件、Mai及Mbl係用以記憶資料之記憶節點。 第2圖係顯示使用本發明之SRAM記憶體儲存單位之布 局圖。在SRAM儲存單位布局内，係重複配置有第2圖所示 8 319913R1 200935591 之單兀儲存單位UC。第3圖（a)至（d)係顯示第2圖之希 圖之切割線A-A，至D-D，之剖面結構。 局 首先參照第2圖及第3圖說明本發明之布局。 ❹ 在形成於基板上之埋入氧化膜層1〇1等之絕緣臈上 形成有平面狀矽層（l〇2a、102b)，且上述平面狀矽係 (l〇2a、l〇2b)係藉由進行雜質植入等而成為N +擴層 (l〇3a、l〇3b)。平面狀矽層（1〇2a、1〇2b)係分別發揮層 記憶節點（Ma卜_功能。_及㈣係存取電晶題為 Qdl 1及Qd21係驅動器電晶體、Ral及RM係由多晶=、 構成之接點插塞所形成之負載電阻元件。 所 在本實施例中，1個單元儲存單位uc係包括有配列 列2行在埋入氧化膜層1〇1上之電晶體。在第丨行係於 第1圮憶節點之平面狀矽層102&之上，從圖之上侧分別酉； 列有存取電晶體Qan及驅動器電晶體Qdll。此外，在第^ 仃，係於第2記憶節點之平面狀矽層102b之上，從圖之上 側刀別配列有存取電晶體Qa21及驅動器電晶體⑽卜 實，例之SR AM儲存單位陣列係藉由將具備此種4個電晶體 之單元儲存單位（unit cell)uc連續地配列於圖之二 向所構成。 处由第2圖及第3圖可明瞭，發揮作為第j記憶節點功 月匕之N+擴散層103a(平面狀矽層1〇2a)係作為存取電晶體 QaU及驅動器電晶體Qdll共通之擴散層而配置於埋入氧 =膜層1G1上。此外，同樣地，發揮作為第2記憶節點功 月b之N+擴散層103b(平面狀矽層1〇2b)係作為存取電晶體 319913R1 200935591

Qa21及驅動器電晶體卿共通之擴散層而配置 化膜層101上。 乳 形成於平面狀㈣論上之接點110a係藉由節點連 接配線Nal而與在從驅動器電晶體_之閘極電極延 閘極配線上所形成之接點·連接，而形成於平面狀石夕層 102b上之接點11Gb係藉由節點連接配線_而與在從^ 動器電晶體Qdll之閘極電極延伸之閘極配線上所形成之 接點llla連接。形成於存取電晶體⑽工上部之接點贿 係連接於位το線BL1 ’而形成於存取電晶體_上部之接 點106b係連接於位元線職。在從存取電晶體㈣及 Qa21j極電極延伸之_配線上所形成之接點 107係連 接於字το線WL1。此外，形成於驅動器電晶體⑽丨、如⑴ 上。P之接點（108a、lG8b)均係連接於接地電位之配線層 ’ Vss卜藉由多晶石夕等所形成之接點插塞之Ral及謝係分 別連接於電源電位之配線層Vccla及Vcclb。 ❹帛το線之崎、位凡狀崎、電源電位之配線及接 地電位之配線係與其他記憶體儲存單位之配線共用，因此 較佳為在較各記憶體儲存單位内之配線之節點連接配線更 上位之層連接。 另外，作為上述之階層性配線之一構成例，為了使各 配線不會與不應接觸之接點接觸，其構成可實現為：將節 點連接配線（Nal)、節點連接配線(Nbi)、及接地電位之配 線Vssl形成在最下位之層，且將電源電位之配線、 Vcclb)^/成於該等上位之層，且於該等上位之層形成位元 319913R1 10 200935591 · 線（BLl、BLBl)，將字元線（WL1)配線在最上位之層。 ^在本發明中，係將構成SRAM之各電晶體之源極及汲極 定義如下。關於驅動器電晶體（Qdll、Qd21)係將在與接地 電虔連接之柱狀半導體層之上部所形成之擴散層定義為源 極擴散層’且將在柱狀半導體層之下部所形成之擴散層定 義為汲極擴散層。關於存取電晶體（QaU、Qa21)，在柱狀 半導體層之上部所形成之擴散層及在下部所形成之擴散層 ，依據動作狀態而均成為源極或汲極，惟為了簡化起見， 纽將在柱狀半導體層之上部所形成之擴散層定義為源極擴 散層，且將在柱狀半導體層之下部所形成之擴散層定義為 汲·極擴散層。 接下來參照第3圖之剖面結構說明本發明。 —如第3圖（a)所示’在埋入氧化膜層1〇1上形成屬於記 憶節點（Ma卜Mbl)之平面狀石夕層（1〇2a、獅），而上述平 面狀石夕層（102a、1_係藉由雜質植入等而形成作為N + ❹源極擴散層（l〇3a、腿）。在N+源極擴散層臉上形成 有用以形成存取電晶體Qall之柱狀矽層121a，而於N+源 極擴散層103b上形成有用以形成存取電晶則.之柱狀 石夕層121b。在各餘财層之周圍係形成有閘極絕緣膜 117及閘極電極118。在柱狀矽層上部係藉由雜質植入等形 成N+/及極擴散層114。雖未圖示，惟形成於存取電晶體 Qall上之接點1〇6a係連接於位元線肌1，而形成於存取電 晶，Qa21上之接點106b係連接於位元線BLM，在從存取 電μ體Qall及Qa2i之閘極電極延伸之閘極配線上所 11 319913R1 200935591 形成之接點107係連接於字元線WL1。 如第3圖（b)所示，在埋入氧化膜層1〇1上形成屬於記 憶節點（Mai、Mbl)之平面狀矽層（102a、1〇2b)，而上述平 面狀石夕層（lG2a、102b)係藉由雜質植入等而形成作為N + 源極擴散層（103a、103b)。在平面狀矽層1〇2a上係形成有 由，載電阻元件之多晶矽等所形成之接點插塞Ral。雖未 圖示，惟在從驅動器電晶體Qdll之閘極電極延伸之閘極配 線1181)上所形成之接點nla係經由記憶節點連接配線Nbl 而連接於在N+源極擴散層1〇2b上所形成之接點u〇b。 —如第3圖（c)所示，在埋入氧化膜層1〇1上形成屬於記 憶節點（Mai、Mbl)之平面狀矽層（1〇2a、12〇b)，而上述平 面狀石夕層⑽a、麗）係藉由雜質植入等而形成作為N + 源極擴散層（l〇3a、103b)。在平面狀碎層1()2a上形成有用 以形成驅動器電晶體_之柱狀石夕層⑽，而於平面狀 矽層102b上形成有用以形成驅動器電晶體如21之柱狀石夕 ❾層122b。在各個柱狀矽層之周圍形成有閘極絕緣膜117及 1極電極118。在柱狀石夕層上部係藉由雜質植入等形成有n +沒極擴散層114。雖未圖示，惟在驅動器電晶體（簡、

Qd21)上所軸之接點（、咖）均健由配線層而連接 於接地電位Vssl 〇 :如第3圖（d)所示，在埋入氧化膜層ι〇ι上形成有屬於 =憶郎點之平面狀石夕層馳，而上述平面狀石夕層102a係 =由雜質植人等而形成作為N+源極擴散層lG3a。在平面 夕層嶋上形成有用以構成存取電晶體Qall之柱狀石夕 319913R1 12 200935591 =la、及用以構成驅動器電晶體Qcm之柱狀石夕層122a。 ns m⑧狀㈣形騎閘_、賴117及閘極電極 ❹ ㈣上部係藉由雜聽人等形成有叫及 =政層m。雖未圖示’惟在存取電晶㈣⑴上所形成 2點職係連接於位元線BL1，而在驅動器電晶體Qdll 形成之接點108a係連接於電源電位配線^❿，而多 ^石夕插塞Ral 4系連接於電源電位配線Vccl。此外，没極擴 層上之接點llGa係經由記憶節點連接配線㈣而連接於 在從驅動11電_ _之閘極電極延狀祕配線上所 形成之接點111b 〇 若將本發明之SRAM與第20圖之習知例作比較，首先， 在本發明中係將記憶節點藉由與埋入氧化膜鄰接之平面狀 矽層形成’因此不再需要第20圖之習知例中用以將資 傳至位元線之接點（6〇3a、6〇3b)。 此外，在本發明中雖係藉由形成記憶節點之2個擴散 0層（l〇3a、l〇3b)來形成SRAM儲存單位，惟在第2〇圖之習 知例中係藉由3個擴散層（607、607a、607b)來形成。因此， 在本發明中擴散層之面積效率較局，而容易設計更小之 SRAM面積。再者’該等擴散層係由長方形單純形狀所構成， 因此容易藉由 OPCCOptical Proximity Correction，光學 近接修正）進行圖案形狀之補正，而為適於用以實現較小 SRAM儲存單位面積之布局.。此外，負載電阻元件^丨、^) 並非如習知例配置在多晶矽配線層，而係配置於發揮作為 記憶節點功能之擴散層（l〇3a、l〇3b)之上。因此，在本發 319913R1 13 200935591 明中，在與配置電晶體之區域之外其他之區域不續設置負 載電阻兀件配置用之空間，而可較習知例將SRAM面積更為 縮小。 在本發明中，負载電阻元件係藉著由多晶石夕等所形成 之接點插塞來形成。負载電阻元件之電阻值係可藉由多晶 石夕成膜時之㈣之濃度來㈣卜藉衫晶⑦等所形成之接 點插塞亦可形成於柱狀矽層間之較狹窄之區域，因此可有 效縮小SRAM儲存單位面積。 ❹ 另外，接點插塞即使不以多晶矽等之半導體形成，而 藉由將ΤιΝ等電阻較高之金屬埋入於插塞整體亦可形成。 此外，在本發明之實施例所示之布局以外，上述接點 插塞亦可藉由一面微調整SRAM儲存單位之布局一面以最 佳之布局進行配置而設計面積較小之紐颜儲存單位。 在本發明中，閘極絕緣膜係以Hf〇2等之High_k膜形 成，而閘極電極係以TiN及TaN等之金屬膜、或金屬膜與 ❹部分經矽化物化之多晶矽之疊層結構來形成為較佳。 此外，在本發明中，上述柱狀石夕層之通道部係以未推 雜有雜質，或雜質濃度在le-17cnf3以下為較佳。若雜質濃 度兩到此程度以上，則由於雜質之統計上的變動所導致之 電晶體之特性參差不齊就會變大，且讀取裕度等之邠龍動 作裕度就會顯著劣化之故。此時，電晶體之臨限值調整可 不藉由通道部之雜質濃度進行，而藉由調整鬧極材料^工 作函數來進行。 以下參照第4圖至第15圖說明用以形成本發明之半導 319913R1 14 200935591 體裝置之-製造方法例。在各圖中，⑷係顯示平面圖，⑻ 係顯示A-A’間之剖面圖。 如第4 ®所示’在埋人氧化膜1G1上於形成有膜厚 lOOmn 至 400mn 左右 SOI 層之 s〇I(Silic〇n_〇n Insuiat〇r， 絕緣層上覆石夕）基板上，進行膜厚5Gnm至左右之氮 化石夕膜等之遮罩119之成膜。之後，藉由微影形成柱狀石夕 層之圖案，且藉由姓刻形成柱狀石夕層（121a、121b、122a、 122b)。柱狀㈣之直徑料5至5Qnm左右、高度係為3〇 至300咖左右。此時，在柱狀半導體底部先以i〇nm至5〇咖 左右之厚度形成平面狀石夕層120。 如第5圖所不，將石夕層分離，形成作為記憶節點之平 面狀石夕層（102 a、102b)。在本發明巾，元件分離僅以將平 =狀矽層分離即可形成，因此步驟數較少，且可形成具有 取^加工尺寸之分離寬度之元件分離。·其後，藉由離子植 入等導入雜質，而將平面狀矽層形成作為柱狀矽層下部之 ❹N+汲極擴散層。此時，雜質係以到達埋入氧化膜1〇1，再 者雜質係以分布成覆蓋柱狀矽層之底部之方式調整植入條 件較佳。此外，藉由氮化矽膜遮罩119而使雜質不導入於 柱狀矽層上部。 如第 6 圖所示’藉由 cVD(Chemical Vapor Deposition， 予氣相 /儿積）法或 ALD(Atomic Layer Deposition，原子 匕積）法將Hf〇2等之High-k膜117以1至5nm左右之厚 ，成膜作為閘極絕緣膜。接下來，將TiN或TaN等之閘極 ‘電膜118以1〇至50nm左右之厚度成膜作為閘極導電膜。 15 319913R1 200935591 如第7圖所示，將氧化矽膜131成膜而將柱狀矽層間 埋入。 如第 8 圖所示’藉由 CMP(Chemicai Mechanical Polishing，化學機械研磨）將氧化矽膜131、柱狀矽層上 部之閘極導電膜118、High-k膜117進行研磨，使閘極上 面平坦化。藉由CMP將閘極上部平坦化，藉此可實現良好 之閘極形狀，且可抑制閘極長度之參差不齊。在CMp時， 係使用柱狀矽層上部之氮化矽膜遮罩119作為CMp之擋止 ❹層（st〇PPer)。藉由使用氮化矽膜遮罩119作為CMP擋止 層’即可重現性良好地控制CMP研磨量。 如第9圖所示，為了決定閘極長度，乃將閘極導電膜 118及氧化矽膜131進行回蝕，以形成柱狀矽層侧壁之閘 極電極。此時’儘可能以相同速率將閘極導電膜118與氧 北矽膜131進行蝕刻，甚且使用相對於氮化矽膜遮罩119 採取高選擇比之蝕刻條件。 ❹ 如第10圖所示，將氮化矽膜成膜，且藉由回蝕，於金 屬閘極之上部形成氮化矽膜侧壁（side wall)132。此時， 以殘留於閘極上之氮化矽膜側壁132剛好覆蓋閘極之方式 "又疋氮化矽膜成膜量與回蝕量。由此氮化矽膜侧壁所覆蓋 之。卩分之閘極係在後步驟之閘極蝕刻時受到保護，因此可 按閘極導電膜之成膜膜厚量自行調整形成閘極電極。 如第11圖所示’藉由濕蝕刻將殘存於金屬閘極上之氧 化矽膜131加以去除。 如第12圖所示’使用阻劑或多層阻劑133，藉由微影 16 319913R1 200935591 方式形成閘極配線圖案。 如第13圖所示，以阻劑133為遮罩，將閘極底部及閘 極下之High-k膜進行蝕刻並予以去除。藉此而形成閘極配 線（118a至118c)。如上所述，在將氮化矽膜形成於柱狀矽 層之上部之結構中，係藉由依序進行藉由CMP將閘極上面 平坦化之步驟、用以決定閘極長度之蝕刻、閘極電極保護 用之氮化膜侧壁之形成、閘極配線之圖案化、以及用以形 成閘極配線之蝕刻，即可以良好之閘極形狀形成尺寸參差 ❹不齊甚小之閘極，且可更自由地形成閘極配線。此外，由 於可自行調整地控制閘極電極之膜厚，因此可縮小佔有面 積及削減閘極與擴散層間之寄生電阻。 如第14圖所示，藉由濕蝕刻處理將氮化矽膜遮罩119 及氮化石夕膜侧壁132加以去除。之後，藉由離子植入等導 入雜質，而形成柱狀矽層上部之N+源極擴散層114。 如第15圖所示，形成由多晶矽等所形成之接點插塞 ❿（Ral、Rbl)作為負載電阻元件。於多晶矽之成膜時添加磷 或硼等之雜質’即可藉由調整雜質濃度而調整電阻值。之 後，形成通常之接點（107、l〇6a、108a、ll〇a、illa、1〇6b、 108a、 ll〇a、 111a) 〇 在本發明中係以柱狀石夕層底部之N +沒極擴散層 (103a、103b)形成至埋入氧化膜層ιοί為止之方式設定雜 質分布’且於電晶體動作時，係以枉狀矽層内部完全空乏 化之方式設定柱狀矽層之尺寸或雜質濃度為較佳。如上所 述’藉由設定N+汲極擴散層（l〇3a、103b)之雜質分布， 17 319913R1 200935591 柱狀矽層之内部不依賴電晶體之動作狀態即成為浮體 (floatingbody)結構’而可形成不受基板電壓影響之電晶 體。此外，藉由將N+汲極擴散層（l〇3a、l〇3b)之雜質擴 散至埋入氧化膜101為止，即可大幅減少没極擴散層電容 之底面成分，且可降低整體汲極擴散層之寄生電容。另外， 在第3圖之剖面圖中，雜質雖係以完全覆蓋柱狀矽層之底 部之方式擴散，惟雜質即使不完全覆蓋柱狀矽層底部，在 動作上亦無問題。 ❹（實施例2) 第16圖係顯示本實施例之SRAM儲存單位布局。在本 實施例中與實施例1不同之處係為以下各點。屬於記憶節 點之平面狀矽層202a、及從驅動器電晶體Qd22之閘極電 極延伸之閘極配線係藉由跨及兩者所形成之共通之接點 2他連接’而屬於記憶節點之平面狀發層娜、及從驅動 :電晶體Qdl2之閘極電極延伸之閘極配線係藉由跨及兩 2形成之共通之接點議連接。如上所述，將閘極與記

藉由接點連接’而非藉配線層加以連接，即可將SRAM 點内之接點數減少，因此可藉由調整柱狀矽層及接 ”配置而將儲存單位面積縮小。 配線另第1實施例所述，字场之配線、位元線之 备電源電位之配線及接地電位之配 憶體儲存輩办— 马ί興具他δ己 儲存單位配綠，共用’較佳為配置在較屬於各記憶體 施例中H =點連接配線更上位之層。另外，在本實 卩點連接配線係藉由接點而形成。 319913R1 18 200935591 關於此以外之點係與實_丨所示之構成相同 略說明。 从， (實施例3) 第17圖係顯示本貫施例之紐施儲存單位布乃。 實施例中’在SRAM儲存單位陣列内配列於二本 ❹ 位UC之第i行之電晶體’其配置構成係與配列J 儲存單位uc之上側或下侧鄰接之記憶體儲存單 第2仃之電晶體相等；而配列於單元儲存單位u C之第 之電晶體’其配置構成係與配列在與在該單元儲存單 之上侧或下侧鄰接之記憶體儲存單位之第1 體相等。亦即，在配列於第17圖之單元儲存單位uc^

Qal3' _ m #'彳以序配列有與配 ❿ Γ而二之圖式上側係成為鄰接配列有存取電晶 二而曰於體存取電晶體Qa23之圖式 取電B曰體。藉由如此配置籠儲存單位，從存取 Qal3之閘極電極延伸之閘極配線係與鄰接於圖式之上:之 取電晶體之閘極電極連接，而可將對 線㈣之接點⑽7a、獅)在其閘極配線上共有。 ，對於字讀WL3之接點（3Q7a、3Q7b)_ “憶即點與記·_點之間，惟在本實施例中係配置於 j下之職儲存單位之邊界上，因此可將記_節點門之 空間縮小，且以左固』， ^ u、即點間之 向之長度縮小。’可將测儲存單位之橫方 319913R1 19 200935591 此外，如第1實施例所述’字元線之配線、位元線之 配線、電源電位之配線及接地電位之配線，為了與其他記 憶體儲存單位之配線共用’較佳為配置在較屬於各記憶體 儲存單位内配線之節點連接配線更上位之層。以此點而 & 作為.階層式配線之一構成例’可實現將由接點所形成 之節點連接配線(31〇a、310b)在下位之層進行配線、將字 元線（WL3)及接地電位之配線（Vss3a、Vss3b)在中位之層進 行配線、將位元線之配線（BL3、BLB3)與電源電位之配線 ❹ Vcc3在上位之層進行配線，藉而使各配線不會與不應接觸 之接點接觸之構成。另外，在本實施例中，節點連接配線 係藉由接點而形成。 關於此以外之構成係與實施例1相同，故省略說明。 (實施例4) 第18圖係顯示本實施例之SRAM儲存單位布‘局。在本 實施例中與實施例3不同之點係將驅動器電晶體Qdl4與多 ❹晶矽插塞Ra4之位置對調之點、及將驅動器電晶體如24與 多晶矽插塞Rb4之位置對調之點。因此，閘極配線之布局 乃成為長方形之形狀，而容易形成閘極配線。此外，在本 貫施例中，電源配線（Vcc4a、Vcc4b)係與字元線乳4平行 形成，而接地配線Vss4係與位元線（BL4、BLB4)平行形成。 另外，如第1實施例所述，字元線之配線、位元線之 配線、電源電位之配線及接地電位之配線，為了與其他記 憶體儲存單位之配線共用，較佳為配置在較屬於各記憶體 儲存單位内配線之節點連接配線更上位之層。以此點而 319913R1 20 200935591 言，作為階層式配線之構成之一例，可實現與實施例3同 樣之構成H在本實施例巾’節料接喊係藉由接 點而形成。 關於此以外之點係與實施例丨所示之構成相同，故省 略說明。 (實施例5) 第19圖係顯示本實施例之SRAM布局。在本實施例中 與實施例1不同之點，係用以形成存取電晶體之柱狀石夕層 之形狀與用以形成驅動器電晶體之柱狀矽層之大小不同。 在E/R型4T-SRAM中，係藉由針對存取電晶體提高驅動器 電晶體之驅動能力，而可改善讀取裕度。如本實施例所示， 藉由將用以形成驅動器電晶體之柱狀矽層之周圍長度增 大，即可提高驅動器電晶體對於存取電晶體之驅動能力， 且可擴大讀取裕度。 另一方面，欲改善寫入裕度時，針對驅動器電晶體提 ❹咼存取電晶體之驅動能力可達到效果。此時，藉由將用以 形成存取電晶體之柱狀矽層之周圍長度增大，且藉由提高 存取電晶體對於驅動器電晶體之驅動能力，即可改善 裕度。 。… 、首然而，若將柱狀矽層之直徑增大，由於藉由閘極之通 道控制會變弱，因此短通道（short channel)效應變大，而 使電晶體之斷開時洩漏（off leak)增加。因此，增加桎狀 ^層=周圍長度時，須考慮通道寬度增加所導致的對於電 日曰體忐力之改善與短通道效應所導致的對於斷開時洩漏之 319913R1 21 200935591 增加之取捨（trade off)來進行。另外，柱狀矽層之形狀不 僅為圓形，亦可藉由作成橢圓形或長方形等之形狀來增長 柱狀矽層之周圍長度。此時，可一面抑制短通道效應，一 面改善電晶體之能力。 如上所述，藉由變更存取電晶體、驅動器電晶體之各 個形狀’即可調整各種SRAM特性。 另外，如第1實施例所述，字元線之配線、位元線之 配線、電源電位之配線及接地電位之配線，為了與其他記 ®憶體儲存單位之配線共用’較佳為配置在較各記憶體儲存 單位内之配線之節點連接配線更上位之層。以此點而言， 作為階層式配線之構成之一例，可實現與上述實施例j同 樣之構成。 關於此以外之點係與實施例1所示之構成相同，故省 略說'明。 .. 綜上所述，依據本發明，在使用4個M〇s電晶體及2 ❹個電阻元件而構成之靜態型記憶體儲存單位中，前述 電晶體係為朝垂直方向配置汲極、閘極、源極之Sgt，藉 由在基板側形成記憶節點之SRAM結構所獲致之面積效率 改善、使用SOI基板所獲致之分離寬度狹窄之元件分離、 及由多晶矽等所形成之接點插塞作為負載電阻元件，即可 實現具有較小記憶體儲存單位面積之E/R型 【圖式簡單說明】 第1圖係為顯示本發明第i實施例之SRAM之等效電 路。 22 319913R1 200935591 第2圖係為本發明第1實施例之SRAM之平面圖。 第3(a)圖係為本發明第1實施例之SRAM之剖面圖。 第3(b)圖係為本發明第1實施例之SRAM之剖面圖。 第3(c)圖係為本發明第1實施例之SRAM之剖面圖。 第3(d)圖係為本發明第1實施例之SRAM之剖面圖。 第4圖（a)及（b)係為依步驟順序顯示本發明之製造方 法之步驟圖。 第5圖（a)及（b)係為本發明之周邊電路及邏輯電路之 ® 一例之CMOS反相器之平面圖。 第6圖（a)及（b)係為依步驟順序顯示本發明之製造方 法之步驟圖。 第7圖（a)及（b)係為依步驟順序顯示本發明之製造方 法之步驟圖。 -·第8圖（a)及⑻係為依步_序顯示本發明之製造方 法之步驟圖。 〇 第9圖（a)及⑹係為依步驟順序顯示本發明之製造方 法之步驟圖。 川員序顯示本發明之製造 川員序顯示本發明之製造 嘴序顯示本發明之製造 順序顯示本發明之製造 第10圖（a)及（b)係為依步戰 方法之步驟圖。 第11圖（a)及（b)係為依步驟 方法之步驟圖。 第12圖（a)及（b)係為依步驟 方法之步驟圖。 第13圖（a)及（b)係為依步驟 319913R1 23 200935591 方法之步驟圖。 第14圖（a)及（b)係為依步驟順序顯示本發明之製造 方法之步驟圖。 第15圖（a)及（b)係為依步驟順序顯示本發明之製造 方法之步驟圖。 第16圖係為本發明第2實施例之SRAM之平面圖。 第17圖係為本發明第3實施例之SRAM之平面圖。 第18圖係為本發明第4實施例之SRM之平面圖。 ❹ 第丨9圖係為本發明第5實施例之SRAM之平面圖。 第20圖（a)及（b)係為顯示使用習知之SRAM之平 面圖及剖面圖。 【主要元件符號說明】 101、201、301、401、501 埋入氧化膜 102a、202a、302a、402a、502.a、102b、202b、302b、402b、 502b 平面狀矽層 q 103a、103b N+汲極擴散層 106a、206a、306a、406a、506a、106b、206b、3〇6b、406b、 506b 存取電晶體源極擴散層上接點 107、207、307a、407a、307b、407b、507 存取電晶體閘 極配線上接點 108a、208a、308a ' 408a、508a、108b、208b、308b、408b、 508b 驅動器電晶體源極擴散層上接點 110a、510a、ll〇b、510b 記憶節點上接點 111a、511a、111b、511b 閘極配線上接點 24 319913R1 200935591 21 Oa、210b、310a、310b、410a、410b 共通接點 114 N+源極擴散層 117 閘極絕緣膜 118 閘極電極 118a、118b、118c閘極配線 119 氮化矽膜 120 平面狀石夕層 121a、121b 存取電晶體柱狀石夕層 122a、122b 驅動器電晶體柱狀矽層 131 氧化矽膜 132 氮化破膜側壁 133 阻劑 601a、601b 存取電晶體 ® 602a、602b 驅動器電晶體

603a、603b、604a、604b、605 接點 606a、606b、606c 閘極電極 607、607a、607b N+下部擴散層 608 N+上部擴散層 611 LOCOS BL1、BL2、BL3、BL4、BL5、BL6、BLB卜 BLB2、BLB3、BLB4、.· BLB5、BLB6 位元線 q Mai、Mbl、Ma6、Mb6 記憶節點

Nal、Nb卜Na5、Nb5 節點連接配線

QaU、Qa2卜 Qal2、Qa22、Qal3、Qa23、Qal4、Qa24、Qal5、

Qa25 存取電晶體

Qdl 卜 Qd2卜 Qdl2、Qd22、Qdl3、Qd23、Qdl4、Qd24、Qdl5、 Qd25 驅動器電晶體

Ral、Rbl、Ra2、Rb2、Ra3、Rb3、Ra4、Rb4、Ra5、Rb5、 Ra6、Rb6 負載電阻元件 Vccl 電源電位 25 319913R1 200935591

Vccla、Vcclb、Vss2a、Vcc2b、Vcc3、Vcca、Vcc4b、Vcc5a、 Vcc5b、Vcc6、Vssl、Vss2、Vss3a、Vss3b、Vss4、Vss5、 Vss6 接地電位線 Vssl 接地電位 WL1、WL2、WL3、WL4、WL5、WL6 字元線 ❹ Ο 26 319913R1

Claims (1)

1. 200935591 七、申請專利範圍： 1· 一種半導體記憶裝置，係句衽右*甘上 Μ〇ς # a 、 在基板上形成有4個 M0S電日a體及2個負载電阻元件 態型記憶贿存單位者，1特徵:、配列之靜 之各個係：立者其特徵為前述4個M0S電晶體 ο 將源極擴散層1極擴散層及錄 上所形成;:緣膜上朝垂直方向階層性地配置 柱狀+導體層係配置於前述源極擴散層與前述沒極擴 散層===狀半導體層之侧壁形成有， 發揮作為第1及第2 _之存取電晶體、第i及 第2靡之_器電晶體之功能，其中該第i及第2 NM0S之存取電晶體係用以為了保持記憶體儲存單位資 料而供給電荷並且對記憶體進行存取，而該第1及第2 _S之驅動器電晶體係用以為了寫人及讀 存單位之資料而驅動記憶節點； 〇 第1腦S之存取電晶體及第1 _s之驅動界電晶 體係相互鄰接配列； ° 第2腦S之存取電晶體及第2 NM0S之驅動器電晶 體係相互鄰接配列，· 在第1 NM0S之存取電晶體及第1 NM0S之驅動器電 晶體中發揮作為保持資料之第1記憶節點功能之第㈣ 散層係作為前述第1 NM0S之存取電晶體及前述第l NM0S之驅動器電晶體共通之擴散層而配置於前述絕緣 膜上； 27 319913R1 200935591 在第2 NM0S之存取電晶體及第2 NM0S之驅動器電 晶體中發揮作為保持資料之第2記憶節點功能之第2擴 散層係作為前述第2丽0S之存取電晶體及前述第2 丽0S之驅動器電晶體共通之擴散層而配置於前述絕緣 膜上； 將前述2個負載電阻元件之各個分別配置於前述 第1擴散層及前述第2擴散層之上。 2. 如申請專利範圍第1項之半導體記憶裝置，其中，前述 2個負載電阻元件係形成作為由前述第1擴散層上所形 成之半導體或金屬所構成之第1接點插塞及由前述第2 擴散層上所形成之半導體或金屬所構成之第2接點插 塞。 3. 如申請專利範圍第1項之半導體記憶裝置，其中，從第 1及第2丽0S之存取電晶體之閘極電極延伸之閘極配 線上所形成之接點之至少一個，係與從相鄰接之記憶體 儲存單位之丽0S之存取電晶體之閘極電極延伸之閘極 配線上所形成之接點共有化。 4. 如申請專利範圍第1項之半導體記憶裝置，其中，從發 揮作為前述第1記憶節點功能之擴散層上所形成之驅 動器電晶體之閘極延伸之閘極配線，係藉由與發揮作為 前述第2記憶節點功能之擴散層共通之接點而連接； 從發揮作為前述第2記憶節點功能之擴散層上所 形成之驅動器電晶體之閘極延伸之閘極配線，係藉由與 發揮作為前述第1記憶節點功能之擴散層共通之接點 28 319913R1 200935591 而連接。 5. 如申請專利範圍第1項之半導體記憶裝置，其中，用以 形成存取電晶體之柱狀半導體層、與用以形成驅動器電 晶體之柱狀半導體層之侧壁之周圍長，係根據讀取時之 動作裕度及寫入時之動作裕度而決定。 6. 如申請專利範圍第1項之半導體記憶裝置，其中，前述 4個M0S電晶體係配列2列2行於前述絕緣膜上； 前述第1 NM0S之存取電晶體係配列於第1列第1 © 行， 前述第1 NM0S之驅動器電晶體係配列於第2列第 1行， 前述第2 NM0S之存取電晶體係配列於第1列第2 行， • 前述第2 NM0S之驅動器電晶體係配列於第2列第 2行。 ^ 7.如申請專利範圍第6項之半導體記憶裝置，係共有在從 前述第1及第2丽0S之存取電晶體之閘極延伸之閘極配 線上所形成之接點。 8.如申請專利範圍第1項之半導體記憶裝置，其中，前述 4個M0S電晶體係配列2列2行於前述絕緣膜上； 前述第1 NM0S之存取電晶體係配列於第1列第1 行， 前述第1 NM0S之驅動器電晶體係配列於第2列第 1行， 29 319913R1 200935591 前述第2 NM0S之存取電晶體係配列於第2列第2 行， 前述第2 NM0S之驅動器電晶體係配列於第1列第 2行。 ❹ ❹ 30 319913R1