TW200903488A - Memory cell array and method of controlling the same - Google Patents

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200903488 九、發明說明： 【發明所屬之技術領域] 本發明有關於記传胎卩φ 5丨 # c胞陣列及其控制方法，藉由簡單的 配置可增加動態隨機存取印愔栌r H . π廿取 體（dynamic random access mem〇ry，DRAM)之記憶胞陣列中記憶胞的儲存電荷數量 以改善記憶胞陣列的操作邊界（〇perat丨叩margin)。 2007年6月21曰所提出日本專利申請第 號所主張優先權的ψ請專利範圍係作為本發明的參考文 件。 【先前技術】 热二此技S之人士皆瞭解透過使用脈衝驅動可提供 於D R A Μ記憶胞陣列中記憶胞電容之共同電極（電極板）（也 就是板驅動機制（plate_driving scheme))，因而增加儲 存電荷數量（例如參照專利文獻丨與2以及非專利文獻丨，2 與3) 〇 專利文獻1 :曰本未經審核的專利申請第一版第 S58-48294 號。 專利文獻2 ·曰本未經審核的專利申請第一版第 H11-260054 號。 非專利文獻1 : Fujishima等人於1982年1〇月所發 行之IEEE固態電路期刊第SC-17卷第5期所發表，，具有 字元線延遲補償之儲存節點增壓隨機存取記憶體 (RAM)” 。 2162-9755-PF 5 200903488 非專利文獻2 : M. AQki等人於1 989年1q月所發行 之IEEE固態電路期刊第24卷第5期所發表”適用於以電 池為基礎之應用產品的丨· 5伏特DRAM”。 、 —非專利文獻3·· T. Yamauchi等人於2〇〇〇年8月所發 仃IEEE固態電路期刊第35卷第8期 ,^ ^知衣適用於低電 力i、應的高效能嵌入式S〇 I DRAM結構，，。 一 一般來說’使用板驅動機制（簡稱為板驅動)可捭加邏 輯高位準⑻信號的儲存電荷量以及邏輯低位準（以號 的储存電荷量。值得注意的是，在下列說明中，邏輯高^ 準（H)簡稱為”高位準，，，而 门 準”。 、科m伹旱α)間稱為”低位 在傳統技術中，差動輸入感應 1,0 differential / t sense affiplliler)係感應從位元線讀出 — —穴將财子電何置放大，因此需要參考電璧來 貝料為尚位準資料或低位準資料。 Λ 、 -般來說係將參考電屋設定為讀 信號時的電壓盥&敌彳☆-紹 兀 泉上尚位準 . 几線上低位準信號時的雷輝” '間電壓，以確保不論讀取什麼資料皆具有曰 邊界。當還沒執行版驅動時 目同的感應 號電愿與位元唆… 兀線上的高位準信 為參考電壓。你丨4 .. 力的中間電壓做 哼W例如，稭由將被放大為高 被放大為低位準的位兀線以及 這樣的參考電壓。 ' …路可相對輕易地產生 然而，當執行板驅動時會增加高 干1〇琥的储存電荷

2162-9755-PF 200903488 量或是低位準信號的儲存電荷量。因此，參考電壓大大的 從中間電壓偏移。基於此理由係、增加先前技術^冗餘胞 來產生參考電壓。 例如，第7圖（專利文獻！的第3圖）與第8圖（非專 利文獻3的第3圖）顯示先前技術中透過板㈣可增加對 應至低位準資料的儲存電荷量，因此可藉由使用冗餘胞來 调整差動輸人感應放大器的參考電壓，使冑參考電壓相當 於讀取高位準資料之電壓以及讀取低位準資料之電壓： 中間值。 餘胞的電流消耗 冗餘胞損壞時， conf igureation ^而，使用几餘胞可能會增加驅動冗 且設置冗餘胞會增加晶片區域。此外，當 由於無法藉由使用冗餘配置（redundancy 進行復原，因此產量（y i e丨d )會降低。 【發明内容】 有鏗於上述情況，本發明提供一種記憶胞陣列及其控 制方法，透過簡單配置增加記憶胞之儲存電荷量可改盖 DRAM中記憶胞陣列的操作邊界，並在不增加電力消耗以及 /或晶片面積的情況下允許冗餘胞為非必要來改善DRAM的 操作邊界。 為了解決傳統技術中择& & Bs 糸生的問碭，本發明提供一種記 憶胞陣列，包括福數车开始.、— 、在’设數位元線，與字元線相交； 複數記憶胞，設置於字亓妗纟 、子兀、'泉與位兀線相交處，每個記憶胞 包括選取M0S電晶體以及資帝

貝。屯何儲存電容，選取M0S電 2162-9755-PF 7 200903488 日日具有連接至字元線的閘極電極，源極電極以及汲極電 極，源極電極與汲極電極之一者係連接至一位元線，其他 的源極电極與汲極電極係連接至資訊電荷儲存電容之〜 電極’貝sfL電荷儲存電容之其他電極係、連接至共同板線； 複數感應放大器，分別連接至位元線；當字元線電壓為使 八欠為取狀態的第二電壓時，將共同板線的電壓從第一 電壓轉變為低於第一電壓之第二電壓；以及將字元線的電 壓轉變為使記憶胞變為未選取狀態之第四電壓，其中第四 電壓低於第三電壓且高於使字元線變為未選取狀態之第 五電壓’並且當字元線的電壓轉變為第四電壓之後，將共 同板線的電壓從第二電壓轉變為第一電壓。 在本發明的記情始卩鱼而1 tb 一 U I陴列中，當字元線電壓為使其變為 選取狀恶的第三電壓時，$ p^ 土 τ δ己胞之共同板線的電壓從第一 電壓轉變為第二電壓。接下氺 ^ ^ ^ 接下來’子TL線的電壓轉變為使其 變為未選取狀態的第四雷壓告 电& ® έ己憶胞設置於未選取狀態 之後’共同板線的電壓從第二電壓回到第一電壓。 當南位準貢料寫入資畔雷共Μ — & 貝Λ電何儲存電容時，第四電壓具 有使選取M0S電晶體為關胡灿能+ 局關閉狀態的電壓位準，而當低位準 資料寫入資§fl電荷儲存電定昧，、理① 电合寻遠取M0S電晶體為導通狀 態。 因此’透過間早配詈可择—々以 置了 s加g己丨思胞之儲存電荷量，炎 且可改善έ己丨思胞陣列的接你邊與 ]知作邊界。另外，冗餘胞可以為# 必要。基於此理由，在不辦力常 不a加電力消耗以及/或晶片面積 的情況下可改善DRMA的驿柞详畀 的絲作邊界。另外，產量因避免損 2162-9755-PF 8 200903488 壞的冗餘胞而降低。 在本發明記憶胞陣列中，位元線的電壓偏移於對應至 低位準負料的基極電壓與對應至高位準資料的第六電壓 之間’且在字元線設置於選取狀態之前係將位元線預充電 至基極電壓。 在本發明記憶胞陣列中，在預充電終止時段之前（也 就是讀取/寫入操作的初始時段）係將位元線預充電至基 極電壓。 因此可在不準備參考電壓的情況下讀取來自記憶胞 的資料。 在本1¾明έ己憶胞陣列中，每個感應放大器皆包括第— NM0S電@體，具有電性連接至位元線的閑極電@ ,接收基 極電堡供應的源極電極，以及電性連接至每個感應放大器 之輸出節點的汲極電極。 牡枣發明記憶胞陣列中 的 ’々丨〜川吊一财1U6電晶體 放大電路，具有連接至位^的閉極⑽， 的源極電極’以及連接至輸出節點的沒極電極。： =’對讀取至位元線之記憶胞電容的電《行反相 厂:過苐一醜電晶體執行放大，並且輪出反相與放1電 位準資料與低位準資 参考電壓的情況下透 陣列為設置於位元線 口此 了以對s己憶胞的資料（高 料）執行反相與放大，並且在不使用 過簡單配置輸出反相與放大電壓。 在本發明記憶胞陣列中，記憶胞

2162-9755-PF 9 200903488 方向之複數記憶胞陣列之一 列中複數感庫放…n 在包3於每個記憶胞陣 η位詈“間對應至設置於字元線方向中相 全域位元線/感應放大器的輸出節點係連接至共同 在本叙明5己憶胞陣列中， μ — 的相同位置之位元…、f [、至-置於位讀方向中 门入… 線的感應放大器輸出節點係連接至丘 同全域位7L線。 /、 因此’在本發明記憶 提祖诘奴卢 于N T J逍過共同全域位元線 撫i、稷數感應放大器的輸出。 在本發明g己憶胞陣列， — 虛妓+ π r 域位兀線係連接至全域感 ^ ^ ^ 或位兀線上的信號，並將放大信號 輸出至項取資料绩、， 甘將… 亚且用來放大寫入資料線上的信號， 並將放大丨§號輸出至全域位元線。 在本毛明5己fe胞陣列中，每個全域位元線係透過全域 感應放大器連接至讀 ' '貝料線與寫入資料線。 b _在本|明記憶胞陣列中可透過全域感應放大器 /、王/位兀、.泉對來自記憶胞的資料執行讀取操作並且執 行寫入操作而將資料寫入記憶胞。 在本發明記憶胞随丨 歹J中’電性連接至每個位元線之記 憶胞的數量為6 4或更少。 因此，在本發日貝^ 5己‘fe胞陣列中可透過單端感應放大器 放大位元線上的作缺 乡 °並且可降低位元線之寄生電容的影 在本七月。己隐胞陣列中，當共同板線的電壓為第二電

2162-9755-PF 10 200903488 壓時，字元線的電壓轉變為第四電壓，且在共同板線的電 壓轉變為第一電壓之後’字元線的電壓從第四電壓轉變為 第五電壓。 在本發明記憶胞陣列中’當共同板線的電壓為第二電 壓時，字元線的電壓轉變為使字元線變為選取狀態之第三 电壓與使字元線變為未選取狀態之第五電壓之間的第四 電壓。接下來，共同板線的電壓轉變為第一電壓，接且字 几線的電壓從第四電壓轉變為第五電壓。 - 』丁 一-=—、…丁 1工ψ_」秌仰〜增加記憶 胞㈣存電荷量，因而改善記憶胞陣列的操作邊界並且消 除冗餘胞。因此，可以在不增加電力消耗以及/或晶片面 積的情況下改善DRAM的操作邊界。 在本發明記憶胞陣列中，第五電塵低於基極電壓。 因此，即使在共同；&線的f t 板驅動的實施例㈠，也可能對連接至字元線 體的選取狀態不產生影響。 、&取電晶 在本發明記憶胞卩車丨巾 差里箄… 基極電壓與第五電壓之間的 差“於或大於第一電麼與第二電壓之間的差異。 口此’即使在共同板線的電壓改變的 a 對連接至字开始+子中，也可能 本發明:=1=取狀態不產生影響。 列’記憶胞陣列包括··複數字元線工：=明的記憶胞陣 線相交；複數記憶胞，設置於字元線座位立^線’與字元 個記憶胞包括選取M0S電晶體以及/、 相交處’每 體以及貧訊電荷錯存電容’選

2162-9755-PF 200903488 取M〇S電晶體具有連接至-字元線的間極電極’源極電極 乂及汲極電極，源極電極與汲極電極之一者係連接至一位 兀線其他的源極電極與汲極電極係連接至資訊電荷儲存 電容的電極，資訊電荷儲存電容之其他電極係連接至共同 板線複數感應放A器、，分別連接至m，線，上述方法包 括.當子凡線的電壓為使其變為選取狀態的第三電壓時， 將=同板線的電壓從第一電壓轉變為低於第一電壓之第 一電壓；以及將字元線的電壓轉變為使記憶胞變為未選取 狀恶的第四電壓，其中第四電壓低於第三電壓並高於使字 =線變為未選取狀態的第五電壓，當字元線的電壓轉變為 第四電壓之後’共同板線的電壓從第二電壓轉變為第一電 壓。 $ 在本發明記憶胞陣列控制方法中包括上述步驟，當字 兀線為使其變為選取狀態的第三電壓時，記憶胞之共同板 線的電壓從第一電壓轉變為第二電壓。接下來，字元線的 電壓轉變為使記憶胞變為未選取狀態的第四電壓，且當記 隐月L 置於未述取狀恶之後，共同板線的電壓從第二電壓 回到第一電壓。 因此，可透過簡單配置來增加記憶胞的儲存電荷量。 因此’可改善記憶胞的操作邊界並且允許冗餘胞為非必 要。基於此理由，可以在不增加電力消耗以及/或晶片面 積的情況下改善DRAM的操作邊界。另外，產量因^免損 壞之冗餘胞的緣故而降低。 如上所述’本發明實施例係透過板驅動與使用單端感 2162-9755-PF 12 200903488 應放大器之簡單配置來增加 改善記憶胞陣列的操作邊界 基於此理由’在不增加電力 下可改善DRAM的操作邊界 餘胞的緣故而降低。 §己憶胞的儲存電荷量。因此可 。另外’冗餘胞變為非必要。 '消以及/或晶片面積的情况 。再者’產量因避免損壞之冗 【實施方式】 、和優點能更明 所附圖式，作說 為讓本發明之上述和其他目的、特徵 顯易憧，下文特舉出較佳實施例，並配合 明如下： σ 實施例·· 一在本發明記憶胞陣列中，於字元線變為未選取狀態之 =共同板線（C0_ piate ilne)的電愿從低電位轉變 為间電位，因而增加對應至高位準資料的儲存電荷量。另 -：面，在讀取操作中對位元線進行預充電使其電壓變為 低電位。因此，當讀取低位準資料時不會改變位元線的電 壓’而當言買取高位準資料時位元線的電屡為高位準。 另外，使用具有單端配置的感應放大器，其中放大電 晶體之開極電極連接至位元線’放大電晶體之源極電極連 接至基極電力供應（basey),而放大電晶體 之汲極电極連接至感應放大器的輸出。設定位元線電容、 纪憶胞電容、位元線電壓的振幅以及板驅動電壓的振幅， 使得田嗔取低位準資料時會關閉（tf f)放大電晶體， 2162-9755-pp 13 200903488 而當讀取高位準資料時會導通（turn on)放大電晶體。 以下將說明本發明實施例之半導體記憶裝置的配置。 第1圖顯示本發明實施例之DRAM記憶胞陣列的電路 配置。 在第1圖之記憶胞陣列中的32*m個記憶胞1每個皆 包括串聯之選取電晶體（select transistor)Qs與電容 C，6又置於m個位元線BL(BL0，BL1，...，BLm-1)與32個字 元線WL (WLO，WL1，…，WL31)的交叉點處。 另外’屬於一記憶胞陣列一i (ARRAYj，驅動共同板線 的單位）之每個32*πι個記憶胞中的電容◦之反電極 (counter electrode)係連接至共同板線PL_i (其中丨為〇 或自然數）。負基極電麼VBB提供至選取電晶體qs的其 底。值得注意的是’在接下來的說明中係將”共同板線” 簡稱為”板線”。 另外，在選取字元線WL之後，板線電壓ypL會 被預定電壓△ VPL拉低。之後，字元線WL的電壓變為用來 取代未選取狀態中選取電晶體Qs的中間電壓（此中間電壓 之後稱為第四電壓）。因此，選取電晶體Qs位於未選取狀 悲中。之後，板線PL—i的電壓從電壓（VPL_A VpL)回到恭 壓VPL，以增加擁有高位準資料之記憶胞的儲存電荷旦电 下將會詳細說明）。 里以 第2圖顯示本發明實施例之記憶胞陣列的整體配 列 士第2圖所不’單端感應放大器SA設置於 (ARRAY—◦)的兩端。 &'跑陣

2162-9755-PF 14 200903488 第2圖中的位疋線BL(BL〇-BLm-l)係選擇性地連接至 左與右感應放大器SA之放大電晶體q1(nm〇s電晶體）的閘 極電極。接地電位（基極電位base p〇tential)vss供應2 放大電晶體Q1之源極電極，且放大電晶體Q1之汲極電極 作為全域（global)位元線的輸入/輸出節點。 位元線BL0經由PM0S電晶體Q2連接至對應於記憶胞 陣列ARRAY—0之感應放大器驅動控制線RS〇。另外，接地 電位vss經由預充電電晶體Q3(NM0S電晶體）與位元線驅 動電晶體Q4(NM0S電晶體）供應至位元線BL〇。當預充電電 晶體Q3與位元線驅動電晶體q4兩者皆導通時，位元線bl〇 會被預充電至接地電位vss。 值得注意的是，由於位元線BL0讀取的信號會被單端 感應放大器放大，因此必須將記憶胞讀取信號的電壓設定 為大於電晶體Q1之臨界值Vt的電壓。因此，為了將每個 位元線的寄生電容（parasitic capacitance)維持於低 值，期望連接至單一位元線的記憶胞數量為6 4或更少， 最佳記憶胞數量約為32。 另外’設置於位元線方向的感應放大器之輸入/輸出 節點係共同連接至全域位元線/GBL0(符號，’ /”代表邏輯 反相符號logic inversion sign)，且全域位元線/Gbl〇 係連接至全域感應放大器（Global Sense Amplifier，GSA) 的輸入/輸出節點。 全域感應放大器GSA包括PM0S電晶體Q5-Q10與反相 器（邏輯反相元件 logic inverting element)INV。 2162〜9755-PF 15 200903488 電晶體Q5具有連接至全域位元線/GBL〇的汲極，電源 供應電壓VDL係供應至其源極，以及連接至預充電信號線 /PCG的閘極。電晶體q5為將全域位元線/gbl預充電至高 位準的電晶體。t晶體Q 6具有連接至全域位元線G b l 〇的 汲極，電源供應電壓VDL係供應至其源極。使用反相器inv 對全域位兀線/GBL0上的信號執行邏輯反相而取得之信號 係供應至電晶體Q6的問極端。因此，電晶體⑽係將全域 位元線/GBL0上的信號維持在高位準。 電晶體Q7的源極端係接收來自電源供應電壓的 電力供應，閘極端係連接至全域位元線/GBL〇並作為反相 放大器。PM0S電晶體Q8係插入讀取資料線RI)L〇與電晶體 Q7之間，且其導通/關閉（〇N/〇FF)係受到連接至電晶體⑽ 之閑極端的選取信號線/YS0上信號的控制。全域位元線 /GBL0上的信號係藉由電晶體…與Q8執行反相，且所取 得之反相信號係輸出至讀取資料線RDL 〇。 電曰曰體Q9與Q1 〇係串聯設置於全域位元線與寫 入資料線/ W D L 0之間。電晶體q 9之閘極端係連接至控制信 號線/WE,電晶體Q9的導通/關閉係受到控制信號線"Ε 上信號的控制。電晶體Q1 〇之閘極端係連接至選取信號線 /YS0，且電晶體Ql〇的導通/關閉係受到選取信號線/ys〇 上信號的控制。 如上所述，複數胞之每個胞皆包括單一記憶胞陣列以 及重複設置於位元線方向的左/右感應放大器，全域感應 放大器GSA係設置於其兩端，因而構成單一記憶庫（mem〇ry 2162-9755-PF 16 200903488 bank) ° 第2圖說明記憶胞陣列的操作。 (1)從選取記憶胞讀取高位 準肩料以'及將低位準資料宜 k取§己憶胞的操作說明。 、’·寫入 第3圖顯示第2圖之番 之電路配置中讀取操作盥寫 的操作波形（wavef打m)。 ”罵知作 第3圖顯示在從選& 士 璉取5己憶胞讀取高位準資料並且 位準資料寫入選取記憶胞之4。从ώ 十工且將低 之刼作中的信號波形。第3阍ώΑ 正體操作被分為七個時段Τ卜τ 7。 勺 在第3圖中，時段τ ] 又11代表預充電終止期間，時段 代表胞選取期間，時段TCj 12 丁仅^代表感應期間，時段τ4代 取期間’時段T5代表寫入细„ ± 、項 舄入期間，時段T6代表胞選取缘u 期間，且時段T 7讲# ； 、止 弋表預充電起始期間。另外，電壓v

代表記憶胞陣列之電源供雍+ L 电你仏應包歷，正電壓νρΑ與 VKK代表字元線WL i的驅動雷没 、电堡 -1的驅動電壓，且負電壓VBB代表纪 胞陣列之基底電壓（參照第】圖）。 思 …在此實知例中，上述第三與第五電壓分別對應至用於 字元線的正電壓VPA與負電壓νκκ，第一電壓對應至用於 共同板線的電壓VPL，第二電壓對應至” vpL—AvpL，，，且 第六電壓對應至電源供應㈣飢。另外，上述基極電麻 係應至接地電位VSS。 之 參,¾第3圖，在直到預充電終止期間T1的時段會對 位元線BL0與全域位元線/GBL0進行預充電，因此位元 2162-9755-PF 17 200903488 BL0為低位準且全域位元線/GBL0為高位準。在預充電終 止期間T1 ’為了終止對位元線BL0進行預充電，預充電信 號線PC0從高位準轉變為低位準’且為了終止對全域位元 線/GBL0進行預充電，預充電信號線/pCG從低位準轉變為 高位準。 在胞選取期間T2，對應至選取記憶胞陣列array_〇 的感應放大器驅動控制線RS0被設定為高位準。因而啟動 感應放大器SA。在此實施例中，對應至未選取記憶胞陣列 之預充電信號線PC(例如PC1)係維持於高位準，而對應至 未選取記憶胞陣列之感應放大器驅動控制線R s (例如Μ丄） 係維持於低位準。 另外，遥取字το線WL0的電壓從負電壓νκκ增加為正 電壓VPA。負電壓VKK被設定為低於低位準（接地電位 VSS)。正電壓VPA被設定為高於高位準（電源供應電谭 飢）。因此可讀取設置於字元線WLQ與位元線则交又點 之記憶胞所保持之高位準信號。讀取出的信號係輸入至威 應放大器SA’且位元'線BL0之電壓係增加至預定電位。〜 +此時，位元線BL〇的預定電位會被設定為大於咖 二:！：Q1之臨界值範圍剛3圖之陰影部分臨界電 ^圍h是分散的以具有反應溫度不平均與處理不平 的預定電壓寬度。 干句 P接下纟’在感應㈣T3’全域位元線舰0的電“ 由導通的_3電晶體Q1從高位準降低為低位準。 面’由於連接至全域位元線/GBL◦的pM〇s電晶體⑽間極 2162-9755-pf 18 200903488 端為導通的，因此位元線BL0的電壓係從預定電位放大至 電源供應電壓VDL。 在讀取期間T4，連接至選取全域感應放大器GSA的選 取信號線/YS0被設定為低位準，使得PM0S電晶體Q8與 Q10是導通的。透過PM0S電晶體Q7與Q8對全域位元線 /GBL0上的低位準信號執行反相，並且讀取反相信號，使 得記憶胞維持的高位準信號輸出至讀取資料線RDL0。因而 完成DRAM的讀取操作。在此實施例的讀取期間T4，預充 電信號線PC0的電壓返回高位準。接下來，NM0S電晶體 Q3維持導通狀態。因此，PM0S電晶體Q2與NM0S電晶體 Q4作為反相電路。 接下來進入同一記憶胞的寫入操作。首先，在寫入期 間T5，控制信號線/WE從高位準轉變為低位準，使得全域 感應放大器GSA中的PM0S電晶體Q9被導通’且寫入貢料 線/WDL0連接至全域位元線/GBL0。 另外，由於執行控制使得寫入資料線/WDL0的電壓被 設定為透過對對應至寫入資料的低位準信號執行反相而 取得之高位準，因此全域位元線/GBL0轉變為高位準。另 一方面，位元線BL0由於PM0S電晶體Q2與NM0S電晶體 Q 4的反相操作而轉變為低位準。因此，透過位元線B L 0 將低位準資料寫入選取記憶胞。 在胞選取終止期間T6，選取字元線WL0的電壓從正電 壓VPA降低為負電壓VKK。選取信號線/YS0被設定為高位 準，使得寫入資料線/WDL0與全域位元線/GBL0分離。因 2162-9755-PF 19 200903488 而完成DRAM的寫入操作。 在預充電起始期間T7，預充電信號線/PCG轉變為低 位準來對全域位元線/GBL〇進行第二次預充電。對應至選 取記憶胞陣列ARRAY—0之感應放大器驅動控制線轉變 為低位準。因此，感應放大器SA會停止運作。 第4圖顯示代表第2圖記憶胞陣列之板驅動操作的操 作波形圖。圖中的重點在於選取記憶胞之儲存節點SN的 (又叫做選取SN)操作，未選取記憶胞之儲存節點SN (H)(又 4做未遥取SN (Η))持有高位準資料，未選取記憶胞之儲存 即點SN(L)持有低位準資料（又叫做未選取SN(L)),選取 字元線係屬於記憶胞陣列ARRAY —〇之共同板線pL_〇。 在第4圖中，在假設接地電位（基極電壓）vss為零的 情况下，將I νκκ |設定為等於或大於△ VPL，且丨VBB丨被設 定為等於或大於△ VPL，並且維持vpL=(VDL+AvpL)/2的 關係。 〜以W八利馮芏向位毕貧料之位元 線電壓VDL的電壓。在胞選取期間T2，當選取字元線時將 儲存電荷釋放至位元線BL()，使得位元線blg顯示高位準 U。當感應放大器、SA放大高位準信號之後，於寫入期 間T5將低位準資料寫入選取SN。 之後開始胞選取中斷期間T6的胞選取中斷操作，且 板線PL—0的電壓被降低△ vpL。 L因此，低位準資料所寫入 之選取SN的電壓以及經歷耦人 _ D之位凡線BL0的電壓使得 这些電壓在負方向擺動。然

由於感應放大器SA的NM0S 2162-9755-PF 20 200903488 電晶體⑽與Q4在導通狀態，因此這些電壓會回到接地電 位 VSS。 ^接下來，字元線WL0的電壓降低至中間電壓（第四電 壓）’且第二次將板線PL—0的電壓降低△ VPL而回到電壓 VPL。此時，選取SN正遭受正轉合'然而，由於選取電晶 體Qs為導通狀@ ’因此選取SN的電壓第二次回到接地電 位vss。接下來，字元線㈣的電壓降低為負電位VKK5 並且將低位準資料寫入選取記憶胞。 由於選取電晶體Qs永遠在關閉狀態，因此未選取 卿）與未選取嶋受到板線^〇的輕合。因此，= 兩者的電壓皆降低一次而回到原本的電屢。基於此理由， 错存電荷量維持不變。 ⑵從選取記憶胞讀取低位準資料以及將高位準資料 逵取§己憶胞的操作D ' 接下來’第5圖顯示從選取記憶胞讀 將=準資料寫入選取記憶胞之操作中的信號波形= 靖的基本控制操作約相同於第3圖中的操作，只有: 波形(例如位元線BLG與全域位元線卿)稍；

由於在胞選取期間T2讀出記憶胞的低位 此位元線副係維持於低位準。在感應期間丁3，全因 線臟維持在透過對低位準之位元線bu執行反=元 得之高位準。因此’在讀取期間T4，低位準係輸出至讀： 2162-9755-PF 21 200903488 資料線RDU。 準，轉變為低位 轉變為^ ①線观G轉變為低位準，且位元線 ==準。在預充電起始期間T7,全域位元線画 Γ電 彳似BUE7_m分職預 作波=圖=代表第2圖記憶胞陣列之板驅動操作的操 Γ: 點在於選取記憶胞之儲存節，竭選 進次枓以， 胞之儲存郎點s咖持有高位

=未選取_)’未選取記憶胞之儲存 持有低位準資料（未選取SN 陣列卿―。的共同板線。L_。選取子-線屬於記憶 選取於低位μ料的接地電位版係維持於 處。即使在胞選取期間丁2選擇字元線動，由於 =線⑽的預充電電壓等於接地電位似因此不會發生 換。基於此理由，位元線则的電麼不會改變。因 此係S買出低位準信號。 Μ接下來，在寫入期間Τ5係將高位準資料寫入選取記 憶胞。 、π < 一在胞選取終止期間Τ6，板線PLJ的電塵降低△肌。 貢料寫入的選取训以及經歷箱合的位元線BL0使 ^塵在負方向擺動。然而，由於感應放大器SA的電曰 體⑽為導通狀態’其電虔係回到電源供應電請。曰 接下來’在字元線η〇的電塵降低為中間電壓（第四

2162-9755-PF 22 200903488 電壓）之後，共同板線PL —0的電壓係增加△ VPL，因此共 同板線PL—0的電壓回到電壓vpl。 此日寸’由於選取電晶體qs在關閉狀態’因此選取⑽ 係經歷正向耦合。因此，選取SN的電壓增加至大於電源 供應電壓VDL約△ VPL的電壓。接下來，字元線WL〇的電 壓降低至負電位VKK，且高位準資料係寫入選取記憶胞。 與藉由正常電壓VDL裝置寫入儲存電荷的例子相比，在此 方法中，大量的储存電荷係作為高位準資料寫入記憶胞。 因而改善DRAM的操作邊界。 由於選取電晶體永遠都在關閉狀態，因此未選取 SN(H)與未選取SN(L)係與共同板線pLj產生稱合。基於 此理由’儲存電荷量不會改變。 如上所述，在本發明之記憶胞陣列中，記憶胞的儲存 電荷量可透過版驅動以及使用單端感應放大器之簡單配 置裝置而增加。另外，可縮短區域位元線（1〇cal Hne) 亚且可降低板線的驅動負載。此彳，由於冗餘胞為非必要 的’因此可以再不增加電力消耗以及/或晶片面積的情況 下改善記憶胞陣列的操作邊界。基於此理由，可避免損壞 的冗餘胞來降低產量。因此’可在不增加成本的情況下改 善dram的操作邊界。 本發明雖以較佳實施例揭露如上，然其並非用以限定 本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍内，當可做些許的更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。 2162-9755-PF 23 200903488 【圖式簡單說明】 第1圖顯示本發明記憶胞陣列的電路配置圖。 第2圖顯示本發明記憶胞陣列的整體配置圖。 第3圖顯示讀取操作與寫入操作的操作波形圖 讀取與” L”寫入）。 的操作波 第4圖顯示在讀取操作與寫入操作中板驅動 形圖（“H”讀取與” L”寫入）。 第5圖顯示讀取操作與寫 讀取與” H”寫入）。 入刼作的操作波形

中板驅動的操作波 第6圖顯示在讀取操作與寫入操作 形圖（“L”讀取與，’ H”寫入）。 第 第 圖顯示傳統技術中— 圖顯示傳統技術中另 几餘胞的示意圖。 几餘胞的示意圖 【主要元件符號說明】 1 ~記憶胞 ARRAY—i〜記憶胞陣列 BL、BLO-BLm-1〜位元線 Ο電容 GBLO-GBLm-卜全域位元、線 GSA〜全域感應放大器 INV〜反相器 PC0、PCI、PCG〜預奋 φ & 1 了貝兄％線號線 PL_ i〜共同板線

2162-9755-PF 24 200903488 Q1、Q3、Q4〜NM0S電晶體 Q2、Q5-Q10~PMOS 電晶體

Qs〜選取電晶體 RDLO、RDL卜讀取資料線 RSO、RS1〜感應放大器驅動控制線 S A ~感應放大器 SN〜儲存節點 T1-T7〜時段 VBB〜負基極電壓 VDL〜電源供應電壓 VKK〜負電壓 VPA〜正電壓 VSS〜接地電位

Vt〜臨界值範圍 WDL0、WDL1〜寫入資料線 WE〜控制信號線 WL、WLO-WL31〜字元線 YSO-YSm/2-：l〜選取信號線 2162-9755-PF 25

Claims (1)

1. 200903488 十、申請專利範園： 1 · 一種記憶胞陣列，包括： 複數字元線； T數位元線’與上述字元線相交，· 複數記憶胞，設置於上述 處，每個上述圮情於勺乜 + 、線與上述位元線相交 〜 選取廳電晶體以及-資訊電 何储存電容，上述選取M〇 至-字μ %曰曰體具有—閉極電極，連接 子疋線，-源極電極以及一汲極電極 與汲極電極之—者係^ 原極電極 極線，其他的上述源極電 極，、及極電極係連接至上 <貝0代电何储存電容之一雷 極’上述資訊電荷儲在蕾 电 線； 储存電谷之其他電極係連接至一共同板 ?感應：大器，分別連接至上述位元線； 一银__ 4置’ * —子70線為使上述字元線變為選取狀態的 一二電壓時將上述共同板線的電壓從-第-電壓轉變 為低於上述第一電壓之第二電壓；以及 -裝置’將上述字元線的電壓轉變為使上述記憶胞變 士未ϋ取狀態之—第四電壓，其中上述第四電壓低於上述 ::电壓且冋於使上述字元線變為未選取狀態之一第五 毛塵’亚且當上述字元線的電壓轉變為上述第四電壓之 後將上述共同板線的電壓從上述第二電壓轉變為上述第 一電壓。 汝申明專利範圍第1項之記憶胞陣列，其中上述位 元線的電壓偏移於對應至低位準資料之一基極電壓與對 2162-9755-PF 26 200903488 應至高位準資料之一第六電壓之間。 3.如申请專利範圍第！項之記憶胞陣列，其中每個 述感應放大器包括—第—_電晶體，具有電性連接至 上述位讀的-間極電極，受到上述基極電㈣應之 極電極，以及電性連接至每個上述感應放大器之輸出節： 的一汲極電極。 P ,W占 4·如申請專利範圍第3項之記憶胞陣列，其 憶胞陣列為設置於位元線方向的複數記憶胞陣列之二 者’且在包含於每個上述記憶胞陣财複數感應放大 間對應至設置於一字元線方向中相同位置的位元線之感 應放大為的輸出節點係連接至一共同全域位元線。 5·如申請專利範圍第4項之記憶胞陣列，其中上述入 域位元線係連接至—全域感應放大器，用來放=上述= 位7L線上的信號並將放大信号虎輸出至_讀#資料線，並且 用來放大-寫人資料線上的信號並將放大信號輸出至上 述全域位元線。 6. 如申請專利範圍第5項之記憶胞陣列，其中電性連 接至每個上述位元線之記憶胞的數量為64或更少。 7. 如申請專利範圍第丨項之記憶胞陣列，其中當上述 :同板線的電壓為上述第二電壓時，上述字元線的；壓： 變為上述第四電壓，且在上述共同板線的電壓轉變為上述 第一電壓之後，上述字元線的電壓從上述第四電壓轉變為 上述第五電壓。 8. 如申凊專利範圍第7項之記憶胞陣列，其中上述第 2162-9755-PF 27 200903488 五電壓小於上述基極電壓。 9.如申請專利範圍第8項之記 極電壓與第五電磨之間的 J -中上述基 與第二電壓之間的差異。“於或大於上述第-電壓 。二種：制方法，用來控制-記憶胞陣列，上述記 k胞陣列包括：複數 ^ 相六.、g 子70線，複數位元線，與上述字元線 户Ί5己憶胞’設置於上述字元線與上述位元線相交 二’：：亡述記憶胞包括一選取M〇s電晶體以及一資訊電 電谷’上述選取廳電晶體具有一間極電極，連接 源極電極以及—汲極電極，上述源極電極 與汲極電極之一者传造s __ ，、接至一位元線，其他的上述源極電 極與没極電極係連接至上述資訊電荷儲存電容之一： : 訊電荷儲存電容之其他電極係連接至-共同板 、在，複數感應放大器，分別連接至上述位元線， 上述方法包括： § 一予TG線的電壓為其變為選取狀態的一第三電壓 時將上述共同板線的電塵從一第一電屋轉變為低於上述 第一電壓之一第二電壓；以及 將上述予70線的電壓轉變為使上述記憶胞變為未選 取狀態的-第四電壓’上述第四電壓低於上述第三電壓並 冋於使上述字儿線變為未選取狀態的-第五電壓，當上述 字元線的電壓轉變為上述第四電壓之後，上述共同1線的 電壓攸上述第二電壓轉變為第一電壓。 2162-9755-PF 28