TW200903289A - Method for rapid estimation of layout-dependent threshold voltage variation in a MOSFET array - Google Patents

Description

200903289 九、發明說明 【發明所屬之技術領域】 本發明係關於一種IC (積體電路）裝置，特別是關 於電晶體陣列中佈局敏感度的評估。 【先前技術】 長久以來，已知悉半導體物質，如矽與鍺，能產生壓 電效應（piezoelectric effect )(機械應力所引發的電阻 改變）。參考C.S. Smith所著之「矽與鍺能之壓電效應」 ，Phys.Rev.，冊94，頁42-49 ( 1954)，於此引用作爲本 文的一部分。亦觀察到，電晶體陣列中的應力變化能使載 子遷移率（carrier mobility)產生變化，其接著導致陣列 中電晶體臨限電壓的變化。該問題，以及其解決之道，皆 敘述於美國專利申請案號1 1 /29 1,294，名稱爲「分析應力 對電晶體效能之衝擊」，讓渡予本案之受讓人。 ί 然而，進一步的硏究指出，除了對電子及電洞的遷移 率產生應力衝擊外，佈局也影響臨限電壓，表示有另外的 因數產生作用。所面臨到的臨限電壓變化大到無法將之忽 略，而大於20mV的波動是常見的。對此問題，習知技術 尙未提出任何可能的原因’也未提供解決之道。於是’須 仰賴現今的發明家來發現這些變化的原因’並構思應對解 決的方法，而這些都於下文中呈現。 【發明內容】 -4- 200903289 本發明的一個面向是自動評估1C (積體電路）佈局 中佈局引發之臨限電壓變化的方法。此方法之開始步驟爲 於佈局中選取一擴散區域進行分析。隨後，系統辨識在所 選取區域上的矽/淺溝槽隔離（Si/STI )邊緣，以及通道 區域及其相關之閘（gate )/矽邊緣。接著，辨識各經辨 識通道區域中臨限電壓變化，其更包含計算縱向影響所造 成之臨限電壓變化；計算橫向影響所造成之臨限電壓變化 ;以及結合縱向影響與橫向影響以提供整體變化。最後， 藉由結合個別通道之變化，而判定加總變化。 【實施方式】 下列的詳細敘述係參照圖示而完成。較佳實施例的描 述是用以闡明本發明’而非限制本發明由申請專利範圍所 定義的範疇。在本發明所屬技術領域中具有通常知識者， 經由下列的描述，將能認知各種具相同功能的變化實施態 樣。 本發明最能被充分瞭解的方式是首先考慮Μ 0 S電晶 體1 0，其可見於顯示俯視圖（上半部）與沿A - Α線的截 面圖（下丰d)的圖la中。擴散區域（diffusi〇n region )12包含於其中形成的源極區域16與汲極區域18，以及 這二個區域間由鬧極1 4所覆蓋的間隙（gap )。位於閘極 14下的區域是通道20。間隔物（spacer) 22 (俯視圖中 未顯示）位於閘極1 4的兩側。須瞭解的是，關於這些元 件以及整個Μ Ο S裝置的材料與製造技術，在此技術領域 200903289 中已被完整地習知，所以在此並未詳述。雖然本案的教示 主要針對在部分耗盡之絕緣層上有矽（PDSOI MOSFET) 的基材中形成陣列，但單體架構（bulk configuration)亦 適用之。將會發現圖示係描述單體MOSFET裝置。同爲 此技術領域所習知的是，用來決定MOSFET開啓與關閉 時機的臨限電壓，是利用摻雜（dope ) MOSFET通道而加 以調整。用於一般MOSFET裝置的通道摻雜物包含例如 硼之物種（species )。圖la所描述的實施例已依此修改 ，於一般用途使用離子植入技術。擴散區域的晶體晶格（ crystal lattice )中，B原子的最終濃度是由濃度圖所表示 ，其描述一內部高濃度區域與一外部最低濃度圖案。如同 周知，摻雜物濃度的降低是從接近通道表面的高濃度區 23，向外進入通道，到選定的最低濃度等級24。濃度等 級2 3及2 4是通道內的慘雜物濃度相等線，從最局濃度區 域的一般平滑曲線，到最低濃度圖24的不規則形狀加以 劃分等級。雖然並未顯示，但此技術領域中具有通常知識 者將明瞭，濃度從線23的最大値下降到線24的最小値。 下文中所討論的電晶體陣列運用了此處所描述的個別電晶 體。爲了維持下文的焦點與清楚，此處相關的細節將被省 略。 圖lb描述一個具有三個電晶體110、112及114的陣 列1 0 0。如同先前所描述，該陣列顯示於俯視圖與截面圖 中，而各個別電晶體的結構都跟上開的敘述相符。如一般 常見，電晶體陣列於晶片上形成，一些相對較大的擴散區 200903289 域102也於其上形成。這些區域藉由如離子植入（ion implantation )的傳統處理，而添加有適當的摻雜物（ dopant)，以分別產生源極1〇4與汲極1〇6。最後，閘極 1 〇 8以帶狀形式被覆蓋。藉由氧化物絕緣體物質區域，例 如淺溝槽隔離（Shallow Trench Isolatin，STI)區域 122 ’電晶體被隔離以避免任何交互鍋合（cross-coupling) 。從名稱可看出，任何適合的絕緣體都可以用於S TI中， 但是使用原矽酸四乙酯（tetraethyl orthosilicate，TEOS )較爲理想。須注意的是，電晶體佈局的本質將會導致某 些個別電晶體自我隔離，如電晶體1 1 4，而其他電晶體將 嵌套爲二或多個群組，如電晶體1 1 〇與1 1 2。 令人驚訝的發現是，甚至在消除應力所引發的臨限電 壓變化後，大量的變化仍殘存在電晶體陣列中。如同圖 1 b所指出，典型陣列的測量値顯示Vt從3 3 4m V變化爲 3 5 6mV，變動幅度爲22mV。最初的探究並未找出此變化 的原因，但是發現了變化主要發生於個別的隔離電晶體， 如電晶體1 1 4，以及在嵌套群組的電晶體，如電晶體1 1 0 與 1 12。 電晶體1 1 〇與1 1 2通道中的一點，相較於電晶體1 1 4 中的一相似點，其差異是該點到二個圍繞之S TI牆的距離 。更進一步的探究得到圖1 c的資料，其顯示Vt與Id爲通 道到圍繞之STI牆（針對如電晶體114之隔離 MOSFET )、以及其到鄰接M0SFET (針對如電晶體1 1〇與1 12之 嵌套元件）之距離（單位爲nm )的函數。如圖所示，現 200903289 今製程技術中的距離，即100到200nm (奈米），存在明 顯的變化，但該變化隨著距離的增加而穩定地下降，並在 約5 0Onm的距離變得小到可忽略。 在晶格層級上發生的現象，可返回圖1 b中找到一些 線索。該圖下半部包含通道摻雜物濃度1 l〇a、1 12a及 1 14a的圖。如上述，摻雜物譬如硼被植入通道128以調 整臨限電壓。該操作通常是藉由離子植入來完成。雖然電 晶體1 1 〇、1 1 2及1 1 4的植入以相同方式進行，但是在圖 1 b中可以觀察一個有趣的結果。亦即，摻雜物的濃度， 如輪廓（profile )的形狀所示，向較接近的STI牆偏斜（ skew)。於是，在輪廓110a，摻雜物濃度向圖面的左方 傾斜，而在輪廓1 1 2 a則向反方向（右方）傾斜。有別於 前二者，隔離電晶體114顯示對稱的濃度圖案114a，而 不向任一邊傾斜。 根據這些結果，可以假設此議題可能與晶體晶格中， 來自受損區域之塡隙原子（interstitial atoms )的再結合 有關。如圖Id所示，並承上述，摻雜物（諸如硼（boron )、磷（phosphorus)或砷（arsenic))通常藉由原子植 入被加入源極與汲極區塊，以於該區域產生高度的導電層 。植入處理在目標晶體晶格產生中產生受損區域1 3 0，於 該處，新植入的原子取代先前佔有晶體晶格地點的原子（ 通常爲矽原子）。當然，被取代的原子仍存在於晶格中， 但變作爲晶格間的塡隙原子。更進一步知道，被取代的原 子傾向於擴散過程中向晶體結構表面移動，晶體結構如晶 -8- 200903289 體結構與STI 122間的介面’或是矽通道與閛堆疊（gate stack ) 1 23間的介面，在那，被取代的原子能在通道表面 進行再結合，而到賦予表面區域特性的自由矽晶格地點之 上。上述情形在實施熱退火（thermal annealing)處理期 間’溫度上升時發生。圖3的擴散路徑以箭頭丨3 2顯示。 如可觀察到，個別的原子要到達一表面並在那再結合（ recombine) ’須移動的距離都不盡相同，而這使得接近 表面的原子較有機會能迅速地再結合。塡隙原子的移動具 有增強慘雜物（如棚、碟或碑）擴散性（diffusivity)的 副作用，此現象也被稱爲暫態加速擴散（Transient Enhanced Diffusion，TED )。摻雜物在通道中所經歷之 暫態加速擴散的程度決定摻雜物在通道表面附近的濃度， 因而決定了臨限電壓。於是，塡隙物於不同矽表面的再結 合會影響鄰近MOSFET的臨限電壓。 回到圖1 b，將認知到電晶體1 1 4通道中，塡隙離子 的預期再結合圖案會是對稱的，因爲該電晶體兩邊到STI 牆的距離是相同的。然而，對於電晶體1 1 〇與1 1 2，應用 此項發現將能預期濃度圖案會向STI牆偏斜，而事實上正 是如此。 美國專利申請案號1 1 /75 7,294，名稱爲「抑制電晶體 陣列中臨限電壓的佈局敏感度」’該案列出兩名發明者， 且本案權利爲受讓人所擁有’教示並主張一種緩和暫態加 速擴散所生之臨限電壓變化的方法。 若建立下列定義，將有助於本文中的描述。如圖1 -9- 200903289 所示’本文中所指電晶體的「縱」向是當電晶體開啓時’ 電流從源極流向汲極的方向。「橫」向與縱向垂直，且與 電流方向垂直。電晶體的縱向與橫向皆爲「側（lateral ) 」向’表示平行於其表面的方向。其他「側」的方向包含 非與表面平行，但與橫向及縱向呈一角度相交的方向（未 顯示）。「垂直」方向與通道表面垂直，因而與所有可能 的側向垂直。佈局中結構的「長度」是縱向的長度，「寬 度」是指橫向的寬度。從電晶體114的佈局可看出其通道 128的長度遠比寬度短，是用於邏輯電路的電晶體典型。 X、Y、Z座標軸線也顯示於圖1。在圖1的佈局中，X軸 方向與粽向相同’ Y軸方向與橫向相同，而Z軸方向與縱 向及橫向垂直，其代表進入1C晶片的深度。 圖2爲本發明一實施例之完整流程圖。在此，如同本 文中所有的流程圖’將認知許多步驟可被結合、同時實施 、或以不同的順序實施’而不影響其能達成的功能。在一 些情況下’唯有配合其他特定的改變，重新排列這些步驟 才會達到相同的結果；而其他情況下，唯有特定條件被滿 足時，重新排列這些步驟才會達到相同的結果。 圖2的實施例以自動化IC設計系統（如本專利受讓 人所銷售的S EI S Μ Ο S軟體）之一部分的形式運作。將瞭 解可設置其他貫施例’使其以獨立模式（stan(jal〇ne m〇de )運作或在不同環境下以模組形式運作。在所有此類實例 中’對於申請專利範圍內的系統’其運作的原理都是相同 的。 -10- 200903289 參考圖2，步驟210中，系統首先對迴圈繞穿佈局中 選取的電晶體。由於運用本發明特點所得的速度與正確度 ’可判定臨限電壓變動値（shift value)，因此判定1C晶 片上所有電晶體的臨限電壓變動是有利的。另外，使用者 也可選擇只對特定重要的電晶體進行判定，如一重要路徑 (critical path )上的電晶體。本發明的實施例致能對包 含多於約12個電晶體、或是多於3個擴散區域的整體佈 局區域，做相當正確的分析，但利用傳統方法來分析上述 二者，是不能實施或不可能的。爲了俾利圖解，將假設步 驟2 1 0中第一個被選定的電晶體是電晶體1 1 2 (圖1 )。 步驟2 1 2中，系統辨識被選取電晶體的通道區域，並 進行初始計算。於一實施例中，TCAD佈局分析軟體被用 以輕易完成這個工作。這個步驟連同圖3予以視覺化可達 最佳效果，其中帶狀閘極材料橫越擴散區域3 1 2，以界定 出二個電晶體3 1 4與3 1 6。先從電晶體3 1 4開始，最初的 問題是什麼樣的物理特性對TED產生影響。清楚地，TED 效應與應力不同，並不會在STI中傳遞（propagate)，所 以可限縮本發明爲單一擴散區域上的電晶體。此外，目前 的計算將僅限於X及Y軸方向的效應。須注意的是，這 裡的軸線即爲圖1 a與1 b中俯視圖部分的軸線，X軸方向 視爲縱向，而Y軸方向視爲橫向。由上述，τ E D將受s i /STI介面及閘極區域的影響應該是清楚可見的。於是， 可以在X軸方向辨識與X軸相交的邊緣，因爲Si/ STI 爲XI、X4與X7的介面，且通道爲X2、X3' X4與χ5的 -11 - 200903289 邊緣。當然，在Y軸方向，只有Si/STI邊緣會發生，其 在此例中是Y 1 —Y7。此分析也將通道區域辨識爲在閘極 邊緣X2 —X3與X5 — X6間的區塊。判定到每個閘極區域 中心的距離以供進一步使用。距離的測量是分別從X軸 方向的通道橫向中心線、以及Y軸方向的通道縱向中心 線開始。 圖2顯示的實施例，假設單次計算將提供夠正確的臨 限電壓變動表示。若希望，也可選擇通道區域內的取樣點 。較理想的是，取樣點是選擇在橫向貫穿通道的線上，且 在通道的縱向中點，在通道內沿著該線均勻地分佈。一般 來說，重點是在於評估貫穿通道的臨限電壓分佈。由於典 形的通道在縱向是非常短的，通常選擇全數位於橫向通道 中央、單一側向線上的取樣點即已足夠。設計者選擇的取 樣點將會是代表正確度（取樣點越多則越佳）與分析速度 (取樣點越少越佳）間可接受的折衷。 步驟214與216計算X軸與Y軸方向的臨限電壓變 動的近似値。（如此處所使用，準確是「近似」的特例。 因此在某些實例中，步驟2 1 4與2 1 6求得的近似値會恰好 是準確的）。這些計算須有幾個製程相關參數：最大臨限 電壓變動，△Vtmax;在 Si/STI介面產生的 cist丨、Wti、 及Psti;以及agate，與在Si /poly (砂/多晶體）介面產 生的pgate。如同此熟習此技術領域者所明瞭’可用技術 領域中普遍的TCAD軟體系統計算這些參數，或製造測試 模型，從其可取得量測。不管是前者或後者’一旦針對已 -12- 200903289 知製造流程發展出一組參數，對於在該製造流程下製造的 佈局，那些參數會維持有效。 圖4與5的方法也以類似的形式發展。在這兩個實例 中，其方法計算各相關邊緣對TED產生的效應-相關邊 緣即爲與所考慮之軸線成橫向的邊緣。已知邊緣的效應是 由計算擴散區域中各邊緣產生的效應而獲得，其是由計算 在邊緣距離之衰退函數的運作而得知。加總這些效應並將 之乘以參數AVtmax，得到因於該方向中的效應所得之臨限 電壓總變化。 這些計算中所使用的衰退函數，可因不同實施例與不 同佈局尺寸而有所不同。因爲從物理原則推求真實衰退函 數的困難，大部分的實施例僅試圖取近死値。選擇的函數 在近場（near field )粗略應爲強但有限度，在遠場（far field)中漸近（asymptotically)減至零，而在中場（ midfield )其應介於兩者之間。在較佳實施例中，下列衰 退函數用於X軸方向： λί(χ)= 1 /((xj /α)β' +εί) ( 1 ) 在數學式（1)中，cm與βί由數個因素決定，包含暈 圈植入（halo implant)能量，由源/汲極植入物所產生 的植入損害量，以及退火（annealing)的熱預算（ thermal budget) 。<Xi、βί與Si的値可用完整的TCAD模 擬加以評估，或用測試結構的電量測加以調整。 其他類型的衰退函數近似法（approximation)可用於 其他實施例中。誤差函數erfc (r)是另一種可用的函數 -13- 200903289 類形。於某些實施例中，衰退函數λ|(Γ)可能不完 漸增或漸減的，其中r可爲X軸或Υ軸方向的距離。 已發現數學式（Ο描述的衰退函數，在計算X 向的臨限電壓變化時，提供最佳結果，而誤差函數（ )對Y軸方向之邊緣提供優異的運算。 圖4描述步驟214的處理程序400，因X軸方向 之臨限電壓變動計算。如圖3中可見，閘/ STI與 STI邊緣皆與X軸成橫向，因此控制方塊410迴圈繞 些邊緣中每一個，判斷由各該些邊緣施加於臨限電壓 的效應。方塊412應用數學式（4 )以計算資料，接 在方塊4 1 4，將結果加至累積總計效應。總計效應是 邊緣的效應總合乘以參數AVtmax。迴圈持續直到方塊 偵測到處理程序結束。 圖5描述步驟216(圖2)計算Y軸方向臨限電 動的類似處理程序。於此，僅Si/ STI邊緣與Y軸成 ，並已發現最佳結果是由下列數學式所提供：

Xi(y) = erfc(y/a) ( 2 ) 顯示的實施例運用互補誤差函數（erfc )。熟習 術領域者將明瞭誤差函數（erf )的非補數形式，以 些其他具有類似空間行爲（spatial behavior)的數學 ，也可被運用。處理程序5 00藉由於控制方塊510中 繞穿每一相關邊緣而進展，接著應用誤差函數於先前 的邊緣資料，如步驟5 1 2 ’再將結果加至累積總計臨 壓變動，如步驟5 1 4。處理程序繼續直到所有邊緣都 全是 軸方 erfc 效應 Si/ 穿那 變動 著， 每一' 4 16 壓變 橫向 此技 及一 函數 迴圈 蒐集 限電 被處 -14- 200903289 理，如步驟5 1 6。 前揭本發明較佳實施例的描述係提供作爲說明與敘述 之用。其並非思圖爲涵盍性’或以揭露的明確形式限制本 發明。清楚可知’許多修改及變化對熟習此技術領域之實 際工作者而言，是顯而易見的。 選取與描述實施例，是爲能最佳解釋本發明的原則以 及其貫際應用，從而致能其他熟習此技術領域者明瞭本發 明之各種實施例，以及適用於所思索特定用途的各種修改 。本發明的範疇旨在由下列申請專利範圍及其同等物所界 定。 雖然本發明藉由參照上文中詳述的較佳實施例與範例 而揭露’可明瞭這些範例旨在說明而非限制。能認知到， 熟習此技術領域者能輕易構思本發明之修改與結合，而都 不偏離本發明之精神或超出下列申請專利範圍的範疇。 【圖式簡單說明】 圖la顯示依據本發明所建構的單一電晶體之一實施 例； 圖1 b顯示依據本發明所建構的電晶體陣列之一實施 例； 圖1 C係臨限電壓與汲極電流之關係圖，二者以自通 道至STI介面（獨立電晶體）或至自通道鄰接電晶體（嵌 套閘（nested gates ))的函數所表示； 圖Id描述植入通道摻雜物與退火後，塡隙原子的再 -15- 200903289 結合； 圖2爲計算電晶體陣列中電晶體臨限電壓變動値的整 體方法之流程圖； 圖3顯示進行暫態加逮擴散（TED )效應分析的擴散 區域及其標示的相關邊綠； 圖4描述計算X軸方向臨限電壓變動的處理程序； 以及 圖4描述計算Y軸方向臨限電壓變動的處理程序。 【主要元件符號說明】 10 : MOS電晶體 1 2 :擴散區域 1 4 :聞極 1 6 :源極區塊 1 8 :汲極區塊 20 :通道 22 :間隔器 2 3 .局濃度區、濃度等級、線 24 :最低濃度等級、濃度等級、線

10 0:陣歹IJ 102 :擴散區域 104 :源極 106 :汲極 1 0 8 :閘極 -16- 200903289 110： 110a 112: 112a 114： 114a 122 ： 123 ： 128 ： 13 0： 132 ： 3 12： 3 14： 3 16： 電晶體 =通道摻雜物濃度、輪廓 電晶體 :通道摻雜物濃度、輪廓 電晶體 :通道摻雜物濃度、濃度圖案 淺溝槽隔離區.域 閘堆疊 通道 受損區域 箭頭 擴散區域 電晶體 電晶體 -17-

Claims (1)

1. 200903289 十、申請專利範圍 1. 一種自動評估一積體電路佈局中佈局引發之臨限電 壓變化的方法，包含以下步驟： 選取該佈局中一擴散區域進行分析； 辨識該所選取區域上之矽/淺溝槽隔離（s i / s τ〗）邊 緣； 辨識通道區域及其相關閘/矽邊緣； 判定各經辨識出之通道區域中臨限電壓變化，包含以 下步驟： 計算一縱向影響所造成之臨限電壓變化； 計算一橫向影響所造成之臨限電壓變化； 結合該縱向與該橫向變化，以提供一整體變化； 以及 藉由結合個別通道之變化，以決定一加總變化。 2.如申請專利範圍第1項所述之方法，其中計算臨限 電壓變化之步驟包含將最大臨限電壓變化乘上一衰退函數 〇 3 ·如申請專利範圍第2項所述之方法，其中該衰退函 數爲 Xi(r)=l/((Xi/a)Pi + Si)，其中 cii、pi、εί 爲製程及材質 相關因數，r爲X軸或Υ軸方向之一距離。 4 _如申請專利範圍第2項所述之方法，其中該衰退函 數爲一補誤差函數（erfc)。 5 ·如申請專利範圍第2項所述之方法，其中該衰退函 數爲一誤差函數（erf )。 -18- 200903289 6 ·如申請專利範圍第2項所述之方法，其中一縱向影 響所造成之臨限電壓變化係依據一衰退函數λί(χ)=1/( (Xi/(X)Pi + ei)而計算，其中I、βί、爲製程及材質相關因 數；而一橫向影響所造成之臨限電壓變化係依據該補誤差 函數（erfc)而計算。 7.—種自動評估一積體電路佈局中佈局引發之臨限電 壓變化的系統，包含： 一數位電腦，包含一處理器、一顯示構件及一資料儲 存構件； 一電腦程式，儲存於該資料儲存構件中，並被架構以 執行以下步驟： 選取該佈局中一擴散區域進行分析； 辨識該所選取區域上之矽/淺溝槽隔離（s i/s TI )邊緣； 辨識通道區域及其相關閘/矽邊緣； 判定各經辨識出之通道區域中臨限電壓變化，包 含以下步驟： 計算一縱向影響所造成之臨限電壓變化； 計算一橫向影響所造成之臨限電壓變化； 結合該縱向與該橫向變化’以提供一整體變 化；以及 藉由結合個別通道之變化’以決定一加總變 化。 8 ·如申請專利範圍第7項所述之系統，其中計算臨限 -19- 200903289 電壓變化之步驟包含將最大臨限電壓變化乘上一衰退函數 〇 9.如申請專利範圍第8項所述之系統，其中該衰退函 數爲λΚ〇=1/((χ,/〇〇Ρί + εί)，其中〜、β,、εί係製程及材質 相關因數。 1 〇.如申請專利範圍第8項所述之系統，其中該衰退 函數爲一補誤差函數（erfc)。 1 1 .如申請專利範圍第8項所述之系統，其中該衰退 函數爲一誤差函數（erf )。 12.如申請專利範圍第8項所述之系統，其中一縱向 影響所造成之臨限電壓變化係依據一衰退函數λ, (〇=1/( (ΐ/α)Ν + ει)而計算，其中ai、βι、以爲製程及材質相關因 數；而一橫向影響所造成之臨限電壓變化係依據該補誤差 函數（erfc)而計算。 1 3 . —種自動評估一積體電路佈局中佈局引發之臨限 電壓變化的系統，包含： —電腦程式構件，儲存於一資料儲存構件中，用以執 行以下步驟： 選取該佈局中一擴散區域進行分析； 辨識該所選取區域上之矽/淺溝槽隔離（Si/STI )邊緣； 辨識通道區域及其相關閘/矽邊緣； 判定各經辨識出之通道區域中臨限電壓變化，包 含以下步驟： -20- 200903289 計算一縱向影響所造成之臨限電壓變化； 計算一橫向影響所造成之臨限電壓變化； 結合該縱向與該橫向變化，以提供一整體變 化；以及 藉由結合個別通道之變化，以決定一加總變化。 14.如申請專利範圍第13項所述之系統，其中計算臨 限電壓變化之步驟包含將最大臨限電壓變化乘上一衰退函 數。 1 5 .如申請專利範圍第1 4項所述之系統，其中該衰退 函數爲λΚΟΜ/αχι/οΟΡ' + ει)，其中α,、β,、ε,係製程及材 質相關因數，而r係X軸或Υ軸方向之一距離。 16. 如申請專利範圍第14項所述之系統，其中該衰退 函數爲一補誤差函數（erfc)。 17. 如申請專利範圍第14項所述之系統，其中該衰退 函數爲一誤差函數（erf )。 1 8 .如申請專利範圍第1 4項所述之系統，其中一縱向 影響所造成之臨限電壓變化係依據一衰退函數1,()〇=1/( (Xi/oOh + Si)而計算，其中ai、β,、q爲製程及材質相關因 數；而一橫向影響所造成之臨限電壓變化係依據該補誤差 函數而計算。 -21 -