JP2005079162A

JP2005079162A - 集積回路装置の性能シミュレーション方法

Info

Publication number: JP2005079162A
Application number: JP2003304727A
Authority: JP
Inventors: Takashi Sumikawa; 敬隅川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2005-03-24

Abstract

【課題】集積回路装置の性能シミュレーションにおけるシミュレーション精度の向上や、集積回路装置の大規模化，高密度化に際しても設計の容易化を実現する。
【解決手段】ゲート長，ゲート幅（ゲート寸法）の設計値に依存するゲート寸法のばらつきや、設計値に依存しないゲート寸法のばらつきからゲート寸法のレイアウトのばらつきを算出し、また、不純物ゆらぎに相関性のあるゲート寸法のプロセスばらつきを算出し、これらのゲート寸法のばらつきに関する情報を記憶装置に格納して、このゲート寸法のばらつきに関する情報を利用して、集積回路装置の性能をシミュレーションにより算出する。
【選択図】図１

Description

本発明は、集積回路装置のレイアウト上のばらつきを考慮した性能シミュレーション方法およびシミュレーション方法に関するものである。

近年、集積回路装置の大規模化（高機能化）・高密度化・低電力化などが進むにつれて、設計技術者は、半導体素子の特性の余裕が極めて少ない条件下で、集積回路装置の設計を行わなくてはならない状況になっている。集積回路装置は、通常、半導体素子の性能のばらつきを考慮して設計される。すなわち、半導体素子の性能のばらつきを予測し、そのばらつきの範囲内でも集積回路装置が確実に動作し、かつ、所定の性能を発揮するように設計される。したがって、設計技術者は、プロセス仕様案を作成した後の初期の開発段階において、回路シミュレーションを行って回路性能を見積もるとき、高精度なモデルパラメータと、プロセス条件のばらつきを考慮することが必要となる。ここでいうモデルパラメータとは、半導体素子の端子間の電圧と該端子間に流れる電流との関係を決定するパラメータである。例えば、ＭＩＳトランジスタのチャネル領域の不純物濃度や形状が統計的にゆらぐことにより、ＭＩＳトランジスタのしきい値電圧のばらつきが発生することが知られており、この振る舞いを明らかにすることも、設計上非常に重要になってきている。

従来の技術では、半導体素子（ＭＩＳトランジスタ）について、ＭＩＳトランジスタの構造と電気特性に関する情報を用いて、そのゲート長およびゲート幅の設計値からの考え得る最大のずれ値を算出し、そのずれ値を用いて集積回路装置の性能のシミュレーションを行っている。
特開２００１−１８８８１６号公報

上記従来の技術では、半導体素子のある要素の寸法値と、この寸法値に対応する電気特性の性能とを算出し、その性能（例えば遅延値）に対してもっとも過酷となる寸法値（例えばゲート長０．１２８μｍ）を選んでシミュレーションを行なうことにより、ばらつきが生じた場合のマージンを見込むことになる。その結果、上記従来の技術では、ゲート寸法などの構造やプロセス条件について過大なマージンを設けることになり、逆に、集積回路装置の設計におけるマージンが極めて小さくなる。つまり、集積回路装置の大規模化，高密度化に伴い、集積回路装置の性能シミュレーション性能が低下するとともに、実際上設計自体が困難になりつつある。

本発明の目的は、集積回路装置の性能のばらつきを生じさせる要素を明確に把握し、ばらつきを考慮した集積回路装置の性能シミュレーションを行なうことにより、性能シミュレーション精度の向上や、設計の容易化を図ることにある。

本発明の集積回路装置の性能シミュレーション方法は、ゲート寸法のばらつきに関する情報を記憶装置に格納して、このゲート寸法のばらつきに関する情報を利用して、集積回路装置の性能をシミュレーションにより算出する方法である。

この方法により、シミュレーションの結果得られる遅延時間，消費電力といった性能についても、集積回路装置が大規模化，高密化された際にも、１点ではなくある範囲でのシミュレーション結果が高精度で得られる。また、従来のシミュレーション方法のようにゲート寸法やプロセス条件について過大なマージンを設けることがないので、集積回路装置が大規模化，高密化された際にも、集積回路装置を製造する上で十分余裕を持った設計を行なうことが可能になる。

記憶装置に格納するゲート寸法のばらつきに関する情報として、ゲート寸法のランダムばらつきと、ゲート寸法のプロセスばらつきとがあり、ランダムばらつきには、ゲート寸法の設計値に依存するゲート寸法のばらつきと、ゲート寸法に依存しないゲート寸法のばらつきとがある。

また、プロセスばらつきとしては、不純物ゆらぎと相関性を有するゲート寸法のばらつきがある。

ゲート寸法の設計値に依存するばらつきを求める方法としては、ドレイン電流とゲート幅・ゲート長比との相関関係に基づいてゲート寸法のばらつきを算出する方法と、ドレイン電流とゲート幅・ゲート長比との相関関係，及び相互コンダクタンスとゲート幅・ゲート長比との相関関係に基づいてゲート寸法のばらつきを算出する方法と、既存の集積回路装置のゲート寸法のばらつきをシミュレーション対象の集積回路装置のゲート寸法のばらつきとする方法と、既存の複数のプロセス世代の上記ゲート寸法のばらつきのトレンドからゲート寸法のばらつきを算出する方法とがある。

また、ゲート寸法のばらつきの実測値を用いてもよい。

本発明の集積回路装置の性能シミュレーション方法によれば、性能シミュレーション精度の向上や、設計の容易化を図ることができる。

図１は、第１の実施形態に係る集積回路装置の性能シミュレーション方法を示すフローチャートである。以下、図１のフローチャートに沿って、本実施形態におけるシミュレーションの大まかな手順を説明する。

まず、ステップＳＴ１０１で、シミュレーションを行なう際に用いるモデル式およびＴＣＡＤを利用できる環境を整える。ここでいうモデル式とは、後述するような半導体素子の構造と電気的特性との間の関係式をいい、周知の各種モデル式を用いることができる。

次に、ステップＳＴ１０２で、記憶装置（セルライブラリ）のネットリストから、各ＭＩＳトランジスタのゲート長Ｌおよびゲート幅Ｌに関する情報を取り出す。図２は、予め記憶装置に格納されているネットリストの一部を例示する図である。同図に示すように、ネットリストには、設計で定められた各トランジスタＭＮ，ＭＰ，…のゲート長Ｌ，ゲート幅Ｗ等に関する情報が格納されている。この例では、ＭＩＳトランジスタＭＮ，ＭＰのゲート長Ｌはいずれも０．１３μｍで等しく、ゲート幅Ｗはそれぞれ０．８μｍ，１．２８μｍと異なっている。

そして、ステップＳＴ１０４で、ステップＳＴ１０２で取り出されたゲート長およびゲート幅と、ステップＳＴ１０１で採用したモデル式およびＴＣＡＤを用いて、ゲート長Ｌおよびゲート幅Ｗの設計値に依存するばらつきと、それらの設計値に依存しないばらつきとを含むゲート長，ゲート幅のランダムなばらつきを求める。このゲート長Ｌ，ゲート幅Ｗのランダムなばらつきを求める具体的な手法については、後述する。

また、ステップＳＴ１０３で、記憶装置から、各ＭＩＳトランジスタの各部における不純物（ドーパント）の濃度の設計値を取り出して、この設計値から各ＭＩＳトランジスタの不純物ゆらぎとの相関性を有するゲート長，ゲート幅のばらつきを算出する。このとき、周知のＴＣＡＤシミュレーション（Selete ENEXSS）や、分子動力学やモンテカルロ法を用いた粒子シミュレーションなどによって、不純物ゆらぎとの相関性を有するばらつきを算出することができる。

図３は、ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのチャネルドープ量依存性を示す図である。同図に示されるように、チャネル領域の不純物濃度が増加するにつれて、しきい値電圧が増加していることがわかる。

図４は、ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのゲート長依存性を示す図である。図５は、ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのゲート幅依存性を示す図である。図３からわかるように、しきい値電圧ばらつきは、チャネルドープ量に対する依存性を有している。一方、図４，図５からわかるように、しきい値電圧ばらつきはゲート長，ゲート幅に対する依存性をも有している。言い換えると、しきい値電圧ばらつきを介して、不純物濃度とゲート長Ｌおよびゲート幅Ｗとは相関関係があることになる。よって、不純物濃度のゆらぎを求めることによって、ゲート長Ｌ，ゲート幅Ｗのばらつきも求めることができる。

次に、ステップＳＴ１０５で、ステップＳＴ１０３で求められた不純物ゆらぎとの相関性を有するゲート長，ゲート幅のばらつきと、ステップＳＴ１０１のモデル式およびＴＣＡＤを用いて求められる，不純物ゆらぎとの相関性を有しないばらつきとから、ゲート長Ｌ，ゲート幅Ｗのプロセスばらつき（ロットばらつき）を求める。

次に、ステップＳＴ１０６で、ステップＳＴ１０４で求められたゲート長，ゲート幅のランダムばらつきと、ステップＳＴ１０５で求められたゲート長，ゲート幅のプロセスばらつきとをそれぞれ用い、レイアウトばらつき（具体的には、ゲート長Ｌ，ゲート幅Ｗのばらつき）を求める。

次に、ステップＳＴ１０７で、ステップＳＴ１０１のモデル式およびＴＣＡＤを用いて、半導体素子の電気特性（遅延時間など）のばらつきを求める。

次に、ステップＳＴ１０８で、ステップＳＴ１０６で求められたレイアウトばらつき（具体的には、ゲート長Ｌ，ゲート幅Ｗのばらつき）と、ステップＳＴ１０７で求められた半導体素子の電気特性のばらつきとを組み込んだ集積回路装置のネットリスト（ばらつきネットリスト）を作成し、記憶装置に格納する。

図６は、ばらつきネットリストの例を示す図である。同図に示すように、ＭＩＳトランジスタＭＮ，ＭＰについて、ゲート長ＬのばらつきをL#var ，ゲート幅ＷのばらつきをW#var として、ばらつきネットリストに格納する。

次に、ステップＳＴ１０９で、ステップＳＴ１０８で作成したレイアウトばらつき，電気特性のばらつきを考慮した回路のネットリスト（ばらつきネットリスト）を用いて、回路シミュレーションを行なう。

そして、ステップＳＴ１１０で、ステップＳＴ１０９の回路シミュレーションの結果に基づいて、集積回路装置の性能、例えば、遅延時間，消費電力，チップ面積などを予測する。

ここで、上記フローチャートにおけるステップＳＴ１０２，ステップＳＴ１０４からステップＳＴ１０６の処理に至る手順にはいくつかの種類があるので、各種具体例について説明する。ゲート長，ゲート幅のばらつきを求める方法としては、下記のような方法がある。

−第１の方法−
第１の方法は、ドレイン電流Ｉｄｓと、ゲート幅・ゲート長の比（Ｗ／Ｌ）との間の関係式を利用して、ドレイン電流の実測値のばらつきからゲート幅・ゲート長比（Ｗ／Ｌ）のばらつきを求める方法である。ＢＳＩＭ（Berkeley Short-channel IGFET Model）等の解析モデルによれば、ＭＩＳトランジスタのドレイン電流Ｉｄｓは、下記式（１）
Ｉｄｓ＝（Ｗ／Ｌ）・Ａ・（Ｖｇｓ−Ｖｔｈ）^B
∝（Ｗ／Ｌ）（１）
によって表される。ここで、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはしきい値電圧、Ａ，Ｂは係数である。

モデル式（１）から、ドレイン電流Ｉｄｓと、ゲート幅・ゲート長比Ｗ／Ｌとは、比例関係にあることがわかる。ドレイン電流Ｉｄｓのばらつきは、Ｎ個の半導体素子を測定することによって求めることができる。統計上の信頼性の観点から３０個以上の半導体素子を測定すれば、高精度なばらつき情報を得ることができるので、ドレイン電流Ｉｄｓがモデル式（１）で求めることができると仮定し、Ｎ個の半導体素子で合わせこみによる誤差が最小になるように、それぞれ比例定数である係数Ａ，Ｂの値と、しきい値電圧Ｖｔｈの値とを抽出する。逆にいうと、ドレイン電流Ｉｄｓのばらつきと式（１）の比例係数Ａ，Ｂ，Ｖｔｈとを求めることによって、ゲート幅・ゲート長比（Ｗ／Ｌ）のランダムなばらつきも求めることができる。そこで、ステップＳＴ１０６におけるレイアウトのばらつき（具体的にはゲート長Ｌ，ゲート幅Ｗのばらつき）を求める際のランダムなばらつき成分としてこれを利用する。

−第２の方法−
第２の方法は、電流の実測値のばらつきと、相互コンダクタンスの実測値のばらつきとからゲート幅・ゲート長比（Ｗ／Ｌ）のばらつきを求める方法である。ゲート電圧の変化に対するドレイン電流の変化の割合（ｄＩｄｓ／ｄＶｇ）は、相互コンダクタンスｇｍとして、下記式（２）
ｇｍ＝ｄＩｄｓ／ｄＶｇ（２）
で表される。

ここで、しきい値電圧Ｖｔｈは、以下のような各種手法を利用して抽出することができる。すなわち、相互コンダクタンスとゲート電圧の関係を用いる外挿法や、相互コンダクタンスの変化が最大になるゲート電圧をしきい値電圧とする変化法や、オン状態のドレイン電流とゲート電圧の特性に影響を及ぼす移動度のゲート電圧依存性を除くように補正し、その特性からしきい値電圧を求める線形外挿法などである。このようにして求められたしきい値電圧Ｖｔｈと、モデル式（１）とを用いることによって、ゲート幅・ゲート長比（Ｗ／Ｌ）を求めることができる。ドレイン電流Ｉｄｓとゲート電圧Ｖｇとの関係は、Ｎ個（例えば３０個）の半導体素子を測定することによって求められる。

そこで、しきい値電圧Ｖｔｈのばらつきが式（２）を用いて求めることができると仮定し、Ｎ個の半導体素子での合わせこみによる誤差が最小になるように、式（１）中の係数Ａ，Ｂの値を抽出する。すなわち、モデル式（１），（２）を用いることによって、ゲート幅・ゲート長比（Ｗ／Ｌ）のばらつきを求めることができる。そこで、ステップＳＴ１０６におけるレイアウトのばらつき（具体的にはゲート長Ｌ，ゲート幅Ｗのばらつき）を求める際のランダムなばらつき成分としてこれを利用する。

−第３の方法−
第３の方法は、既存の集積回路装置のゲート長Ｌおよびゲート幅Ｗのばらつき情報を、シミュレーションのためのゲート幅・ゲート長比（Ｗ／Ｌ）のばらつきとして与える方法である。なお、既存の集積回路装置は、回路特性を予測しようとする集積回路装置とほぼ同じ要素で構成される集積回路装置を用いてもよいし、全く異なる要素で構成される集積回路装置を用いてもよい。さらに、既存の集積回路装置数はいくつあってもよく、複数の既存の集積回路装置のばらつき情報をもとにゲート長，ゲート幅のばらつきの平均を求めて、予測対象である集積回路装置のゲート長，ゲート幅のばらつきとして与えることもできる。そこで、ステップＳＴ１０６におけるレイアウトのばらつき（具体的にはゲート長Ｌ，ゲート幅Ｗのばらつき）を求める際のランダムなばらつき成分としてこれを利用する。

−第４の方法−
第４の方法は、既存のプロセス世代間のゲート長，ゲート幅のばらつきのトレンドから予測対象の集積回路装置のゲート長，ゲート幅のばらつきを求める方法である。

図７は、予測対象である集積回路装置の各プロセス世代におけるばらつきを示す図である。同図において、横軸はプロセス世代が変化していくときのゲート長Ｌの変化を示し、縦軸はゲート長のばらつきを表している。同図に示すように、プロセス世代のゲート長とばらつきトレンドとの間には、近似直線又は近似曲線で表される相関関係（ばらつきトレンド）がある。したがって、予測対象である集積回路装置が属するプロセス世代（ゲート長）が条件として与えられると、当該集積回路装置のゲート長，ゲート幅のばらつきを予測により求めることができる。そこで、ステップＳＴ１０６におけるレイアウトのばらつき（具体的にはゲート長Ｌ，ゲート幅Ｗのばらつき）を求める際のランダムなばらつき成分としてこれを利用する。

本実施形態の集積回路装置の性能シミュレーション方法によると、ゲート長，ゲート幅のばらつきを考慮して、集積回路装置の性能シミュレーションを行なうので、必要以上の厳しい条件下でシミュレーションを行なうことに起因するマージン不足を補うことができる。

図８（ａ），（ｂ）は、従来及び本実施形態のシミュレーション方法の相違を、説明するための図である。図８（ａ），（ｂ）においては、例として、遅延時間（又は消費電力）のゲート長（又はゲート幅）依存性を示している。図８（ａ）に示すように、従来のシミュレーション方法の場合、性能のシミュレーションに必要なパラメータであるゲート長（又はゲート幅）として、ある１つの値を仮定してシミュレーションを行っているので、得られる遅延時間（又は消費電力）は１つの値である。それに対し、図８（ｂ）に示すように、本実施形態のシミュレーションでは、ゲート長（又はゲート幅）のばらつき範囲にある多くの値についてのシミュレーションを数回行なうことができる。したがって、シミュレーションの結果得られる遅延時間，消費電力といった性能についても、１点ではなくある範囲でのシミュレーション結果が高精度で得られる。

図９は、ゲート長のばらつき状態をヒストグラムとして表す図である。同図に示すように、ウエハ内のばらつきやプロセス間のばらつきにより、ゲート長は、設計値（例えば０．１２２μｍ）から０．００１μｍ刻みごとに、ある頻度を持ってばらつきを生じることになる。従来の集積回路装置の性能シミュレーション方法では、その性能（例えば遅延値）に対してもっとも過酷となる値（例えばゲート長０．１２８μｍ）を選んでシミュレーションを行なうことにより、ばらつきが生じた場合のマージンを見込むことになる。その結果、ゲート寸法などの構造やプロセス条件について過大なマージンを設けることになり、逆に、集積回路装置の設計におけるマージンが極めて小さくなる。

それに対し、本実施形態の集積回路装置のシミュレーション方法を利用すると、例えば、予想歩留まりが何％以上であれば許容できるかを予め定めておけば、集積回路装置を製造する上で十分余裕を持った設計を行なうことが可能になる。

（第２の実施形態）
図１０は、第２の実施形態に係る集積回路装置の性能シミュレーション方法を示すフローチャートである。

同図に示すように、本実施形態においては、第１の実施形態におけるステップＳＴ１０１の処理に代えて、ステップＳＴ１０１’において、集積回路装置中のＭＩＳトランジスタの各部の寸法や不純物濃度などについて実測を行なう。そして、この実測の結果に応じて、第１の実施形態と同様のステップＳＴ１０２以下の処理を行なう。

したがって、本実施形態によっても、第１の実施形態と同様に、集積回路装置の性能シミュレーションを高精度で行なうことができるとともに、集積回路装置を製造する上で十分余裕を持った設計を行なうことが可能になる。

本発明の集積回路装置のシミュレーション方法は、ＭＩＳトランジスタを多数搭載した集積回路装置の設計に利用することができる。

第１の実施形態に係る集積回路装置の性能シミュレーション方法を示すフローチャートである。第１の実施形態に係る集積回路装置の性能シミュレーションの際に用いる，予め記憶装置に格納されているネットリストの一部を例示する図である。ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのチャネルドープ量依存性を示す図である。ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのゲート長依存性を示す図である。ＴＣＡＤシミュレーションの結果求められた，しきい値電圧ばらつきのゲート幅依存性を示す図である。第１の実施形態の性能シミュレーションの際に作成されたばらつきネットリストの例を示す図である。予測対象である集積回路装置の各プロセス世代におけるばらつきを示す図である。（ａ），（ｂ）は、従来及び本実施形態のシミュレーション方法の相違を、説明するための図である。ゲート長のばらつき状態をヒストグラムとして表す図である。第２の実施形態に係る集積回路装置の性能シミュレーション方法を示すフローチャートである。

Claims

複数のＭＩＳトランジスタを有する集積回路装置の性能シミュレーション方法であって、
上記複数のＭＩＳトランジスタのゲート長，ゲート幅のうちの少なくとも１つのゲート寸法のばらつきに関する情報を記憶装置に格納するステップ（ａ）と、
上記記憶装置に格納されている上記ゲート寸法のばらつきに関する情報を取り出して、上記ゲート寸法のばらつきを用いて上記集積回路装置の性能をシミュレーションにより算出するステップ（ｂ）と
を含む集積回路装置の性能シミュレーション方法。
請求項１記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ａ）の前に、
上記複数のＭＩＳトランジスタの上記ゲート寸法のランダムばらつきを算出するステップ（ｃ）と、
上記複数のＭＩＳトランジスタの上記ゲート寸法のプロセスばらつきを算出するステップ（ｄ）と、
上記ステップ（ｃ），（ｄ）で算出された上記ゲート寸法のランダムばらつき及びプロセスばらつきを、上記ゲート寸法のばらつきとして上記記憶装置に格納するステップ（ｅ）とを含み、
上記ステップ（ａ）では、上記ステップ（ｅ）で格納された上記ゲート寸法のばらつきを上記記憶装置から取り出す，集積回路装置の性能シミュレーション方法。
請求項２記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｃ）では、予め記憶装置に格納されている上記ゲート寸法の設計値を取り出して、上記ゲート寸法の設計値に依存する上記ゲート寸法のばらつきと、上記ゲート寸法に依存しない上記ゲート寸法のばらつきとを、上記ゲート寸法のランダムばらつきとして算出する，集積回路装置の性能シミュレーション方法。
請求項２記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｄ）では、不純物ゆらぎと相関性を有する上記ゲート寸法のばらつきを、上記ゲート寸法のプロセスばらつきとして算出する，集積回路装置の性能シミュレーション方法。
請求項３記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｃ）では、ドレイン電流とゲート幅・ゲート長比との相関関係に基づいて、上記ドレイン電流の実測値のばらつきから上記ゲート寸法のばらつきを算出する，集積回路装置の性能シミュレーション方法。
請求項３記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｃ）では、ドレイン電流とゲート幅・ゲート長比との相関関係，及び相互コンダクタンスとゲート幅・ゲート長比との相関関係に基づいて、上記ゲート電圧に対するドレイン電流の実測値のばらつきから上記ゲート寸法のばらつきを算出する，集積回路装置の性能シミュレーション方法。
請求項３記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｃ）では、既存の集積回路装置の上記ゲート寸法のばらつきをシミュレーション対象の集積回路装置のＭＩＳトランジスタの上記ゲート寸法のばらつきとする，集積回路装置の性能シミュレーション方法。
請求項３記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｃ）では、予め記憶装置に格納されている既存の複数のプロセス世代の上記ゲート寸法のばらつきを取り出して、既存の複数のプロセス世代の上記ゲート寸法のばらつきのトレンドから、シミュレーション対象の集積回路装置のＭＩＳトランジスタの上記ゲート寸法のばらつきを算出する，集積回路装置の性能シミュレーション方法。
請求項１記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ａ）では、上記記憶装置に格納されている上記複数のＭＩＳトランジスタの上記ゲート寸法のばらつきの実測値を上記ゲート寸法のばらつきとして上記記憶装置から取り出す，集積回路装置の性能シミュレーション方法。
請求項１〜９のうちいずれか１つに記載の集積回路装置の性能シミュレーション方法において、
上記ステップ（ｂ）では、上記集積回路装置の性能として、上記集積回路装置中の各回路の遅延時間，消費電力及びチップ面積のうち少なくとも一つをシミュレーションする，集積回路装置の性能シミュレーション方法。