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TW200908234A - Semiconductor memory device - Google Patents

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TW200908234A
TW200908234A TW097112010A TW97112010A TW200908234A TW 200908234 A TW200908234 A TW 200908234A TW 097112010 A TW097112010 A TW 097112010A TW 97112010 A TW97112010 A TW 97112010A TW 200908234 A TW200908234 A TW 200908234A
Authority
TW
Taiwan
Prior art keywords
layer
insulating film
wiring
wiring layer
disposed
Prior art date
Application number
TW097112010A
Other languages
English (en)
Other versions
TWI361475B (zh
Inventor
Makoto Mizukami
Kiyohito Nishihara
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW200908234A publication Critical patent/TW200908234A/zh
Application granted granted Critical
Publication of TWI361475B publication Critical patent/TWI361475B/zh

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Description

200908234 九、發明說明： 【發明所屬之技術領域】 本發明係關於—種半導體記憶裝置，尤其係關於-種具 備積層於垂直方向之複數個記憶胞之半導體記憶裝置。 本申請案係基於並主張·7年4月u日所申請之先前之 日本專利f請案第胸]_72號之優先權，該申請案之 全文以引用之方式併入本文中 【先前技術】
隨著半導體元件之高密度化’半導體元件不斷微細化。 然而，伴隨半導體元件之製造步驟中之曝光極限以及加工 極限’難以於平面方向上高密度化，業者正嘗試於垂直方 向上積層§己憶胞而謀求高密度化。 然而’即便可於垂直方向上積層記憶胞，亦存在如下問 題々何形成電性連接周邊電路與記憶胞之觸點。作為直 一個解決手段’考慮有如下方法：對於積層於垂直方向： 複數個記憶胞，逐個形成通孔’於該通孔中形成觸點。 省方法於每-人形成觸點時，由於必須重複曝光步驟、顯 影步驟以及加工步驟，故而會引起良率降低以及製造成本 增加。再者，右§己憶胞之積層數增加，則觸點數增加，並 且通孔之*度亦變深。其結果，、線會因觸點之對準偏差 而短路。 又作為此種關聯技術（日本專利特開2005-85938號公 報）’揭示有如下之技術：於具備積層於垂直方向之複數 個記憶胞之非揮發性半導體記憶裝置中，防止對非選擇記 130214.doc 200908234 憶胞之誤寫入。 【實施方式】 以下’參照圖式’對本發明之實施形態加以說明。再 者’於以下之說明中，對具有相同功能及構成之要素附上 相同符號，且僅於必要時進行重複說明。 (第1實施形態） [1. NAND型快閃記憶體1〇之基本構成] 首先’對NAND型快閃記憶體10之基本構成加以說明。
圖1係本發明之第1實施形態之NAND型快閃記憶體1〇之平 面圖。圖2係沿圖1所示之π_π線之NAND型快閃記憶體⑺ 之剖面圖。圖3係沿圖1所示之ΙΙΙ-ΙΠ線之NAND型快閃記 憶體10之剖面圖。 NAND型快閃記憶體1〇具備記憶胞陣列區域以及周邊電 路區域。於記憶胞陣列區域中’設置有包含複數個記憶胞 電晶體CT之記憶胞陣列部！卜於與記憶胞陣列部Η之周圍 相對應之周邊電路區域中，設置有將寫入電壓等供給至記 憶胞電晶體CT之周邊電路12_1及12_2。 於基板13中之與記憶胞陣列區域相對應之表面區域中， 設置有Ν+型擴散區域14。作為基板13 ’可使用例如單拄 晶之棒）。『型擴散區域14係將高湲度之ν+型雜質（構 〇>)、石中（As)等）導人至基板13而形成。Ν+型擴散區域_ 為記憶胞陣列之共用源極線。 於Ν+型擴散區域14上設置有複數個間極配線積層體 15 ’該等複數個閘極配線積層體⑽成有細長圖案並排列 I302I4.doc 200908234 於X方向上。各閘極配線積層體15具備因層間絕緣層16而 彼此電性分離之複數個閘極配線層丨7。層間絕緣層丨6可使 用例如氧化矽。閘極配線層17可使用多結晶矽、金屬（例 如鎢（W)、鋁（A1)、或銅（Cu))、或者該等金屬之矽化物。 所積層之複數個閘極配線層1 7之最下部及最上部分別為 NAND單元組之選擇閘極電晶體之閘極配線即選擇閘極線 SGS及SGD，配置於該等選擇閘極線之間之閘極配線層構 成記憶胞電晶體CT之控制閘極配線CG。又，該控制閘極 配線CG對應於字元線WL。再者，本實施形態中例示了 J 個NAND單元組具有3根控制閘極配線之構成，但並不限定 於此’控制閘極配線之數量可為1根以上，進而，亦可配 置3根以上之數量較多之控制閘極配線。 將成為選擇閘極線SGS、SGD之閘極配線層17之膜厚（對 應於閘極長度），設定得大於由上述選擇閘極線SGS、sgd 所夾持之記憶胞電晶體ct之控制閘極配線CG之長度。其 原因在於，可使選擇閘極電晶體之截止特性良好。 於閘極配線積層體15之Y方向之兩側面，分別設置有於 内部具有絕緣性之電荷儲存層之問極絕緣膜18。於間極配 線積層體15之-方之側面，經由閉極絕緣膜18而設置有成 為記憶胞電晶體CT之活性層之複數個半導體支柱㈡。同樣 地’於問極配線積層體15之他方之側面，經由閉極絕緣膜 18而設置有複數個半導體去& ,.. q i取丨u干守體又柱22。夹持閘極配線積層體 之2個半導體支柱22配置成於γ方a 处丨 驭於Y方向上相對向。本實施形態 中，例如，於閘極配線積層艚〗s 價層體15之一個側面設置有3個半 130214.doc 200908234 導體支心。㈤個半導體支柱22以特定間距而配置於 =度各何體支柱22具有與閘極配線積層體⑽同程度 進而’半導體支柱22自下而上依序包括N+型半導 22A、P型半導體層咖、N•型半導體層沉、ρ·型半導體 層22D w及N型半導體層22£。ρ·型半導體層係將低濃 =^雜質（卵）等）導入至半導體支柱22而形成。N·型 丰v體層係將低濃度之N•型雜質導入至半導體支柱22而形 成。N+型半導體層係將高濃度之N+型雜質 支柱22而形成。 干导體 P型半導體層22B形成於半導體支柱22中之與選擇閉極 線聊相對向之部分，且作為選擇開極電晶體ST2之通道 區域而發揮功能。P-型半導體層22D形成於與選擇閘極線 SGD相對向之部分，且作為選擇閘極電晶體如之通道區 域而發揮功能。半導體層22A形成於N+型擴散區域Μ 與P型半導體層22B之間，且作為選擇閘極電晶體ST2之源 極區域而發揮功能°N+型半導體層22E形成於ρ·型半導體 層22D上’且作為選擇閘極電晶體m之汲極區域而發揮 功能。 此處，p型半導體層22B&22D形成於選擇問極電晶體 及ST2之通道長度（圖中之縱向）之内側。其原因在於， 使得選擇閘極電晶體⑺及扣不會成為偏置電晶體。 π型半導體層22C形成於P_型半導體層22B與22D之間， 且形成於與記憶胞電晶體CT之控制閘極配線〇(}相對向之 130214.doc 200908234 部分。Ν·型半導體層22C作為記憶胞電晶體CT之活性層而 發揮功能。 於圖3所示之NAND型快閃記憶體1〇中，—個控制閘極配 線CG與N·型半導體層22C成為一個電可覆寫之非揮發性記 憶胞，其中該N-型半導體層22C經由閘極絕緣膜丨8而與上 述控制閘極配線CG相對向。亦即，記憶胞成為將控制閘 極配線CG之膜厚設為閘極長度（通道長度）之縱型單元，縱 向堆積複數個該記憶胞而構成NAND單元組。 圖4係表示一個記憶胞電晶體CT之構成之剖面圖。閘極 絕緣膜18係具備捕獲（trap)並儲存電荷之電荷儲存層μ之 積層絕緣臈，積層絕緣膜之中間層對應於電荷儲存層。 電荷儲存層20可使用例如氮化矽。 1將電荷自Ν-半導體層22C儲存至電荷儲存層料，或 者當儲存於電荷儲存層2〇之電荷朝N•半導體層22c擴散 時，絕緣臈21成為電位障壁。該絕緣臈21可以使用例如氧 化矽。絕緣膜19配置於電荷儲存層2〇與控制閘極配線 之間，防止儲存於電荷儲存層2〇之電荷朝閘極配線擴散。 絕緣膜19可使用例如氧化矽。 如此，閘極絕緣膜18可使用例如〇N〇膜（氧化膜、氮化 臈:氧化臈之積層絕緣膜）。其中，電荷儲存層20亦可使 氮化夕以外之絕緣膜，絕緣膜1 9及2 1亦可使用介電常數 南於氧化矽之絕緣膜。 本只施形態之記憶胞係於閘極絕緣膜1 8内具備由氮化矽 膜形成之電荷儲存層20之MONOS(Metal Oxide Nitride 130214.doc 200908234
Oxide Semiconductor，金屬氮氧化物半導體）型記憶胞。 於該記憶胞巾，由於包含電荷料層2()之閘極1 緣膜整體 上為絕緣體，&而如浮動閘極型記憶胞般，無需針對每個 單元分離浮動閘極之製程。亦即，閘極絕緣膜18只要形成 於閘極配線積層體15之整個側面即可，而無需圖案化。藉 此，可容易地實現縱向堆積有複數個縱型記憶胞之ΝΑ· 單元組。 MONOS型記憶胞捕獲電荷（電子），並將該電荷（電子）儲 存於電荷儲存層20 ^捕獲電荷之能力可由電荷陷拼密度而 表現，若電荷陷阱密度變大，則可捕獲更多之電荷。 電子自通道區域注入至電荷儲存層2〇。注入至電荷儲存 層20之電子被該電荷儲存層2〇之陷阱捕獲。捕獲至陷阱中 之電子不容易自陷阱逃脫，會就此變得穩定。繼而，由於 記憶胞之臨限值電壓根據電荷儲存層2〇之電荷量而產生變 化，故而利用該臨限值電壓之位準來判別資料"〇,，、資料 1 ’藉此將資料記憶至記憶胞。 NAND單元組之上部由絕緣層（未圖示）所覆蓋’於該絕 緣層上設置有於Y方向上延伸之位元線BL。繼而，位元線 BL經由觸點而電性連接於半導體支柱22(具體而言為n+型 半導體層22E)之上部。又，位元線3[連接於周邊電路12_ 2。再者，本實施形態中，於一個閘極配線積層體15之兩 側面没置有半導體支柱22，一個閘極配線積層體1 5由鄰接 於Y方向之兩個NAND單元組所共用。因此，位元線BL1與 位元線BL2交替連接於排列於γ方向之複數個NAND單元 130214.doc 10 200908234 組0 圖5A係圖3所示之NAND型快閃記憶體ι〇之電路圖 個NAND單元組由記憶胞行與一對選擇閘極電晶體、 ST2所構成，其中上述記憶胞行由串連連接之複數個記悚 胞電晶體CT(本實施形態中為3個記憶胞電晶體CT)構成。 選擇閘極電晶體ST1串連連接於記憶胞行之—端（汲極 側）。選擇閘極電晶體ST2串連連接於記憶胞行之他端（源 極側）。
s己憶胞電晶體CT之控制閘極配線作為於列方向上延伸 之字元線WL而發揮功能。於列方向上延伸之共用源極線 SL連接於選擇閘極電晶體ST2之源極端子。為對選擇閘極 電晶體ST1、ST2之接通/斷開進行控制而設置有選擇閘極 線SGD、SGS。選擇閘極電晶體川、⑺作為如下的閑極 而發揮功能，該閘極於資料寫入及資料讀出時，用以將特 疋之電位供給至NAND單元組内之記憶胞電晶體CT。將複 數個該NAND單元組配置為矩陣狀而構成記憶胞陣列。 然而，如圖2所示，朝下挖掘基板13之記憶胞陣列區域 而形成開口部23，記憶胞陣列部u形成於該開口部以内。 亦即基板1 3於記憶胞陣列區域與周邊電路區域之間具有 階差。周邊電路丨2·1及12_2配置於與周邊電路區域相對應 之基板13之上表面。換言之，配置有周邊電路12-1及12-2 之周邊電路區域之基板13上表面對應於周邊電路12_1及 2之底面。或者，亦可將半導體層僅積層於與周邊電路區 或相對應之基板，藉此，於基板上形成由半導體層包圍之 1302l4.doc 200908234 S己憶胞陣列用之開口部。於該情形時，於半導體層上配置 有周邊電路，於開口部内配置有記憶胞陣列部i J。 因此，S己憶胞陣列部1丨之底面設定得低於周邊電路丨2_ i 及12-2之底面。又，與周邊電路區域相對應之基板13之上 表面，s史定於與閘極配線積層體丨5之上表面大致相同之位 置。 閘極配線積層體1 5中所含之複數個閘極配線層丨7分別由 第1配線部分17A與第2配線部分17B構成，第丨配線部分 1 7 A於水平方向上延伸，該第2配線部分丨7B於與基板1 3之 主平面垂直之方向上延伸，且自上述第丨配線部分丨7A之一 女而延伸至基板1 3之上表面為止。又’第1配線部分丨7A與第 2配線部分17B由相同之層所構成。亦即，第丨配線部分 1 7A及第2配線部分17B之Y方向之長度分別與閘極配線積 層體15之寬度（Y方向之長度）相同。 於閘極配線積層體15之上表面（對應於第2配線部分17B 之上端）s史置有數量與閘極配線層17相對應之觸點3 4 ^觸 點3 4經由配線3 5而電性連接於周邊電路12 -1。 如此’閘極配線層1 7之上端使用相同之層構造而引出至 基板13之上表面為止。又，形成有周邊電路之基板13之上 表面’配置於與閘極配線積層體15之上表面大致相同之位 置。因此，無需先前之觸點，該觸點係於閘極配線積層體 中開出通孔，並將導電體埋入至該通孔中而形成者。其結 果，易於連接閘極配線層17與周邊電路12-1。 又，如圖5 B所示，亦可使第2配線部分1 7B之寬度寬於 130214.doc 12 200908234 第1配線部分1 7A之寬度。藉由該構造’可使觸點34之間隔 較寬。 [2_ NAND型快閃記憶體1〇之動作] 其次’對以上述方式構成之NAND型快閃記憶體1 〇之資 料寫入動作、資料讀出動作、以及資料刪除動作加以說 明。 於資料寫入時，對所選擇之記憶胞（選擇記憶胞）之字元 線WL施加正之寫入電壓Vpgm，對非選擇記憶胞之字元線 WL施加正之中間電壓Vpass(<Vpgm)。繼而，對汲極側之 選擇閘極線SGD施加電源電壓vcc而使選擇閘極電晶體 sti成為接通狀態，對源極側之選擇閘極線sgs施加接地 電壓vss(o v)而使選擇閘極電晶體ST2成為截止狀態。繼 而，根據將要寫入之資料，對選擇位元線31施加〇 V或者 VCC(例如 3 V)。 藉此，選擇閘極電晶體ST1以及NAND單元組内之非選 擇兄憶胞成為導通狀態，位元線電壓傳遞至選擇記憶胞之 通道區域，記憶胞之臨限值電壓產生偏移。 /列如當寫入資料"〇”時，對位元線BL施加ο V'繼而，於 記憶胞之通道區域與控制閘極配線CG之間產生高電場， 因此’電子注人至電荷儲存層2G，臨限值電壓朝正方 移。 另一方面，當寫入資料”1"時，記憶胞之臨限值電壓不 會變化而處於維持(維持刪除狀態)之狀態，即便對記憶胞 之控制閘極配線CG施加正之高電，電子亦不會注 130214.doc •13· 200908234 至電荷儲存層2〇。因此，對位元線BL施加電源電壓 VCC繼而，於寫入之初期，利用電源電壓vcc而對記憶 胞之通道區域進行充電之後，對選擇字元線WL施加寫入 電壓Vpgm，對非選擇字元線WL施加中間電壓Vpass ^ 繼而，通道電位因控制閘極配線與通道區域之電容 耦合而上升，但汲極側之選擇閘極線SGD與位元線BL均為 電源電壓vcc，因此，選擇閘極電晶體ST1成為截止狀 態。亦即，選擇記憶胞之通道區域成為浮動狀態。藉此， 電子成乎不會注入至記憶胞，臨限值電壓不會產生變化。 於資料讀出時，對選擇閘極線8(5〇、SGS施加使選擇閘 極電aa體ST1、ST2成為接通狀態之正電壓，對選擇字元 線WL施加例如〇 v，對非選擇字元線加使選擇記憶 胞成為接通狀態之讀出電壓Vread。源極線^為〇 ^^例如 預先將位元線BL充電至特定之電壓VBL之後，該位元線 BL保持為浮動狀態。 、藉此，選擇閘極電晶體ST1、ST2以及非選擇記憶胞成 為導通狀態，因此，由位元線BL之電壓來決定選擇記憶胞 之限值電；f為正還是為負，可藉由對該電壓進行檢測而 讀出資料。 以由複數個NAND單元組構成之區塊為單位，對資料進 行刪除。刪除資料時，使選擇閘極線SGD、SGs以及位元 線BL處於浮動狀態，對所選擇之區塊内之所有字元線 施力0 V，對N半導體層uc施加正之刪除電磨Vera。藉 此選擇區塊内之由電荷儲存層20保持之電子釋放至通道 130214.doc 200908234 區域。其結果，該等記憶胞之臨限值電壓朝負方向偏移。 另一方面，使非選擇區塊内之所有字元線WL、選擇閘 極線SGD、SGS、以及位元線BL處於浮動狀態。藉此，於 非選擇區塊中，字元線WL之電壓因與通道區域之電容耦 合而上升至刪除電壓Vera附近，因此無法進行刪除動作。 [3. NAND型快閃記憶體1〇之製造方法] 其次，對NAND型快閃記憶體1〇之製造方法之一例加以 說明。首先，如圖6所示，使用微影步驟以及RIE(Reactive
Ion Etching，反應式離子蝕刻）法，於與記憶胞陣列區域相 對應之基板13内，形成具有與閘極配線積層體15之高度相 同程度之深度之開口部23。繼而，將N+型雜質導入至與 記憶胞陣列區域相對應之基板13内，形成N+型擴散區域 14 ° 繼而，如圖7所示，於基板13之整個面上堆積阻擋層 31，形成階梯狀之阻擋層31。該阻擋層31可使用例如氮化 矽。阻擋層3 1作為除去堆積於周邊電路區域之閘極配線積 層體時之阻擋物而發揮功能’並且作為將N +型擴散區域 14與閘極配線層17電性分離之層間絕緣層16而發揮功能。 繼而，如圖8所示，於阻擋層3丨上依序堆積有閘極配線 層1 7以及層間絕緣層丨6。同樣地，重複該堆積步驟，藉由 層間絕緣層16而形成彼此電性分離之複數個閘極配線層 1 7。藉此’形成階梯狀之閘極配線積層體。 繼而，如圖9所示，於最上層之層間絕緣層“上堆積阻 擋層32 ,形成階梯狀之阻擋層32。該阻擋層32可以使用例 130214.doc -15- 200908234 如氮化矽。繼而，如圖1 〇所示，使用微影步驟以及RIE 法，選擇性地對阻擋層32進行蝕刻，除去周邊電路區域之 阻擋層3 2、與層間絕緣層16之側面之阻擋層3 2。 繼而，如圖11所示，例如藉由CMp(Chemical Polishing，化學機械研磨）法，將阻擋層31及32作為阻擋 物而使裝置之整個面平坦化。藉此，除去位置高於基板U 之上表面之閘極配線積層體，從而周邊電路區域之上表面 與s己憶胞陣列區域之上表面處於相同位置。 繼而，如圖12所示，使用微影步驟以及RIE法，垂直地 對閘極配線積層體進行蝕刻加工，於N+型擴散區域Μ上 形成複數個閘極配線積層體15，該等複數個閘極配線積層 體15形成有細長圖案並排列於χ方向上。再者，圖Η中僅 表示有一個閘極配線積層體1 5。 再者，當欲形成圖5B之構造時，於微影步驟中，亦可形 成蝕刻遮罩，使得第2配線部分17B之寬度寬於第丨配線部 分17A之寬度。 肩而如圖13所不，於閘極配線積層體15之Y方向之兩 J面刀別开y成閘極絕緣膜丨8。該閘極絕緣膜1 8由ΟΝΟ膜 (氧化臈、氮化臈、氧化膜之積層絕緣膜)構成。 而如圖14所示，使用蠢晶成長法，於基板1 3上，以 埋入閘極配線積層體15間之方式而形成半導體層（Ν+型半 導體層22Α、型半導體層22Β、Ν.半導體層22C、ρ-型半 導體層22D N型半導體層22E)。具體而言，重複地堆積 非晶石夕並重複地導入雜質，藉此，形成N+型半導體層 130214.doc -16· 200908234 22A、P_型半導體層22B、Ν·半導體層22C、P_型半導體 22D、以及n型半導體層22E。藉此’於基板13上形成晶 軸與基板13—致之半導體層。 繼而，使用微影步驟以及RIE法，選擇性地對半導體層 進行触刻’針對每個NAND單元組分離半導體層。藉此， 於閘極配線積層體75之兩側面，經由閘極絕緣膜18而形成 與Y方向相對向之複數個半導體支柱22之對。 其後，形成連接於閘極配線層1 7以及半導體支柱22之配 線。如此’形成圖1至圖3所示之NAND型快閃記憶體1 〇。 該NAND型快閃記憶體10係積層有陣列之三維構造，因 此’與二維排列者相比較，可實現更高密度化。 [4.觸點34之配置例] 其次，對電性連接閘極配線積層體1 5中所包含之閘極配 線層1 7與周邊電路12 -1之觸點3 4之配置例加以說明。閘極 配線層1 7之上端連接於周邊電路丨2-1。因此，於閘極配線 積層體1 5之上表面設置有觸點34 ’該觸點34將連接於周邊 電路12-1之配線35與閘極配線層17電性連接。 圖1 5係用以說明觸點3 4之配置例之閘極配線積層體1 $之 平面圖。本實施形態中，例如，閘極配線層丨7之寬度為3〇 nm ’層間絕緣層16之寬度為70 nm ’觸點直徑為1 〇〇 nm。 如圖15所示’連接於複數個閘極配線層17之複數個觸點 34配置為鋸齒形。又，連接於觸點34之配線35自觸點34於 Y方向上被引出之後’於X方向上延伸而連接至周邊電路 1 2 -1。以上述方式將觸點3 4配置為鑛齒形，藉此，可減小 130214.doc 17 200908234 閘極配線積層體75之寬度w(Y方向之長度）。 圖16係用以說明觸點34之其他配置例之閘極配線積層體 15之平面圖。複數個觸點34配置為隨著於γ方向上前進而 逐步接近周邊電路12-!。亦即，配置為相對於乂方向傾 斜。繼而，連接於觸點34之配線35自觸點34於乂方向上延 伸而連接至周邊電路12_丨。於該配置例之情形時，由於配 線3 5為直線’故而易於形成配線。 圖17係用以說明配線35之其他配置例之閘極配線積層體 75之平面圖。複數個觸點34與圖15同樣地配置為鋸齒形。 繼而，連接於觸點34之配線35自觸點34於丫方向上延伸而 連接至周邊電路12-1。再者，於該配置例之情形時，周邊 電路12-1配置為相對於閘極配線積層體15而鄰接於γ方 向。 於該配置例中，由於配線35為直線，故而易於形成配 線又，藉由將觸點34配置為鋸齒形，可減小閘極配線積 層體15之寬度W(Y方向之長度）。 為實現記憶胞之高密度化，當然，有利的是使閘極配線 層17以及層間絕緣層16薄膜化。即便當使用本實施形態之 構化來使層間絕緣層丨6變薄時，亦可抑制因配置觸點W 時，由與閘極配線層17之對準偏差引起之短路。又，藉由 減小觸點直徑，亦可期待同樣之效果。 [5·半導體支柱22之其他構成例] 其人對半導體支柱22之其他構成例加以說明。圖丨8係 用X說月半導體支柱22之其他構成例之沿III-III線之 130214.doc -18- 200908234 NAND型快閃記憶體ι〇的剖面圖。 圖18之NAND型快閃記憶體1〇係閘極配線積層體15與半 導體支柱2 2為1 · 1之關係之構成例。於閘極配線積層體^ $ 之一側面設置有閘極絕緣膜18。以經由該閘極絕緣膜18而 與閘極配線積層體15之一側面相對向之方式，設置有半導 體支柱22。如此，使用閘極配線積層體15、閘極絕緣膜 18、以及半導體支柱22各一個，構成一個元組。 鄰接於Y方向之NAND單元組係經由絕緣層33而配置。 於圖18之構成例之情形時，鄰接於γ方向之NAND單元組 連接於相同之位元線BL。 圖19之NAND型快閃記憶體10係半導體支柱22與閘極絕 緣膜1 8為1 : 1之關係之構成例。於閘極配線積層體丨$之γ 方向之兩側面分別設置有閘極絕緣膜18。以經由該等閘極 絕緣膜18而分別與閘極配線積層體15之兩側面相對向之方 式，設置有半導體支柱22。進而，鄰接於γ方向之半導體 支柱22經由絕緣層33而配置。藉由該構成，可提 單元組之積體度。 於圖18以及圖19所示之NAND型快閃記憶體1〇中，沿u_ Π線之剖面圖與圖2相同。因此，即便於使用㈣以及圖Η 所示之NAND型快閃記憶體1〇之情形時’亦可獲得與上述 基本構成同樣之效果。 [6.選擇閘極電晶體之其他構成例] 其次’對選擇閘極電晶體ST1、ST2之其他構成例加以 說明。圖20係用以說明選擇閘極電晶體sn、st2之其他 130214.doc 19 200908234 構成例之沿ΙΙΙ-ΙΠ線之NAND型快閃記憶體i 〇的剖面圖。 於圖3所示之選擇閉極電晶體ST 1、ST2中，將ρ·型半導 體層22Β、22D用作通道區域。亦即，圖3所示之選擇閘極 電晶體 ST1、ST2係增強型 FET(field effect transist〇r，場 效電晶體）。該選擇閘極電晶體於未施加偏壓時處於斷開 狀態，若施加正偏壓，則與P·型半導體層之閘極絕緣膜18 之界面反轉為N型而成為接通狀態。 另一方面，於圖20所示之選擇閘極電晶體ST1、st2 中，將型半導體層用作通道區域。亦即，圖2〇所示之半 導體支柱22之整體由Ν·半導體層所構成。因此，圖2〇所示 之選擇閘極電晶體ST1、ST2係低降型FET。該選擇閘極電 晶體ST1 ' ST2於未施加偏壓時處於接通狀態，若施加負 偏壓，則通道區域因空乏化而夾斷，從而成為斷開狀態。 由此，即便於使用圖20所示之選擇閉極電晶體灯}、
ST2之情形時，藉由接通或斷開電壓，亦可進行與圖3所示 之NAND型快閃記憶體丨〇相同之動作。 圖係用以說明選擇閘極電晶體灯丨、st2之其他構成 例之沿III-III線之NAND型快閃記憶體1〇的剖面圖。 於控制閘極配線CG之側面却·番女山 心W面3又置有由〇N〇膜形成之閘極 絕緣膜1 8。另一方面’於選禮鬥代始c m ~擇閘極線SGD及SGS之側面設 置有早層之閘極絕緣膜21 (氧化矽膜）。 於圖21之構成例中，可佶 J便選擇閘極電晶體ST1、sT2之 間極絕緣膜、變蓮^ & , 、 ，由於該閘極絕緣膜設為不含氮化 膜2〇之膜，故而於氮化膜中金發朴 勹+ S氮化 、…、電何陷牌，從而可抑制臨限 130214.doc -20· 200908234 值ι動。藉此，可提高選擇閘極電晶體sti、st2之動作 特性。 於圖20及圖21所示2NAND型快閃記憶體1〇中，沿时 線之剖面圖亦與圖2相同。因此，即便於使用圖2〇及圖2ι 所不之NAND型快0言己憶體i 〇之情形日寺，亦可獲得與上述 基本構成同樣之效果。 如以上之詳述，根據本實施形態，NAND型快閃記憶體 10由於具有積層有記憶胞之三維構造，故而與二維地排列 記憶胞者相比較，可實現更高密度化。 又，由於可使與周邊電路區域相對應之基板13之上表面 之位置、與閘極配線層17之上端之位置大致相同，故而無 需用以將閘極配線引出至記憶胞陣列之上表面之觸點。藉 此，易於形成連接周邊電路與閘極配線層17之配線。 亦即，不依賴於縱向堆積之記憶胞之積層數，即可藉由一 次之加工而於閘極配線積層體丨5上形成所有之觸點。其結 果，可抑制良率之降低，且可減少製造成本。 又’由於用以連接周邊電路12-1與閘極配線層丨7之觸點 形成於閘極配線積層體15之上表面，故而藉由一次之加工 便可自由地配置該觸點。因此’例如，藉由將觸點配置為 鑛齒形’可減小閘極配線積層體1 5之寬度。藉此，可縮小 NAND型快閃記憶體1〇之γ方向之尺寸。 (第2實施形態） 第2實施形態中，以閘極配線積層體丨5之寬度（X方向之 長度）朝上變大之方式，使閘極配線積層體15之周邊電路 130214.doc 21 200908234 12-1側之側面傾斜。藉此，增大閘極配線層17之上表面之 面積。 圖22係本發明之第2實施形態之NAND型快閃記憶體]〇之 aj面圖再者，圖22係沿圖1所示之II-II線切斷所得之剖 面圖。 閘極配線積層體15之周邊電路12_w之側面，以問極配 線積層體15之X方向之長度朝上變大之方式，相對於基板 13之主平面之垂直方向傾斜。亦即，構成閘極配線層I?之
第1配線部分17A及第2配線部分17B中，第i配線部分17A 於水平方向上延伸，第2配線部分17B以自第丨配線部分 17A之一端接近周邊電路12-1之方式而於傾斜方向上延 伸。 使閘極配線積層體15之剖面形狀如圖22所示，藉此可增 大閘極配線層17之上表面之面積。藉此，與形成於閘極配 線層17之上端之觸點34之接觸面積變大，因此，觸點形成 步驟氣仔更為谷易。具體而言’可增大觸點直徑，又，可 增大相對於觸點形成步驟中之對準偏差之餘裕。 (第3實施形態） 第3實施形態中’將鄰接之兩個閘極配線積層體連接， 該兩個閘極配線積層體共用一根配線，藉此可減少配線之 數量。 圖23係本發明之第3實施形態之NAND型快閃記憶體1〇之 平面圖。圖24係沿圖23所示之ΙΙ-ΙΙ線之NAND型快閃記憶 體10之剖面圖。圖25係沿圖23所示之ΙΙΙ-ΙΙΙ線之;NAND型 130214.doc -22· 200908234 快閃記憶體10之剖面圖。 里半導體基板13上設置有閘極配線積層體15。問極配 線積層體15之平面形狀呈υ字形。亦即，問極配線積層體 15由分別於X方向上延伸之第i積層體及第2積層體κ 2、以及於Y方向上延伸且連㈣i積層體15 Μ之第3積層體15_3所構成。 積滑體 於第1積層冑15-1之Y方向之兩側面分別設置有閘極絕緣 膜18。於閘極配線積層體⑸之一方之側面，經由閑極絕 緣臈18而設置有成為記憶胞電晶體CT之活性層之複數個半 導體支柱22。又，於閘極配線積層體〖5_丨之他方之側面， 經由閘極絕緣膜18而設置有複數個半導體支柱22。夾持閘 極配線積層體15-1之兩個半導體支柱22配置成於γ方向上 相對向。鄰接於Y方向之半導體支柱22經由絕緣層33而配 置。 同樣地，於第2積層體15_2之γ方向之兩侧面分別設置有 閘極絕緣膜18。於閘極配線積層體15_2之一方之側面，經 由閘極絕緣臈18而設置有複數個半導體支柱22。又，於閘 極配線積層體15-2之他方之側面，經由閘極絕緣膜18而設 置有複數個半導體支柱22。夾持閘極配線積層體15_2之兩 個半導體支柱22配置成於γ方向上相對向。鄰接於γ方向 之半導體支柱22經由絕緣層33而配置。 本實施形態之NAND型快閃記憶體丨0中，於半導體支柱 22之上部設置有一個選擇閘極電晶體st。亦即，一個 NAND單元組由三個記憶胞電晶體cT與一個選擇閘極電晶 I302I4.doc -23- 200908234 體st所構成。當於記憶胞行之兩端配置有選擇閘極電晶體 ST1及ST2時’選擇閘極電晶體ST1及ST2同時處於接通狀 釔或者斷開狀態。因此，如本實施形態所述，即便當相對 於汜憶胞行而配置一個選擇閘極電晶體ST時，亦不存在動 作上之問題。 再者，如圖23所示，第1積層體中所含之選擇閘極 線SG、與第2積層體15_2令所含之選擇閘極線Sg電性分 離。亦即，第3積層體15-3中不含有選擇閘極線S(3。 圖23至圖25中例示有於選擇閘極線SG之下方設置單層 之閘極絕緣膜21之情形，但設置於選擇閘極線§(}之下方之 閘極絕緣膜亦可為由積層膜（〇N〇臈）形成之閘極絕緣膜 18 ° 其次，對NAND型快閃記憶體10之製造方法之一例加以 6兒明。首先，如圖26所示，使用微影步驟以及Rm法，於 與記憶胞陣列區域相對應之基板13内，形成具有與閘極配 線積層體1 5之高度相同程度之深度之開口部23。 繼而，交替地堆積複數層層間絕緣層16與閘極配線層 17。此時，與第1實施形態同樣地，於最下層與最上層堆 積其後之平坦化步驟時將要使用之阻播層（未圖示）。繼 而’例如藉由CMP法，除去位置高於基板13之上表面之間 極配線積層m ’周邊電路區域之上表面與記憶胞陣 列區域之上表面處於相同位置。 繼而，如圖27所示，使用微影步驟以及Rie法 對閘極配線積層冑進行触刻加i，形力“字形 ，垂直地 之閘極配 130214.doc •24- 200908234 線積層體15，再者，為使第1積層體15-1與第2積層體15_2 分別包含已電性分離之選擇閘極線SG，以將閘極配線層 1 7(SG)分離為兩個之方式而進行上述蝕刻加工。亦即，藉 由該蝕刻加工，於積層體15_3之側面露出閘極配線^ 17(SG)之下方之層間絕緣層16。 繼而，如圖28所示，於第丨積層體15-1之¥方向之兩側面 分別形成閘極絕緣膜1 8。同樣地，於第2積層體丨之Y方 向之兩側面分別形成閘極絕緣膜18。該閘極絕緣膜18之整 個側面可為ΟΝΟ膜，控制閘極配線CG之側面可為由 膜形成之閘極絕緣膜18，且選擇閉極線8(}之側面可為單層 之閘極絕緣膜21。 繼而，如圖29所示，使用磊晶成長法，於ρ型半導體基 板13上，以埋入至積層體之間之方式而形成半導體層（Ν_ 半導體層22C、P_型半導體層22D、N+型半導體層22ε)。 具體而言，重複地堆積非晶矽並重複地導入雜質，藉此形 成Ν·型半導體層22c、ρ-型半導體層22D、以及ν+型半導 體層22Ε。藉此，於基板13上形成晶軸與基板13一致之半 導體層。 繼而，使用微影步驟以及RIE法，選擇性地對半導體層 進行蝕刻，針對每個NAND單元組分離半導體層。藉此， 於第1積層體15-1之兩側面，經由閘極絕緣臈18而形成複 數個半導體支柱22。又，於第2積層體15_2之兩側面，經 由閘極絕緣膜18而形成複數個半導體支柱22。 繼而，將絕緣體埋入至半導體支柱22間，形成絕緣層 1302l4.doc •25· 200908234 33(未圖示）。其後’形成連接於閘極配線層17以及半導體 支柱22之配線。由此，形成圖23至圖25所示之nand型快 閃記憶體10。 如以上之詳述，根據本實施形態，相鄰接之兩個閘極配 線積層體15-1及15-2可共用連接於閘極配線層17之配線。 藉此，可減少用以連接閘極配線積層體與周邊電路之觸點 以及配線之數量。 (第4實施形態） 第4實施形態係第3實施形態之變形例，且係藉由使作為 活性層之半導體層呈U字形，而於記憶胞行之兩端連接有 選擇閘極電晶體ST1、ST2之NAND單元組之構成例。 圖30係本發明之第4實施形態之NAND型快閃記憶體1〇之 平面圖。圖31A係沿圖30所示之ΙΠ_ΙΠ線之NAnd型快閃記
憶體ίο之剖面圖。再者，圖30所示之沿〗^線之NANDS 快閃記憶體10之剖面圖與圖24相同。 成為記憶胞電晶體ct及選擇閘極電晶體ST1、ST2之活 !·生層之半導體層42呈U字形。換言之，形成於第】積層體 15·1與第2積層體15_2之間之複數個半導體支柱中，鄰接於 y方向之兩個半導體支柱之下部彼此連接，形成u字形之 半導體層42。 進而，半導體層42包括U字形之N-半導體層42C、分別 °又置於忒N半導體層42C之上端之兩個p-型半導體層42B、 42D、以及分別設置於p-型半導體層42B、42d上之n+型半 導體層42A、42E。 130214.doc -26- 200908234 N半導體層42C形成於與記憶胞電晶體CT之控制閘極配 線CG相對向之部分’且作為記憶胞電晶體ct之活性層而 發揮功能° P'型半導體層42B形成於與選擇閘極線SGD相 對向之部分’且作為選擇閘極電晶體ST1之通道區域而發 揮功旎。P型半導體層42D形成於與選擇閘極線SGS相對 向之部分’且作為選擇閘極電晶體ST2之通道區域而發揮 功旎。N型半導體層42八作為選擇閘極電晶體sti之汲極 區域而發揮功能。N+型半導體層42E作為選擇閘極電晶體 ST2之源極區域而發揮功能。 於P型半導體基板13内之半導體層42之下方設置有N+型 擴散區域41。又，N+型擴散區域41對應於半導體層42而 设置。亦即，鄰接於χ方向之兩個半導體層42電性分離。 又’於u子形之半導體層42之内側設置有絕緣層44。 於Ν+型半導體層42Α上設置有位元線BL。於Ν+型半導 體層42Ε上叹置有源極線SL。由此，構成一個單元 組0 又，如圖31B所示，於相鄰接之u字通道中切斷積層構 泣之上部之位元線BL，藉此，可防止於連接於非選擇之記 憶胞行之N+型擴散區域41與卩型半導體基板13之間產生接 面漏電，其中上述非選擇之記憶胞行鄰接於進行寫入或讀 出之選擇記憶胞行。亦即，若接通選擇記憶胞行之選擇閑 極線SGD ’ Μ非選擇記憶胞行之選擇閘極線sgd亦接通， 於非選擇記憶胞行之N+型擴散區域41與P型半導體基板13 之間產生之漏電流流入至位元線BL，從而引起引線干擾。 1302J4.doc -27- 200908234 因此，藉由於相鄰接之u字通道中切斷積層構造之上部之 ν ，而切斷選擇記憶胞行與非選擇記憶胞行之位元 線L藉此，可防止於非選擇記憶胞行中產生之漏電流流 入至選擇記憶胞行之位元線BL。 其次，對NAND型快閃記憶體10之製造方法之一例加以 、 首先，與第3實施形態同樣地，於p型半導體基板U 上形成u字形之閘極配線積層體丨5。 、'塵而，如圖32所示，於第1積層體15-1之Y方向之兩側面 分別形成氧化矽膜19以及氮化矽膜20。同樣地，於第2積 曰體1 5 2之Y方向之兩側面分別形成氧化矽膜19以及氮化 矽臈20。 繼而，如圖33所示，對氧化矽膜19以及氮化矽膜2〇進行 回蝕，使彳于氧化矽臈19以及氮化矽膜2〇之上表面之位置與 最上層之控制閘極配線CG之上表面大致相同。 繼而，如圖34所示，於氮化矽膜2〇之側面以及選擇閘極 線SGD、SGS之側面形成氧化石夕膜以。藉此，於控制閘極 配線CG之側面形成由ΟΝΟ膜形成之閘極絕緣膜18。另一 方面，於選擇閘極線SGD及SGS之側面形成單層之閘極絕 緣膜21。 繼而，如圖35所示，於P型半導體基板13上形成使半導 體層42形成區域露出之遮罩層（未圖示），將該遮罩層作為 遮罩而將N+型雜質導入至p型半導體基板13内。藉此，於 P型半導體基板13内，形成數量與半導體層42之數量相對 應之複數個N+型擴散區域4丨。其後除去遮罩層。 130214.doc •28· 200908234 繼而，如圖36所示，使用磊晶成長法，於p型半導體基 板13上’以埋入至第1積層體15.1與第2積層體15_2之間: 方式’依序形成N.型半導體層叫、p•型半導體層似、 以及型半導體層42小具體而言，重複地堆㈣晶石夕並 重複地導入雜質，藉此形成N-型半導體層42q、p.型半導 體層42-2、以及n+型半導體層42-3。
、’Μ而，如圖3 7所示，使用微影步驟以及RIE法，選擇性 地對半導體層42(由N·型半導體層42」、p-型半導體層42_ 2以及N型半導體層42-3構成）進行钮刻，針對每個 NAND單TL組分離半導體層42。繼而，將絕緣體埋入至相 鄰接之半導體層42間，由此，於p型半導體基板Η上之半 導體層42間形成絕緣層。 繼而，如圖38所示，使用微影步驟以及Rm法，於各半 導體層42内形成開口部43。藉此，形成呈u字形之半導體 層42。繼而，如圖39所示，將絕緣體埋入至開口部43内， 由此’於U字形之半導體層42之内側形成絕緣層44。其 後，形成連接於閘極配線層17以及半導體層42之配線。藉 此，形成圖3 0以及圖3 1A所示之NAND型快閃記憶體1 〇。 如以上之詳述’根據本實施形態，可構成於記憶胞行之 兩端連接有選擇閘極電晶體ST1、ST2之NAND單元組。進 而’可減少用以連接閘極配線積層體與周邊電路之觸點以 及配線之數量。 再者’上述各實施形態所示之閘極配線積層體丨5當然亦 可用於NAND型快閃記憶體以外之記憶體。具體而言，可 130214.doc -29- 200908234 將圖4所示之記憶胞電晶體CT替換為圖4〇所示之 PRAM(PhaSe change RAM，相變化隨機存取記憶體）或者 圖41所示之ReRAM(resistance RAM，電阻式隨機存取=憶 體）等。又，除了記憶體以外，亦可使用於積層構 輯元件。 k 熟習此項技術者將易於瞭解額外優勢及修改。因此，本 發明之較廣泛形態不限於本文所展示且描述之特定細節及 代表性實施例。因此，於不脫離如附加申請專利範圍及其 等效物所界定之一般發明性概念之精神或範疇之情況下， 可進行各種修改。 【圖式簡單說明】 圖1係本發明之第1實施形態之NAND型快閃記憶體之 平面圖。 " 圖2係沿圖i所示之線之NAND型快閃記憶體1〇之剖 面圖。 圖3係沿圖i所示之IIMII線之NAND型快閃記憶體丨〇之 剖面圖。 圖4係表示記憶胞電晶體CT之構成之剖面圖。 圖5A係圖3所示之NAND型快閃記憶體1〇之電路圖。 圖5B係表示^實施形態之_〇型快閃記憶㈣之其 他構成例之平面圖。 圖6係表示第i實施形態之NAND型快閃記憶體1〇之製造 步驟之沿IMI線之剖面圖。 圖7係表示接續圖6之NAND型快閃記憶體1〇之製造步驟 1302U.doc -30· 200908234 之沿II-II線的剖面圖。 圖8係表示接續圖7之NAND型快閃記憶體1〇之製造夕驟 之沿II-II線的剖面圖。 圖9係表示接續圖8之NAND型快閃記憶體1〇之製造少驟 沿II-II線的剖面圖。 圖10係表示接續圖9之NAND型快閃記憶體1〇之製造少驟 之沿II-II線的剖面圖。 圖11係表示接續圖10之NAND型快閃記憶體1〇之製造夕 驟之沿II-II線的剖面圖。 圖12係表示接續圖11之NAND型快閃記憶體1〇之製造夕 驟之立體圖。 圖13係表示接續圖12之NAND型快閃記憶體1〇之製造夕 驟之立體圖。 圖14係表示接續圖13之NAND型快閃記憶體1 〇之製造步· 驟之立體圖。 圖15係用以說明觸點34之配置例之閘極配線積層體15之 平面圖。 圖16係用以說明觸點34之其他配置例之閘極配線積層體 15之平面圖。 圖17係用以說明觸點34之其他配置例之閘極配線積層韹 1 5之平面圖。 圖1 8係用以說明半導體支柱22之其他構成例之沿π卜m 線之NAND型快閃記憶體1〇的剖面圖。 圖19係用以說明半導體支柱22之其他構成例之沿卩卜卬 線之NAND型快閃記憶體1〇的剖面圖。 130214.doc •31 · 200908234 圖20係用以說明選擇閘極電晶體ST1、ST2之其他構成 例之沿III-III線之NAND型快閃記憶體丨〇的剖面圖。 圖21係用以說明選擇閘極電晶體ST丨、ST2之其他構成 例之沿III-III線之NAND型快閃記憶體1〇的剖面圖。 圖22係本發明之第2實施形態之NAND型快閃記憶體丨❹之 沿ΙΙ-Π線之剖面圖。 圖23係本發明之第3實施形態之NAND型快閃記憶體1〇之 平面圖。 圖24係沿圖23所示之11七線之NAND型快閃記憶體1〇之 剖面圖。 圖25係沿圖23所示之ΠΙ_ΙΠ線之NAND型快閃記憶體1〇 之剖面圖。 圖26係表示第3實施形態之nand型快閃記憶體1〇之製造 步驟之立體圖。 圖27係表示接續圖26之NAND型快閃記憶體1〇之製造步 驟之立體圖。 圖28係表示接續圖27之NAND型快閃記憶體1〇之製造步 驟之立體圖。 圖29係表示接續圖28之NAND型快閃記憶體1〇之製造步 驟之立體圖。 圖30係本發明之第4實施形態之NAND型快閃記憶體1〇之 平面圖。 圖3 1八係沿圖30所示之III-III線之NAND型快閃記憶體10 之剖面圖。 130214.doc -32- 200908234 圖3 1B倍矣+楚* 1 $ 宁、表不第4實施形態之N A N D型快閃記憶體丨〇之其 他構成例之剖面圖。 圖32係表示第4實施形態之NAND型快閃記憶體10之製造 步驟之沿ΠΙ-ΙΙΙ線的剖面圖。 圖33係表示接續圖32之謂〇型快閃記憶體狀製造步 驟之沿ΙΙΙ-ΙΠ線的剖面圖。 圖34係表示接續圖狀麵㈣快閃記憶體1G之製造步 驟之沿III-III線的剖面圖。 圖35係表示接續圖34uAN_快閃記憶體狀製造步 驟之沿III-III線的剖面圖。 圖36係表示接續圖35之财·型快閃記憶㈣之製造步 驟之沿III-III線的剖面圖。 圊37係表示接續圖3RNAND型快Η記憶體1〇之製造步 驟之平面圖。 圖38係表轉_37之議_快閃域㈣之製造步 驟之沿III-III線的剖面圖。 圖39係表示接續圖38之讀_快閃記憶㈣之製造步 驟之沿III-III線的剖面圖。 圖40係表示PRAM之記憶體元件之圖。 圖41係表示ReRAM之記憶體元件之圖。 【主要元件符號說明】 10 11 12-1 、 12-2 NAND型快閃記憶體 記憶胞陣列部 周邊電路 130214.doc •33· 200908234 13 14、41 15 15-1 15-2 15-3 16 17 17A 17B 18 19、21 20 22
22A、22E、42-3、42A、42E 22B、22D、42-2、42B、42D 22C、42-1、42C 23 31 > 32 34 35 42 BL1 ' BL2 CT 基板 N+型擴散區域 閘極配線積層體 第1積層體 第2積層體 第3積層體 層間絕緣層 閘極配線層 第1配線部分 第2配線部分 閘極絕緣膜 絕緣膜 電荷儲存層 半導體支柱 N+型半導體層 P_型半導體層 N_型半導體層 開口部 阻擋層 觸點 配線 半導體層 位元線 記憶胞電晶體 130214.doc -34- 200908234 CG 控制閘極配線 ST1 、 ST2 選擇閘極電晶體 SL 源極線 SGD、SGS、SG 選擇閘極線 W 寬度 WL1 〜WL3 字元線 130214.doc • 35 ·

Claims (1)

  1. 200908234 十、申請專利範圍： 1. 一種半導體記憶裝置，其包括： 基板’其係具有階差，該階差包含第丨上表面、與高 於上述第1上表面之第2上表面； 記憶胞陣列，其係設置於上述第1上表面；及 周邊電路’其係設置於上述第2上表面，且將電氣信 號供給至上述記憶胞陣列； 上述記憶胞陣列包含積層體，該積層體係具有複數個 第1配線層與分別連接於上述第丨配線層之複數個第2配 線層，上述第1配線層經由絕緣膜而積層於上述第丨上表 面且於第1方向上延伸，上述第2配線層於上方向上延伸 且各自由絕緣膜所分離。 2. 如請求項1之半導體記憶裝置，其中 上述第1配線層與上述第2配線層分別由相同之層所構 成。 3. 如請求項2之半導體記憶裝置，其中 上述第2配線層之寬度與上述第1配線之寬度相同。 4·如請求項1之半導體記憶裝置，其中 上述積層體之上表面係與上述第2上表面相同之位 置。 5’如1求項1之半導體記憶裝置，其中更包括： 刀別设置於上述第2配線層上端之複數個觸點。 如明求項5之半導體記憶裝置，其中 上述觸點配置為鋸齒形。 130214.doc 200908234 7.如請求項5之半導體記憶裝置，其中 上述觸點係對於上述第丨方向傾斜而配置。 8_如請求項1之半導體記憶裝置，其中 上述第2配線層以上述積層體之t， 儐層體之上迷第1方向之長度朝 上殳長之方式，於傾斜方向上延伸。 9.如請求項1之半導體記憶裝置，其中更包括： 第1絕緣臈，其係以與上述第〗配線層接觸之方式設置 於上述積層體之側面； 電荷儲存層，其係設置於上述第1絕緣臈之側面； 第2絕緣膜，其係設置於上述電荷儲存層之側面；及 活性層，其係設置於上述第2絕緣臈之側面； 上述第1配線層為控制閘電極。 10.如請求項1之半導體記憶裝置，其中更包括： 第1絕緣膜，其係以與上述第i配線層接觸之方式，設 置於上述積層體之面向與上述第i方向垂直側之一方之 側面； 第1電荷儲存層，其係設置於上述第丨絕緣膜之側面； 第2絕緣膜，其係設置於上述第i電荷儲存層之側面； 第1活性層，其係設置於上述第2絕緣膜之側面； 第3絕緣膜，其係以與上述第丨配線層接觸之方式，設 置於上述積層體之面向與上述第丨方向垂直側之另一方 之側面； 第2電荷儲存層，其係設置於上述第3絕緣膜之側面； 第4絕緣膜，其係設置於上述第2電荷儲存層之側面； 130214.doc 200908234 及 第2活性層，其係設置於上述第4絕緣膜之側面； 上述第1配線層為控制閘電極。 11. 一種半導體記憶裝置，其包括： 基板，其係具有階差，該階差包含第丨上表面、與高 於上述第1上表面之第2上表面； 記憶胞陣列，其係設置於上述第丨上表面；及 周邊電路，其係設置於上述第2上表面，且將電氣信 號供給至上述記憶胞陣列； 上述記憶胞陣列包括： 第1積層體，其係包含複數個第i配線層，上述複數個 第1配線層係經由絕緣膜而積層於上述第i上表面且於第 1方向上延伸； 第2積層體，其係包含複數個第2配線層，上述複數個 第2配線層係鄰接於與上述第丨積層體之上述第丨方向正 父之第2方向，且經由絕緣膜而積層於上述第丨上表面， 且於上述第1方向上延伸；及 複數個第3配線層，其係連接上述第丨配線層與上述第 2配線層，且於上方向上延伸，且各自由絕緣膜所分 離。 12. 如清求項1 1之半導體記憶裝置，其中 上述第1配線層、上述第2配線層以及上述第3配線層 分別由相同之層所構成。 13. 如請求項12之半導體記憶裝置，其中 130214.doc 200908234 上述第3配線層之上述第+ ^ 4弟2方向之長度係與上述第2方 向上之自上述第1積層體之端 挪主上述弟2積層體之端為止 之長度相同。 14·如請求項丨！之半導體記憶裝置，其中 上述第3配線層之上端係與上述第2上表面相同之位 置。 1 5·如請求項丨1之半導體記憶裝置，其中更包括： 分別設置於上述第3配線層上端之複數個觸點。 16.如請求項15之半導體記憶裝置，其中 上述觸點配置為鋸齒形。 1 7.如請求項1 5之半導體記憶裝置，其中 上述觸點係對於上述第1方向傾斜而配置。 18. 如請求項11之半導體記憶裝置，其中 上述第3配線層以朝上離開上述第〗積層體之方式於傾 斜方向上延伸。 19. 如請求項11之半導體記憶裝置，其中更包括： 第1絕緣膜，其係以與上述第丨配線層接觸之方式設置 於上述第1積層體之侧面； 第1電荷儲存層，其係設置於上述第1絕緣膜之側面； 第2絕緣膜，其係設置於上述第1電荷儲存層之側面； 第1活性層’其係設置於上述第2絕緣膜之側面； 第3絕緣膜，其係以與上述第2配線層接觸之方式設置 於上述第2積層體之側面； 第2電荷儲存層，其係設置於上述第3絕緣臈之側面； 130214.doc 200908234 第4絕緣膜，其係設置於上述第2電荷儲存層之側面；及 第2活性層，其係設置於上述第4絕緣膜之側面； 上述苐1配線層以及上述第2配線層為控制閘電極。 20.如請求項11之半導體記憶裝置，其中更包括： 第1絕緣膜，其係以與上述第1配線層接觸之方式設置 於上述第1積層體之上述第2積層體側之側面； 第1電荷儲存層’其係設置於上述第1絕緣膜之側面； 弟2絕緣臈’其係設置於上述第1電荷儲存層之側面； 第3絕緣膜’其係以與上述第2配線層接觸之方式設置 於上述第2積層體之上述第1積層體側之側面； 第2電荷儲存層，其係設置於上述第3絕緣膜之側面； 第4絕緣臈，其係設置於上述第2電荷儲存層之側面；及 活性層，其係具有呈U字形且設置於上述第2絕緣膜及 上述第4絕緣膜之側面； 上述第1配線層以及上述第2配線層為控制閘電極。
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