TW200835007A

TW200835007A - Semiconductor memory device

Info

Publication number: TW200835007A
Application number: TW096141492A
Authority: TW
Inventors: Yoshihisa Fujisaki; Satoru Hanzawa; Kenzo Kurotsuchi; Nozomu Matsuzaki; Norikatsu Takaura
Original assignee: Renesas Tech Corp
Priority date: 2006-12-07
Filing date: 2007-11-02
Publication date: 2008-08-16
Also published as: JPWO2008068867A1; WO2008068867A1; US7864568B2; US20100061132A1; JP4995834B2

Description

200835007 九、發明說明：【發明所屬之技術領域】本發明係關於一種半導體記憶裝置，尤其係關於一種有效適用於高密度積體記憶體電路、邏輯混載型記憶體或者 ^ 具有類比電路之半導體積體電路裝置之技術，上述高密度積體兄憶體電路包括使用以硫屬化合物（chalcogenide)材料為代表之相變材料的記憶體單元，上述邏輯混載型記憶體係於同一半導體基板上設有記憶體電路與邏輯電路者。本 • 發明尤其係關於一種可高密度配置記憶體單元，進行高速驅動之構造。【先前技術】行動電話等行動設備中大多使用半導體非揮發性記憶體，近年來其市場曰益擴大。目前，應用最廣泛之半導體非揮發性記憶體為FLASH(快閃）記憶體，但重寫速度本質上較慢’故而主要用作可程式R〇M(Read only memory，唯讀記憶體）、或者不進行頻繁重寫之靜態相機的資訊記憶 _ 元件等。又，FLASH記憶體進行重寫時耗電較大，故考慮到對於行動終端設備而言極為重要之降低電池消耗方面，、存在較大問題。

- 另一方面，作為作業用之記憶體，因必須使用高速RAM CKandom Access Memory，隨機存取記憶體），而於行動終端設備中搭載有 FLASH 與 DRAM(Dynamic Random Access Memory ’動態隨機存取記憶體）此兩者之記憶體。若可實現具備該等2個記憶體特徵之元件，則不僅可將FLAsh與 125532.doc 200835007 DRAM整合於1個曰g u α _ 仄i個曰曰片上，而且可更換所有半導體記憶體，就此而言其衝擊性極其巨大。貝現低耗電^重寫速度快並適於行動終端設備作業用記憶體之元件的候補之_，為使用有相變膜之非揮發性記情體。如眾所周知般，相變記憶體使用能夠可逆地自某相切換為其它相之材料。該等相狀態可根據電特性差異而讀取。例如’該等材料可於非晶質狀態之扭曲相與結晶狀態之規則相之間變化。非晶質狀態下之電阻高於結晶狀態下之電阻，故可利用該電阻之差來記憶資訊。 *適用於相變記憶體單元之材料係包含稱為硫屬化合物之 ;,L硒碲中至少1種元素之合金。目前，最受期待之硫屬化合物係含有鍺、銻、及碲之合金（GejhTh)，且已廣泛應用於可重寫之光碟的資訊記憶部。相變記憶體中，資訊之記憶係利用硫屬化合物相狀態之差/、來進行。由結晶狀態向非晶質狀態、或者反過來由非晶質狀態向結晶狀態之相變，可藉由使硫屬化合物之溫度局部升溫來實現。相變材料根據組成等不同而不同，但通系於約130 C以下，兩相均較為穩定，可穩定保持資訊。又，若硫屬化合物於2〇〇t：H上之結晶溫度下保持足夠時間，則相會產生變化，變為結晶狀態。結晶時間因硫屬化一勿之、、且成及保持溫度不同而不同。於之情形時，例如為150奈秒。使溫度上升至熔點（約6〇(rc )以上，再實施驟冷，便可使硫屬化合物返回非晶質狀態。 125532.doc 200835007 作為升溫方法，可使硫屬化合物中流通電流，利用硫屬化合物内部或近接之電極產生之焦耳熱進行加熱。以下，將使相變兄憶體單元之硫屬化合物結晶之處理稱為固化 (set)動作，將使相變記憶體單元之硫屬化合物非晶化之處理稱為重整（reset)動作。又，將相變部結晶之狀態稱為set 狀態，將相變部非晶（非晶質）化之狀態稱為reset狀態。set 時間例如為150奈秒，而reset時間例如為5〇奈秒。 4取方法如下所示。對硫屬化合物施加電壓，並測定通過該硫屬化合物之電流，藉此讀取硫屬化合物之電阻值，以識別資訊。此時若硫屬化合物為set狀態，則即便上升至結晶溫度為止，因原本已結晶，故保持set狀態。然而，於 reset狀態之情形時，則資訊會遭到破壞。因此，必須以不產生結晶之方式，使讀取電壓為例如〇·3 V左右之微弱電壓。相變記憶體之優點在於，可根據結晶或非結晶狀態，相變部電阻值由2位變為3位，並對應二進制資訊”〇，，與，，i，，來讀取該電阻值之高低，因此電阻值之差越大，感應動作越容易進行’讀取速度越快。以下，將讀取動作稱為read (讀取）動作。如圖2所示’先蓟以來眾所周知之相變記憶體單元^⑽之構成大多包括資訊記憶部207以及選擇電晶體2〇8，亦可考慮不包括選擇電晶體之交叉點型記憶體單元。資訊記憶部 207通常包括硫屬化合物201與失持該硫屬化合物2〇1之上部電極203及插塞電極202。通常，插塞電極2〇2較多採用與硫屬化合物之接觸面積小於上部電極2〇3與硫屬化合物 125532.doc 200835007 之接觸面積的插塞構造，如非專利文獻1所示，亦存在將薄膜作為電極之情形。再者，204係字元線（WL)，205係源極線，206係位元線（BL)。於非專利文獻2中揭示有通常之相變記憶體之動作。 reset動作係啟動字元線，並對位元線施加具有20〜50奈秒脈衝寬度之電流脈衝來進行。set動作係啟動字元線，並對位元線施加具有60〜200奈秒脈衝寬度之電流脈衝來進行。 read動作係啟動字元線，並對位元線施加具有20〜100奈秒脈衝寬度之電流脈衝來進行。reset動作、set動作、read動作中使用之電流脈衝之方向，於所有動作中自位元線向源極線流動，或於所有動作中自源極線向位元線流動。相比於使溫度上升至結晶溫度即可之set動作，必須加熱至溫度更高的熔點以上之reset動作，須要更大之電流。可藉由降低reset動作電流，而縮小選擇元件之面積，實現記憶體高積體化。專利文獻1 :日本專利特開2004_272975號公報非專利文獻1 ·· Υ· H Ha及另外6人、「An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption 」、2003 Symposium on VLSI Technology Digest Technical Papers、（美國）、2003 年、 p.175-176 非專利文獻2 : Η· Horii、及另外7人、「A Novel Cell Technology Using N-doped GeSbTe Films for Phase Change RAM」、2003 Symposium on VLSI Technology Digest 125532.doc 200835007

Technical Papers、（美國）、2003年、p.177-178 【發明内容】 [發明所欲解決之問題] 如先前技術所述，相比於目前廣泛普及之作為半導體非揮發性記憶體之FLASH(快閃）記憶體，相變記憶體雖可進

行高速且低耗電之重寫，但於高積體化方面，劣於FLash 記憶體。例如，於以圖2所示之先前形式之相變記憶體單元構成記憶體陣列之情形時，若使最小加工尺寸為F，則理想狀態下設計時每一單元的面積亦達到8 f2。與此相比’最先進之NAND(NOT-AND，反及閘）型FLASH記憶體中每一單元之面積為4 F2，進而藉由使用多值化技術可使每一位元之專有面積縮小為2 F2。總體而言’行動資訊終端設備等中利用之半導體非揮發性記憶體不斷快速發展高積體化，且對低耗電化之需求亦較高。據推測FLASH記憶體之低耗電化存在極限，因此為實現低耗電高積體之半導體非揮發性記憶體，目前必須開發針對不利於高積體化之相變記憶體的高積體化技術。因此，本發明之目的在於提供一種可於相變記憶體等半導體記憶裝置中實現高積體化之技術。本發明之上述及其他目的與新穎特徵，根據本說明蚩之記述及隨附圖式可獲得瞭解。曰 [解決問題之技術手段] 之概要如簡單說明本案所揭示之發明中具有代表性者下0 125532.doc 200835007 即，本發明之半導體記憶裝置之特腊廿θ丄在於包括··相變薄、，/、/、有電阻較低之結晶狀態與電阻較古 ^ Ί Am dM ^ x ^ N之非晶狀態之個铋疋相；弟i及第2電極，其一方.. /、寻°又置於上述相變薄膜之方，弟3電極，其設置於上述相變薄膜之另一方.第】電晶體，其汲極端子連接於上述第〗電 μ$ 源極端子連接於述電極’閉極端子連接於第”元線；❿電晶體’ ^及極端子連接於上述第2電極，源極端子連接於上

電極’閉極端子連接於第2字元線；第】記憶體單元匕括由上述第i電極與上述第3電極夾持之上述相變薄媒中之苐1相變區域與上述第i電晶體，而第2記憶體單元包括由上述第2電極與上述第3電極夹持之上述相變薄膜中之第 2相變區域與上述第2電晶體’當對上述第】記憶體單元進行寫入時，斷開上述第1電晶體，自上述第i電極向上述第 3電極流通電流’當對上述第2記憶體單元進行寫入時，斷開上述第2電晶體，並自上述第2電極向上述第3電極流通電流。又，本發明之半導體記憶裝置之特徵在於包括：複數個字元線；與上述複數個字元線交叉之複數個位元線；複數個記憶體單元’ HI別包括配置於上述複數個字元線與上述複數個位元線之交點上，並對應於記憶資訊，電阻產生變化之記憶元件以及電晶體；複數個階層式開關，其等以固疋間隔配置於上述複數個字元線之配置間隙；共通資料線；開關電路，其配置於上述複數個位元線與上述共通資料線之間’用於選擇上述複數個位元線中之1個而連接 125532.doc -II- 200835007 於上述共通資料線；及重寫電路，其連接於上述共通資料線；上述複數個階層式開關中之第丨階層式開關插入上述複數個位元線中之第丨位元線及接地電壓端子與上述複數個記憶體單元中之第〗記憶體單元之間，上述複數個階層式開關中之第2階層式開關插入上述第丨位元線及接地電壓端子與上述複數個記憶體單元中之第2記憶體單元之間。又’本發明之半導體記憶裝置之特徵在

第2相變薄膜’其等具有電阻較低之結晶狀態與電阻較高之非晶狀態之2個穩定相；第丨電極，其設置於上述第】相變薄膜之-方；第2電極，其設置於上述第1相變薄膜之另一方；第1電晶體’其沒極端子連接於上述^電極，源極端子連接於上述第2電極，閘極端子連接於第丨字元線，·第 3電極，其連接於上述第2電極，且設置於上述^相變薄膜之一方；第4電極，其設置於上述第2相變薄膜之另一方；以及第2電晶體’其沒極端子連接於上述第3電極，源極端子連接於上述第4電極，間極端子連接於第2字元線第1記憶鮮W括丨上極訂述帛巧極夹持之上述：變薄膜中之第i相變區域與上述第i電晶體，第2記憶體單元包括由上述第3電極與上述第4電極夾持之上述相變薄膜中之第2相變區域與上述第2電晶體，當對上述第目 1 記憶體單元之資訊寫入動作時，_開上述糾電晶體通上述第2電晶體，自上述第！電極向上述第4電極流通電流，而對上述第2記憶體單元之資訊寫入動作時，接通上述第1電晶體’斷開上述第2電晶體，並自上述第i電極向 125532.doc -12- 200835007 上述第4電極流通電流。 [發明之效果] 簡單說明本案所揭效果如下。不之發明中由具有代表性者而獲得之 (1)若使用採用本發明枯奸乂月技術之丰導體積體電路裝置，則可只現能夠高速讀取j. ^ ^ , 、之大谷ϊ非揮發性半導體記憶裝置。 ()可藉由該裝置混載於與半導體邏輯運算裝置同

反上而提供可#性較*之高功能組裝型微電腦。 (3)又，該裝置亦可提供用作單晶片。【實施方式】以下♦艮據圖式詳細說明本發明之實施形態。再者，用以說明實施形態之所有圖式中’原則上對同—部件附上同一符號’並省略其之重複說明。 (實施形態1) 圖1(a)、（b)及圖i(c)表示本發明之半導體記憶裝置中使用之:貝^口己k 行的構造。相變薄膜（硫屬化合物）1 〇 i由上部插塞電極1〇2與下部電極1〇4夾持。相變薄膜1〇1之成分為Gejbje5，而上部插塞電極1〇2及下部電極1〇4之成分為鎢。插塞尺寸131為直徑16〇 nm。插塞尺寸根據所使用之半‘體製耘之階段而不同。上部插塞電極1〇2之成分大多使用鎢，但其為具有導電性者即可。圖1(d)及圖l(e)表示對構成圖1(e)之電路之記憶體單元進行寫入、讀取時的順序。首先將所有字元線電壓設為1 ·5 V，並使所有選擇電晶體為〇Ν狀態。其次，根據寫入·讀 125532.doc -13- 200835007 取時間，對進行寫入、讀取之單元的選擇電晶體114的字元線105(WL1)施加〇 v脈衝，使選擇電晶體114為〇FF狀態。其後’對端子A、B施加對應reset、set、read之電流脈衝，進行寫入、讀取。施加〇 v脈衝期間，選擇電晶體 114為OFF狀態，因此施加於端子a、b之電壓，大致全部施加於選擇單元之相變區域（相變記憶部）lu兩端。藉此，可對預期之記憶體單元進行寫入·讀取。如圖1(e)所述，對與相變區域111相鄰之相變區域（相變記憶部）122進行的寫入動作，如圖1(c)所示，可藉由對端子A、B間施加與對相變區域U1進行寫入時極性相反的電壓而進行。如上所述，可知相變區域lu與選擇電晶體114或者相變區域（相變記憶部）112與選擇電晶體115構成一個記憶體單元。若於約50 ns左右之短時間内，使相變記憶部中流通2〇〇 A =以上之較大電流，則可由結晶狀態重寫為非晶狀態。此情形稱為reset動作，但其電流條件根據相變材料之成分及讀構造、尺寸等不同而變化。同樣，set動作所必須之 7流條件，亦必須根據每一製作元件進行優化。較理想的、構成α己隱體單元之選擇電晶體係qn電阻為零且〇FF電阻為無限大之開關，但實際上ΟΝ/OFF狀態均具有有限之 =阻值。因此，對相變區域lu施加如圖1(d)所示之最佳電流脈衝時，構成圖1(e)之電路之所有電晶體與相變記憶部亦机通有電流。現將電晶體之〇N電阻設為，〇FF電 125532.doc -14- 200835007 阻設為roff，相變記憶部之set電阻設為Rset，reset電阻設為Rreset ’並將構成圖1(C)之電路且串聯連接之記憶體單元數設為N，將A、B間流通之電流值設為Iab，則於經選擇之記憶體單το之相變記憶部為set狀態，且該相變記憶部中流通有reset電流、如時，屬於同行且處於非選擇單元之§以狀態下的相變記憶部中流通之電流〗^，如下所示。 Il=IresetX(R〇N/R〇FF)x((R〇FF + Rset)/(R〇N + Rset)) ⑴ 該1!係流經處於低電阻狀態下的非選擇單元相變記憶部的取大電流值。同樣，流經處於高電阻狀態（reest狀態）下之非選擇單元相變記憶部的最大電流值l2，以下式表示。 l2 = IresetX(R〇N/R〇FF)x((R〇FF + Rset)/(R〇N + Rreset)) (2) 、相比於set動作中使用之電流w Ιι、Ι2均變大至無法忽視之h形時產生因重複施加電流脈衝而使高電阻狀態向低電阻化（reset狀態向set狀態過度）或者低電阻狀態（如狀態）之寫入，引起低電阻狀態固定化等非選擇單元之資訊紊亂。因此，必須對選擇電晶體加以設置，以使至少下式成立， (3) (4) (5) (6) 〇 11〈 Iset 工2〈 Iset 理想的是， II < 10XlSet 工2< 10Xlset 125532.doc -15- 200835007 read動作時，端子A、B間受到之電壓Vab與流經處於高電阻狀態（reset狀態）下之選擇單元相變記憶部中的電流值 Lead之間，存在以下關係。 VAB/Iread = Rreset+(N- 1 ⑺ (7)式之右邊第2項為非選擇單元之寄生電阻。該寄生電阻部分充分小於reset電阻，即若不以滿足下式之方式設置電晶體，則難以讀取相變記憶部中儲存之資訊，

(N-l)X(RON2/R〇FF)X((R〇FF + Rset)/(R〇N + u)〈 < (8) 理想的是， (N-l)x(R〇N2/R〇FF)x((R〇FF+Rset)/(R〇N+Rset))< 1〇xRreset (9)。即’必須以滿足（9)式之方式，對應相變記憶部之特性來決定單元選擇電晶體的性能。其中，使用（1)〜(9)式之以上研討為簡單起見，使所有電流值均為正。此處僅對構成記憶體單元行之相變記憶部及M〇s(Metai_〇xide_ Semiconductor ’金氧半導體）電晶體之電阻值大小進行處理，故而電流值之正負對研討結果並無任何影響。其次，對記憶體單元主體之平面構造加以說明。表示具有圖1 (a)之剖面構造之圖3係跟隨元件製作製程相變記憶體行的平面布局者。首先圖3⑷中表示連接於擴散層的插塞303，該擴散層成為活性區（元件活性區域）301與M0S電晶體之字元線302及MOS電晶體之源 125532.doc -16 - 200835007 極、沒極區域。該狀態對應於圖丨⑷之剖面圖中插塞ι〇6完成之狀態。 ^ 圖3(b)中表示對插塞303上形成之下部電極與相變膜之積層膜進行加工而獲得的區域3〇4。該狀態對應於圖1(a)中插塞106上形成下部電極1〇4與相變薄膜1〇1，並且其等積層膜之加工結束後之狀態。圖3(c)表示圖3⑻中加工結束後之相變膜上形成插塞3〇5 或插塞306後，一併連接於M〇s電晶體擴散層上之插塞 307。插塞305與306連接於圖3(b)中加工結束之同一相變區域°圖3(〇之構造對應圖！⑷中除字元線（配線層）ι〇8外的所有構造完成後之狀態。圖3(d)表示最後形成連接於插塞3〇5、3〇6、3〇7之配線層，且加工結束後之記憶體單元主體完成之狀態。即， 3〇8係連接插塞307與插塞3〇5、3〇6之配線部分，且對應圖 1(a)之108，上述插塞307連接於擴散層，上述插塞3〇5、 306連接於相變膜。藉由上述處理，相變記憶體單元行之主體得以完成，該變€己憶體單元行之主體具有圖1 (a)之剖面構造，且具有圖 Uc)之等效電路。圖中表示一個記憶體單元區域3〇9，但可知藉由製成NAND型構造，而能夠使1個電晶體+丨個相變元件之構成亦實現先前之相變記憶體單元之約一半的單元面積。其次，對記憶體單元之製造方法加以說明。首先，使用通常之半導體工序，製作圖4之主要部分剖 125532.doc -17- 200835007 面圖所示之構造。閘極電極彻與閘極絕緣膜術、側壁 402、及金屬矽化物404相接觸。為提高觸點4〇6與層間絕緣膜408之密著性，防止_，而形成有密著層405。繼而如圖5之主要部分剖面圖所示，形成接觸孔，並藉由化學氣相沈積法（CVD，形成密著層502及插塞501。 chemical vapor deposition)，作為密著層502之成分，可使用ΤιΝ，作為插塞材料之成分則可使用w。

進而，如圖6之主要部分剖面圖所示，藉由濺鍍或真空蒸鍍使下部電極601、硫屬化合物6〇2成膜，形成層間絕緣膜603。作為硫屬化合物之成分，可使用記錄型光碟中廣泛使用之Ge-Sb-Te合金、或於該合金中添加有添加物者。、、孩而如圖7之主要部分剖面圖所示，形成接觸孔，並藉由化學氣相沈積法（CVD)，形成密著層702、相對於相變膜之上部電極插塞701。作為上部電極插塞之材料可使用 W。進而，如圖7之主要部分剖面圖所示，形成接觸孔，並藉由化學氣相沈積法（CVD)，形成密著層704、用以連接相對於相變膜之上部電極插塞7 〇 1與電晶體擴散層的觸點插塞 703 〇進而’如圖8之主要部分剖面圖所示，形成密著層8〇2、以及連接上部電極插塞與電晶體擴散層之連接層8〇1。進而，如圖9之主要部分剖面圖所示，形成相對於位元線之觸點901及其密著層902後，形成黏接層903，並對位元線904進行濺鍍。繼而，形成層間絕緣膜9〇5，進而开^成 125532.doc • 18 - 200835007 上部配線’藉此可製作所需記憶體。本實施形態1可按照通常之CM〇s(c〇mplementary Metai_ Oxide-Semiconductor，互補金氧半導體）邏輯混載設計規則來製造，且適用於邏輯混載記憶體之製造。如圖1所示，若使用本實施形態〗，則連接於資訊記憶部之電晶體之源極電極兼做相鄰記憶體單元之汲極電極，相比於圖2所示之先前構造之記憶體單元佔有一個電晶體之構造，更有利於高積體化。若最小加工尺寸為F，則圖2之先前構造中經最大程度積體化之記憶體單元的大小為8 F2。相對於此，本實施形態！中，由於可與相鄰記憶體單元共用一個電晶體，故而理論上最大程度積體化後之記憶體單元面積可減少至4 F2。即藉由使用本實施形態1之構造’可實現適於高積體化之記憶體單元。本實施形態1之半導體記憶裝置之概要如下所述。包含圖1(c)所示之相變區域（資訊記憶部）lu與選擇電晶體114之記憶體單元中，如圖i(b)所示，相變區域m由如下元件形成，該元件具有相變薄膜1〇1由上部插塞電極（第 1電極）102與下部電極（第3電極）1〇4夾持之構造。又，相變區域hi係由形成與相鄰相變區域112共用下部電極ι〇4之對的一體構造之元件形成，且如圖1(b)所示之113般，具有以插塞106為中心之對稱構造。相變區域lu藉由寫入電流通過上部插塞電極102與下部電極104流入相變薄膜ι〇ι机而形成於上部插塞電極102正下方。又，該代表例之構造形成如下形態，上部插塞電極102與以上部插塞電極1〇3為 125532.doc -19· 200835007 第2電極之相鄰單元，共用下部電極1〇4及相變薄膜ι〇ι。與相變區域ill相同，相鄰單元之相變區域112形成於相鄰單元之上部插塞電極103之正下方。圖1(0所示之選擇電晶體114於圖1(a)中構成如下，其包括擴散層109、110、以及連接於該等擴散層109、110之插塞107、106及字元線（閘極電極）1〇5，且擴散層與插塞分別與構成相鄰單元之選擇電晶體共用。包含與圖1(a)、（c)所示之字元線1〇5(wl1)連接之選擇電晶體114之記憶體單元的動作如下所述。首先，圖丨^)之電壓脈衝係施加於字元線1〇5(WL1)上之電壓脈衝的時序圖表。又，電流（C—D)表示圖1(c)之C、D間自c流向D方向之電流值。首先，使包含字元之所有字元線保持為作為選擇電晶體之ON狀態的h5 V，並成為所有相變記憶部兩端不受電壓施加的狀態。其次，為對相變區域ln寫入資料，而對ill與連接於構成記憶體單元之選擇電晶體丨14之閘極電極的字元線105(WL1)，施加圖1(d)所示之電壓脈衝。當選擇電晶體114之閘極電壓返回為〇 v時，選擇電晶體114、又為OFF狀態，電流（C—D)流通於與該選擇電晶體 114並列連接之相變區域（相變記憶部）ηι之兩端c、〇間，進仃set及reset之寫入動作。上述動作之結果為，進行動作及reset動作時，電流自圖1(a)所示之上部插塞電極ι〇2 流向下部電極104。藉此於上部插塞電極1〇2正下方之相變薄膜1〇1内形成相變區域lu，並於set動作後，相變區域 125532.doc -20- 200835007 111變為結晶後之低電阻狀態，於reset動作後，相變區域 111變為非晶質之高電阻狀態，由此寫入資訊”i”、„〇n。其電阻值由圖1 (d)所示之re ad動作來讀取。圖1(e)表示對相變區域（相變記憶部）U1之相鄰單元即包括相變區域112與選擇電晶體ι15之記憶體單元進行寫入動作時之脈衝的施加順序。與對1 i i寫入時相同，首先使所有字元線保持為1·5 V，並實現所有相變記憶部兩端均不受電壓施加之狀態。其後，對字元線1〇8(WL2)施加圖1(幻之電壓（WL2)所示之電壓脈衝。之後，以使相變區域ιΐ2兩端之端子D、E間流動之電流（D—E)與圖1(e)所示之電流脈衝一致之方式，使用端子A、B，使記憶體單元行中流通電流。如圖1(e)所示，端子a、b間流通與對相變區域m 進行寫入時方向相反的電流。由於以如上所述之方式，對相變區域（相變記憶部）ιΐ2進打寫入動作，因此電流自上部插塞電極1〇3流向下部電極 1 ，且在實際之單元構造方面與相變區域丨丨丨相同之條件下’對相變區域112進行寫入動作。存在有如下方法對圖l(d)、（e)之電流脈衝之高度、即寫入讀取電流之大小進行調節，使施加於選擇單元之字元線上之電壓脈衝之高度保持固定，並根據施加於圖1(e)所示 =記憶體單元行兩端之端子A、B上的電壓大小進行調節。、進行寫入時端子A、B間流動之電流，與鄰接單元彼此進行比較時則為反向，而進行讀取時A、B間流動之電漭可為同一方向。 125532.do< -21 - 200835007 較好的是’相比於相變記憶部之低電阻狀態之電阻值，選擇電晶體之ON電阻為能夠忽視之低值。較好的是，相變元件之材料為硫屬化合物。 (實施形態2) 以下對如下記憶體單元加以說明，該記憶體單元與上述貝施形怨1同為等效電路之構成，且具有選擇鄰接單元進行寫入動作時無須切換電流流動方向的構造。圖10表示本實施形態2中之記憶體單元主要部分之布局。活性區1001内製作如下構造，即跨越字元線1〇〇3並藉由配線層1 006，而將接觸於硫屬化合物丨之插塞1〇〇5與接觸於電晶體擴散層之插塞1〇〇2連接起來，藉此形成一個記憶體單元。當最小加工尺寸為叫，字元線之間隔為2 F 〇上述記憶體單元經由擴散層，與同一活性區丨〇〇丨内製作之包含相鄰配線層1007之記憶體單元串聯連接，並沿G_G，所卞之路仅形成與圖1 (b)所示之等效電路相同之記憶體單元行。圖u〜圖15表示圖10所示之主要部分布局圖之F_F，所示之 W位的主要部分剖面圖。使用具有縱向上與圖5所示之剖面相同之構造的製程，形成插塞5〇1後，藉由濺鑛或者真空蒸鍍法而形成硫屬化合物層1101及上部電極1102。本實施形態與實施形態1不同，插塞5〇1構成相變記憶部之下部電極。圖12表示加工相變膜與上部電極’並於其上形成與配線 125532.doc -22- 200835007 層接觸用之插塞1201的構造，圖π表示形成不經由相變膜而與擴散層連接之插塞1301的構造。其後，如圖14所示，形成黏接層1401及配線層1402，如圖15所示對其進行加工後，形成保護膜1501而完成記憶體單元主體之構造。再者，用以製作圖11〜I5所示之構造之製程，與用以製作實施形態1之構造者為相同技術，因此省略其詳細說明。圖16表示圖10之字元線1003方向之剖面Η·Η，所示之剖面構造。可確認於基板上製作元件分離用SGI(shall〇w groove isolation，淺槽隔離）構造1601，該元件分離用SGI 構造1601分離擴散層1602與記憶體單元行之活性區。作為否己fe'體單元之主要部分’ 16 0 3為相變膜，16 0 4為連接於相變膜之下部電極插塞，1605為上部電極，1606為用以連接相變記憶部之配線層。上述實施形態1與實施形態2在記憶體單元構造上之差異，藉由比較圖9及圖15便可明瞭。如圖9所示，可知實施形態1之構造係鄰接單元彼此以雙方之邊界線為中心物理性對稱的構造。如圖1(c)所示，該對稱構造導致對鄰接單元進行寫入動作時必須施加極性相反之電流脈衝。相對於此，如圖1 5所示，本實施形態2之構造中，鄰接記憶體單元彼此為完全相同之構造，故而無須使每一鄰接單元中改變寫入電流之極性。如上所述，若使用本實施形態2之構造，雖記憶體單元之積體度劣於實施形態1所示之構造，但可使寫入動作單一，故可簡化驅動記憶體单元之電路構成。因此，本實施 125532.doc •23- 200835007 形態2之構造適用於記憶體容量略低於實施形態丨之元件。另一方面，本實施形態2中，根據圖10所示之布局圖可知，可省略由1個電晶體+ 1個相變元件構成1個單元之先前之相變記憶體單元必須對每個記憶體單元進行的元件分離。通常為了於記憶體單元間製作用於元件分離之Sgi (shallow groove isolation)構造，而於使最小加工尺寸為F 時’母個§己憶體單元必須具有2 f2左右之面積，導致每個呑己1思體單元之專有面積相應變大。因此，若使用本實施形態2之構造，則相對於具有先前構造之記憶體，可製造實現高積體化且低價之相變記憶體。進而如圖10之平面配置圖所示，根據本實施形態2之構造，可使MOS電晶體之閘極寬度為通常之記憶體單元行之排列的2倍以上。即，實施形態}之構造中，如圖3所示， MOS電晶體之閘極寬度達到記憶體單元之活性區3〇 1的寬度。該閘極寬度亦與圖2所示之先前構造之記憶體單元行中通常使用排列大小相同。相對於此，圖1〇中活性區ι〇〇ι 之寬度為圖3所示之活性區301寬度的2倍以上，故電晶體之閘極寬度相應變大，並減小ON電阻。即，若使用本實施形態2之構造，即便於高積體製作微細記憶體單元時，相比於其他構造，可容易地滿足（9)式決定的筒〇8電晶體要求之ON電阻限制。又，如圖2所示之先前構造之記憶體單元進行高積體化時，每個記憶體單元之M〇s電晶體之電流驅動能力成為門題，其結果為無法減小M〇s電晶體的尺寸，故而記憶體單 125532.doc •24- 200835007 元之整體難以實現微細化。相對於此，根據本實施形態2 之構造，以相同微細化技術使用相同相變元件，則可減小每個記憶體單元之專有面積，且反而可將MOS電晶體之電流驅動能力提高至2倍以上。即，可知若使用本實施形態2 之構造，則將來有望解決因微細化技術發展而愈發問題深刻之選擇Μ Ο S電晶體之電流驅動能力的問題。 (實施形態3) 圖17係本實施形態3之相變記憶體結構的示意圖。即，該相變記憶體包括記憶體陣列與多工器MUX、列（row)解碼器XDEC、行（column)解碼器YDEC、讀取電路RC、以及重寫電路PRGM0。記憶體陣列由記憶體區塊ΜΒ00〜MBmn 構成，該記憶體區塊由複數個記憶體單元構成。該圖中作為一例，表示8個記憶體單元MC0〜MC7構成之記憶體區塊。記憶體單元於位元線BL0〜BLn與源極線（此處為SL12 或SL34)之間，分別配置在列解碼器XDEC0之輸出信號即字元線WL00〜WL07、… 、WLmO〜WLm7與位元線 BL0〜BLn之各交點上。鄰接之記憶體區塊共有各源極線。記憶體區塊進而包括插入至位元線與記憶體單元間之階層式開關HS0。階層式開關HS0由列解碼器XDEC0之輸出信號即記憶體區塊選擇信號MBS0〜MBSm中之一個連接於閘極電極之NMOSCN-charinel metal oxide semiconductor，N 通道金氧半導體）電晶體QMH構成，並以汲極-源極間之電流路徑包含於位元線與記憶體單元之間之電流路徑的方式進行連接。 125532.doc -25- 200835007 多工器MUX包括行選擇開關行CSWA與放電電路 DCKT。行選擇開關行CSWA由分別插入至位元線BL0〜BLn 與共通資料線CD間之CMOS傳輸閘極CSW0〜CAWn構成。 CMOS傳輸閘極CSW0〜CAWn之閘極電極上，分別連接有行解碼器YDEC之輸出信號即行選擇線對（YS0T、 YS0B)〜(YSnT、YSnB)。藉由啟動行選擇線對（YS0T、 YS0B)〜(YSnT、YSnB)中之一個，而啟動對應之CMOS傳輸閘極，使位元線BL0〜BLn中之一個連接於共通資料線 • CD。放電電路DCKT由分別插入至位元線BL0〜BLn與接地電壓VSS端子間之NMOS電晶體ΜΝ0〜ΜΝη構成。NMOS電晶體ΜΝ0〜ΜΝη之閘極電極上，分別連接有行選擇線 YS0B〜YSnB。當進行待機時，行選擇線YS0B〜YSnB保持為電源電壓VDD，藉此導通NMOS電晶體ΜΝ0〜ΜΝη，位元線BL0〜BLn由接地電壓VSS驅動。上述共通資料線CD上分別連接有讀取電路RC、以及重寫電路PRGM0。又，重寫電路PRGM0上連接有行解碼器XDEC0之輸出即列位址 ^ 判別信號XFLG。圖18表示圖17所示之記憶體區塊及記憶體單元結構之具 • 體例。記憶體單元MC0〜MC7分別並列連接有記憶元件rm • 與選擇電晶體QM。並且，各記憶體單元MC0〜MC7為串聯連接。此處，為對應圖1及圖15之構造，而將記憶元件rm 之兩個端子稱為上部電極TE與下部電極BE來進行區分。鄰接單元之連接為記憶元件RM之上部電極TE之彼此連接、或者下部電極之彼此連接（具體構造下文進行敍述）。 I25532.doc -26- 200835007 圖19(a)表示圖is所示之記憶體區塊之布局圖。本布局之特徵在於’連接位元線及源極線與記憶體區塊之導通孔及觸點’於鄰接之記憶體區塊間共有。AA係表示作為NMOS 電晶體電流路徑之啟動區域的圖案。FG係表示NMOS電晶體之閘極電極之圖案，相當於圖1 8之電路圖中之記憶體區塊選擇信號MBS1或字元線WL10〜WL17。FM係表示第一金屬層之圖案，其相當於源極線SL12。SM係表示第二金屬層之圖案，其相當於位元線BL0。FV係表示連接第一金屬層與第二金屬層之第一導通孔的圖案。CL係表示硫屬化合物膜之圖案，其相當於記憶元件RM。TC係表示形成於硫屬化合物膜上部之上部觸點的圖案。再者，同圖中，為簡便起見’省略表示形成於硫屬化合物膜下部之觸點的圖案。圖19(b)進而表示對應於布局圖之剖面構造。19⑼係p型半導體基板或p型井，1901係NMOS電晶體之閘極電極， 1902係作為NMOS電晶體之源極及汲^極電極之n型擴散層。 1910係第一金屬層，ι91ι係第二金屬層。192〇係硫屬化合物膜。1930係用以連接第一金屬層與第二金屬層之第一導通孔，1931係用以連接第一金屬層與硫屬化合物膜之上部觸點。1932係用以連接上部觸點或硫屬化合物膜與nmqs 電晶體之源極或汲極電壓之下部觸點。鄰接之記憶體單元中，經由第一金屬層或NMOS電晶體之p型擴散層，而連接有硫屬化合物膜（即記憶元件RM)。根據該特徵於圖1 8所示之電路圖中’鄰接單元之連接為記憶元件之上部電極 125532.doc -27- 200835007 TE彼此之連接、或者下部電極彼此之連接。以上之布局與剖面構造中，連接位元線及源極線與記憶體區塊之導通孔及觸點於鄰接之記憶體區塊間共有。藉由如此之構造，可去除記憶體陣列内之元件分離區域，故可 , 抑制記憶體陣列面積。圖20表示圖17所示之記憶體陣列之寫入動作。以下，假定選擇記憶體區塊MBS10内之記憶體單元來加以說明。首先，藉由使與行解碼器YDEC所選擇之行選擇線對 • (YS0T、YS0B)相對應的行選擇開關CSW0導通，而連接位元線BL0與共通資料線CD。其次，根據列位址XADD轉變，而進行行系之選擇動作。如該圖所示，當選擇對應奇數編號位址之字元線WL11時，成為電源電壓VDD之字元線WL11由接地電壓VSS驅動，藉此記憶體單元MCI中之選擇電晶體QM截止，形成經由非選擇記憶體單元MC0及 MC2〜MC7内之選擇電晶體QM與選擇記憶體單元MCI内之記憶元件RM的電流路徑。繼而，成為接地電壓VSS之記憶體區塊選擇信號MBS1由電源電壓VDD驅動，藉此階層式開關HS0内之NMOS電晶體QMH導通，使位元線與記憶體 • 區塊MB1得以連接，並使重寫電流流入選擇記憶體單元， MC 1内之記憶元件中。此處，根據奇數編號之位址，由電源電壓VDD驅動成為接地電壓VSS之列位址判別信號 XFLG，藉此經由位元線BL0自重寫電路卩11〇%0向源極線 SL12施加電流。該重寫電流設計為電流值及其施加時間之值對應於記憶資訊。例如，當記憶資訊為”0”時，則短時 125532.doc -28 - 200835007 間施加較大之重置電流1R。另-方面，當記憶資訊為"r, 時’以大於重置電流之時間施加小於重置電流爪之設定電流IS。最後’使成為電源電壓卿之記憶體區塊選擇，號 MBS!由接地電屋VSS驅動，並使成為接地電壓卿之字元線WL11由電源«VDD驅動，使行選擇線對（ys〇t、 YS0B)成為撤銷狀態，並導通電晶體咖，藉此使位元線 BL0由接地電壓VSS驅動後，返回待機狀態。藉由如此控制，奇數位列位址所選擇之單元（此處為記憶體單元Mcf) 内之記憶元件RM中，可自上部電極丁£朝向下部電極BE施加電流。圖20進而亦表示選擇對應於偶數編號位址之字元線 WL10時的重寫動作。使成為電源電壓VDD之字元線|心1〇由接地電壓VSS驅動，藉此截止記憶體單元MC〇中之選擇電晶體QM，形成經由選擇記憶體單元MC〇内之記憶元件 RM與非選擇記憶體單元MCI〜MC7内之選擇電晶體qM的電流路徑。此處，根據偶數編號之位址，使列位址判別信號XFLG保持為接地電壓VSS，藉此經由位元線bl〇自源極線SL12向重寫電路PRGM0施加電流。亦可藉由如此控制’而對偶數位列位址所選擇之單元（此處為記憶體單元 MC0)内之記憶元件RM，自上部電極TE向下部電極BE施加電流。由此，可於所有記憶元件RM(即硫屬化合物臈）中，使相變區域於下部電極BE(即下部觸點）側保持一致，故可抑制電阻值不均。圖2 1表示圖17所示之記憶體陣列中之讀取動作的時序圖 125532.doc -29- 200835007 表。以下與圖20相同，假定選擇記憶體區塊MB 10内之記憶體單元而進行說明。首先，使與行解碼器YDEC所選擇之行選擇線對（YS0T、YS0B)對應之行選擇開關CSW0導通，藉此連接共通資料線CD與位元線BL0，並藉由讀取電，路RC將位元線BL0預充電至讀取電壓VRD。該讀取電壓 VRD以不破壞記憶資訊之方式，設置於電源電壓¥00與接地電壓VSS之間。進而，藉由截止列解碼器XDEC所選擇之字元線上之選擇電晶體，而形成經由選擇記憶體單元内 _ 之記憶元件RM之電流路徑，使位元線BL0及共通資料線 CD中產生讀取信號。選擇記憶體單元内之電阻值因記憶資訊而存在差值，因此輸出至共通資料線CD之電壓因記憶資訊而產生差值。此處，當記憶資訊為"1”時，記憶體單元内之電阻值較低，位元線BL0及共通資料線CD朝向接地電壓VSS放電，成為低於參照電壓VREF之電壓。另一方面，當記憶資訊為η〇π時，記憶體單元内之電阻值較高，位元線BL0及共通資料BCD保持為預充電狀態、即保持為讀取電壓VDR。藉由讀取電路RC判別該差值，而讀取選擇記憶體單元之記憶資訊。最後，使行選擇線對（YS0T、， YS0B)為撤銷狀態，使電晶體ΜΝ0導通，藉此將位元線 . BL0驅動至接地電壓VSS後，返回待機狀態。最後，總結本實施形態3之效果。如圖19所示，本實施形態3中，連接位元線及源極線與記憶體區塊之導通孔及觸點於鄰接之記憶體區塊間共有，因此可去除記憶體陣列内之元件分離區域，故可抑制記憶體陣列之面積。又，如 125532.doc •30- 200835007 圖17及圖20所示，使用列位址判別信號xFLG，流向位元線之重寫電流方向控制為與列位址對應之方向，藉此可於所有記憶元件RM中，使相變區域於下部電極be(即下部觸點）側保持一致，故可抑制電阻值不均。 (實施形態4) 本實施形態4對記憶體陣列之其他構成及動作加以說明。圖22係本實施形態4之相變記憶體之結構的示意圖。圖22與圖17之較大不同之處在於兩個方面。第一，解除列解碼器XDEC1與重寫電路PRGM1之連線，並去除列位址判別電路XFLG。第二，列解碼器XDEC1追加如下功能：對每個記憶體區塊產生2個用以控制記憶體區塊與位元線之連接的信號。圖23表示本實施形態4之記憶體區塊之構成。該圖中，作為一例表示記憶體區塊MB10。圖23之記憶體區塊與圖 1 8所示之5己丨思體區塊之不同之處在於，具有兩組階層式開關CHS0、CHS1。各階層式開關由兩組NM〇s電晶體 QMH、QMS構成。與圖18所示之階層式開關相同，電晶體 QMH插入至位元線BL0與記憶體單元MC〇〜記憶體單元 MC7之間，控制位元線BL〇與記憶體單元mc〇〜mc7之連接。電晶體QMS插入至記憶體單元mc〇〜MC7與接地電壓端子vss之間，控制記憶體單元MC0〜MC7與接地電壓端子 VSS之連接。階層式開關CHS〇内之電晶體QMS與階層式開關CHS1内之電晶體QMH之閘極電極上，分別連接有記憶體區塊選擇信號mbs 1 〇。階層式開關CHS丨内之電晶體 125532.doc -31 - 200835007 QMS與階層式開關CHS0内之電晶體QMH之閘極電極上，分別連接有記憶體區塊選擇信號MBS11。圖24表示圖23所示之記憶體區塊之布局圖。本布局之特徵在於如下所示之兩個方面。第一，於記憶體區塊内之兩個部位上配置有相當於接地電壓VSS之供電線的圖案。第二，於鄰接記憶體區塊間，共有用以連接位元線與記憶體單元之觸點及導通孔。 AA係表示作為NMOS電晶體之電流路徑之啟動區域的圖案。FG係表示NMOS電晶體之閘極電極之圖案，相當於圖 23之電路圖中之記憶體區塊選擇信號MBS10、MBS11或字元線WL10〜WL17。FM係表示第一金屬層之圖案，其用於接地電壓VSS之供電線。SM係表示第二金屬層之圖案，其用於記憶體單元之連接。TM係表示第三金屬層之圖案，其用於位元線BL0。FV係表示連接第一金屬層與第二金屬層之第一導通孔的圖案。SV係表示連接第二金屬層與第三金屬層之第二導通孔的圖案。CL係表示硫屬化合物膜之圖案，其相當於記憶元件RM。TC係表示形成於硫屬化合物膜上部之上部觸點的圖案。再者，為簡單起見，省略該圖中表示形成於硫屬化合物膜下部之觸點的圖案。圖24進而表示對應布局圖之剖面構造。2400係p型半導體基板或p型井，2401係NMOS電晶體之閘極電極，2402係作為NMOS電晶體之源極及汲極電極之η型擴散層，2403係元件分離區域。2410係第一金屬層，2411係第二金屬層， 24 12係第三金屬層。2420係硫屬化合物膜。2430係用以連 125532.doc -32- 200835007 接第一金屬層與第二金屬層之第一導通孔，2433係用以連接第二金屬層與第三金屬層之第二導通孔，243 1係用以連接第一金屬層與硫屬化合物膜之上部觸點。2432係用以連接上部觸點或硫屬化合物膜與NMOS電晶體之源極或汲極 • 電壓之下部觸點。於鄰接之記憶體單元中，硫屬化合物膜 • (即記憶元件RM)經由第一金屬層或NMOS電晶體之p型擴散層而連接。於以上布局與剖面構造中，使用第一及第二金屬層，連接位元線及接地電壓vss供電線與記憶體區塊，藉此能夠以最小間距配置位元線，故可抑制記憶體陣列面積。圖25係表示圖22所示之記憶體陣列之寫入動作。該圖表不假定選擇記憶體區塊MBS1〇内之記憶體單元之時序圖表。圖25與圖20之不同之處在於以下兩個方面。第一，如同字元線WL11等，選擇對應於奇數編號之列位址之記憶體單元時，將成為接地電壓v s s之記憶體區塊選擇信號 • MB以1驅動至電源電壓VDD，藉此連接位元線BL〇與記憶體單元MC0〜MC7，形成電流路徑。第二，如同字元線 WL10等般，選擇對應於偶數編號列位址之記憶體單元時，將成為接地電壓vss之記憶體區塊選擇信號MBS1〇· • 動至電源電廢VDD，藉此連接位元線BL0與記憶體單元 MC0〜MC7 ’形成電流路徑。圖26表示圖22所示之記憶體陣列之讀取動作。本動作中亦進行與圖25所示之重寫動作相同的選擇動作。可藉由以上構成與動作，而使位元線BL〇中流動之重寫 125532.doc -33- 200835007 電流之方向相同，並且自上部電極TE朝向下部電極BE，對各記憶體單元内之記憶元件RM施加電流。由此，可於所有記憶元件RM中，使相變區域於下部電極BE(即下部觸點）側保持一致，故可抑制電阻值不均。又，由於將圖22 . 所示之重寫電路PRGM1之構成及動作加以簡化，故可抑制電路區塊面積。最後，總結本實施形態4之效果。如圖23所示，本實施形態4中，使用兩組階層式開關CHS0、CHS 1控制位元線及 ❿ 源極線與記憶體區塊之連接，藉此可自上部電極TE朝向下部電極BE對各記憶體單元内之記憶元件rm施加重寫電流。又，由於重寫電路PRGM1單向驅動電流即可，故而可簡化其電路構成，抑制電路區塊面積。 (實施形態5) 本實施形態5對記憶體陣列之進而其他構成及動作加以說明。圖27表示本實施形態5之記憶體陣列及記憶體區塊 φ 之構成。本實施形態5之記憶體陣列之特徵在於，為阻止微小電流流入連接於選擇字元線之記憶體區塊中之非選擇記憶體單元，而使用兩個位元線，形成記憶體單元之電流 " 路徑。又，電路構成之特徵在於如下四個方面。 - 第一特徵在於，記憶體區塊連接於鄰接兩根位元線的構成。即，按照圖28以記憶體區塊MBl(2k)為例加以說明，經由配置於記憶體區塊兩端之階層式開關HS1 〇、HS11，分別連接記憶體單元MC0〜MC7與位元線BL(2k)、 BL(2k+l)。階層式開關HS10、HS11分別由NMOS電晶體 125532.doc -34- 200835007 QMH構成，並由列解碼器XDEC2之輸出信號即記憶體區塊選擇信號MBS10控制。第二特徵在於，將各字元線相交叉之記憶體區塊之每一個連接於位元線對。對記憶體區塊MBl(2k)與記憶體區塊 MBl(2k+l)加以注意，如記憶體區塊MBl(2k)般，對應於偶數編號行位址之記憶體區塊，使用記憶體區塊選擇信號 MBS10，連接於位元線對（BL(2k)、BL(2k+l))。另一方面，如記憶體區塊MBl(2k+l)般，對應於奇數編號行位址之記憶體區塊，使用記憶體區塊選擇信號MBS11，連接於位元線對（BL(2k+l)、BL(2k+2))。第三特徵在於，對每個鄰接位元線對，配置讀取電路與重寫電路。該圖中，對位元線對（BL(2k)、BL(2k+l))，經由下述多工器MUX1與共通資料CDOk，配置讀取電路RCk 與重寫電路PRGMlk。又，對位元線對（BL(2k+2)、 BL(2k+3))，經由多工器MUX1與共通資料線CD0(k+l)，配置讀取電路RC(k+l)、重寫電路PRGMl(k+l)。該等讀取電路群與重寫電路群標記為讀寫電路行PSA0。另一方面，對位元線對（BL(2k-l)、BL(2k))，經由多工器MUX1與共通資料線CDl(k-l)，配置讀取電路RC(k-l)與重寫電路 PRGMl(k-l)。又，對位元線對（BL(2k+l)、BL(2k+2))，經由多工器MUX1與共通資料線CDlk，配置讀取電路RCk、重寫電路PRGMlk。該等讀取電路群與重寫電路群標記為讀寫電路行PSA1。第四特徵在於，多工器MUX1由兩個行選擇開關行 125532.doc •35· 200835007

CSWAO、CSWA1與放電電路DCCKT構成，並使用根據行位址及列位址自陣列控制電路ACTL輸出之信號進行控制。行選擇開關行CSWA0、CSWA1分別與圖17所示之行選擇開關行CSWA構成相同。其中，為簡便起見，CMOS _ 傳輸閘極以開關記號表示。其中之一的行選擇開關行 CSWA0係用以連接位元線與讀寫電路行PSA0之電路區塊。如CSW(2k)或CSW(2k+2)等般，配置於與偶數位行位址對應之位元線上的行開關，由總體記憶體區塊選擇信號 • GMBS01進行控制。如CSW(2k+l)等，對應奇數位行位址之位元線上配置的行開關則由總體記憶體區塊選擇信號 GMBS00進行控制。另外之行選擇開關行CSWA1係用以連接位元線與讀寫電路行PSA1之電路區塊。如CSW(2k)或 CSW(2k+2)般，對應於偶數位行位址之位元線上配置的行開關由總體記憶體區塊選擇信號GMBS10進行控制。如 CSW(2k+l)等般，對應於奇數位行位址之位元線上配置的行開關由總體記憶體區塊選擇信號GMBS11進行控制。 • 又，於放電電路DCCKT中，如MN(2k)或MN(2k+2)般’對應於偶數位行位址之位元線上配置的NMOS電晶體由放電 • 啟動信號DCE0進行控制。如MN(2k+l)等般，對應於奇數 • 位行位址之位元線上配置的NMOS電晶體由放電啟動信號 DCE1進行控制。圖29表示圖28所示之記憶體區塊之布局圖。本布局之特徵在於，使用第一金屬層連接記憶體單元，並且使用第二金屬層連接記憶體區塊與位元線。 125532.doc -36- 200835007 A A係表不作為NMOS電晶體之電流路徑之啟動區域的圖案。FG係表示NMOS電晶體之閘極電極之圖案，其相當於圖28之電路圖中之記憶體區塊選擇信號MBS10、MBS11或字元線WL10〜WL17。FM係表示第一金屬層之圖案，SM係表示第二金屬層之圖案。TM係表示第三金屬層之圖案，其用於位元線BL(2k)、BL(2k+l)。FV係表示連接第一金屬層與第二金屬層之第一導通孔的圖案。SV係表示連接第二金屬層與第三金屬層之第二導通孔的圖案。CL係表示硫屬化合物膜之圖案，其相當於記憶元件RM。TC係表示形成於硫屬化合物膜上部之上部觸點的圖案。再者，為簡單起見，省略該圖中表示形成於硫屬化合物膜下部之觸點的圖案。圖29進而表示對應於布局圖之剖面構造。2900係p型半導體基板或P型井，2901係NMOS電晶體之閘極電極，2902 係作為NMOS電晶體之源極及汲極電極之η型擴散層，2903 係元件分離區域。2910係第一金屬層，2911係第二金屬層，2912係第三金屬層。2920係硫屬化合物膜。2930係用以連接第一金屬層與第二金屬層之第一導通孔，2933係用以連接第二金屬層與第三金屬層之第二導通孔，293 1係用以連接第一金屬層與硫屬化合物膜之上部觸點。2932係用以連接上部觸點或硫屬化合物膜與NMOS電晶體之源極或汲極電壓之下部觸點。於鄰接之記憶體單元中，硫屬化合物膜（即記憶元件RM)經由第一金屬層或NMOS電晶體之p 型擴散層而連接。 125532.doc -37- 200835007 以上之布局與剖面構造中，使用第二金屬層連接位元線與記憶體區塊，藉此能夠以最小間距配置位元線，且可使用以最小間距配置之位元線對，於同一方向上形成自記憶體單元觀察到的位元線與源極線。由此，可阻止微弱電流流入連接於選擇字元線之記憶體區塊中之非選擇記憶體單元中，故可避免非選擇記憶體單元之元件特性劣化及記憶資訊受破壞。

圖30表示圖27所示之記憶體陣列之寫入動作。該圖表示假定選擇記憶體區塊MBS 1 (2k)内之記憶體單元之時序圖表。首先，對字元線WL11上之記憶體單元MCI中寫入記憶資訊之動作加以說明。此時，圖30與圖20所示動作之不同之處在於兩個方面。第一，將成為電源電壓VDD之放電啟動信號DCE1驅動至接地電壓VSS，截止放電電路 DCCKT内之電晶體MN(2k)，並且將成為接地電壓VSS之總體記憶體區塊選擇信號GMBS01驅動至電源電壓VDD，藉此啟動行開關，將位元線BL(2k)與讀寫電路行PSA0内之重寫電路PRGMOk連接起來。第二，將成為接地電壓VSS之記憶體區塊選擇信號MBS 10驅動至電源電壓VDD，藉此啟動階層式開關，連接位元線對（BL(2k)、BL(2k+l))與記憶體單元MC0〜MC7。藉由如此之選擇動作，自讀寫電路行 PSA0内之重寫電路PRGMOk，經由位元線BL(2k)、記憶體區塊MBl(2k)、位元線BLl(2k+l)、放電電路DCCKT内之電晶體MN(2k+l)，形成流向接地電壓VSS端子的電流路徑。由此，可自上部電極TE朝向下部電極BE，對如MCI 125532.doc -38- 200835007 般對應於奇數位列位址之記憶體單元内之記憶元件RM施加重寫電流。其次，對字元線WL10上之記憶體單元MC0中寫入記憶資訊之動作加以說明。此時亦與先前之說明相同，將成為電源電壓VDD之放電啟動信號DCE0驅動至接地電壓VSS，截止放電電路DCCKT内之電晶體MN(2k+l)，並且將成為接地電壓VSS之總體記憶體區塊選擇信號GMBS00驅動至電源電壓VDD，藉此啟動行開關，連接位元線（BL(2k+l)) 與讀寫電路行PS A0内之重寫電路PRGMOk。繼而，將成為接地電壓VSS之記憶體區塊選擇信號MBS 10驅動至電源電壓VDD，藉此啟動階層式開關，連接位元線對（BL(2k)、 BL(2k+l))與記憶體單元MC0〜MC7。藉由如此之選擇動作，自讀寫電路行PSA0内之重寫電路PRGMOk，經由位元線BL(2k+l)、記憶體區塊MBl(2k)、位元線BLl(2k)、放電電路DCCKT内之電晶體MN(2k)，形成流向接地電壓VSS端子的電流路徑。由此，可自上部電極TE朝向下部電極 BE，對如MC0般對應於偶數位列位址之記憶體單元内之記憶元件RM施加重寫電流。又，選擇如MBSl(2k+l)般對應於奇數位行位址之記憶體區塊内的記憶體單元時，使用總體記憶體區塊選擇信號 GMBS10、GMBS11與記憶體區塊選擇信號MBS11，連接讀寫電路行PSA1内之重寫電路PRGMOk、位元線對 (BL(2k+l)、BL(2k+2))、以及記憶體區塊。圖31表示該動作。 125532.doc -39- 200835007 圖32表示圖27所示之記憶體陣列之讀取動作。該圖表示假定選擇記憶體區塊mb S1 (2k)内之記憶體單元，並作為一例按照記憶體單元MCI、MC0之順序進行讀取時的時序圖表。於該等動作中，記憶體單元之選擇動作與圖30所示之 . 重寫動作相同。最後’總結以上構成與動作之效果。如圖27所示，本實施形恝5中’使用兩組階層式開關hs〇、HS1，連接位元線對與記憶體區塊，因此與實施形態3及實施形態4相同，可自上部電極TE朝向下部電極BE，對各記憶體單元内之記憶元件RM施加重寫電流。因此，可於記憶元件之相同位置上形成相變區域，故可抑制電阻值不均。又，以位元線對形成自記憶體單元觀察到的位元線與源極線，故可避免電流流入選擇字元線上之非選擇單元。因&，可避免非選擇單元元件特性劣化及記憶資訊受破壞。根據該等效果，可實現高積體、高可靠性之相變記憶體。 • 以上，根據本發明之實施形態具體說明了本發明者實施之發月纟本發明並非限定於上述實施形態，當然可於不脫離其主旨之範圍内進行各種變更。 [產業上之可利用性] . &隨著行動設備顯著普及’對非揮發性記憶體之需要不斷增大。尤其需求易於與邏輯電路混載，可高速進行寫入，且可寫入次數較多，樞動電屋較低之記憶體。相變記憶體係有望成為兼具該等所有特徵記憶體之元件。 ^ 實現相變記憶體進行穩定寫人之本發明，將極大促進相 125532.doc 200835007 變記憶體之實用化。尤其於非揮發性記憶體混載微電腦、 ic(integrated Circuit，積體電路）卡中’廣泛使用之可能性極其高。【圖式簡單說明】圖1⑷〜⑷係本發明實施形態i之半導體記憶裝置中之資訊記憶部之構造、電路模式圖、動作方式的示意圖。' 圖2⑷〜(b)係先前方式之構造、電路的示意圖。圖3⑷〜⑷係本發明實施形態1中之資訊記憶部主體平面構造的示意圖。圖4係本發明實施形態1相關哪心貝己憶部之主要部分剖面圖。圖5係本發明實施形態1相關之資仰關t貝訊纪憶部之主要部分剖面圖。圖6係本發明實施形態！相關々日關之貝訊記憶部之主要部分面圖。口圖7係本發明實施形態1相關子曰關之貝訊纪憶部之主要部分剖面圖。圖8係本發明實施形態^相關面圖。相關之貝訊記憶部之主要部分剖圖9係本發明實施形態丨相關之帑面圖。、訊忑丨思邛之主要部分剖圖10係本發明實施形態2相布局圖。關之貝訊仏部之主要部分圖11係本發明實施形離4 — 〜、2相關之資訊記憶部之主要部分 125532.doc

-4K 200835007 剖面圖。圖12係本發明實施形態2相關之資訊記憶部之主要部分剖面圖。圖13係本發明實施形態2相關之資訊記憶部之主要部分剖面圖。圖14係本發明實施形態2相關之資訊記憶部之主要部分剖面圖。圖15係本發明實施形態2相關之資訊記憶部之主要部分剖面圖。圖16係本發明實施形態2相關之資訊記憶部之主要部分剖面圖。圖17係本發明實施形態3之半導體記憶裝置中之相變記憶體陣列的構成例之示意圖。圖18係本發明實施形態3之半導體記憶裝置中之相變呓憶體陣列的構成例之示意圖。圖19(a)〜(b)係本發明實施形態3之半導體記憶裝置中之

相變記憶體陣列的構成例之示意圖。 X

的一例之示意圖。圖21係圖17之相變記憶體陣列之讀取動作之時序圖表中之時序圖表置中之相變記置中之相變記的一例之示意圖。圖22係本發明實施形態4之半導體記情f 憶體陣列構成例之示意圖。圖23係本發明實施形態4之半導體記憶裝 125532.doc -42-

200835007 憶體陣列構成例之示意圖。圖24(a)〜(b)係本發明實施形態4之半導體相變記憶體陣列構成例之示意圖。圖25係圖1 8之相變記憶體陣列之寫入動作例之示意圖。圖26係圖1 8之相變記憶體陣列之讀取動作的一例之示意圖。圖27係本發明實施形態5之半導體記憶裝體陣列構成例之示意圖。圖28係本發明實施形態5之半導體記憶裝體陣列構成例之示意圖。圖29(a)〜(c)係本發明實施形態5之半導體變記憶體陣列構成例之示意圖。圖30係圖27之相變記憶體陣列之寫入動作的一例之示意圖。圖3 1係圖27之相變記憶體陣列之寫入動作的一例之示意圖。圖32係圖27之相變記憶體陣列之寫入動作的一例之示意圖。【主要元件符號說明】 101 、 1603 102 、 103 104、601、be 105 、 1〇8 、 204 、 1003 相變薄膜上部插塞電極下部電極字元線憶裝置中之之時序圖表之時序圖表中相變記憶中相變記憶憶裝置中相之時序圖表之時序圖表之時序圖表 125532.doc 43- 200835007 106 、 107 插塞 109 、 110 擴散層 111 、 112 相變區域 113 對稱構造 114、115、208、QM 選擇電晶體 131 插塞尺寸 200 相變記憶體單元 20b 602 ' 1004 硫屬化合物 202 插塞電極 203、1102、1605、TE 上部電極 205 源極線 206、904、BLO〜BLn 位元線 207 資訊記憶部 301 、 1001 活性區 302 MOS電晶體之字元線 304 區域 305 、 306 、 307 、 50卜 1002 、 1005 - 1201 、 1301 插塞 308 配線部分 309 記憶體單元區域 401 閘極絕緣膜 402 側壁 403 閘極電極 404 金屬石夕化物 •44- 125532.doc 200835007 405 、 502 、 702 、 704 、 802 、 902 406 > 901 408 、 603 、 905 701 703 801 903 、 1401

1007 、 1402 、 1606 1101 1501 1601 1602 1604 1900 、 2400 > 2900

1901 、 2401 、 2901 1902 > 2402 > 2902 1910 、 2410 、 2910 1911 、 2411 、 2911 1920 > 2420 > 2920 1931 1932 2403 、 2903 密著層觸點層間絕緣膜上部電極插塞觸點插塞連接層黏接層配線層硫屬化合物層保護膜 SGI構造擴散層下部電極插塞 P型半導體基板或P型井 NMOS電晶體之閘極電極作為NMOS電晶體之源極及没極電極之η型擴散層第一金屬層第二金屬層硫屬化合物膜上部觸點下部觸點元件分離區域 125532.doc •45- 200835007

2412 ^ 2912 2430 > 2930 2431 、 2931 2432 、 2932

2433 、 2933 MUX XDEC YDEC

RC PRGMO MBOO 〜MBmn

MCO 〜MC7 HSO QMH、MNO〜MNn

CSWA

DCKT

CD CSWO 〜CAWn

(YSOT 、 YSOB)〜(YSnT YSnB)

RM MBS1 WL10〜WL17

FG 第三金屬層第一導通孔上部觸點下部觸點第二通道多工器 row(列）解碼器 column(行)解碼器讀取電路重寫電路記憶體區塊記憶體單元階層式開關 NMOS電晶體行選擇開關行放電電路共通資料線 CMOS傳輸閘極、行選擇線對記憶元件記憶體區塊選擇信號字元線閘極電極之圖案 125532.doc 46- 200835007 FM 第一金屬層之圖案 SM 第二金屬層之圖案 FV 第一導通孔的圖案 CL 硫屬化合物膜之圖案 TC 上部觸點的圖案 XADD 列位址 IS 設置電流 IR 重置電流 CSW 行選擇開關 VRD 讀取電壓 VREF 參照電壓 BCD 共通資料 vss 接地電壓 VDD 電源電壓 125532.doc - 47 -

Claims

200835007 十、申請專利範圍： 1· -種半導體記憶裝置，其特徵在於包括：相變薄膜，其包括|右 ^ 具有弟1電阻值之結晶狀態與具有高於上述第1電阻值之雷卩〆、 ^ 之電阻值的非晶狀態之2個穩定相；第1及第2電極，其等設置於上述相變薄膜之一方；第3電極，其設置於上述相變薄膜之另一方丨，第1電晶體，其及極端子連接於上述第i電極，源極端

子連接於上述第3電極，閑極端子連接於第巧元線；及弟2電晶體’其汲極端子連接於上述第2電極，源極端子連接於上述第3電極，閘極端子連接於第2字元線；第1記憶體單元包括由上述第1電極與上述第3電極夾持之上述相變薄膜中之第丨相變區域、及上述第1電晶體；曰曰第2記憶體單元包括由上述第2電極與上述第3電極夾持之上述相變薄膜中之第2相變區域、及上述第2電晶體；曰曰當對上述第1記憶體單元寫入時，斷開上述第i電晶體，使電流自上述第1電極流向上述第3電極；當對上述第2記憶體單元寫入時，斷開上述第2電晶體，使電流自上述第2電極流向上述第3電極。 2·如請求項1之_導體記憶&置，其+進而包括電流控制用電晶體，其和上述第1記憶體單元與上述第2記憶體單元串聯連接。 3·如請求項2之半導體記憶裝置，其中 125532.doc 200835007 上述第1及上述第2記憶體單元重複串聯連接複數個；設串聯連接之記憶體單元行内之記憶體單元數為N 時，構成上述記憶體單元之電晶體之接通電阻ron、斷開電阻R〇FF，

構成上述記憶體單元之相變薄膜為非晶狀態時之電阻值Rreset及為結晶狀態時之電阻值Rset滿足如下條件： (N-l)x(R〇N2/R〇FF)x((R〇FF+Rset)/(R〇N+Rset^< l〇xRreset 0 4.如請求項1之半導體記憶裝置，其中當讀取時，僅斷開經選擇之記憶體單元之電晶體，並接通非選擇記憶體單元之電晶體，藉此對經選擇之相變區域之兩電極施加讀取電壓，讀取經選擇之上述記憶體單元之資料；當寫入時，僅斷開經選擇之記憶體單元之電晶體，並接通非選擇記憶體單兀之電晶體，藉此對經選擇之相變區域之兩電極施加寫人電壓，並對經選擇之上述相變區域施加寫入電流。 5·如請求項1之半導體記憶裝置，其中當進行對經選擇之記憶體單元之寫人時，對於串聯連 :::憶體單元中鄰接之記憶體單元之寫入，係藉由施口 -、有彼此相反極性之電流而寫入。 6·如請求項1之半導體記憶裝置，其中將串聯連接有相同數量記排列配晉遂奴拍里之°己^體早几的記憶體單元行複數根’於與該等記憶體單元行正交之方向上 125532.doc 200835007 形成配置有字元線之排列，並藉由上述記憶體單元行與上述字m組合，而選擇寫人、讀取之記憶體單元。如請求項6之半導體記憶裝置，其中對上述第1記憶體單元寫入資訊時，經由與構成經選 #^述第1記憶體單元之上述第1電晶體之閘極電極連接的弟1字元線’使上述第i電晶體成為斷開狀態，並對包3經選擇之第i記憶體單元之串聯連接之記憶體單元

行施加第1電流脈衝，以進行寫入；、、工由與第1字元線鄰接之第2字元線，對與上述第1記憶體單元鄰接之上述第2記憶體單元進行寫入時，對包含上述第丨及第2記憶體單元之單元行’施加與上述第1 電流脈衝反向之第2電流脈衝。 8·如請求項1之半導體記憶裝置，其中當進仃經選擇之記憶體單元之讀取時，施加於串聯連接之記憶體單元兩端的讀取電壓，使用相對於所有讀取 5己fe體卓元始終為相同條件下之脈衝。 9· 一種半導體記憶裝置，其特徵在於包括：複數個字元線；複數個位元線’其等與上述複數個字元線交叉；複數個記憶體單元，其等分別包括配置於上述複數個字元線與上述複數個位元線之交點，且對應於記憶資訊，電阻會產生變化之記憶元件與電晶體；複數個階層式開關，其等以固定間隔配置於上述複數個字元線之配置間隙上； 125532.doc 200835007 共通資料線；開關電路，其配置於上述複數個位元線與上述共通資料線之間，用於選擇上述複數個位元線中之一個而連接於上述共通資料線；及重寫電路，其連接於上述共通資料線；上述複數個階層式開關中之第i階層式開關插入上述複數個位7^線中之第1位元線，及接地電壓端子與上述複數個記憶體單元中之第1記憶體單元之間，而上述複數個階層式開關中之第2階層式開關插入上述第i位元線，及接地電壓端子與上述複數個記憶體單元中之第2 記憶體單元之間。 10·如請求項9之半導體記憶裝置，其中於上述第1階層式開關中，連接有上述第1位元線與上述第1記憶體單元；且上述第2階層式開關中，連接有上述接地端子與上述第2記憶體單元時，上述第i及上述第：記憶體單元中電流流通於第i方向上，上述P階層式開關中，連接有上述接地端子與上述第丨記憶體單元；且上述第2階層式開關中，連接有上述第1位元線盘上述第2記憶體單元時，上述第！及上述第2記憶體單元中電流流通於第2方向上，並且上述第！電流之方向與上述第2電流之方向為相互反向。 11 ·如請求項1 〇之半導體記憶襞置，其中上述複數個記憶體單元分別並聯連接有上述記憶元件 125532.doc 200835007 及上述電晶體。 I2·如請求項11之半導體記憶裝置，其中上述記憶元件為含有硫屬化合物（chalcogenide)材料之材料。 • 13,種半導體記憶裝置，其特徵在於包括： _ 第1相變薄膜，其包括具有第1電阻值之結晶狀態與具有回於上述第i電阻值之電阻值的非晶狀態之2個穩定相； # 第1電極，其設置於上述第1相變薄膜之-方；第2電極，其設置於上述第1相變薄膜之另一方；第1電晶體，其汲極端子連接於上述第1電極，源極端子連接於上述第2電極，閘極端子連接於第丨字元線； :2相變薄膜’其包括具有第1電阻值之結晶狀態與具有鬲於上述第i電阻值之電阻值的非晶狀態之2個穩定相； φ 第電極其連接於上述第2電極，且設置於上述第2 相變薄膜之一方；第4電極’其没置於上述第2相變薄膜之另—方；及第2電晶體’纽極端子連接於上述第3電極，源極端 . 子連接於上述第4電極，閘極端子連接於第2字元線；第1記憶體單元包括由上述第！電極與上述第2電極夹持之上述相變薄膜中之第j相變區域及上 _憶體單元包括由上述第3電極與上述第夹持之上述相變薄膜中之第2相變區域及上述第2電晶體； 125532.doc 200835007 Μ 、迷弟1記憶體單元之資訊寫入弟〗電晶體，接通上述第2電晶體、極流向上述第4電極；電〜自 ―對上述第2記憶體單元之資訊寫入動作時第1電晶體，斷開上述第2電晶體，使電流自極流向上述第4電極。 ’斷開上述上述第1電接通上述上述第1電

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