TW200828817A - Analog to digital converting system - Google Patents

Description

200828817 r〇zyjuu49TW 22487twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種類比對數位轉換系統，且特別是 有關於一種次範圍連續近似類比對數位轉換系統。 【先前技術】 類比對數位轉換器(ADC)的架構種類繁多，如快閃式 (Flash)ADC、管線式(Pipelin啦DC、連續近似式 ； Approximation，SA)ADC 與雙階式(TW0-SteP)ADC。這些 ADC架構具備各自適合的應用範圍。 快閃式ADC雖然適用於高速取樣速率的應用中，但 其功率消耗大。連續近似式ADC的取樣頻率較低，但其 功率消耗低且其電路複雜度低。 ^ 管線式ADC的特性則是介於快閃式aDC與連續近似 式ADC之間’但管線式ADC需要使用乘法數位類比轉換 裔（Multiplier Digital-to_Analog Converter，MDAC)。而 MDAC内部包括剩餘(Residue)運算放大器，其為負回授架 U 構。因此’剩餘運算放大器將成為管線式ADC在高速取 樣頻率應用上的瓶頸。 雙P白式ADC又分類為位元循環式(Bit_Cycling)ADC與 - 次範圍式(Subranging)ADC。位元循環式ADC也需要剩餘 * 放大斋，故也有類似的問題。根據目前文獻記載，次範圍 . 式ADC能夠突破管線式ADC與採用位元循環式的雙階式 ADC的瓶頸，達到高速取樣頻率。 底下將分別介紹數個習知的ADC系統。 5 200828817 rozs，49TW 22487twf.doc/n 第一種習知ADC系統可參考美國專利US6124818。 其乃是運用管線式技術，故其運算能力大為增加。其運用 雙ADC的架構，内部的粗(c〇arse)ADc與細 都疋利用SA-ADC架構。因此，降低數位對類比轉換器 (DAC)解析度的需求’使得DAc的電路面積變小且adc 的貧料轉換速度高。但由於粗ADC採SA_ADC架構， 故其潛伏(Latency)時間長，且取樣頻率會比較慢。 第一種㊂知ADC系統可參考美國專利US5973632。 『 其乃是運用雙階式ADC的技術，其内部的粗ADC與細 ADC都^採用快閃式架構來進行資料轉換。因&，提昇了 ADC的貧料轉換速度。但由於細ADC採用快閃式架構， 其比較器的數目為(2職+2叫2)，MSBs與LSBs分別代 表最南有效位元組與最低有效位元組，故比較器的數量較 夕口此電路複雜度咼、功率消耗較高與面積有效使用 率也較低。 第二種習知ADC系統可參考美國專利US567534〇。 V 其乃運用雙階式ADC的技術，其内部的粗ADC採用快閃 式ADC架構而、細ADC則採用sa_ad 比車識目僅為2職個，數量較少。因此功 低，且曰曰片面積也較小。但是，因其使用加法器(編㈨ ' 將造成DAC的資料轉換時間長，故不適合高速轉換架構。 ' 由於沒有採用次範圍的技術，故粗ADC轉出的MSBs必 須f給SA-ADC内部的DAC，故DAC的面積較大（因包括 較多的單位電容）。說的輸人料電容較高，故在相同 6 200828817 rozy3uu49TW 22487twf.doc/n 解析度下，ADC取樣頻率較慢。 咬^第四種習知ADC系統可參考美國專利uS52473〇i。 明麥考圖1，其顯示美國專利US52473〇1的代表圖（圖！）。 士圖j所不，此雙階式ADC主要包括··高位元比較器組^ 兩，兀取樣/保持（Sample/H〇ld，S/H)電路組2，高位元編 碼态，低位元比較器組4，低位元取樣/保持電路組$， • 低位元編碼器6，參考電壓產生器7，控制信號產生器8, • 類比開關Sm，以及緩衝器9。 Γ 高位元比較器組1包括多個比較器1-1〜l-m。高位元 ，較器組1比較參考電壓與輸入電壓vin。 咼位兀取樣/保持電路組2包括多組S/H電路2_丨〜2_m，各 S/Η電路包括開關S2、S2丨與電容α。高位元取樣/保持電 路組2對輸入電壓Vin進行取樣/保持，並將結果送給高位 元比較器組1。高位元編碼器3將高位元比較器組丨的比 較結果編碼成高位元組D〇H。 相似地，低位元比較器組4包括多個比較器‘丨沁⑺。 j 低位元比較器組4比較參考電壓VL-1〜VL-n與輸入電壓

Vin。低位元取樣/保持電路組5包括多組s/h電路 5-1〜5-n，各S/Η包括開關S5、S51與電容Ci。低位元取 - 樣/保持電路組5對輸入電壓Vin進行取樣/保持，並將結 - 果送給低位元比較器組4。低位元編碼器ό將低位元比較 - 為組4的比較結果編碼成低位元組d〇L。 參考電壓產生器7會產生高位元參考電壓 VH 1 VH-m給n位元比較為組1。此外，參考電壓產生哭 7 轉、Φδ2與怀5 2與低位元取樣/

200828817 P62950049TW 22487twf.doc/n 7會根據高位元組DoH來產生低位元參考電壓νι^〜ν 給低位元比較器組4。 控制號產生器8分別產生控制信號 給類比開關Sm、咼位元取樣/保持電路組 保持電路組5。 類比開關Sm控制輸入電壓Vin是否導通至高位元取 樣/保持電路組2與低位元取樣/保持電路組5。 第四種習知ADC架構合併運用雙階式ADC與次範圍 ADC。其資料轉換速度較快。但其比較器數目較多，因此， 電路複雜度高、功率雜較高、生產良率低與面積有效使 用率也較低。 第五種習知ADC系統可參考美國專利US49948〇6。 其使用快閃式ADC的高速轉換特徵，以提升ADC的轉換 速度。其使用SA-ADC，以提升ADC的精確度。其結合快 閃式ADC與SA-ADC的優點，在不需額外較正電路下， ，提升ADC的整體效能。但因為需要使用到剩餘放大器， 备ADC刼作於高速轉換頻率下，此放大器將變成整個 ADC系統的設計瓶頸。 【發明内容】 本發明提供一種類比對數位轉換系統，將一類比輸入 信號轉換成一數位輸出信號。該類比對數位轉換系統包 括·一追蹤與保持電路，追蹤並保持所追蹤到的該輸入信 號；一粗類比對數位轉換器，根據一第一參考電壓而轉換 該追蹤與保持電路之該輸出信號成一第 一數位碼，該第一 8 〇

L 200828817 ^62950049TW 22487twf.doc/n =:=:=組;-編碼 =㈣於該數位輪_:最:==，，= ΐ:ί:=!;ϊ位碼編碼成-_位碼;：:考 器，該參考電壓產二二::壓給該粗類比對數位轉換 _數位碼來產產生生:;：= _連續近似演算法來轉; 信號成該第二數位碼。 κ、保持電路之该輸出 此類比對數位轉換系統更包括：一時序 與保持電路、該粗類比對數位轉換器、該編 對數二該參考電以生器以及該連續近似式類比 當該類比對數位轉換系統之輸入 =該連續近似式類比對數位轉換器包括:：二 出該第二數位碼與一第 ；= 舰的數位對類比轉換器，根據 出-第彳5 #u、該第二參考電壓與該第四數位碼，轉換 根據=電壓；—第二取樣/保持數位對類比轉換卜 該第四電路之該輸出信號、該第二參寺電壓與 數位石馬之该2的補數，轉換出一第二類比電壓；以 9 200828817 F62y5UU49TW 22487twf.doc/n 及一比較器，接收該第_盥第二且 對類比轉換11所輪能的數位 以，-輸出信號至該連續近似式暫存器=比電壓’ 生為’该比較器之該輪出信號用於更新、:的補數產 第四數位碼與該第四數位碼之該 數位碼、該 括：一前置放大器，接收該:々補數。該比較器包 的數位對類比轉換器所輪出今第n取樣/保持功能 Γ c, 該比較器之該輸出=。’接收該前置放大器之輪出以蓋生 動信寺，該連統之該輸入信號為全差 根據兮第_ 广、b電壓，一第二數位對類比轉換器， 出—;二2壓與該第四數位碼之該2的補數，轉換 與該追蹤與保持Ϊ路=輸比較該第一類比電壓 電二輸:信=== 之該輪出暫存，該2的補數產生器，該比較器 第赵;更新該第二數位碼、該第四數位碼與該 ίι碼之該2的補數。該比較器包括··—第一前置放 電^ 縱與保持電路之該輪出信號與該第一類比 I 第一刖置放大器，接收該追蹤與保持電路之該輸 10 200828817 P62950049TW 22487twf.doc/n 出信號與該第二類比雷M·一筮 ^ x 第二前置放大器之輪ί二第公力:法器，接收該第—與 二前置放大器之該輪出：以m器，接收該第-與第 乂御出，以及一閂鎖單元，接 第二出以產生該比㈣ 舉較_，下文特 【實施方式】西己口所附圖式，作詳細說明如下。 c

Lj 每，二*二知例利用一進制連績近似轉換演算法。但該此 與該=====連續近似轉換演算法 Ϊ 一四位元的資料轉換，且採用同步時序二 士圖2所示’傳統二進制連續近似演算法 分佈的時ΐ讀的資料轉換情況，其有關於電荷重新 演算元==應用的二進制⑽ 位疋的貝科轉換分別由粗ADC執行最高有效 11 200828817 P62950049TW 22487twf.doc/n 位元組(MSBs)的資料轉換，而細ADC則執行最低有效位 元組（即MSB-2與LSB)的資料轉換。由於粗ADC採用快 閃式ADC架構，其具有很高速的資料轉換速度，故決定 出MSBs所需的時間ato可以小於2*ΔΤ1。由於細aDC 只負責LSBs的轉換且又採用次範圍技術，所以電荷重新 分佈時間將減少四倍，即。如此，整體資料 • 轉換速度可獲得顯著提昇。 、 • [第一實施例] 凊參考圖3 ’其顯示根據本發明第一實施例的ADC系 統的電路方塊圖。如圖3所示，此ADC系統30包括··追 蹤與保持電路(Track and Hold，T/H)31，粗類比對數位轉 換器（Coarse ADC)32，編碼與暫存單元（dec〇ding and buffering u_33，參考電壓產生器34，SA_ADC35，以及 時序控制單元36。 在追蹤模式時，追蹤與保持電路31會追蹤輸入信號。 # f保持模式時，追蹤與保持電路31會保持所追蹤到的β輸入 U 乜號並傳送給後端的電路（即粗類比對數位轉換器32、 SA-ADC 35以及參考電壓產生器34)。 粗類比對數位轉換裔32接收追蹤與保持電路Μ的輸 出信號，進行高位元的資料轉換以產生數位碼MSBs，並 ' 將數位碼MSBs傳給編碼與暫存單元33。數位碼MSBs有 關於最、冬結果Dout[nres-1 : 〇] (nres為解析度)之最高有效 位元組。粗類比對數位轉換器32所轉出的數位碼麟3 比如為格雷碼(Gray Code)。粗類比對數位轉換器％可利 12 200828817 爾 y，49TW 22487twf.doc/n 用快閃式ADC來實施，且其具有錯誤校正的功能。在本 貝施例中，粗類比對數位轉換器32的架構圖不特別限定， 只要能達到上述功能即可。 編碼與暫存單元33儲存MSBs與LSBs(其由 SA-ADC25所產生）。編碼與暫存單元33可將MSBs(其為 格雷碼)轉換成2MSBs (其為n之！碼(1-〇f_n c〇de))，並將 2MSBs傳送給參考電壓產生器34，以使得參考電壓產生器 34用以產生參考電壓vb(VBrt、VBrb與。N啦 的位元組等於MSBs與LSBs的位元數總和。當SA-ADC 35得到最終的數位碼LSBs時，編碼與暫存單元％可根 據數位碼MSBs與數位碼LSBs來產生最終結果 dout[nres-i : 〇]。在此，數位碼MSBs與LSBs的位元數 未必要相同。 參考電壓產生裔34會產生穩定的參考電壓源 VARB)給粗類比對數位轉換器32。參考電壓產 生态34會根據編碼與暫存單元33所傳來的數位碼(2mSBs) 來產生參考電壓VB給sa_adc 35。#輸人信號為全差動 信號時，參考電壓產生^34甚至會制此追雜保持電路 31的輸出信號的共模電壓(c〇mm〇n M〇de v〇ltage)，以確 保參考電壓的精確性。 S^V-ADC 35接收追蹤與保持電路31的輸出信號，利 用連、、、1近似（SA)：^异法來進行低位元的資料轉換以產生 LSBs二並將LSBs傳給編碼與暫存單元幻。 口月再-人參考圖2。粗ADC所轉出的MSBs有關於參考 13 200828817 P62950049TW 22487twf.doc/n 電壓VBRt與VBrb(供給SA-ADC)。這兩者間的關係比如 下表。 MSB ^ ' ~---- iYBRT^^B) 11 (VArt，VI) 10 " " -----------——. (VI，V2) 01 00 iYllVARB)

間的差值為固定。 # RT^ RE %序控制單元36產生控制信號，以讓單元31〜35能 夠進行正確的運作。時序控制單元36可以同步或非同步的 日守序控制方式來控制單元31〜35。時序控制單元36接收由 外部所傳來的取樣信號及/或時脈信號。特別是，當以同步 方式控制單元31〜35時，則需要外部時脈信號。當以非同 步方ί控制單70 31〜35時，則不需要外部時脈信號。時序 控制單元36亦負責與外部介面的溝通。 底下將說明圖3之操作原理。在此假設圖3之ADC 之解析度為4位元，而且MSBs與LSBs皆為2位元。請 一起參考圖2與圖3。 :…在八10内，粗類比對數位轉換器32會轉換出MSBs， 假設其為01。故而，參考電壓產生器34會依據MSBs而 產生適合的參考電壓VB給SA_ADC35。接著，在第一個 △T2内’ SA-ADC35會轉換出LSBs的較高位元。在第二 14 200828817 F(D2y^uu49TW 22487twf.doc/n 個ΛΤ2内’SA-ADC35會轉換出LSBs的較低位元。最後， 編碼與暫存單元33會將MSBs與LSBs結合成D0UT。至 此，完成ADC的轉換操作。 [第二實施例] "月參考圖4’其顯示根據本發明第二實施例的ADC系 統的電路方塊圖。如圖4所示，此ADC系統4〇包括：追 蹤與保持電路41，粗類比對數位轉換器42，編碼與暫存單 兀43，參考電壓產生器44，SA-ADC45，以及時序控制單 π 46。時序控制單元46可以非同步方式控制該些單元 41〜45及其内部子電路，故時序控制單元牝可以不需要外 部時脈信號。圖4適用於當輸入信號為全差動輸入信號時。 SA-ADC 45包括：2的補數產生器451，具有取樣保 持功能的數位對類比轉換器（DAC)452與453，比較器 ，以及連續近似暫存器（SAR)457。比較器454包括： 刖置放大器455與閂鎖單元456。比較器454同時具有偏 差調校功能。 U 在數位碼 Code—I 與 Code—II(CodeJI 為 c〇deJ 的 2 的補數)的控制下，DAC 452與453會根據T/H電路41的 輸出信號以及參考電壓VBrb、VBrt，_糾類比電屋 信號Vp與Vn。至於DAC 452與453如何進行轉換可來 - 底下圖式與描述。 - 匈置放大态455放大類比電壓信號Vp與。閂鎖抑 兀456閂鎖前置放大器455的輪出信號成數位輪出传號f 問鎖單元456的數位輸出信號會輸入至連續近似^器 15

Ο 200828817 P62950049TW 22487twf.doc/n 457與2的補數產生器451 Η士#靳淤仞满r η 在進仃位70循環(bitcyding) %Γ更新數位碼Code—I與Code II。 連續近似暫存器457的架構在此不需特別限定之。比 如其可為移位暫存器與邏輯電路的組合。 明參考圖5，其顯示圖4之參考電壓產生器44的一部 份，其用於追尋T/Η電路41的輸出信號的共模電壓 VCM—TH參考電壓產生器44的一部份包括··電阻收 與R52 ’放大器51，電流源52與53，以及電阻串％。電 阻串54包括複數個串聯的電阻r。 如圖5所示，電阻R51與R52可用於從丁/H電路4ι 的輸出信號取出其共模電壓VCM_TH。共模電壓VCM TH 輸入至放大器51，放大器51的另一端則連接至另一共模 電壓vacm。放大器51的輸出信號可用於控制電流源52。 透過元件51〜54所建立的負回授機制，將使得共模電壓 vacm追尋共模電壓VCM_TH。 請參考圖6,其顯示數位對類比轉換器452(具取樣/ 保持功能)的示意圖。數位對類比轉換器453的架構相同於 數位對類比轉換器452,差別僅在於b0〜b2的控制碼不同。 如圖6所示，數位對類比轉換器452包括：開關 61〜65 ’以及電容66〜69。本實施例中，電容66〜69的電容 比值為1 : 1 : 2 : 4。 當處於重設模式時，開關61會導通，而且開關62〜65 會連接至共模電壓VBCM。 當處於取樣階段時，開關61會導通，開關62〜65會 16 200828817 P62950049TW 22487twf.doc/n 切換至VO-TH，VOJTH為T/H電路41的輸出電壓。 當處於保持階段時，開關61會不通，開關62切換至 VBrb。開關63〜65會分別根據位元b0、Μ與b2而決定要 切換至VBrb或VBRT。比如，當位元b0為0時，開關63 會切換至VBrb;反之則切換至VBRT。位元b0〜b2為LSBs。 電壓Vp可表示如下··

Vp 二 VBcm - VO—TH+ △ V一 MSBs*( 1 /2*b2+1 /4*bl +1 /8*b0 )+VBrb f: ⑴ 在上式（1)中，Δν—MSBs代表VBrt與VBrb的差值。 請參考圖7，其顯示圖4的架構在決定1^68時的一 個例子。根據連續近似演算法，Code_I與Code_II的預設 值皆為1〇〇。 在T1期間，會決定出位元b2。在此假設所決定出的 位元b2為〇。所決定出的位元b2會分別存至SAR 457以 及2的補數產生器451，以更新Code_I與Code_II，使其 分別變成010與110 〇 ij 在T2期間，會決定出位元bl。在丁3斯間，會決定 出位元bo。同樣地，所決定出的位元bl與bo會更新Code_I 與CodeJI，如圖7所示。在T3之後，即可決定出LSBs 的最終值。 • 圖4之架構比如可適用於超寬頻(Ultra-Wide Band ; ’ UWB)無線通訊。 [第三實施例] 晴參考圖8’其顯示根據本發明第三實施例的ADC系 17 200828817 P62950049TW 22487twf.doc/n 統的電路方塊圖。如圖8所示，此ADC系統80包括：追 蹤與保持電路81，粗ADC 82，編碼與暫存單元83，參考 電壓產生器84，SA-ADC85,以及時序控制單元86。時序 控制單元86可以同步方式控制該些單元81〜85及其内部 子電路’故日守序控制早元86需要外部時脈信號與取樣信 號。單元81，82，83，84與86相同或相類似於上述實施 例的元件，故於此不再重述。 SA-ADC 85包括：2的補數產生器851，DAC(不具取 樣/保持功能)852與853，比較器854，與連續近似暫存器 857。比較器854包括：前置放大器855a與855b，加法器 856a與856b，以及閂鎖單元858。比較器854同時具有偏 差調校功能。SA-ADC 85的内部元件的連接關係可參考圖 8而得，於此不再重述。 請參考圖9,其顯示數位對類比轉換器852的示意圖。 數位對類比轉換器853的架構類似或相同於數位對類比轉 換器852。 ' 如圖9所示，數位對類比轉換器852包括：開關 91〜94,以及電容95〜97。本實施例巾，電容95〜97的電容 比值為1 : 2 : 4。 當處於重設模式時，開關91會導通，而且開關92〜94 會連接至共模電壓VBCM。 當進行資料轉換時，開關91會斷路，開關92、93與 94會根據位元b〇、bl與b2而決定要切換至VBRB或VBrT。 比如，當位元b0為〇時，開關83會切換至VBrb ;反之則 18 200828817 P62950U49TW 22487twf.doc/n 切換至VBRT。位元b0〜b2為LSBs。 由圖9的架構可看出，電壓Vp可表示如^ :

Vp=z\V—MSBs*(l/2*b2+l/4*bl + l/8*bO)+VBRB (2) 在上述實施例中，可獲得降低ADC電路消耗功率以 及知:幵資料轉換速度等兩項特點。其原因在於，以傳統雙 階式ADC架構為例，粗ADC比較器的需求量為(2 MSBS-i); 而細ADC比較器的需求量為。但在本實施例中，’ ADC内部比較器需求量僅a 2職，故而達到降低電路複 雜度與功率消耗的目的。此外，由於比較器的需求量減少， 故追縱與保持電路的負載電容量可被減少。且 ;==ADC内部的DAC的解析度降低，故縮短 电可重新刀佈％間，進而提昇ADC資料轉換速度。 容易於輪人等效電容值的降低，故而可採用 奋，達成佈局匹配且精確度較佳的

ScalmgPAC 架構(如圖 6 與圖 9)。 -式(Charge

L 功率可達到中ΐ速取樣頻率、低 與面積有效使用率。”又卩達到提升晶片製作良率 限定發施例揭露如上，然其並非用以 脫離本發明之精神，術領域中具有通常知識者，在不 因此本發明之保當可作些許之更動與潤飾， 為準。 保當視彳細之申請專利範騎界定者

【圖式簡單說明J 19 200828817 ru,^u.49TW 22487twf.doc/n 圖 顯示美國專利US5247301的代表圖。 ㈣ΐ2難傳統二進制賴近似轉軸算法_型-進 制連績近似演算法之示意圖。 進 方塊=。3顯示根據本發明第一實施例的ADC系統的電路 ADC系統的電路 圖4顯示根據本發明第二實施例的 方塊圖。

圖5顯示圖4之參考電壓產生器如何追尋追尋t/h 路的輪出信號的共模電壓。

f 6顯示圖4之數位義比轉換器（具取樣/保持功 的不意圖 圖7顯示圖4的架構在決定LSBs時的一個例子。 圖8顯示根據本發明第三實施例的ADC系統的電 方塊圖。 圖9顯示圖8 能）的示意圖。 之數位對類比轉換器(不具取樣/保持功

【主要元件符號說明】 1 :高位元比較器組 2 :高位元取樣/保持電路組 3:高位元編碼器 4:低位元比較器組 5 ·低位元取樣/保持電路組 6:低位元編碼器 7:參考電壓產生器 20 200828817 P62950049TW 22487twf.doc/n 8:控制信號產生器 9 :緩衝器 Sm :類比開關 1- 1〜Ι-m :比較器 2- 1〜2-m ·取樣/保持電路 S2、S21 :開關

Ci :電容 4- 1〜4-n :比較器 5- 1〜5-n :取樣/保持電路 S5、S51 :開關 30 : ADC系統 31 :追蹤與保持電路 32 :粗類比對數位轉換器 33 :編碼與暫存單元 34 :參考電壓產生器 35 ··連續近似類比對數位轉換器（SA-ADC) 36 :時序控制單元 40 : ADC系統 41 :追蹤與保持電路 42 :粗類比對數位轉換器 43 :編碼與暫存早元 44 :參考電壓產生器 45 :連續近似類比對數位轉換器（SA-ADC) 46 :時序控制單元 21 200828817 P62950049TW 22487twf.doc/n 451 : 2的補數產生器 452、453 :具取樣與保持功能的數位對類比轉換器 454 比較器 455 前置放大器 456 閂鎖單元 457 連續近似暫存器(SAR) R51〜R52 :電阻 51 :放大器 52與53 :電流源 54 :電阻串 61〜65 :開關 66〜69 :電容 80 : ADC系統 81 :追蹤與保持電路

82 ··粗 ADC 83 :編碼與暫存單元 84 :參考電壓產生器 85 :連續近似類比對數位轉換器（SA-ADC) 86 :時序控制單元 851 : 2的補數產生器 852與853 ··數位對類比轉換器(DAC) 854 :比較器 855a與855b :前置放大器 856a與856b ··加法器 22 200828817 P62950049TW 22487twf.doc/n 857 :連續近似暫存器（SAR) 858 :閂鎖單元 91〜94 :開關 95〜97 :電容 23

Claims (1)

1. 200828817 rozyDuu49TW 22487twf.doc/n 十、申請專利範圍： 1.-麵比對數位轉換㈣，將—類比輪 成一數位輸出信號，該類比對數位轉換系統包括:”匕轉換 路、^ίίϊ與偏㈣路’在追縱模式時’該追_保持雷 =追㈣輸人信號’在保持模式時，該追縱與保持 持所追蹤到的該輸入信號； y、、路保 Γ —粗類比對數位轉換器，根據一第一來 ==保持電路之該輸出信號成—第一數=換 數位碼有關於該數位輸出信號之最高有效位元^.亥弟— 碼 組 碼 ==暫存單元，儲存該第—數位顺―第二數位 μ第一數位碼有關於該數位輸出信 該編石馬與暫存單元將該第—數位碼編石馬=^= 對數位轉:ί，:器’產生該第-參考電壓給該粗類比 電路的ic比對數位轉換器’接收該追蹤與保持 持電路之Ct：：利用連_近似演鼻法來轉換該追蹤與保 电^輪出信號成該第二數位碼。 統，2更Ϊ1請專利範圍第1項所述之類比對數位轉換系 类_==t 持電路、該粗 、扣、邊編碼與暫存單元、該參考電壓產生 24 200828817 A —-49TW 22487twf.doc/n 态以及該連續近似式類比對數位轉換器。 綠，3甘專利範圍第1項所述之類比對數位轉換系 拖哭i ί帛触碼為格雷碼’以錢她比對數位轉 換為為一快閃式類比對數位轉換器。 Γ 統，？二it利ί圍第1項所述之類比對數位轉換系 哭更;夺二:剧入化號為全差動信號時’該參考電壓產生 。口 irif縱與保持電路的該輸出信號的共模電壓。 统，圍第3項所述之類比對數位轉換系 、、充，、中5玄第二數位碼為nii碼。 統，：中利扼圍第1項所述之類比對數位轉換系 四數位ΪΓ近似式暫存器，用於輸出該第二數位瑪與一第 二=1=’產生該第四數位碼之2的補數; 該追蹤與保持電路之該對τ轉換器，根據 四數位碼，轉換出一裳一^" a忒弟一參考電壓與該第 、昂一類比電墨； 該追九的數位對酿轉換器，根據 四數位媽之該2的補數二，二參考電®與該第 -比較器，接收該第—盥、類比電壓；以及 位對類比轉換器所輪出之具傷取樣/保持功能的數 堡以產生-輸出信號至連^比電愿與該第二類比電 私近似式暫存賴該2的補數 25 200828817 Fb2V^uu49TW 22487twf.doc/n 產生裔，該比較器之該輸出信號用於更新該第二數位 該第四數位碼與該第四數位碼之該2的補數。 7·如申請專·圍第6柄述之類 統，其中該比較器包括： 轉換糸 -刖置放大ϋ ’接收該第—與第二具備取樣/保持 的數位對類比轉換器所輸出之該第—類 ^ 比電壓；以及 仏…系弟—類 Γ 較器號接收該前置放大器之—輪心產生該比 統，所述之類比對數位轉換系 比對數被為全差動信號時’該連續近似式類 四數3續近似式暫存器’用於輸出料二數位碼舆-第 二的補數產生器，產生該第四數位碼之2的補數. 笛數位對類比轉換11，根據該第二參考電壓_ 弟四數，碼，轉換出一第一類比電壓； — 楚L第二數位對類比轉換器，根據該第二參考電壓_ 弟触碼之該2的補數，轉換出-第二類比電壓；^ 一比較器’比較該第一類比電壓與該追 二類比電壓與該追= ^第=產生器，該比較器之該輪出信號用於更 H數位碼、該細數位碼與該第四數位碼之該2的 26 200828817 rozyD〇u49TW 22487twf.doc/n 補數。 9·如申請專利範圍第8項所述之類比對數位轉換系 統，其中該比較器包括： 、“ 一第一前置放大器，接收該追蹤與保持電路之該輸 信號與該第一類比電壓； 一第二前置放大器，接收該追蹤與保持電路之該 信號與該第二類比電壓； Γ 出； 第一加法器，接收該第一與第二前置放大 為、之輪 與苐一前置放大器之該輪 一第二加法器，接收該第一 出；以及 該比較一=出;:該第一與第二加法器之㈣產生 轉換Γ- 統’將—差動類比輸入信號 * σ ，該類比對數位轉換系統包括： 號；-〇^與保持魏，追縱並保持所追判的該輸入信 該追蹤，根據—第-參考電壓而轉換 組，該編碼與暫存單元將;=^幻§號之最低有效位元 碼； 、”人务數位碼編石馬成一第三數位 27 200828817 ^〇2y.uu49TW 22487twf.doc/n 對數位轉壓i二產生該第,參考電壓給該粗類比 產生-第二參考電屋；以^產生器更根據該第三數位媽來 壓，該ίίίΓίίr對數位轉換器，根據該第二參考電 算法來轉換該追则續近似_演 四數位石^近似式暫存器，用於輸出該第二數位喝與-第 —第持=該第四數位碼之2的補數； 該^縱與保持電路之簡…根據 四錄碼，轉換出—第一類比電遷.弟一參考電屋與該第 該追==== =換器，根據 四數位碼之該2的補數，轉換出一二尸與該第 -比較器，接收該第—盥第二取二類比電壓；以及 換器之輸出以產生一輸出信號至 ^持數位對類比轉 2的補數產生H，該比較器之該^^式暫存器與該 數位石馬、該第四數位碼與該第四數^^於更新該第二 U·如申請專利範圍第H)項所i，42的補數。 統，其中該比較器包括·· 、^4之類比對數位轉換系 一前置放大器，接收該第一與第二 比轉換器所輸出之該第一類比電堡:取樣/保持數位對類 ^忒弟二類比電壓；以 28 200828817 F62^5U049TW 22487twf.doc/n 及 一閂鎖單元，接收該前置放大 較器之該輸出信號。 輸出以產生該比 統:物細第㈣對數位轉換系 ，比對數位轉換與，持電路、該粗 Γ 益以及該連續近似式類比對數位轉換器。°亥參考電塵產生 13. 如申請專娜圍第1()項所述 統，其中該第一數位碼為格雷碼，以及^射數位轉換系 換器為一快閃式類比對數位轉換器。 _比對數位轉 14. 如申請專利範圍第1〇項 產生器更追尋該蝴== 統二如 ===:述之類比對數顧 轉換成-數數^立轉^系統，將一差動类員比輸入信號 -二換系統包括： 號; 魏祕持所相^的該輸入信 白了粗類比對數位轉換器，根據一第一 =3保持電路之該輪出信號成一第一數U 3 數位該數位輪出信號之最高有效位=;该弟- 、，’碼與暫存單元’儲存該第—數位碼與—第二數位 29 200828817 ϊΌζ^υυ49ΤΨ 22487twf.doc/n 碼，該第二數位碼有關於該數位輪出 二該編碼與暫存單元將該第-數位碼編 產生一第二參考電壓；以及 σ x °亥第二數位碼來 壓，；比對數位轉換器’拫據該第二參考電 輪持電路之該輪出：2;近=法 该連績近料類比對數位轉換器包括：弟-數位碼’ 四數位石tr近似式暫存器，用於輸出該第二數位碼與-第 〃的補數產生產生該第四數位 一弟—數位對類比轉換器 :、、2=數； 弟四触碼，轉換出一第-類比電壓；參考電壓與該 第讀顺㈣考電壓與該 -比較器父轉換出二類比電屢；以及 之該輸出信號，以及比’壓與该追縱與保持電路 電路之該輸出信號，以產保持 存器與該2的補數產生ί = 連續近似式暫 新該第二數位碼、二輸出信號用於更 補數。 /數位U細數位喝之該2的 Π.如申請專利範圍第16項所述之類比對數位轉換系 30 200828817 r〇z^juu49TW 22487twf.doc/n 統，其中該比較器包括 一第一前置放大器 信號與該第一類比電壓 -第二前置放大^ ’接收料㈣ 信號與該第二類比電壓； 接收該追㈣保持電路之該輪出 之該輪出 出； 第一加法器，接收該第一與第二前置放大器之輪 一第二加法器，接收該篦一盘笙_ 出；以及 要收及弟與弟—爾置放大器之該輪 一閃鎖單元’接收該第—與第二加法器 該比較器之該輸出信號。—比較器，接收— 位對類比轉換器之輸出以產生該第二數位碼。”弟―數 統，= 括申請專利範_ 16項所述之類崎數位轉換系 路、元Λ生一控制信號至該追縱與保持電 近似式類比對數位轉脑以及該編碼與暫存單元。以連、、， / 數位碼為格雷碼；該粗類比 為一轉換器;該第— 統，其心考專二==== 輸出信號的共模電壓。 n保持電路的该 31