TW200824008A - Selective spacer formation on transistors of different classes on the same device - Google Patents

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200824008 九、發明說明 【發明所屬之技術領域】 本發明係有關半導體製造。 【先前技術】 金屬氧化物半導體（MOS)電晶體爲用於現代積體電路 之主要的建構方塊，典型的高度積體電路，諸如微電子裝 置，在不大於拇指甲的單一矽上能夠含有數以百萬計的電 晶體。通常，電晶體或裝置（且在下文中可互換）包含一形 成於基體上之閘極結構，具有與該閘極結構相鄰之一源極 區域和一汲極區域，它們係彼此被該閘極結構所隔開且形 成於該基體內。電晶體可以被認爲是具有三個節點的電子 開關，當電壓被施加於電晶體的第一節點（亦即，閘極）時 ，調變電流經由閘極下方之通道區域而流動於另二節點（ 亦即，源極區域與汲極區域）之間。舉例來說，將其中一 類型的η-通道（NMOS)電晶體打開（ON)，正電壓被施加於 閘極，讓電流能夠流動在源極與汲極之間。將此電晶體關 閉（OFF)，零伏特被施加於閘極，其使電流在源極與汲極 之間的流動截止。 在微電子裝置上之電晶體的類型係根據其所想要的功 能而改變，電晶體的例子包含在 SRAM電路中所使用的 NM0S和PMOS電晶體。通常，記憶體電晶體的功能需要 較少的功率（且因此較慢的電流流動），而邏輯電晶體的功 能需要較多的功率（且因此較快的電流流動）’功率（以公 -5- 200824008 式功率等於I X V來予以表示，其中，I等於電流且V等 於電壓）係藉由電子從源極和汲極區域，經由通道區域而 移動的速度來予以測量。控制此移動的其中一方法（且因 而給定電晶體的功率）爲控制從源極區域到汲極區域的距 離。典型上，因爲記憶體電晶體需要較少的功率，所以當 與邏輯電晶體之從源極區域到汲極區域的距離相比時，記 憶體電晶體之從源極區域到汲極區域的距離較大。 Φ 源極區域與汲極區域之間的距離也影響在OFF狀態 時之電流流動的漏洩，”漏洩”爲當在OFF狀態中時，流 經電晶體之電流的量。雖然給定電晶體係在OFF狀態中 ，但是小量的電流持續流經通道區域，電晶體的總電流係 藉由在ON與OFF狀態兩者中之電流流動來予以測量。也 就是說，電流（I)等於I〇N+I〇FF，其中，I〇FF相較於I〇N 係非常地小，源極區域與汲極區域之間的距離愈大，漏洩 愈小。但是，其利益交換（tradeoff)爲使電晶體的整體速 # 度變小。 【發明內容及實施方式】 電晶體的製造可包含與閘極結構相鄰之”間隙壁”結構 的形成，間隙壁絕緣閘極疊層且提供源極區域與汲極區域 之間的距離，舉例來說，減少OFF狀態漏洩，其因而減 少功率。在一些製造方法中，保形層（conformal layer)係 沉積於具有許多閘極結構於其上的基體上，然後，保形層 被各向異性地鈾刻而留下與閘極結構相鄰之間隙壁結構’ -6 - 200824008 “各向異性蝕刻”爲展現有一點或沒有切割不足（undercutting) 的蝕刻製程，導致其側邊係垂直於底層的特徵。 在一些微電子裝置製造方法中，藉由以，舉例來說， 矽-鍺SiGe或矽-碳SiC來掺雜源極和汲極區域而增加裝 置的效率，SiGe能夠被導入而使其能夠致使通道區域上 的壓縮應變，其最終增加電洞從PMOS裝置的源極區域行 進至汲極區域之速度，SiC能夠被導入而使其能夠致使通 道區域上的舒張應變，其最終增加電子從NMOS裝置的源 極區域行進至汲極區域之速度。但是，在一些應用中，習 知的間隙壁結構製造方法並不允許在閘極結構之間的足夠 空間，以供交替於閘極到閘極間之源極和汲極區域的掺雜 〇 目前之微電子裝置用的互補式金屬氧化物半導體 (CMOS)製程使PMOS和NMOS多腳（隔離且有點隨機定向 的）佈局電晶體裝置及SRAM陣列裝置兩者結合於同一基 體上。由於在陣列佈局中之大量的 SRAM裝置，所以 SRAM裝置之間的閘極-到-閘極空間相較於邏輯電晶體之 間的閘極·到-閘極空間通常更小，其在數量上較少且係隨 機定位的。在一些應用中，做爲第二類電晶體之位於同一 基體上的第一類電晶體能夠以減少功率的花費而具有OFF 狀態漏洩上的減少。在一些實施例中，第一類電晶體能夠 包含具有第一預定尺寸之間隙壁的電晶體，且第二類電晶 體能夠包含具有第二預定尺寸之間隙壁的電晶體。這樣的 實施例，舉例來說，在膝上型電腦電池中可以是有用的， -7 - 200824008 而在膝上型電腦電池中，可以妥協電腦的速度，而回報以 較長的電池壽命。在一些實施例中，一種完成此之方法在 於增加間隙壁的尺寸。但是’製造方法能夠涉及沉積保形 層於具有不同類的電晶體位於其上之晶粒上，該沉積並不 區分不同類的電晶體。結果，之後所形成的間隙壁針對不 同類的電晶體實質上具有相同的厚度。因此，當在其中一 類的電晶體中（例如，PMOS邏輯電晶體）完成OFF狀態漏 洩上的減少時，這能夠對某些有小的閘極-到-閘極空間之 電晶體導致大大地使性能劣化，諸如，在SRAM電晶體陣 列或層疊的裝置中，其導致劣化的性能，而最終導致功能 失效。 在一些應用中，代表性地顯示於圖1A中之微電子裝 置能夠包含邏輯電晶體102和其他類型的電晶體104兩者於 同一晶粒1 〇〇上，其他類型的電晶體可包含（但非限定於 )SRAM記憶體，在下文中被統稱爲”非邏輯電晶體”。邏 輯電晶體相對於非邏輯電晶體通常需要更多的功率。因此 ，當相較於非邏輯電晶體，在邏輯電晶體中，源極區域與 汲極區域之間的距離可以是更小。因而，當相較於非邏輯 電晶體，在邏輯電晶體中，I0FF可以是更高。在一些應用 中，諸如需要較慢的效率但需要較長的壽命之應用，邏輯 電晶體能夠被組構成具有低的I0FF。 圖1B表示M0S電晶體108之實施例，M0S電晶體包 含形成於基體1 24上之閘極結構1 1 〇、源極區域1 1 2和汲極 區域114，閘極結構110可包含位於與其相鄰之間隙壁118 200824008 。在ON狀態中，亦即，當施加負電壓時，電洞從源極區 域112經由通道區域116而流動至汲極區域11 4，係以箭號 120來予以表示性地顯示。在OFF狀態中，亦即，當不施 加任何電壓時，小量的電流或漏洩從源極區域1 1 2經由通 道區域1 1 6而流動至汲極區域1 1 4，漏洩爲源極區域與汲極 區域間之距離的直接作用，係以箭號1 22來予以表示性地 顯示。也就是說，較小的閘極結構1 1 〇分別提供源極區域 1 1 0與汲極區域1 1 2之間較小的距離，此種組態通常允許以 高漏洩的成本而相對地增加速度。 圖1C表示SRAM電晶體13 0之實施例，SRAM電晶體 包含形成於基體138上之閘極結構126、閘極結構128、源 極區域1 3 0和汲極區域1 3 2。類似於圖1 B中的實施例，通 道區域134和間隙壁136也被提供，以箭號122來表示性地 顯示源極130與汲極132之間的距離，較大的閘極結構128 提供源極區域130與汲極區域132之間較大的距離，此種組 態通常允許相對較慢的速度及低的漏洩。 在晶粒上，MOS邏輯電晶體可以隨機地予以定位， 而非邏輯電晶體可以以陣列的方式來予以定位。在一些實 施例中，於一給定的晶粒上，一陣列相對於隨機定位的邏 輯電晶體佔有較大的空間。因此，閘極-到-閘極空間，亦 即間距，對於非邏輯電晶體的陣列（諸如，SRAM陣列）來 說應該是盡可能地小。對於邏輯電晶體來說，間距可以爲 約180奈米（nm)，對於SRAM電晶體來說，間距可以爲約 1 60 nm 〇 -9- 200824008 圖2A-2H例舉用以選擇性地形成間隙壁於第一類電晶 體之閘極結構上的方法之實施例，圖2A顯示微電子裝置 的一部分，係表示性地顯示爲晶粒2 〇 〇，包含一具有第一 類電晶體204之實施例和第二類電晶體214之實施例位於其 上的基體202，電晶體204能夠包含一蝕刻終止部分206、 一閘極電極208及一電介質210，統稱爲閘極結構212，蝕 刻終止部分206可爲，舉例來說，矽氮化物（si3N4)、矽氧 氮化物（SiOyNx)等等；閘極電極208可爲，舉例來說，多 晶系半導體，諸如，多晶系砂（多晶砍）、多晶砍鍺（poly-SiGe)，或具有，舉例來說，適合於p-型或n-型半導體之 功函數的金屬；且電介質210可爲非導電材料，諸如，二 氧化矽、氮化矽等等。電晶體2 1 4能夠包含一蝕刻終止部 分2 1 6、一閘極電極2 1 8及一電介質22 0，統稱爲閘極結構 222，閘極結構222的材料能夠是類似於閘極結構21 2的材 料。在一些實施例中，在SRAM或NM0S邏輯電晶體內 ，電晶體204可爲NM0S或 PM0S，且電晶體214可爲 PM0S邏輯電晶體。 圖2B顯示圖2A之形成第一沉積層224於微電子裝置 1 0 0上的實施例。在一些實施例中，第一沉積層2 2 4可爲電 介質材料。在一些實施例中，第一沉積層224可爲保形的 。第—沉積層224能夠是在約50埃（A)到1500 A的範圍中 。在一些實施例中，第一沉積層224能夠是在從約200 A 到6 0 0 A的範圍中。第一沉積層2 2 7可藉由習知技術中所 已知的製程來予以塗施’此種製程之例子包含（但非限定 -10- 200824008 於）物理氣相沉積法（PVD)、原子層沉積法（ALD)、化學氣 相沉積法（CVD)、低壓CVD、電漿增強型CVD或任何其 他適合的製程。 圖2C顯示圖2B之選擇性形成阻隔層226於微電子裝 置100上的實施例。在一些實施例中，阻隔層226可爲光成 像（photo-imaging)材料，諸如，光阻。光阻可藉由被稱爲 微影法，也被稱爲光罩法之製程來予以塗施，”微影法”爲 一用來選擇性地產生圖案於基體表面上之製程，”圖案化” 爲於一給定之製造步驟時去除在基體表面上之最上層的特 定部分之基本操作。光阻可爲負或正的，在此兩種形式中 ，光阻爲包含一母質（matrix)、光作用化合物及一溶劑的 三成分材料。針對正光阻，母質可爲低分子量酚醛清漆樹 脂，光作用化合物可爲重氮萘醌化合物，且溶劑系統可爲 醋酸正丁酯、二甲苯和醋酸2-乙氧基乙醇酯的混合物，針 對負光阻，母質可爲環化合成橡膠樹脂，光作用化合物可 爲双芳基疊氮化合物，且溶劑系統可爲芳族溶劑。在一些 實施例中，阻隔層226可被選擇性地沉積或塗施於第一類 電晶體204上。在一些實施例中，阻隔層226可被塗施於一 陣列的電晶體上。 圖2D顯示圖2C接著選擇性地去除第一沉積層224之 後的實施例。在一些實施例中，第一沉積層224能夠從閘 極結構222中被乾式蝕刻，而同時阻隔層22 6仍在閘極結構 2 1 2上，乾式鈾刻能夠藉由包含（但非限定於）反應離子鈾 刻、濺擊蝕刻和氣相蝕刻如此之製程來予以實施，乾式飩 -11 - 200824008 刻能夠導致各向同性蝕刻。“各向同性蝕刻，，爲触刻發生 於所有致使切割不足之方向上的製程，在對第一沉積層 224的露出部分實施乾式飩刻之後，阻隔層226能夠藉由被 稱爲”灰化”的製程而自閘極結構212中被去除，”灰化” 爲一種利用高能量氣體，經常是氧氣電漿或臭氧，來燒盡 光阻之剝除光阻的方法。結果爲具有與其相鄰之第一間隙 壁層228的閘極結構222和覆蓋有第一沉積層224之閘極結 構212實質上或完全地完整無缺的。 圖2E顯示圖2D接著形成第二沉積層於其上之後的實 施例。在一些實施例中，第二沉積層230可爲電介質材料 ，而在一些應用中，其可以是和第一沉積層227之材料不 同的材料。包括第二沉積層之電介質材料的例子包含（但 非限定於）諸如（Si3N4)、（SiOyNx)等等的氮化物。在一些 實施例中，第二沉積層23 0可爲保形的，第二沉積層23 0可 以在約1 0 0 A到1 0 0 0 A的範圍中。在一些實施例中，第二 沉積層230可以在從約200 A到600 A的範圍中。第二沉積 層23 0可藉由習知技術中所已知的製程來予以塗施，其包 含（但非限定於）PVD、ALD、CVD、低壓CVD、電漿增強 型CVD或任何其他適合的製程。 圖2F顯示圖2E接著去除第二沉積層230之後的實施例 。在一些實施例中，第二沉積層2 3 0能夠從電晶體2 0 4及 214兩者之閘極結構212及222中被乾式蝕刻，乾式蝕刻能 夠藉由包含（但非限定於）反應離子鈾刻、濺擊蝕刻和氣相 飩刻如此之製程來予以實施，乾式鈾刻能夠導致各向同性 -12- 200824008 蝕刻。在蝕刻之後，包含第一間隙壁層228和第二間隙壁 層232之雙層間隙壁23 6仍然和電晶體214之閘極結構222相 鄰。另一方面，電晶體204之閘極結構212包含剩餘的第一 沉積層224，具有可去除之間隙壁23 4與其相鄰。 圖2G顯示圖2F在從閘極結構2 1 2中選擇性地飩刻剩 餘的第一沉積層224之製程的實施例。在一些實施例中’ 剩餘的第一沉積層224能夠從閘極結構2 1 2中被濕式蝕刻， φ 濕式蝕刻能夠藉由浸漬、噴灑或者塗施化學溶液於基體來 予以實施，濕式鈾刻能夠導致各向同性飩刻，其將以相同 的速率触刻於垂直和水平兩個方向上。在一些實施例中， 於濕式蝕刻製程之後，剩餘的第二沉積層23 0將會自動地 從閘極結構212中被去除，也就是說，因爲剩餘的第一沉 積層224已經藉由濕式蝕刻製程來予以去除，所以可去除 之間隙壁層23 4並沒有任何東西與其相黏著（在其底部和其 側邊兩者處），且將自動被抹除。 # 圖2H顯示圖2G接著針對圖2G所述之選擇性蝕刻製 程之後的實施例。電晶體21 4之閘極結構222將包含與其相 鄰之雙層間隙壁236，且電晶體244之閘極結構212將不包 含任何由於針對圖2A-2G所述之方法的實施例之結果的間 隙壁。在一些實施例中，雙層間隙壁23 6可以在約5 nm到 10 nm的範圍中。應該領會到在圖2A-2H中所具體化之方 法可對相同的晶粒重複實施，以形成更多的間隙壁。 在一些實施例中，接著在圖2A-2H中所具體化的方法 之後’可對基體實施習知的間隙壁沉積製程。這種製程可 -13- 200824008 包含沉積保形的第一沉積層、乾式飩刻該第一沉積層、沉 積保形的第二沉積層及乾式蝕刻該第二沉積層，導致形成 與大量的電晶體相鄰之間隙壁。因此，在一些實施例中， 受到選擇性間隙壁沉積製程的晶粒可能會受到後續的選擇 性間隙壁沉積製程或習知的間隙壁沉積製程，以形成不同 尺寸之間隙壁於不同類的電晶體上（見圖21)。舉例來說， 在一些實施例中，至少一選擇性間隙壁沉積製程和至少一 習知的間隙壁沉積製程之組合可導致具有從約〗〇 nm到50 nm之間隙壁的第一類電晶體和具有從約50 nm到1〇〇 nm 之間隙壁的第二類電晶體。在一些實施例中，第一類電晶 體可爲邏輯電晶體且第二類電晶體可爲非邏輯電晶體。 圖3表示選擇性間隙壁沉積製程之實施例的示意圖。 晶粒可形成有邏輯電晶體和非邏輯電晶體兩者（3 00)。在 一些實施例中，邏輯電晶體係隨機地定位，而記憶體電晶 體係以陣列的方式來予以配置，第一沉積層可被保形地沉 積於晶粒上（3 1 0)。然後，阻隔層可被選擇性地沉積於至 少一非PMOS電晶體上（320)。能夠對第一沉積層實施乾 式蝕刻製程（3 3 0)。之後，可藉由灰化或任何其他適合的 製程來去除阻隔層（340)。其後，第二沉積層可被保形地 沉積於晶粒上（3 5 0)。能夠對第二沉積層實施乾式蝕刻製 程（3 60)。然後，可藉由濕式蝕刻製程或任何其他適合的 製程來去除剩餘的第一沉積層（370)。然後，可對晶粒選 項性地實施後續之選擇性或非選擇性的沉積製程（3 80)。 圖4表示選擇性間隙壁沉積製程之實施例的另一示意 -14- 200824008 圖。晶粒可形成有邏輯電晶體和非邏輯電晶體兩者（400) 。在一些實施例中，非邏輯電晶體可爲記憶體（SRAM)及 邏輯電晶體。在一些實施例中，邏輯電晶體係隨機地定位 ，而記憶體電晶體係以陣列的方式來予以配置，第一沉積 層可被保形地沉積於晶粒上（4 1 0)。能夠對第一沉積層實 施乾式触刻製程，而留下邏輯電晶體和非邏輯電晶體兩者 之上的間隙壁（420)。然後，阻隔層可被選擇性地沉積於 至少一非邏輯電晶體上（43 0)。可對任何的阻隔之間隙壁 實施乾式蝕刻製程（440)。照這樣，任何露出之未經阻隔 間隙壁的尺寸能夠被選擇性地局部或完全去除，之後，可 藉由灰化或任何其他適合的製程來去除阻隔層（450)。然 後，可對晶粒選項性地實施後續之選擇性或非選擇性的沉 積製程（460)。 依據上述方法之實施例，在邏輯電晶體的閘極結構上 比在非邏輯電晶體的共同定位（co-situated)閘極結構上能 夠形成更厚的間隙壁，“共同定位（co-situated)”意謂邏輯 電晶體和非邏輯電晶體兩者均位於同一晶粒上。結果能夠 減少邏輯電晶體中的OFF狀態漏洩，而沒有縮短層疊裝 置之閘極結構間的間隙壁-到-間隙壁間隙，且同時保持 SRAM電晶體上之較薄的間隙壁，以防止縮短在這些類型 之陣列中之閘極結構間的間隙壁-到·間隙壁間隙。能夠完 成針對各類電晶體之源極和汲極區域的掺雜，而不會阻隔 針對各類電晶體之源極和汲極區域的掺雜。 應該領會到，上述實施例能夠應用到諸類裝置的任何 -15- 200824008 組合，視設計者的需要和功率/性能利益交換而定。也就 是說，第一尺寸之第一間隙壁能夠被形成在第一類的裝置 上，且第二尺寸之第二間隙壁能夠被形成在第二類的裝置 上，其中，這些類別係不同的，其例子包含（但非限定於） 在邏輯電路內之包含NMOS裝置的第一類和包含PMOS裝 置的第二類（或反之亦然）；在SRAM記億體陣列電路內之 包含NMOS裝置的第一類和包含PMOS裝置的第二類（或 反之亦然）；在SRAM記憶體陣列電路內之包含NMOS和 PMOS裝置兩者的第一類及在邏輯電路內之包含NMOS和 PMOS裝置兩者的第二類；或在SRAM和邏輯電路內之包 含所有PMOS裝置的第一類及在SRAM和邏輯電路內之包 含所有NMOS裝置的第二類，組合實際上係無限制的。 圖5顯示積體電路封裝組件之剖面側視圖，該積體電 路封裝組件係實體且電氣地連接至印刷配線板或印刷電路 板（PCB)以形成電子組成件。該電子組成件可爲諸如電腦（ 例如，桌上型、膝上型、手持式、伺服器等等）、無線通 訊裝置（例如，蜂巢式電話、無線電話、傳呼機等等）、電 腦相關周邊（例如，印表機、掃描器、監視器等等）、娛樂 裝置（例如，電視、收音機、立體音響、錄影帶及光碟播 放器、錄放影機、動畫專家群組聲頻層3播放器（MP3)等等 )、等等之電子系統的部分。圖5例舉做爲桌上型電腦之部 分的電子組成件，圖5顯示包含實體且電氣地連接至封裝 組件基體504之晶粒502的電子組成件500，晶粒502爲一積 體電路晶粒，諸如微處理器晶粒，舉例來說，具有互連或 -16- 200824008 連接至電源/接地之電晶體結構，或經由互連線路而連接 至晶粒5 0 2之外部表面上的接點5 0 6之晶粒外的輸入/輸出 訊號，晶粒可以依據已知的晶圓處理技術來予以形成，使 用做爲參照圖2A-2H所述之基體。晶粒502之接點506可和 接點5 08對齊，舉例來說，組成封裝組件基體504之外部表 面上的晶粒凸塊（bump)層，在封裝組件基體504之與包含 接點5 08之表面相對的表面上有平地（land)接點510，連接 至各個平地接點5 1 0者爲焊料凸塊5 1 2，其可以被用來使封 裝組件5 1 4連接至電路板5 1 6，諸如主機板或其他的電路板 雖然前述說明已經指明可被使用於本發明之方法中的 某些步驟和材料，但是習於此技藝者將可領會到，許多修 正及替換可以被做成。因此，打算所有這樣的修正、改變 '替換及添加被考慮落在如同由附加之申請專利範圍所界 定之本發明的精神和範疇內。除此之外，可領會到在基體 (例如’矽基體）之上的多重金屬層結構的製作以製造矽裝 置在該技術中係眾所周知的。因此，可領會到在此所提供 的Η形僅例舉代表性微電子裝置之與本發明的實施有關的 部分。因而’本發明並未限定於在此所述之結構。 【圖式簡單說明】 圖1Α例舉微電子裝置之實施例。 圖2Α顯示微電子裝置之一部分的剖面側視圖，該微 «子裝置包含第一類電晶體的實施例和其上之第二類電晶 -17- 200824008 體的實施例。 圖2B顯示圖2A之接著的其上之第一沉積層的形成。 圖2C顯示圖2B之接著的其上之阻隔層的形成。 圖2D顯示圖2C之接著的選擇性蝕刻。 圖2E顯示圖2D之接著的其上之第二沉積層的形成。 圖2F顯示圖2E之接著的選擇性蝕刻製程。 圖2G顯示圖2F之在一選擇性蝕刻製程期間。 • 圖2H顯示圖2G之接著的選擇性蝕刻製程。 圖21顯示圖2H之接著的鈾刻製程。 圖3例舉其中一選擇性沉積間隙壁於微電子裝置上之 方法之實施例的示意圖。 圖4例舉其中一選擇性沉積間隙壁於微電子裝置上之 方法之另一實施例的示意圖。 圖5顯示包含被一安裝於印刷電路板上之封裝組件所 包圍之微處理器的電腦系統。 【主要元件符號說明】 100 :晶粒（微電子裝置） 1 02 :邏輯電晶體 :電晶體 I 〇 8 : Μ Ο S電晶體 II 〇 :閘極結構 1 1 2 :源極區域 114 :汲極區域 -18- 200824008 1 16 :通道區域 118 :間隙壁 120 :箭號 122 :箭號 124 :基體 1 2 6 :閘極結構 1 2 8 ·聞極結構 130: SRAM電晶體（源極區域） 1 3 2 :汲極區域 1 3 4 :通道區域 1 3 6 :間隙壁 1 3 8 :基體 2 0 0 :晶粒 202 :基體 204 :第一類電晶體 206 ··鈾亥！1終止部分 2 0 8 :閘極電極 210 :電介質 2 1 2 :閘極結構 2 1 4 :第二類電晶體 2 1 6 :蝕刻終止部分 2 1 8 :閘極電極 2 2 0 :電介質 2 2 2 :閘極結構 -19- 200824008 2 24 :第一沉積層 226 :阻隔層 228 :第一間隙壁層 230 :第二沉積層 232 :閘極結構（第二間隙壁層） 234 :可去除之間隙壁 23 6 :雙層間隙壁 5 00 :電子組成件 502 :晶粒 5 04 :封裝組件基體 5 0 6 :接點 5 〇 8 :接點 5 1 0 :平地接點 5 1 2 :焊料凸塊 5 1 4 :封裝組件 5 1 6 :電路板 -20-

Claims (1)

1. 200824008 十、申請專利範圍 1. 一種選擇性地形成間隙壁於電晶體上之方法，包括 步驟： 選擇性地形成第一間隙壁於基體上之第一類電晶體的 閘極結構上，其中，該第一類電晶體係形成於該同一基體 上，做爲與該第一類電晶體不同的第二類電晶體；以及 形成第二間隙壁於該第一間隙壁上及該第二類電晶體 的閘極結構上。 2 .如申請專利範圍第1項之方法，其中，該選擇性地 形成步驟包括： 形成第一電介質層於該第一類電晶體和該第二類電晶 體上； 選擇性地形成光成像層於該第二類電晶體上； 選擇性地去除該第一電介質層，使得第一電介質間隙 壁仍然在該第一類電晶體上，且使得該電介質層在該第二 類電晶體上完整無缺； 自該第二類電晶體中去除該光阻層； 形成第二電介質層於該第一類電晶體和該第二類電晶 體上； 選擇性地去除該第二電介質層；以及 自該第二類電晶體中去除該剩餘的第二電介質層。 3 .如申請專利範圍第2項之方法，其中，該第二類電 晶體上之該第二電介質層係去除於自該第二類電晶體中去 除該剩餘的第一電介質層之期間。 -21 - 200824008 4.如申請專利範圍第2項之方法，其中，該第一類電 晶體爲邏輯電晶體。 5 .如申請專利範圍第2項之方法，其中，該第一類電 晶體爲非邏輯電晶體。 6.如申請專利範圍第2項之方法，其中，該第一類電 晶體係隨機地位於該基體上。 7 .如申請專利範圍第2項之方法，其中，該第二類電 φ 晶體爲邏輯或非邏輯電晶體的其中之一。 8 .如申請專利範圍第2項之方法，其中，該第二類電 晶體係以陣列的方式位於該基體上或隨機地位於該基體上 〇 9 .如申請專利範圍第1項之方法，其中，該基體爲晶 粒。 1 0 .如申請專利範圍第1項之方法，其中，該選擇性地 形成步驟包括： • 形成一電介質層於該第一類電晶體和該第二類電晶體 上； 選擇性地去除該電介質層； 選擇性地形成光成像層於該第二類電晶體上，其中， 該電介質層係僅露出於該第一類電晶體上； 選擇性地去除該露出的電介質層；以及 自該第二類電晶體中去除該光成像層。 1 1 .如申請專利範圍第2項之方法，其中，該選擇性地 形成步驟包括： -22- 200824008 形成第三電介質層於該第一類電晶體和該第二類電晶 體上； 選擇性地去除該第三電介質層； 形成第四電介質層於該第一類電晶體和該第二類電晶 體上；以及 選擇性地去除該第四電介質層。 1 2 .如申請專利範圍第1 0項之方法，其中，該選擇性 地形成步驟包括： 形成第三電介質層於該第一類電晶體和該第二類電晶 體上； 選擇性地去除該第三電介質層； 形成第四電介質層於該第一類電晶體和該第二類電晶 體上；以及 選擇性地去除該第四電介質層。 1 3 . —種電子裝置，包括·· 晶粒； 第一類電晶體； 第二類電晶體； 第一間隙壁，係相鄰於該第一類電晶體的閘極結構； 以及 第二間隙壁，係相鄰於該第二類電晶體的閘極結構， 該第二間隙壁具有比在該第一類電晶體上之該間隙壁還小 的厚度。 1 4 .如申請專利範圍第1 3項之裝置，其中，該第一類 -23- 200824008 電晶體爲邏輯電晶體。 1 5 ·如申請專利範圍第1 3項之裝置，其中，該第一類 電晶體爲非邏輯電晶體。 16. 如申請專利範圍第13項之裝置，其中，該第二類 電晶體爲邏輯或非邏輯電晶體的其中之一。 17. —種計算系統，包括： 計算裝置，包括： ^ 微處理器； 印刷電路板：及 基體，其中，該微處理器係經由該基體而被耦接至該 印刷電路板，該基體包括晶粒、第一類電晶體、第二類電 晶體、與該第一類電晶體之閘極結構相鄰的第一間隙壁、 與該第二類電晶體之閘極結構相鄰的第二間隙壁，該第二 間隙壁具有比在該第一類電晶體上之該間隙壁還小的厚度 〇 • 1 8 .如申請專利範圍第1 7項之計算系統，其中，該第 一類電晶體爲邏輯電晶體。 19.如申請專利範圍第17項之計算系統，其中，該第 一類電晶體爲非邏輯電晶體。 2 0.如申請專利範圍第17項之計算系統，其中，該第 二類電晶體爲邏輯或非邏輯電晶體的其中之一。 -24-