HK1131260B - 同一器件上的不同種類的晶體管上的選擇性間隔體形成 - Google Patents

Description

同一器件上的不同种类的晶体管上的选择性间隔体形成

技术领域

半导体制造。

背景技术

金属氧化物半导体(MOS)晶体管是调制调解器集成电路的基本结构单元。诸如微电子器件的典型的高度集成电路在不大于拇指甲的单片硅衬底上可以包含数百万个晶体管。通常，晶体管或在下文中可以互换引用的器件，包括形成于衬底上的栅极结构，源极区和漏极区被栅极结构彼此分开并形成于衬底之内，与栅极结构相邻。可以将晶体管视为具有三个节点的电子开关。当向晶体管的第一节点，即栅极施加电压时，会调节另两个节点，即源极区和漏极区之间经由栅极下方的沟道区的电流流动。例如，为了使一种n沟道(NMOS)晶体管“导通”，向栅极施加正电压，允许电流在源极和漏极之间流动。为了使该晶体管“截止”，向栅极施加零伏，这切断了源极和漏极之间的电流流动。

微电子器件上晶体管的类型随着其预期功能而变化。晶体管的范例包括在逻辑电路中使用的NMOS和PMOS晶体管以及在SRAM电路中使用的NMOS和PMOS晶体管。通常，存储器晶体管的功能需要较少功率(因此电流流动更慢)，而逻辑晶体管需要更多功率(因此电流流动更快)。以经由沟道区从源极和漏极区移动的电子的速度来衡量功率(由公式表示，功率等于I×V，其中I为电流，V为电压)。一种控制这种移动从而控制给定晶体管的功率的方法是控制从源极区到漏极区的距离。通常，因为存储器晶体管需要较少功率，所以与逻辑晶体管相比从源极区到漏极区的距离较大。

源极区和漏极区之间的距离还影响到截止状态下的电流泄漏。“泄漏”是晶体管处于截止状态时流经晶体管的电流量。尽管给定的晶体管处于截止状态，但仍有少量的电流继续流经沟道区。由导通和截止两种状态下的电流来度量晶体管的总电流。亦即，电流(I)等于I_ON+I_OFF，其中I_OFF与I_ON相比非常小。源极区和漏极区之间的距离越大，泄漏越小。然而，缺点是晶体管的总体速度降低了。

附图说明

图1示出了微电子器件的实施例。

图2A示出了其上包括第一类晶体管的实施例和第二类晶体管的实施例的微电子器件的一部分的截面侧视图。

图2B示出了在其上形成第一沉积层之后的图2A；

图2C示出了在其上形成阻挡层之后的图2B；

图2D示出了选择性蚀刻之后的图2C。

图2E示出了在其上形成第二沉积层之后的图2D。

图2F示出了选择性蚀刻工艺之后的图2E。

图2G示出了选择性蚀刻工艺期间的图2F。

图2H示出了选择性蚀刻工艺之后的图2G。

图2I示出了蚀刻工艺之后的图2G。

图3示出了在微电子器件上选择性地沉积间隔体的一种方法的实施例的示意图。

图4示出了在微电子器件上选择性地沉积间隔体的一种方法的备选实施例的示意图。

图5示出了一种包括微处理器的计算机系统，该微处理器被安装到印刷电路板上的封装所包封。

具体实施方式

晶体管的制造可能会涉及到与栅极结构相邻的“间隔体”结构的形成。间隔体使栅极堆绝缘并提供源极区和漏极区之间的距离，例如用来减少截止状态的泄漏，这相应地减小了功率。在一些制造方法中，在其上具有大量栅极结构的衬底上沉积电极保形层。然后各向异性地蚀刻保形层，留下与栅极结构相邻的间隔体结构。“各向异性蚀刻”是一种几乎不表现出或表现出很少底切的刻蚀工艺，可获得侧面垂直于下方层的特征。

在一些微电子器件制造方法中，通过用例如硅锗SiGe或硅碳SiC掺杂源极区和漏极区来提高器件的效率。可以引入SiGe，使其能够在沟道区上导致压缩应变，这又增大了空穴从PMOS器件的源极区迁移到漏极区的速度。可以引入SiC，使其能够在沟道区上导致拉伸应变，这又增大了电子从NMOS器件的源极区迁移到漏极区的速度。然而，在一些应用中，常规的间隔体结构制造方法未在栅极结构之间留出充分的间隔，来为栅极到栅极间交替的源极和漏极区掺杂。

目前用于微电子器件的互补金属氧化物半导体(CMOS)制造工艺在同一衬底上结合了PMOS和NMOS多脚(multileg)(隔离的且有些随机取向的)布局晶体管器件和SRAM阵列器件。由于阵列布局中的SRAM器件的数量大，SRAM器件之间的栅极到栅极的间隔通常比逻辑晶体管之间的栅极到栅极的间隔小，其中逻辑晶体管的数量较少且是随机定位的。在一些应用中，与第二类晶体管位于同一衬底上的第一类晶体管能够以减小功率为代价具有减小的截止状态泄漏。在一些实施例中，第一类晶体管可以包括具有第一预定尺寸间隔体的晶体管，第二类晶体管可以包括具有第二不同预定尺寸间隔体的晶体管。例如，这种实施例可能会在膝上型计算机电池中有用，其中可以牺牲计算机的速度来换取更长的电池寿命。在一些实施例中，实现这一目的的方法是增大间隔体的尺寸。然而，制造方法可以涉及到在其上设有不同种类晶体管的管芯上沉积保形层，这种沉积不会在不同种类的晶体管之间做出区分。结果，之后形成的间隔体相对于不同种类的晶体管来说基本是相同厚度的。于是，尽管在一类晶体管，例如PMOS逻辑晶体管中实现了截止状态泄漏的减小，但这可能会导致其中的栅极到栅极的间距小(例如在SRAM晶体管阵列或叠置器件中)的某些晶体管性能大大下降，从而导致性能降低并最终造成功能失效。

在一些应用中，图1A中代表性地示出的微电子器件可以在同一管芯100上包括逻辑晶体管102和其他类型的晶体管104。其他类型的晶体管可以包括、但不限于SRAM存储器，在下文中将它们总称为“非逻辑晶体管”。逻辑晶体管一般比非逻辑晶体管需要更多功率。于是，与非逻辑晶体管相比，逻辑晶体管中的源极和漏极区之间的距离可以更小。因此，在与非逻辑晶体管相比时，逻辑晶体管中的I_OFF可以更高。在一些应用中，例如那些需要效率较慢但寿命更长的应用中，可以将逻辑晶体管构造为具有低的I_OFF。

图1B表示MOS晶体管108的实施例。MOS晶体管包括形成于衬底124上的栅极结构110、源极区112和漏极区114。栅极结构110可以包括与其相邻的间隔体118。在导通状态下，即在施加负电压时，空穴从源极区112经过沟道区116流向漏极区114，如箭头120示意性表示的。在截止状态下，即在不施加电压时，继续有少量电流、或泄漏从源极区112经沟道区116流向漏极区114。泄漏是源极区112和漏极区114之间距离的直接函数，该距离由箭头122示意性示出。亦即，较小地栅极结构110相应地提供了源极和漏极区110和112之间较小的距离。这种构造通常以高泄漏为代价实现相对较大的速度。

图1C表示SRAM晶体管130的实施例。SRAM晶体管包括形成于衬底138上的栅极结构126、栅极结构128、源极区130和漏极区132。类似于图1B中的实施例，也提供沟道区134和间隔体136。由箭头136示意性地表示源极130和漏极132之间的距离。较大的栅极结构128在源极区130和漏极区132之间提供了较大的距离。这种构造通常允许较低的速度和较低的泄漏。

在管芯上，MOS逻辑晶体管可以随机设置，而非逻辑晶体管可以布置成阵列。在一些实施例中，在给定的管芯上阵列比随机设置的逻辑晶体管占据更大的空间。于是，对于非逻辑晶体管的阵列、例如SRAM阵列来说，栅极到栅极的间隔，即间距应当尽可能小。对于逻辑晶体管，该间距可以为大约180纳米(nm)。对于SRAM晶体管而言，间距可以为大约160nm。

图2A-2H示出了在第一类晶体管的栅极结构上选择性地形成间隔体的方法的实施例。图2A示出了被示意性示为管芯200的微电子器件100的一部分，其包括衬底202，衬底202上设有第一类晶体管204的实施例和第二类晶体管214的实施例。晶体管204可以包括总称为栅极结构212的蚀刻停止部分206、栅电极208和电介质210。蚀刻停止部分206例如可以是氮化硅(Si₃N₄)、氮氧化硅(SiO_yN_x)等；栅电极208例如可以是多晶半导体，例如多晶硅(polysilicon)、多晶硅锗(poly-SiGe)或例如功函数适于p型或n型半导体的金属；且电介质210可以是不导电材料，例如二氧化硅、氮化硅等。晶体管214可以包括总称为栅极结构232的蚀刻停止部分216、栅电极218和电介质220。栅极结构222的材料可以类似于栅极结构212的材料。在一些实施例中，晶体管204可以是SRAM之中的NMOS或PMOS或NMOS逻辑晶体管，晶体管214可以是PMOS逻辑晶体管。

图2B示出了在图2A的微电子器件100上形成第一沉积层224的实施例。在一些实施例中，第一沉积层224可以是电介质材料。在一些实施例中，第一沉积层224可以是保形的。第一沉积层224可以在大约50埃()到1500的范围内。在一些实施例中，第一沉积层224可以在大约200到600的范围内。可以通过本领域公知的工艺施加第一沉积层227。这种工艺的范例包括、但不限于物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(CVD)、低压CVD、等离子体增强CVD或任何其他适当工艺。

图2C示出了在图2B的微电子器件100上选择性地形成阻挡层226的实施例。在一些实施例中，阻挡层226可以是光学成像材料，例如光刻胶。可以通过被称为光刻，也称为光学掩蔽的工艺施加光刻胶。“光刻”是用于在衬底表面上选择性地生成图案的工艺。“构图”是在衬底表面上在给定制造步骤去除最上层的特定部分的基本操作。光刻胶可以是负性或正性的。在两种形式下，光刻胶都是具有三种成分的材料，包括基质、光敏化合物和溶剂。对于正性光刻胶而言，基质可以是低分子量酚醛清漆树脂，光敏成分可以是重氮萘醌化合物，而溶剂系统可以是n-乙酸丁酯、二甲苯和乙酸溶纤剂。对于负性光刻胶而言，基质可以是环化合成橡胶树脂，光敏成分可以是二芳基叠氮化物化合物，溶剂系统可以是芳香族溶剂。在一些实施例中，可以在第一类晶体管204上选择性地沉积或施加阻挡层226。在一些实施例中，可以向晶体管阵列施加阻挡层226。

图2D示出了选择性地去除第一沉积层224之后的图2C的实施例。在一些实施例中，可以从栅极结构222干法蚀刻掉第一沉积层224，而阻挡层226保留在栅极结构212上。可以通过这样的工艺执行干法蚀刻，所述工艺包括但不限于反应离子蚀刻、溅射蚀刻和气相蚀刻。干法蚀刻可以产生各向同性蚀刻。“各向同性蚀刻”是一种在所有方向上发生蚀刻、导致底切的工艺。在第一沉积层224的暴露部分上执行干法蚀刻之后，可以通过被称为“灰化”的工艺从栅极结构212去除阻挡层226。“灰化”是一种利用高能量气体(通常是氧等离子体或臭氧)来烧掉光刻胶的剥除光刻胶的方法。结果，具有与其相邻的第一间隔层228的栅极结构222以及被第一沉积层224覆盖的栅极结构212基本上或完全未受影响。

图2E示出了在其上形成第二沉积层之后的图2D的实施例。在一些实施例中，第二沉积层230可以是电介质材料，在一些应用中其可以是与第一沉积层227不同的材料。构成第二沉积层的介电材料的范例包括但不限于诸如(Si₃N₄)、(SiO_yN_x)等氮化物。在一些实施例中，第二沉积层230可以是保形的。第二沉积层230可以在大约100到1000的范围内。在一些实施例中，第二沉积层230可以在大约200到600的范围内。可以用本领域公知的工艺施加第二沉积层230，这些工艺包括但不限于PVD、ALD、CVD、低压CVD、等离子体增强CVD或任何其他适当的工艺。

图2F示出了在去除第二沉积层230之后的图2E的实施例。在一些实施例中，可以从两种晶体管204和214的栅极结构212和222干法蚀刻掉第二沉积层230。可以通过这样的工艺执行干法蚀刻，所述工艺包括但不限于反应离子蚀刻、溅射蚀刻和气相蚀刻。干法蚀刻可以产生各向同性蚀刻。在蚀刻之后，与晶体管214的栅极结构222相邻留下了包括第一间隔层228和第二间隔层232的双层间隔体236。另一方面，晶体管204的栅极结构212包括保留下来的第一沉积层224，与第一沉积层224相邻的是可以去除的间隔层234。

图2G示出了在从栅极结构212选择性地蚀刻剩余的第一沉积层224的过程中图2F的实施例。在一些实施例中，可以从栅极结构212上湿法蚀刻掉剩余的第一沉积层224。可以通过浸渍、喷射或向衬底施加化学溶液来执行湿法蚀刻。湿法蚀刻可能导致各向同性蚀刻，各向同性蚀刻将会在垂直和水平方向上以相同速率蚀刻。在一些实施例中，在湿法蚀刻工艺之后，将从栅极结构212自动地去除剩余的第二沉积层230。亦即，因为已经通过湿法蚀刻工艺去除了剩余的第一沉积层224，可去除的间隔体234(底部和侧面都)没有任何可附着的东西，将会被自动地去除。

图2H示出了在针对图2G所述的选择性蚀刻工艺之后的图2G的实施例。作为针对图2A-2G所描述的方法的结果，晶体管214的栅极结构222将包括与其相邻的双层间隔体236，晶体管204的栅极结构212将不包括任何间隔体。在一些实施例中，双层间隔体236可以在大约5nm到10nm的范围内。应当认识到，可以在同一管芯上重复图2A-2H中表示出的方法以形成多个间隔体。

在一些实施例中，在图2A-2H所示的方法之后，可以在衬底上执行常规的间隔体沉积工艺。这样的工艺可以包括沉积保形的第一沉积层、对第一沉积层进行干法蚀刻、沉积保形的第二沉积层以及对第二沉积层进行干法蚀刻，从而获得与大量晶体管相邻形成的间隔体。于是，在一些实施例中，可以对经过选择性间隔体沉积工艺的管芯进行后续的选择性间隔体沉积工艺或常规的间隔体沉积工艺，以在各种种类的晶体管上形成尺寸不同的间隔体(参见图2I)。例如，在一些实施例中，至少一个选择性间隔体沉积工艺和至少一个常规间隔体沉积工艺的组合可以获得具有从大约10nm到50nm的间隔体的第一类晶体管和具有从大约50nm到100nm的间隔体的第二类晶体管。在一些实施例中，第一类晶体管可以是逻辑晶体管，第二类晶体管可以是非逻辑晶体管。

图3表示选择性间隔体沉积工艺的实施例的示意图。可以形成具有逻辑晶体管和非逻辑晶体管两者的管芯(300)。在一些实施例中，逻辑晶体管随机设置，而存储器晶体管布置成阵列。可以在管芯上保形地沉积第一沉积层(310)。然后，可以在至少一个非PMOS晶体管上选择性地沉积阻挡层(320)。可以在第一沉积层上执行干法蚀刻工艺(330)。随后，可以通过灰化或任何其他适当方法去除阻挡层(340)。之后，可以在管芯上保形地沉积第二沉积层(350)。可以在第二沉积层上执行干法蚀刻工艺(360)。然后可以通过湿法蚀刻工艺或任何其他适当工艺去除任何剩余的第一沉积层(370)。然后可以在管芯上任选地执行后续的选择性或非选择性沉积工艺(380)。

图4表示选择性间隔体沉积工艺的实施例的另一示意图。可以形成具有逻辑晶体管和非逻辑晶体管两者的管芯(400)。在一些实施例中，非逻辑晶体管可以是存储器(SRAM)和逻辑晶体管。在一些实施例中，逻辑晶体管是随机布置的，存储器晶体管设置成阵列。可以在管芯上保形地沉积第一沉积层(410)。可以在第一沉积层上执行干法蚀刻工艺，在逻辑晶体管和非逻辑晶体管上都留下间隔体(420)。然后，可以在至少一个非逻辑晶体管上选择性地沉积阻挡层(430)。可以在任何未经阻挡的间隔体上执行干法蚀刻工艺(440)。通过这种方式，可以选择性地部分或全部去除任何尺寸的暴露的未经阻挡的间隔体。随后，可以通过灰化或任何其他适当方法去除阻挡层(450)。然后可以在管芯上任选地执行后续的选择性或非选择性沉积工艺(460)。

根据上述方法的实施例，在逻辑晶体管的栅极结构上可以形成比在非逻辑晶体管的共同设置的栅极结构上更厚的间隔体。“共同设置”表示逻辑晶体管和非逻辑晶体管都设置在同一管芯上。结果可以是这样的：减小逻辑晶体管中的截止状态泄漏而不闭合叠置器件中的栅极结构之间的间隔体到间隔体的间隙，同时在SRAM晶体管上保持较薄的间隔体，以防止将这些类型的阵列中的栅极结构之间的间隔体到间隔体的间隙闭合。对于每种晶体管的源极区和漏极区的掺杂，可以无需对其进行阻挡便得以实现。

应当认识到，根据设计者的需要和功率/性能权衡，上述实施例可以应用于各种器件的任意组合。亦即，可以在第一类器件上形成第一尺寸的第一间隔体，且可以在第二类器件上形成第二尺寸的第二间隔体，其中种类可以不同。范例包括但不限于：包括逻辑电路中的NMOS器件的第一类和包括逻辑电路中的PMOS器件的第二类(或反之)；包括SRAM存储器阵列电路中的NMOS器件的第一类和包括SRAM存储器阵列电路中的PMOS器件的第二类(或反之)；包括SRAM存储器阵列中的NMOS和PMOS器件的第一类以及包括逻辑电路中的NMOS和PMOS器件的第二类；或者包括SRAM和逻辑电路中的所有PMOS器件的第一类以及包括SRAM和逻辑电路中的所有NMOS器件的第二类。组合实际上是无限多的。

图5示出了物理地和电气地连接到印刷线路板或印刷电路板(PCB)以形成电子组件的集成电路封装的截面侧视图。该电子组件可以是电子系统的一部分，电子系统例如是计算机(例如桌上型、膝上型、手持型、服务器等)、无线通信装置(例如蜂窝式电话、无绳电话、传呼机等)、计算机相关外围设备(例如打印机、扫描仪、监视器等)、娱乐装置(例如，电视、收音机、立体声系统、磁带和光盘播放器、录像机、运动图像专家组音频层3播放器(MP3)，等等)，等等。图5示出了作为桌上型计算机的一部分的电子组件。图5示出了电子组件500，其包括物理连接且电连接到封装衬底504的管芯502。管芯502为集成电路管芯，例如微处理器管芯，例如其具有晶体管结构，通过通向管芯502外表面上的触点506的互连线将晶体管结构互连或连接到电源/地或管芯之外的输入/输出信号。可以利用参考图2A-2H所述的衬底、根据已知的晶片处理技术形成管芯。管芯502的触点506可以与触点508对齐，触点508例如构成封装衬底504的外表面上的管芯凸点层。在封装衬底504与包括触点508的表面相反的表面上是焊盘触点510。连接到每个焊盘触点510的是焊料凸点512，可以用焊料凸点将封装514连接到电路板516，例如母板或其他电路板。

尽管上面的说明书已经详细说明在本发明的方法中可以使用的特定的步骤和材料，但本领域的技术人员将认识到可以做出很多修改和替换。因此，意在将所有这样的修改、变化、替换和增加视为落在如所附权利要求限定的本发明的精神和范围内。此外，还要认识到，在诸如硅衬底的衬底顶部制造多个金属层结构以制造硅器件是本领域公知的。因此，要认识到，本文提供的附图仅例示了适合实践本发明的示范性微电子器件的一部分。因此，本发明不限于这里所描述的结构。

Claims (20)

1.一种半导体器件的制造方法，包括：

在衬底上的第一类晶体管的栅极结构上选择性地形成第一间隔体，其中所述第一类晶体管与第二类晶体管的栅极结构形成于同一衬底上，该第二类晶体管不同于所述第一类晶体管；

在所述第一间隔体上和所述第二类晶体管的所述栅极结构上形成第二间隔体，每一栅极结构包括相对的侧表面和与所述衬底的表面相对的顶表面，所述第一间隔体形成在所述第一类晶体管的所述栅极结构的相对的侧表面上；以及

形成与所述第二类晶体管的栅极结构相邻、而不与所述第一类晶体管的栅极结构相邻的第三间隔体。

2.根据权利要求1所述的半导体器件的制造方法，其中所述选择性地形成步骤包括：

在所述第一类晶体管和所述第二类晶体管上形成第一电介质层；

在所述第二类晶体管上选择性地形成光成像层；

选择性地去除所述第一电介质层，使得在所述第一类晶体管上留下第一电介质间隔体，且使得所述第二类晶体管上的所述电介质层保持原样；

从所述第二类晶体管去除所述光成像层；

在所述第一类晶体管和所述第二类晶体管上形成第二电介质层；

选择性地去除所述第二电介质层；以及

从所述第二类晶体管去除剩余的第二电介质层。

3.根据权利要求2所述的半导体器件的制造方法，其中在从所述第二类晶体管上去除剩余的第一电介质层期间去除所述第二类晶体管上的所述第二电介质层。

4.根据权利要求2所述的半导体器件的制造方法，其中所述第一类晶体管为逻辑晶体管。

5.根据权利要求2所述的半导体器件的制造方法，其中所述第一类晶体管为非逻辑晶体管。

6.根据权利要求2所述的半导体器件的制造方法，其中将所述第一类晶体管随机地设置在所述衬底上。

7.根据权利要求2所述的半导体器件的制造方法，其中所述第二类晶体管为逻辑晶体管或非逻辑晶体管中的一种。

8.根据权利要求2所述的半导体器件的制造方法，其中将所述第二类晶体管以阵列的形式设置在所述衬底上或将所述第二类晶体管随机地设置在所述衬底上。

9.根据权利要求1所述的半导体器件的制造方法，其中所述衬底为管芯。

10.根据权利要求1所述的半导体器件的制造方法，其中所述选择性地形成步骤包括：

在所述第一类晶体管和所述第二类晶体管上形成电介质层；

选择性地去除所述电介质层；

在所述第二类晶体管上选择性地形成光成像层，其中仅在所述第一类晶体管上暴露所述电介质层；

选择性地去除所暴露的电介质层；以及

从所述第二类晶体管去除所述光成像层。

11.根据权利要求2所述的半导体器件的制造方法，其中在从所述第二类晶体管去除剩余的第二电介质层之后，所述选择性地形成步骤还包括：

在所述第一类晶体管和所述第二类晶体管上形成第三电介质层；

选择性地去除所述第三电介质层；

在所述第一类晶体管和所述第二类晶体管上形成第四电介质层；以及

选择性地去除所述第四电介质层。

12.根据权利要求10所述的半导体器件的制造方法，其中在从所述第二类晶体管去除所述光成像层之后，所述选择性地形成步骤包括：

在所述第一类晶体管和所述第二类晶体管上形成第三电介质层；

选择性地去除所述第三电介质层；

在所述第一类晶体管和所述第二类晶体管上形成第四电介质层；

选择性地去除所述第四电介质层。

13.一种半导体器件，包括：

管芯；

第一类晶体管；

第二类晶体管；

与所述第一类晶体管的栅极结构相邻的第一间隔体；

与所述第二类晶体管的栅极结构相邻的第二间隔体，所述第二间隔体的厚度小于所述第一类晶体管上的所述间隔体的厚度；以及

与所述第二类晶体管的栅极结构相邻、而不与所述第一类晶体管的栅极结构相邻的第三间隔体，

其中所述第一类晶体管与第二类晶体管的栅极结构形成于同一衬底上，每一栅极结构包括相对的侧表面和与所述衬底的表面相对的顶表面，所述第一间隔体形成在所述第一类晶体管的所述栅极结构的相对的侧表面上。

14.根据权利要求13所述的半导体器件，其中所述第一类晶体管为逻辑晶体管。

15.根据权利要求13所述的半导体器件，其中所述第一类晶体管为非逻辑晶体管。

16.根据权利要求13所述的半导体器件，其中所述第二类晶体管为逻辑晶体管或非逻辑晶体管中的一种。

17.一种半导体处理系统，包括：

计算装置，其包括；

微处理器；

印刷电路板；以及

衬底，其中所述微处理器通过所述衬底耦合到所述印刷电路板，所述衬底包括管芯、第一类晶体管、第二类晶体管、与所述第一类晶体管的栅极结构相邻的第一间隔体以及与所述第二类晶体管的栅极结构相邻的第二间隔体，所述第二间隔体的厚度小于所述第一类晶体管上的所述间隔体的厚度，与所述第二类晶体管的栅极结构相邻、而不与所述第一类晶体管的栅极结构相邻的第三间隔体，

其中每一栅极结构包括相对的侧表面和与所述衬底的表面相对的顶表面，所述第一间隔体形成在所述第一类晶体管的所述栅极结构的相对的侧表面上。

18.根据权利要求17所述的半导体处理系统，其中所述第一类晶体管为逻辑晶体管。

19.根据权利要求17所述的半导体处理系统，其中所述第一类晶体管为非逻辑晶体管。

20.根据权利要求17所述的半导体处理系统，其中所述第二类晶体管为逻辑晶体管和非逻辑晶体管中的一种。