TW200813724A - Multipath accessible semiconductor memory device with host interface between processors - Google Patents

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200813724 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶體 於具有在處理器之間的主機介 憶體裝置。 裝置’且更特定而言，係關 面之多路徑可存取半導體記 【先前技術】

二般而t ’具有一個以上存取埠之半導體記憶體裝置被 稱為夕琿5己fe體，且^言之具有^個存取淳之記憶體裝置 被稱為雙蟑記憶體。典型的雙埠記憶體係熟知的且用作 (例如）具有可以隨機序列存取之隨機存取記憶體（讀)蜂 及僅可以串列序列存取之串列存取記憶體（SAM)埠之影像 處理視訊記憶體。 另類型夕埠圮彳思體包括可經由兩個或兩個以上埠隨機 存取之記憶體單it陣列，例如，DRAM(動態隨機存取記憶 體元。此類型裝置將被稱為多路徑可存取半導體記憶 體衣置，其與僅一個埠允許串列存取之多埠記憶體有區 別。 在最近開發的攜帶型電子系統（例如，手持式多媒體播 放器或手持式電話或PDA等）中，製造商已實現並生產具 有夕個處理态的系統之產品，該等產品使用如圖1中所示 之兩個或兩個以上處理器以達成高速及平穩操作。 參看圖丨’第一處理器10及第二處理器I2經由連接線L10 連接° NOR記憶體i4及DRAM 16經由經確定的匯流排Bis B3柄接至第一處理器10，且DRAM 18及NAND記憶體20經 122671.doc 200813724 由經確定的匯流排^至如耦接至第二處理器i2。第—處 理器10可執行通信信號之調變及解調變之數據機功能二 第二處理器12可執行諸如處理通信資料、遊戲、娛樂等之 應用功能。NOR記‘隐體14具有以N〇R結構組態之單元陣 列，且NAND記憶體20具有以NAND結構組態之單元陣 列。NOR及NAND記憶體兩者皆為具有具浮動閘極之電晶 體記憶體單元之非揮發性記憶體。非揮發性記憶體儲存即 使關掉電源仍必須保持之資料，例如，手持式器具之特定 職儲存資料。DRAM 16及18充#處理器之主記憶體^ 若關掉電源，則DRAM 16及18釋放其資料。 在類似於圖1中所示的多處理器系統之多處理器系統 中，向每一處理器酉己置一 DRAM，且諸如皆具有相對低的 速度之UART、81>1或811八％之介面用於處理器之間的在連 接線L10上之通信。因此，難以保證令人滿意的資料傳輸 速度，且記憶體組態之複雜度、大小及花費增加。因此， 已開發如圖2中所示之機制以減小大小、增加資料傳輸速 度並減小DRAM之數目。 在圖2之系統中，與圖！之系統比較，一 DRAM 17經由匯 流排B1及B2耦接至第一處理器10及第二處理器12。為了 兩個處理器經由如圖2中所示之兩個路徑存取一 DRAM， DRAM必須具有連接至對應匯流排扪及以之兩個埠。然 而，如圖3中所示，通用DRAM為具有單一埠p〇之記憶體 1 ° 參看展示通用DRAM結構之圖3，記憶體單元陣列包括 122671.doc 200813724 第一至第四記憶組3、4、 卜 ^ ^ 5及15，母一記憶組對應於並連接 至一列解碼器8及一行鏟踩突 哭及輸入/輸出感測放大 口口汉·細動斋i 3經由多工 ^ w 1、12刼作地耦接至第一記憶組 /二:己憶組5’且下部輸入/輸出感測放大器及驅動器 ㈣由多工器14、15操作㈣接至第二記憶㈣和第四記 k、組ό。舉例而言，在 牡込擇弟一圯憶組3之記憶體單元中及 Ο 在：取儲存於所選擇的記憶體單元中的資料中，將如下描 述續取貧料之輸出程序。啟動所選擇的字線，I由位元線 感測放大H感測並放大記憶體單元中之㈣，且接著根據 對應行選擇線之啟動而將該資料轉移至局域輸入/輸出線 9。轉移至局域輸入/輸出線9之資料藉由第一多工器η之 切換操作而轉移至全域輸入/輸出線Gl〇，且連接至全域輸 入/輸出線GIO之第二多工器u將資料自全域輸入/輸出線 GI〇轉ί夕至上部輸入/輸出感測放大器及驅動器13。上部輸 輸出感/1、]放大器及驅動器1 3再次感測並放大資料，且 接著經由路徑單元16將資料輸出至資料輸出線L5。同時， 在碩取儲存於第四記憶組6之記憶體單元中的資料中，資 料依次序經由多工器24、多工器14、下部輸入/輸出感測 放大器及驅動器13、路徑單元16及資料輸出線乙5而輸出至 輸出端子DQ。如上所述，圖3之dram 1具有一兩個記憶 組共用一輸入/輸出感測放大器及驅動器之結構，且DRAM 1為單一埠記憶體，其中經由一埠PO輸入/輸出資料。亦 即’ Ip因於s己憶體組及埠的結構，圖3之dram 1僅適用於 圖1之系統，且並不適用於類似於圖2中的多處理器系統。 122671.doc 200813724 /在實現適合於類似於圖2中的多處理器系統之多處理器 系:先之。己體的努力中，具有如圖4中所示之組態之先前 技办系、.先在美國公開案第us 2〇〇3/〇州㈣號中揭示，在 該系統中可由複數個處理器存取共用記憶體區域。 r

U 立參看說明多處理器系統5〇之圖4,記憶體陣列Μ由第— h第m第三部分建構。記憶體陣列h之第一部 分33僅由第-處理器7〇經由埠37來存取，第二部分川堇: 弟-處理器80經由缚38來存取，且第三部分32由第—處理 請及第二處理器80兩者來存取。記憶體陣列以第一部 刀3 3及弟一部分3 i之大小視第一處理器7 〇及第二處理器8 〇 的操作負载而定而可靈活地改變，且記憶體陣肋可藉由 任何頒型的$憶體或磁碟儲存器來實現。 二實⑽RAM之記憶體陣列35内之由第一處理器7〇及第 二U共用的弟二部分32 ’必須克服_些技術挑戰。 舉例而言，正確布局記憶體陣列35内的記憶體區域及輸 二輸出感測放大器並提供每一淳的讀取/寫入路徑控制之 適當的技術係非常重要的。 ::，在處理器之間的習知通信中，例如，在數據機與 應用處理器或多媒體共處理器之間的習知 项 k甲’已使用 :ART、SPI或SRAM介面，藉此導致諸如低的操作速度、 針腳的數目之增加等問題。詳言之’為充分實現三維遊戲 f影像通信、HDPDA、wibro等，數據機與處理器之間的 貧料訊務必須增加，因此對處理器 _ 不斷增加。 W焉速介面之需要 I2267I.doc 200813724 因此，需要對由低速通信介面及配置於DRAM &己fe體早 元陣列内之共用記憶體區域導致的問題之更好的解決方 案。 【發明内容】 本發明之一些實施例提供一種多處理器系統，其能夠平 穩地存取DRAM記憶體單元陣列之共用記憶體區域。

〇 本發明之一些實施例提供一種多路徑可存取半導體記憶 體裝置，其具有由兩個或兩個以上處理器共用的記憶體區 域且其能夠向處理器提供DRAM介面而非記憶體外部之介 面。此外，處理器之間的資料通信可藉由回應於指示共用 記憶體區域的一部分之特定位址而使用共用記憶體區域及 介面單元來以高速度執行。 本發明之一些實施例提供一種多處理器系統或DRAM， 其可變地向DRAM晶片内之暫存器配置用於啟用共用記憶 體區域的預定字線之列位址，使得對應處理器可經由列位 址的配置而辨識使用共用記憶體區域以獲得主機介面之許 可、獲得許可之許可請求及資料轉移訊息。 本發明之一些實施例提供一種多路徑可存取半導體記憶 體裝置及處理器之間的介面方法，當兩個或兩個以上處理 器共用一共用記憶體區域時，該等處理器能夠執行介面而 不使用記憶體外部的主機介面。 根據本發明之-些實施例，一種半導體記憶體裝置包 括：-記憶體單元陣列’其具有操作地輕接至由兩個或兩 個以上處理器可獨立存取之兩個或兩個以上埠的共用記憶 122671.doc 200813724 體區域；一存取路徑形成單元，其回應於由處理器施加的 外部信號而在埠中之一者與共用記憶體區域之間形成資料 存取路徑；及一具有旗號區域及信箱區域之介面單元，該 旗號區域及該等信箱區域可由兩個或兩個以上處理器在共 用記憶體區域中存取以提供用於在兩個或兩個以上處理器 之間通信之介面功能。

U 根據本發明之一些實施例，一種攜帶型通信裝置包括： 一第一處理器，其用於執行第一經確定任務；一第二處理 器，其用於執行第二經確定任務；及一隨機存取記憶體， 其包括一記憶體單元陣列、第一及第二埠、一存取路徑形 成單元及一暫存器單元，記憶體單元陣列具有可由第Γ及 第二處理器兩者存取之共用記憶體區域及僅可由各別第一 及第二處S器存取之第一及第^私用記憶體區域，第一及 第二埠每-純至第―及第二處理器之對應匯流排，存取 路徑形成早兀回應於自第一及第二處理器施加的外部信號 而在埠中的一者與共用記憶體區域之間形成資料存 控，且暫存器單元具有旗號區域及信箱區域，旗號區域及 信箱區域可經相對地存取以提供用於在第—處理器與第二 處理器之間的通信之介面功能。 根據本發明之一些實施例’ 一種提供處理器之間的主機 介面之方法包括：將處理_至具有共用記憶體區域之 多路徑可存取半導體記憶體裝置，及經由具有可由處理器 共同存取之旗號區域及信箱區域之介面單元執行處： 間的資料通信。在一些實施例中，共用記憶體區域可僅由 122671.doc -11 - 200813724 中已獲得對共用記憶體區域之控制權限之一者來存 取，且信箱區域可在任何時間由兩個處理器來存取，而盘 控制權限無關。 〃 根據本發明之另一實施例，半導體記憶體裝置包含··至 y體皁元陣列，其具有操作地耦接至可由兩個或兩 個以上處理态獨立存取之兩個或兩個以上埠之共用記憶體 區域’，一具有旗號區域、信箱區域及檢查區域之介面單 r\ 元，該等旗號區域、信箱區域及檢查區域回應於共用記憶 體區域之特定位址而被個別存取以提供用於在處理器之間 通信之介面功能。 根據本發明之又—實施例，半導體記憶體裝置包含·至 少一記憶體單元陣列，其具有操作地㈣至可由兩個或兩 個以上處理裔獨立存取之兩個或兩個以上埠之共用記憶體 區域’及一具有旗號區域及信箱區域之介面單元，該旗號 區域及4等彳“目區域可個別地經存取以提供用於在處理器 之間通信之介面功能中介面單元向埠中的第-埠提供 第一中斷信號且向埠中的第二埠提供對應的第—檢查信 號且，I面單疋向埠中的第二璋提供第二中斷信號且向璋 中的第一埠提供對應的第二檢查信號。 根據以上描述之太毅^ 4 _ 本么明之一些實施例，複數個處理器可 藉由經由記憶體之内卹钽M + m 丨、脰您内。卩k供處理器之間的主機介面而以高 速度存取經配置的共用記憶體區域。因此，可增強資料傳 輸及處理速度，可減小系統之大小，且可減小記憶體之數 目，藉此大大減小系統中的記憶體成本。 122671.doc -12- 200813724 【實施方式】 現將參看圖5至圖18在下文中更全面地描述本發明之實 施例’該等圖中展示本發明之實例實施例。然而，本發明 可以許多不同形式實現且不應解釋為受限制於本文中所闇 述之實施例。更仙而言，此等實施例經提供使得本揭示 案將為全面及完整的’且將向熟習此項技術者全面傳達本 發明之範疇。

除非另外定義，否則本文中使用之所有術語(包括技術 及科技術語)具有與藉由一般熟習本發明所屬技術者通常 理解的含義相同之含義。應進—步瞭解，本文中使用之術 語應解釋為具有與其在本說明書及相關技術情形中的含義 一致之含義，且不應解釋為理想化或過於正式的意義，除 非本文中明確如此定義。以下參看圖5至圖18更全面描述 本發明之例示性實施例。然而，本發明可以許多不同形式 實現且不應解料受限制於本文中所Μ述之例示性實施 例’更確切而言，料例示性實施例經提供使得本揭示案 為全面及完整的’且向熟習此項技術者傳達本發明之概 念0 將參看隨_;切述㈣本發明之—些實_之具有在 處理器之間的介面功能之多路徑可存取半導體記憶體裝置 如下。 圖5為根據本發明之一些實施例之具有多路徑可存取 DRAM的多處理器系統之方塊圖。參看圖5,攜帶型通信 系統包括—用於執行第—經確定任務之第-處理器10、一 122671.doc -13- 200813724 用於執行第二經確定任務之第二處理器12及一在記憶體單 7L陣列内具有可由第一處理器1〇及第二處理器。存取之記 憶體區域之DRAM 17。攜帶型通信系統進一步包括經由單 獨匯流排耦接至第一處理器1〇及第二處理器12之快閃記憶 體 101及 102。 在此實例中，DRAM 17被說明為諸如Samsung之 OneDRAM™裝置的經雙埠組合之sram及dram，但本發 明原理適用於其他類型的雙埠RAM裝置。 蜂A本文中被稱為第一埠，輸出信號INTa經由埠a被輸 出’且埠B被稱為第二埠，輸出信號INTb經由埠B被輸 出。第一埠經由通用輸入/輸出（Gpi〇)線連接至第一處理 為10 ’且第二埠經由通用輸入/輸出（GPIO)線連接至第二 處理裔I2。第一處理器1〇可具有作為處理任務之數據機功 能（亦即’通信信號之調變及解調變）或基頻處理功能。第 一處理器12可具有作為處理任務之應用功能以處理通信資 料或處理遊戲、移動影像、娛樂等。第二處理器12可為多 媒體共處理器（若必要）。 快閃記憶體101及1〇2為非揮發性記憶體，其具有處於記 體單元陣列之單元連接組態中之N〇r或nAnd結構，且 其中圮憶體單元由具有浮動閘極之M〇s電晶體建構。非揮 發性記憶體101及102儲存即使關掉電源仍應保持之資料， 例如，手持式器具之特定碼及儲存資料。在此實例中，快 閃Z fe體被說明為諸如Samsung之〇neNAND®裝置之 NOR/NAND裝置，其具有具N〇R類 型介面之NAND類型記 122671.doc -14 - 200813724 憶體結構，但本發明原理適用於其他類型非揮發性記憶 體。 如圖5中所示具有雙埠之DRAm 17可用以儲存待在處理 夯10及12中執行之指令及資料。另外，dram 17控制第一 處理器10與第二處理器12之間的介面功能。藉由以下將跟 隨更洋細描述，DRAM介面而非外部介面用於處理器1〇與 處理器I2之間的通信。處理器10及12藉由使用dram内的 具有旗號區域及#箱區域之介面單元經由可共同存取之共 用a己憶體區域而執行資料通信。當經由記憶體内部提供處 理器之間的主機介面時，複數個處理器可以高速度存取經 配置的共用記憶體區域，藉此增強尺寸緊湊型系統内的資 料傳輸及處理速度。 圖5之系統可為攜帶型計算裝置或諸如行動通信裝置之 攜帶型通信裝置，例如，蜂巢式電話、雙向無線電通信系 統、早向呼叫器、雙向呼叫器、、個人通信系統或攜帶型電 腦等。熟習此項技術者可瞭解’本發明之料及應用並不 限於此。 在圖5之系統中’處理器之數目可增加至三個或三個以 亡。系統之處理器可為微處理器、cpu、數位信號處理 器、微控制器、簡化指令集電腦、複雜指令集電腦等。但 心奢解明之|巳駕並不由系統内的處理器之數目來限 制。此外’當處理器為彼此相同或不 並不由處理器之任何特定組合來限制。本…^ 在以下描述中，圖5之〇副17内的介面單元及共用記 122671.doc -15- 200813724 憶體區域以及處理器之間的f料通信操作之細節參看部分 祝明記憶體裝置的内部之圖式為了本發明的全面及完整理 解而將僅作為實例來提供。 圖6為說明諸如在圖5中所示之具有埠及内部緩衝器的多 路徑可存取DRAM之記憶體區域的方塊圖。參看圖式，四 個記憶體區域B 1至B4安置於記憶體單元陣列内。a記憶組 記憶體區域B 1係由第一處理器丨〇經由第一埠A存取，且c 記憶組記憶體區域B3及D記憶組記憶體區域B4係由第二處 理器12經由第二槔B存取。又，B記憶組記憶體區域以係 由第一處理器10及第二處理器12兩者經由第一埠A及第二 淳B存取。亦即，㈣憶組記憶體區域以為共用記憶體區 域，且A記憶組記憶體區域B丨、c記憶組記憶體區域及 D記憶組記憶體區域B4為僅由每一對應處理器存取之私用 記憶體區域。每一DRAM中可以記憶組單元形式建構四個 圮憶體區域B 1至B4中的每一者，且一記憶組可具有（例 如）64 MB、128 MB、256 MB、512 MB 或 1〇24 MB 之記憶 體儲存量。 ~ 在圖6中，DRAM内之諸如暫存器或緩衝器等之介面單 元可經調適以經由DRAM提供處理器之間的介面。介面單 元具有由處理系統開發者熟悉之旗號區域及信箱區域。啟 用DRAM内之共用記憶體區域的—可選列之特定列位址 (lFFF80〇h〜1FFFFFFh，2 KB大小叫列大小）被可變地配置 至作為介面單元之内部暫存器。因此，當應用位址 (1FFF80〇h〜1FFFFFFh)時，停用共用記憶體區域之對應特 122671.doc •16- 200813724 定字線，同時啟用介面單元…匕，藉由使用直接位址映 射方法系統地存取介面單元之旗號區域及信箱區域，且在 DRAM内#解碼用以存取對應的被停用位址之指令，其映 射至DRAM内之暫存器。因此，晶片集之記憶體控制器以 與其他記憶體中的單元相同之方法建立指彳，藉此防止由 具有開放策略的控制器導致之預充電錯誤。 在圖6中，在内部暫存器中，旗號區域被配置16位元， 乜相A至B區域被配置16位元，信箱6至A區域被配置^位 元，且預備區域Rvd通常由特定列位址啟用且根據所應用 的行位址而被個別存取/映射。亦即，當應用特定列位址 (1FFF8〇〇h〜1FFFFFFh)時，共用記憶體區域之對應區域部 为A2被停用，同時dram内之暫存器被啟用且因此向處理 器提供DRAM介面。 對共用δ己f思體£域之控制權限在配置於暫存器中之旗號 區域中被指示，且根據預定傳輸方向給予對應處理器之訊 息（諸如，權限請求、資料轉移、指令傳輸等）被寫入信箱 區域中。詳言之，為經由信箱區域向對應處理器轉移訊 息’使用信箱寫入指令。當產生寫入指令時，DRAM建立 輸出信號（下文中，被稱為INTa、INTb)，以使預定方向中 之對應處理器執行一中斷處理服務，且輸出信號以硬體方 式耦接至對應處理器之GPIO或UART等。 圖7及圖8說明在圖5中所示之DRAM中執行主機介面中 獲得對共用記憶體區域之控制權限之方法。圖7及圖8提供 藉由使用旗號及信箱而由處理器獲得控制權限以啟用將共 122671.doc -17- 200813724 匕體&域用作處理器之共 例。在DRAM記情髀之、s …相互衝大之實 ^ u體之通用重置操作中，執行自動 作兩次且接著設定槿4 動刷新才呆 复^ —Λ 式暫存器設定（MRS)信號，但本文中 /、處於元成記憶體之重置 τ 為啟重置之刖，因此不可執行自動刷新。 為啟用待執仃之自動刷新，丘 /、用忑L、體&域Β2之控制權限 艮據預：而配置至一處理器(下文中，被稱為”^ 者’當亚不具有控制權限之另一處理器(下文中被稱為 據機，，）請求使用共用記憶體區域_，將請㈣限之 ::相訊息經由在圖式中由參考數字①指示的箭頭表示之路 位發适至具有權限之處理器。數據機10經由由參考數字② 指示的箭頭表示之路徑週期性監控旗號區域以檢查控制權 限之獲得。此時，DRAM 17闡明對應信箱寫入指令，接著 、”工由由麥考數字③指示的箭頭表示之路徑啟動輸出以產生 ap/mc_12之中斷，且當經由由參考數字④指示的箭頭表 示之路k接收到對應信箱讀取指令時，AP/MC i 2之中斷 控制器15將啟動信號轉換為撤銷信號。接著，AP/MC 12 之CPU 14執行巾斷服務常式；1當最初正在工作之工作完 成時，經由由參考數字⑤指示的箭頭表示之路徑釋放旗 號，使得處理器1〇可使用旗號。目此，週期性監控彼操作 之數據機1 0經由路徑⑤檢查並確認旗號之釋放並確保對共 用0己’丨思體區域b 2之存取權限。 圖9為說明經由圖62DRAM在圖5的處理器之間的資料 流之流程圖。圖1 〇及圖11說明圖6中展示的DRAM的關於 主機介面功能之寫入/讀取操作之時序。 122671.doc -18- 200813724 、圖9至圖11說明方法之—實例實施例，其中第二處理器 初始具有對共用記憶體區域B2之存取權限，且接著第一處 理益數據機10獲得存取權限並向第二處理器AP 12傳輸資 料。圖10及圖11之時序圖詳細說明一實例，其中當數據機 1〇向如圖12中所示之共用記憶體組八丨寫入資料且η自 /、用圯fe體組A1讀取資料時，利用配置於圖12之内部暫存 器50中的旗號及信箱。 、、、在描述經由⑽賴之内部介面之資料傳輸之前，將參看 G 為詳細說明圖6之電路的方塊圖之圖12而描述多路徑可存 取dram之多路徑存取操作如下。 在圖12中，例如，當第一處理器1〇經由第一埠5〇〇存取 共用記憶體組八丨時，第二處理器12可同時經由第二埠51〇 存取其他記憶體區域。此多路徑存取操作可經由存取路徑 形成單元而f現，該存取路徑形成單元中本質上調適圖Η 之路徑決策單元200。 ^ 在可由第一處理器10及第二處理器12兩者存取之共用記 憶體組A1之實例中，共用記憶體區域A1内之全域輸入/輸 出線GIO可選擇性地耦接至第一埠5〇〇及第二埠51〇中的一 者，第一埠500及第二埠510每一者對應連接至第一處理器 及第二處理器。此選擇性連接可經由路徑決策單元2〇〇之 控制操作而實現。 存取路徑形成單元之路徑決策單元2〇〇回應於自第一處 理器10及第二處理器12施加的外部信號IN_A&IN_B而產生 路徑決策信號MA、MB以形成埠八及B中的一者與共用記 122671.doc -19- 200813724 憶體區域A 1之間的資料存取路徑。外部信號可含有一列位 址選通信號RASB、一寫入啟用信號WEB及一記憶組選擇 位址BA，每一者經由第一埠500及第二埠5 1〇而施加。 存取路徑形成單元包括列位址多工器28及行位址多工器 38、第一全域多工器120及第二全域多工器121及一輸入/ 輸出相關路徑單元。 列位址多工器28及行位址多工器38回應於路徑決策信號 MA、MB而自列位址及行位址a add、B ADD、 *~· _ A—CADD、B-CADD(每一者經由第一埠5〇〇及第二埠51〇施 加）選擇一列位址及一行位址A—ADD、A—CADD，且每一 者向耦接至共用記憶體區域A丨之列解碼器3〇及行解碼器4〇 施加位址。 第一全域多工器120及第二全域多工器121回應於路徑決 策信號MA、MB而將共用記憶體區域A1的全域輸入/輸出 線GIO連接至第一埠或第二埠。 輸入/輸出相關路徑單元包括耦接於第一全域多工器 與第一埠500之間的第一輸入/輸出相關電路130、300及耦 接於第二全域多工器121與第二埠510之間的第二輸入/輸 出相關電路1 3 1、3 10。 第一輸入/輸出相關電路可包括一可操作地連接至第一 全域多工器121之輸入/輸出感測放大器及—資料輸入 驅動器。 女置於共用記憶體區域A!中的列及行之矩陣中的複 記憶體單it可為DRAM記憶體單元，其中每—單元包括— 122671.doc -20 - 200813724 存取電晶體及一儲存電容器。 對於圖12中所示的一共用記憶體區域A1而言，安置兩個 輸入/輸出感測放大器及寫入驅動器13〇及131，且第—八 域多工器210及第二全域多工器121具有相互互補之切換操 作。 第一處理器10及第二處理器12共用提供於全域輸入/輪 出線GIO與記憶體單元之間的電路裝置及線以執行存取操 作，且獨立地使用自每一埠至全域多工器12〇、121之輸 入/輸出相關電路裝置及線。 第一處理器10及第二處理器12經由第一埠及第二蟑共用 該共用記憶體區域A1之全域輸入/輸出線GI〇、操作地耦接 至全域輸入/輸出線之局域輸入/輸出線LI〇、藉由行選擇 4吕號CSL操作地連接至局域輸入/輸出線之位元線、在 位元線上麵接用於感測並放大位元線的資料之位元線感測 放大器及連接至在位元線上形成記憶體單元的存取電晶體 AT之記憶體單元。 路徑決策單元200由複數個邏輯閘建構並接收列位址選 通信號RASB一A，B、寫入啟用信號WEB一A，B及記憶組選擇 位址BA—A，B，每一者經由第一埠500、第二埠510而施 加。當列位址選通信號RASB為經由埠中的一者施加之第 一信號時，路徑決策單元200產生路徑決策信號MA、MB 以使侍共用s己憶體區域A1能夠由信號經由其進入之一埠來 存取。若同時施加列位址選通信號RASB，則可能需要具 有優先權之處理器存取共用記憶體區域八丨直到根據系統說 122671.doc -21 - 200813724 明之截止為止。 ^第4理器1 G存取作為共用記憶組之共用記憶體區域 且操作換式為頃取操作模式，則圖12之路徑決策單元 200邏輯地組合自第一處理器1〇施加的外部信號，並啟動 路任决策L唬MA，並撤銷路徑決策信號MB。列位址多工 器28選擇經由第一埠A施加之列位址A_ADD並將其施加至 列解碼器30。列解碼器3〇啟動待由第一處理器崎取之共 f 用記憶體區域A1内之字線WU。當啟動字線WLi時，存取 電晶體之閘極遠技5 + 妾至冋一子線之記憶體單元中的資料被顯 見至對應:位70線。位元線感測放大器感測並放大顯現的資 ;接著輸出貝料。當接通回應於經啟動的行選擇信號 C S L之行閘極時，位次 „科被轉移至對應的局域輸入/輸 :二之接通刼作如下。字線WLi經啟動使得 二-早7〇之貧料顯現為位元線上的高位準電勢或低位準 A'V接著行位址多…選擇第-璋A之行位址 DM將其輸出至行解碼器心行解❹搬動一選 去第4理益10存取之行之行選擇信號。 為：：：：—多工器F-MUX 2〇之電晶體被接通時，顯現 ==局域r輸出線u〇之資料被轉移至全域輸 可為 通吊施加至電晶體閘極之切換信號本文中 號=ΛΓ馬器3°輪出之經解碼信號而產生之信 心二 輸出處於啟動狀態之路徑決策信號 口此轉移至全域輸入/輪 …。…至輸人,輸 屮认涮放大态及寫入驅動器 I22671.doc •22- 200813724 13〇。輸入/輸出感測放大器再次放大在經由此等路徑之轉 移過程期間可能已被弱化之資料位準，並經由多工器及驅 動器300將其轉移至第一埠5〇〇。 另一方面，在此狀況下，第二多工器121被停用且第二 處理器12對共用記憶體區域A1之存取操作被截止。但，第 二處理器12可經由第二埠510存取不同於共用記憶體區域 A1之記憶體區域。本文中，記憶體區域之大小或數目之確 定可視第一及第二處理器的搡作負載而定而變化。 輸入/輸出感測放大器及寫入驅動器133為構成安置於第 一埠500與不同於共用記憶體組之記憶體組之間的輸入/輸 出相關電路之組件，且具有與輸入/輸出感測放大器及寫 入驅動器300相同之結構。類似地，輸入/輸出感測放大器 及寫入驅動尧134為構成安置於第二埠51〇與不同於共用記 十思體組之記憶體組之間的輸入/輸出相關電路之組件，且 具有與輸入/輸出感測放大器及寫入驅動器13〇相同之結 構。另外，行解碼器42連接至不同於共用記憶體組之記憶 體組。 返回參看圖9至圖11，將描述數據機1〇將資料寫入共用 記憶體組A1且AP 12讀取資料之實例如下。 百先參看圖9之S91，B埠根據預設而具有存取許可。因 此’指示權限之圖10之信號AUT展示為”B_主控，，。此時， 即使數據機1 〇週期性讀取圖丨2中所示之内部暫存器$ 〇之旗 品或5 1，AP 12仍具有權限。此時，如圖9之步驟S94中 所不，當連接至A埠之數據機1〇請求存取許可時，請求權 122671.doc -23- 200813724

限之貝料被寫入至MB信箱52。$即’在步驟S93中藉由 榀一存取許可而確疋Β埠具有權限之後，執行步驟Μ*。根 據存取請求結果，在步驟S96中，如圖1()之箭頭αι所示， MP 12施加為低位準之DRAM 17的輸出信號iNTb。接 著AP 12之中斷控制器15辨識到存在來自處理器1〇之存 取-月求AP 12在圖1 〇之時間點s i處首先停止共用記憶體 區域A1之存取操作，且執行預充電以防止儲存於共用記憶 體區域A1之記憶體單元中的資料消失。在步驟S97中，AP 12頃取數據機1〇向其寫入資料之八至b信箱w，並清除 DRAM 1 7之輸出信號INTb使其為高位準狀態。因此，波形 INTb之位準如由圖1〇之箭頭A2所示恢復至高位準。在自 圖10之R1至R2時間週期期間’ Ap 12再次恢復預充電及共 用記憶體區域A1之存取權p艮，且接著纟時間點R2之後向 旗號區域51寫人指示，，控釋放"之資料。在此狀況下， 例如，旗號區域51中表示為T之資料改變至”〇”，因此數 據機10可辨識到AP 12授權存取權限。包括旗號區域以 内部暫存器或緩衝器具有諸如正反器或鎖存器之儲存單元 且因此並不而要預充電操作。在時間點R2消逝之後立即完 成圖9之步驟S98。在圖1G之時間週期“處，週期性檢查旗 號區域51之數據機10在時間點们之後讀取旗號區域η，且 接著辨識到屬於數據機自身之存取許可。圖1〇及圖n之時 序芩數為具有叢發長度4、CAS潛時3及WL丨之^^尺八河的實 例其中WL才曰不對應於圖1〇中所示的一時脈循環之時間 a3、a4、a5、a6及 a7指示 週期a2。圖10中之時間週期al 122671.doc -24- 200813724 tRCD、BL/2+tWR、存取許可獲得週期、tRp、戊⑶及 CL+BL/2。時間週期a4對應於在由數據機1〇執行圖9之步 驟S95中所花費之時間。因此，上文根據本發明之一實施 例描述自根據預設而具有存取許可之Ap 12獲得存取許可 的作為第一處理器之數據機1〇，其係利用針對由圖9的所 有權之各別步驟及圖丨〇之時序參數。 在以下描述中，藉由包括於圖9及圖11之資料處理中的 各別步驟，數據機10獲得存取許可並寫入資料，且接著將 寫入之資料傳輸至AP 12。 亦即，經由圖9之步驟S98獲得存取許可之數據機1〇按照 順序執行圖9之步驟S100、81〇1及81〇2。步驟sl〇〇、si〇i 及S102藉由將資料寫入至DRAM之共用記憶體區域、將訊 息資料寫入至信箱以用於對應處理器及釋放旗號區域“而 順次執行。在圖11中，指示權限之信號Αυτ在整個時間週 期之第一半中展示為”Α-主控”且在整個時間週期之第二半 中展示為，’Β-主控，’。數據機10在指示tRp之時間週期…之 後的時間週期b2内將傳輸資料寫入至共用記憶體區域Αι。 寫入操作藉由以上提及的多路徑存取操作來執行。在寫入 刼作完成後，數據機1 〇在時間週期b3開始之前將訊息資料 寫入至B至A信箱53。訊息資料可指示（例如）Ap 12讀取數 據機10寫入之傳輸資料之請求（若AP 12具有時間）。接著， 數據機10在指示時間週期b3之結束時間的時間點R3處改變 旗號區域5 1之許可權限資料。 當數據機10向B至A信箱53寫入訊息時，ap 12接收 I2267I.doc -25- 200813724

DRAM 1 7之中斷輸出信號iNTb，其如圖11中所示為低位 準。因此，AP 12在步驟S1 04中在時間點R4處回應中斷輸 出信號。AP 12在步驟S1 05中讀取B至A信箱53，並清除 DRAM 17之輸出信號INTb使其為高位準狀態。因此，波形 INTb之位準如由圖π之箭頭A4所示恢復至高位準。在步 驟S 106中AP 12讀取旗號區域5 1。在圖11之時間點R5處， AP 12再次恢復預充電及共用記憶體區域A1之存取權限。 在步驟S107中AP 12讀取自數據機寫入至共用記憶體區域 A1之貧料。步驟S107在圖n之時間週期b5内執行。對儲存 於共用記憶體區域中之資料的讀取操作係藉由經由B埠之 前述提及的多路徑存取操作而執行。 —在資料傳輸之後’在步驟S108“p 12向信箱寫入訊息 貧料，且AP 12釋放旗號以在步驟sl〇9中釋放存取權限。 α μ於v “ S108 ’數據機1〇在步驟S11〇中接收自趟傳 輸之中斷輸出信號，且在步驟Slu中自信箱讀取訊息資 σ所描述，介面操作經由DRAM之 仃，且由-處理器寫入之資料由另一對應處理器來讀取。 丘:由信箱傳輸資料或指令之—些優點如下。僅由獲得對 心h “鴻限之處理器許可對共用記憶體區 或之存取，但信箱區域可 仃時間由该兩個處理器來存 取，而與控制權限無關。亦 仔 且因此可向對應處理器傳輸資特… 傳輸資料或指入而技必4 S 7。可糟由經由信箱 “而接收並儲存對應於信箱大小的資料，而 122671.doc -26 - 200813724 不浪費請求控制權限之時間。 圖13為說明諸如在圖5中所示之具有埠及内部緩衝器的 多路徑可存取DRAM之記憶體區域之另一實施例的方塊 圖。 如圖1 3中所不，實施例進一步在介面區域中包含檢查區 域，其與圖6中之實施例不同。檢查區域儲存檢查資訊， 其指不當一處理器的訊息儲存於信箱區域中時訊息是否已 由另一處理器讀取。 在圖13中，旗號區域在内部暫存器中被配置4位元，以 32位元配置信箱區域，以32位元配置信箱μ a區 域核查A至B區域被配置1位元，檢查6至a區域被配置j 位兀’且預備區域Rvd經保留而用於其他可能使用。此等 區域通常由特定列位址來啟用，且根據所應用的行位址而 則固別存取/映射。此處，㈣A至B區域及檢查似區域 每者可被配置2位元，其中1位元可儲存資訊，且另外i

位兀可用作預備區域。作為另一實例，旗號區域、信箱A 至B區域及信箱…區域可如圖”所示每一者被配置i6 位元。 因此，當應用特定列位址（1FFF800h〜lFFFFFFh)時，共 用把，體區域之對應區域部分A2被停用，同時⑽應内之 暫存器被啟用使得向處理器提供dram介面。第—處理器 1〇能夠在信箱MB區域中讀取並寫A，而第二處理器12 僅此：在仏箱八至B區域中讀取且不能寫A。相反，第二 處理„12此夠在信箱3至八區域中讀取並寫入，而第一處 122671.doc -27· 200813724 理器10僅能夠在信箱BSA區域中讀取且不能寫入。 對共用δ己憶體區域之控制權限在配置於暫存器中之旗穿 區域中被指示，且根據預定傳輸方向給予對應處理器之訊 息（諸如，權限請求、資料轉移、指令傳輸等）被寫入信箱 區域中。詳言之，為經由信箱區域向對應處理器轉移訊 息，使用信箱寫入指令。當產生寫入指令時，dram建立 輸出信號（INTa、INTb)，以使預定方向之對應處理器執行 一中斷處理服務，且輸出信號以硬體方式耦接至對應處理 器之GPIO或UART等。 以下將連同用於檢查操作之檢查區域及單獨針腳之介面 操作，來描述在多路徑可存取半導體記憶體裝置中藉由使 用以上信箱區域傳輸訊息之方法。在圖6至圖12中已描述 /、用d fe體區域及旗號區域之讀取操作或寫入操作。 圖14說明具有如圖13中所示的DRAM結構之系統中的處 理為之間的檢查區域及信箱區域之介面操作。 如圖14中所不，當第一處理器1〇需要發送諸如權限請 求、資料轉移、指令傳輸等訊息時，第一處理器在信箱A 至B區域中寫入訊息。此處，DRAM丨7啟用/產生中斷信號 INTb以告知第二處理器12訊息已被寫入信箱人至6區域 中。當訊息被寫入信箱A至B區域中時，中斷信號INTb被 啟用；且當第二處理器12讀取儲存於信箱人至6區域中之 訊息時，中斷信號INTb被停用。 接著，第一處理器1〇監控該檢查A至B區域以檢查第二 處理器12是否已讀取儲存於信箱A至B區域中之訊息。檢 122671.doc -28- 200813724 區域中之檢查暫存器儲存指示第二處 已…息之資訊。檢查暫存器可儲存具有 相位相同的相位或與該信號相位相

广言’在信號具有相同相位之狀況下之操作如… 中斷信號腿被啟用而為低位準時，第二處理器η尚未: 取儲存於信箱mb區域中之訊息。因此，低位準"資料二 儲存t檢查MB區域中。隨後，當中斷信號rnTb被停用 2局位準時’第二處理器12已讀取儲存於信箱八至3區 一 早貝科1儲存於檢查八至3區域 中。第-處理器1〇在信箱mb區域中儲存訊息，且接著 不時地監控該檢查…區域以檢查第二處理器12是否已 讀取儲存於信箱A至B區域中的訊息。 ;當確定第二處理器12已讀取儲存於信箱八至^區域中的 訊息時，另一訊息可被寫入信箱八至3區域中。提供以上 檢查A至B區域防止信箱AsB區域中之訊息被覆寫。 接著，將描述第：處理H12f要向第—處理^送諸 如權限請求、資料轉移、指令傳輸等之訊息之操作。在此 狀況下’帛二處理器12在信箱8至A區域中寫入訊息。此 處DRAM 17啟用/產生中斷信號INTa以告知第一處理器 10訊息已被寫入信箱WA區域中。當訊息被寫入信箱B: A區域中時，中斷信號INTa被啟用；且當第一處理器1〇讀 取儲存於信箱B至A區域中之訊息時，中斷信號INTa被停 用0 接著，第二處理器12監控該檢查6至入區域以檢查第一 122671.doc -29- 200813724

處理器1〇是否已讀取儲存於信箱B至A區域中之訊息， 查區域中之檢查暫存器儲存指示第—處理器叫欢 已讀取訊息之資訊。檢查暫存器可儲存具有與中 勵相位相同的相位或與該信號相位相反的相位之資訊％ 舉例而言，在信號具有相同相位之操作如下。#中斷信 號INTa被啟用*為低位準時，第—處理器1()尚未讀取儲^ 於信箱B至A區域中之訊息。因此，低位準，，資料〇”儲存: 檢查B至A區域中。隨後，當中斷信號ιντ&被停用而為高 位準時，第一處理器1〇已讀取儲存於信箱8至八區域中= 訊息。因此，高位準"資料丨”儲存於檢查BSA區域中。第 二處理器12在信箱3至八區域中儲存訊息，且接著不時地 監控該檢查B至A區域以檢查第一處理器1〇是否已讀取儲 存於信箱B至A區域中的訊息。 當確定第一處理器1〇已讀取儲存於信箱B至A區域中的 訊息時，另一訊息可被寫入信箱B至A區域中。提供以上 檢查區域B至A區域防止信箱3至A區域中之訊息被覆寫。 雖然圖14說明兩個處理器，但一般熟習此項技術者可實 現具有其他數目個處理器之結構。在此狀況下，檢查B至 A區域及檢查A至B區域可由除已讀取訊息之處理器外的其 他處理器來監控。 圖15及圖16說明根據本發明之另一實施例的進一步包含 單獨的輸出針腳而無如圖13及圖14中描述的檢查區域之結 構0 圖15類似於圖5且因此以下將僅描述具有不同構造之部 122671.doc -30- 200813724 分。如圖15中所示，DRAM 17具有兩個獨立埠。 信號INTa、CHb之埠A本文中稱為第一、别出 Η τ 且弟一璋連技 至第一處理器10及第二處理器12。此虛， 錢 此慝，輸入至第一處

器]〇之信細Ta充當中斷信號，且輸人至第：處理器12 信號CHb為指示第一處理器1〇是否已讀取儲存於信箱b至之 區域中的訊息之檢查信號。 目 A

具有輸出信號INTb、CHa之槔B本文中稱為第二璋且 第二蟑連接至第一處理器1〇及第二處理器12。此處，輪入 至第二處理器12之信號INTb充當中斷信號，且輸入至第一 處理器H)之信號CHa為指示第二處理器12是否已讀取儲存 於馆箱A至B區域中的訊息之檢查信號。 在圖15中，巾斷信號指示儲存於對應處理器之信箱區域 中的訊息是否已被讀取。圖15中之結構使用如下特性：當 處理器在信箱中寫入訊息時，中斷信號被啟用；且當對應 處理器已讀取儲存於信箱中的訊息時，中斷信號被停用。 在此狀況下，檢查信號具有與中斷信號的相位相同之相 位。當中斷信號被啟用時，檢查信號被停用；且當中斷信 號被停用時，檢查信號被啟用。 將關於圖16描述此結構之操作如下。首先，當第一處理 裔10需要向第二處理器12發送諸如權限請求之訊息時，第 處理态在仏箱A至B區域中寫入訊息。此處，DRAM i 7 啟用/產生處於低位準之中斷信號INTb以告知第二處理器 12訊息已被寫入信箱八至B區域中。在此狀況下，檢查信 號CHa以與中斷信號INTb的相位相同之相位維持停用。 122671.doc -31- 200813724 接著’當第二處理器12讀取儲存 訊息時，中斷信號㈣被停用而。:6區域中之 信號弧被啟用而處於高_以告μ準二時，檢查 訊息已被tf取。當檢查 ㈣所儲存 於信箱—域一息：：二處 相A至B區域中寫入另一訊息。 口 二著，之當Γ處理器12需要向第一處理器1〇發送諸如權 限请求之訊息時，篦-飧了田w丄 一处里态在信箱8至A區域中寫入訊 心。此處，DRAM 17啟用/產生處於低位準之中斷信號 ㈣以告知第一處理器1〇訊息已被寫入信箱…區域 中。在此狀況下，檢查信號CHb以與中斷信號⑽的相位 相同之相位維持停用。 接著，當第一處理器10讀取儲存於信箱B至A區域中之 訊息時，中斷信號INTa被停用而處於高位準。同時，檢查 k號CHb被啟用而處於高位準以告知第二處理器丨2所儲存 訊息已被讀取。當檢查信號cHb指示第一處理器1〇已讀取 儲存於信箱B至A區域中的訊息時，第二處理器12可在信 箱B至A區域中寫入另一訊息。 圖17為說明可應用於圖14或圖16之操作的實例實施例之 時序圖。雖然為方便起見參看圖丨4及圖16說明操作，但實 施例具有不同結構，且其他操作可因此為不同的。舉例而 言，圖14之實施例具有檢查暫存器，圖14之實施例與已使 用中斷信號之圖16的實施例不同。此外，圖17說明當第一 處理器10在信箱中儲存訊息且第二處理器12讀取訊息時之 122671.doc -32- 200813724 一實例。 如圖1 7中所示，篦_ ♦ σ 弟處理咨10經由檢查區域中的檢查暫 存器或檢查信號來檢查訊息是否可被儲存於信#中。在此 狀：下’㉟查暫存器儲存資料”"或檢查信號被啟用而處 ;门位準且第冑理器i G在信箱中寫人訊息。換言之， D〇至D3之訊息被儲存且接著第—處理器iq在信箱中寫入 Λ心之後繼續i控檢查區域或檢查信號。或者，第一處理 器可僅當其需要發送另—訊息時進行監控。當第―處理器 10在信箱中儲存訊息時，dram使中斷信號INTb#啟用而 處於低位準並向第二處理器12發送信號。此外，檢查暫存 器儲存資料或檢查信號改變至停用狀態。 口此第一處理器12項取儲存於信箱中的訊息。檢查資 訊係處於停用狀態或為資料”0”直到第二處理器12讀取所 儲存的訊息為止，且因此第一處理器10能夠經由檢查資訊 CHa檢查是否可將另一訊息寫入信箱中。 當經由中斷信號INTb告知已儲存的訊息之第二處理器12 讀取所儲存訊息時’中斷信號INTb經停用而處於高位準， 且檢查資訊CHa改變至處於高位準之啟用狀態或為資料 ，，1 ，， 〇 接著，第一處理器10經由檢查資訊在信箱中儲存另一卞 息。如上所述，在信箱中發送訊息之處理器被告知對應處 理器是否已讀取訊息，藉此防止任何訊息重複或對作^之 任何覆寫。 當應用特定列位址時，以上描述之結構可能需要單獨電 122671.doc -33- 200813724 z電路钕用對應於共用記憶體區域之特定字線並替代 地啟用介面單元。此處，獨立電路被稱為”暫存器存取電 路’’〇 圖18說明暫存器存取電路之一實施例之方塊圖。 如圖18中所示，暫存器存取電路R1〇〇包含一暫存器位址 確定單元R110、一共用記憶體區域位址確定單元Ri2〇及一 暫存裔位址信號產生單元R1 3 0。 暫存器存取電路R i 〇 〇經調適以防止對對應於特定位址之 記憶體單元之存取並啟用DRAM介面單元。暫存器位址確 定單tlRI 10確定所應用之位址是否用於存取介面單元，使 得當所應用位址為特定列位址1FFF8〇〇h〜1FFFFFFh時，單 元啟用第一啟用信號（REG—ADD)。換言之，當應用不同於 特定列位址IFFFSOOh〜IFFFFFFh之列位址時，並不產生第 一啟用信號REG_ADD。 共用纪憶體區域位址確定單元R12〇確定應用於在記憶體 區域B 1至B4中選擇任何記憶體區域之記憶體位址是否為 用於選擇共用記憶體區域的記憶體位址。換言之，當應用 用於選擇共用記憶體位址之記憶體位址時，共用記憶體區 域位址確定單元R120啟用第二啟用信號sb。若共用記憶 體區域由3己k、組δ己彳思體區域（例如，b記憶組）構成，則用 於選擇記憶組Β2之記憶組位址可為用於選擇共用記憶體區 域之記憶體位址。共用記憶體區域之特定列位址 lFFF800h〜IFFFFFFh被稱為，，暫存器位址”。 第二啟用信號SB之原因在於，特定列位址 122671.doc -34- 200813724 1F F F F F F h存在於每一記憶組記憶體中’且因此需要檢杳 位址是否用於共用記憶體區域以指定用於介面單元的暫存 器位址。 暫存器存取信號產生單元R130回應於第一啟用信號^ REG—ADD及第二啟用信號SB而產生暫存器存取信號 REG_ACCESS 〇 僅當第一啟用信號REG一ADD及第二啟用信號SB兩者被 啟用時，產生暫存器存取信號REG_ACCESS，且當啟用作 號中的任何一者未被啟用時，並不產生暫存器存取信號。 暫存器存取信號REG—ACCESS首先啟用介面單元Rl7〇。構 成介面單元R170之暫存器因此被啟用。 接著，暫存器存取信號REG—ACCESS使對應於特定列位 址lFFF800h〜IFFFFFFh之字線被啟用。換言之，暫存器存 取信號使字線驅動單元R140不產生用於啟用字線之信號。 此防止對連接至對應於特定列位址lFFF800h〜IFFFFFFh之 字線的記憶體單元之存取。構成字線驅動單元R140之電路 可包括一子字線驅動器、一標準字線啟用信號（NWE)產生 電路、一字線選擇信號（PXI)產生電路等。暫存器存取信 號REG_ACCESS可控制子字線驅動器、標準字線啟用信號 (NWE)產生電路、字線選擇信號（ρχΐ)產生電路等之操作。 換言之，暫存器存取信號REG—ACCESS可使驅動器及電路 並不操作。因此，暫存器存取信號防止用於啟用驅動器及 電路之啟用信號的產生。 接著，暫存器存取信號REG—ACCESS停用用於讀取資料 122671.doc -35- 200813724 之感測/傳遞單元R150。感測/傳遞單元尺15〇包括讀取相關 電路，其包括一用於操作來讀取記憶體單元中的資料之感 ’則放大器。當應用特定列位址IFFFgOOh〜IFFFFFFh時，產 生用於啟用與讀取對應於該位址的記憶體單元之感測資料 有關之感測/傳遞單元R1 50之信號。因此，當應用特定列 位址lFFF800h〜lFFFFFFh時，暫存器存取信號可停用感 測/傳遞單元R150。雖然暫存器存取信號REG—ACCESS停 用感測/傳遞單元R1 5〇，但其啟用不應被停用之資料傳遞 早TOR160以在構成介面單元尺17〇之暫存器中儲存資訊。 右dram具有經調適以使感測/傳遞單元R15〇及資料傳遞 單元R160同時被啟用或停用之結構，則暫存器存取信號使 用於控制該等單元的啟用之控制信號處於停用狀態，並使 得獨立產生用於啟用資料傳遞單元尺16〇之信號。 簡言之，暫存器存取信號REG_ACCESm用與介面單元 之操作有關之電路，並停用在啟用對應於特定列位址之字 線時所需的電路。 、如上所述，在DRAM中包含介面單元之多路徑可存取半 導體記憶體裝置中，當輸入用於啟用介面單元之暫存器位 =時，對應於餘址之字線被㈣。此外，記憶體褒置可 精由停用與介面操作不相關之感測/傳遞單元而減小所消 ，但對於熟 改變而不背 希望本發明 刀雖然以上參看圖式描述本發明之一些實施例 習此項技術者而言，在本發明中可進行修改及 離本發明之精神及範疇將為顯而易見。因此， 122671.doc -36- 200813724 涵蓋本發明之任何此等修改及改變，其限制條件是該等修 改及改變屬於隨附中請專利範圍及其均等物之料内。舉 例而言，記憶體内之暫存器或記憶組之組態或電路組態及 存取方法可以許多方法改變而不背離本發明之精神或範 疇。 、舉例而t ’在四個記憶體區域情況下，_記憶體區域可 j #示為，、用„己铖體區域且其他三個記憶體區域可被表示 為私用記憶體區域，或所有四個記憶體區域可被表示為共 用記Μ區域。另夕卜’以上作為實例描述使用兩個處理器 之系統，但在使用三個或三個以上處理器之系統中，三個 :三個以上埠可耦接至_DRAM，且在特定時間三個處理 器中的|可存取經確定之共用記憶體。此外，抓AM在 以上描述中作為實例而提供，但本發明並不限於此，且本 發明之範_可延伸至靜態隨機存取記憶體或非揮發性記情 體等。 “ 如上所述，在根據本發明之一些實施例之半導體記憶體 裝置中，提供經由記憶體内部之處理器之間的主機介面， 因此可藉由複數個處理！！以高速度存取共用記憶體區域。 因此’可改良資料傳輸及處理速度，可減小系統之大小， 且可減小記憶體之數目’從而大大減小系統中的記憶體之 成本。 精由提供用於檢查操作之檢查暫存器或獨立針腳，一處 理器能夠確認另一處理器是否已讀取儲存於信箱中的訊 息’藉此防止任何訊息重複或信箱中的訊息之覆寫。 122671.doc -37- 200813724 在圖式及說明書中，已揭示本發明之典型實施例，且雖 、使用特定術语，但其僅用於通用及描述性意義且並非用 於限制目的，本發明之範嘴闡述於以下申請專利範圍中。 【圖式簡單說明】 圖1為在攜帶型通信裝置中使用之f知多處理器系統之 方塊圖； 圖2為使用多路徑可存取記憶體之習知多處理器系統之 方塊圖； 圖3為說明習知DRAM之輸入/輸出路徑結構之方塊圖； 圖4為說明習知多處理器系統之記憶體陣列部分之方 圖； 圖5為根據本發明之一些實施例之具有多路徑可存取 DRAM的多處理器系統之方塊圖； 圖6為說明根據本發明之一些實施例之具有埠及内部緩

衝器的多路徑可存取DRAM的記憶體區域之布局的方塊 圖； A ^圖7及圖8說明根據本發明之一些實施例針對主機介面獲 得對共用記憶體區域之控制權限的方法； 圖9為說明根據本發明之-些實施例針對主機介面獲得 對共用記憶體區域之控制權限及資料處理的方法之流程 圖； 一圖10及圖u說明根據本發明之一些實施例之在圖6中展 不的與主機介面有關的DRAM之讀取/寫入操作之實 序；及 122671.doc -38- 200813724 圖12為根據本發明之一些實施例之說明圖6的電路之一 些實例實施例細節的方塊圖。 圖13為根據本發明之另一實施例之說明諸如在圖5中所 不之具有埠及内部緩衝器的DRAM之記憶體區域之方塊 圖0 圖14為說明在圖5中的處理器之間的檢查區域及信箱區 域之介面操作之方塊圖，其中drAM結構如圖π中所示。 Ο

圖1 5為根據本發明之另一實施例之說明具有多路徑可存 取DRAM之多處理器系統的方塊圖。 一圖16為說明圖15中之在處理器之間傳遞用於信箱之檢查 資訊之介面操作的方塊圖。 圖Η為說明圖14及圖16之設備的實例操作之時序圖。 圖18為說明圖5iDRAM的暫存器存取電路之實施例的 方塊圖。 【主要元件符號說明】 記憶體 第一記憶組 第二記憶組 第三記憶組 第四記憶組 行解碼器 列解碼器 局域輸入/輸出線 第一處理器/數據機 122671.doc •39- 200813724 11 多工器/第二多工器 12 第二處理器、多工器、AP/MC 13 輸入/輸出感測放大器及驅動器 14 NOR記憶體/多工器/CPU 15 多工器/中斷控制器 16 DRAM/路徑單元16 17 DRAM 18 DRAM 20 N AND記憶體 21 第一多工器 24 多工器 28 列位址多工器 30 列解碼器 31 第二部分 32 第三部分 33 第一部分 35 記憶體陣列 37 埠 38 埠/行位址多工器 40 行解碼器 42 行解碼器 50 多處理器系統/内部暫存器 51 旗號區域 52 A至B信箱 ,doc -40- 200813724 53 B至A信箱 70 第一處理器 80 第二處理器 101 快閃記憶體 102 快閃記憶體 120 第一全域多工器 121 第二全域多工器 130 第一輸入/輸出相關電路、輸入/輸出 感測放大器及寫入驅動器 131 第二輸入/輸出相關電路 133 輸入/輸出感測放大器及寫入驅動器 134 輸入/輸出感測放大器及寫入驅動器 200 路徑決策單元 300 第一輸入/輸出相關電路 310 第二輸入/輸出相關電路 500 第一埠 510 第二埠 A 第一埠/埠 A_ADD 列位址 A_CADD 行位址 al 時間週期 A1 共用記憶體組/共用記憶體區域 Al、A2、A4 箭頭 a2 時間週期 122671.doc -41 - 200813724

ί； Α2 共用記憶體區域之對應區域部分 a3 時間週期 a4 時間週期 a5 時間週期 a6 時間週期 a7 時間週期 AT 存取電晶體 B 第二埠/璋 B_ADD 列位址 B_CADD 行位址 bl 時間週期 B1 匯流排/記憶體區域/A記憶組記憶體 區域 b2 時間週期 B2 匯流排/記憶體區域/B記憶組記憶體 區域/共用記憶體區域 b3 時間週期 B3 匯流排/記憶體區域/ C記憶組記憶體 區域 B4 匯流排/記憶體區域/D記憶組記憶體 區域 b5 時間週期 B5 匯流排 B6 匯流排 122671.doc -42- 200813724 BA 記憶組選擇位址 BA_A 記憶組選擇位址 BA_B 記憶組選擇位址 BL 位元線 CHa 信號/檢查貧訊/輸出信號/檢查信號 CHb 信號/輸出信號/檢查信號 CSL 行選擇信號 DQ 輸出端子 F-MUX 第一多工器20 GIO 全域輸入/輸出線 GPIO 通用輸入/輸出線 IN-A 外部信號 IN-B 外部信號 INTa 輸出信號/中斷信號 INTb 輸出信號/中斷信號 L5 資料輸出線 L10 連接線 LIO 局域輸入/輸出線 MA 路徑決策信號 MB 路徑決策信號 PO 單一埠/埠 R1 時間點 R2 時間點 R3 時間點 122671.doc -43 - 200813724

R4 時間點 R5 時間點 R110 暫存器位址確定單元 R120 共用記憶體區域位址確定單元 R130 暫存器位址信號產生單元 R140 字線驅動單元 R150 感測/傳遞單元 R160 資料傳遞單元 R170 介面單元 RASB 列位址選通信號 REG_ACCESS 暫存器存取信號 REG_ADD 第一啟用信號 SI 時間點 SB 第二啟用信號 WEB 寫入啟用信號 Wli 字線 ① 參考數字 ② 參考數字 ③ 參考數字 ④ 參考數字 ⑤ 參考數字/路徑 122671.doc -44-

Claims (1)

1. 200813724 十、申請專利範圍： 1· 一種半導體記憶體裝置，其包含： 一記憶體單元陣列，其具有一操作地耦接至可由兩個 或兩個以上處理裔獨立存取之兩個或兩個以上埠之共用 記憶體區域； 存取路徑形成單元，其回應於由該等處理器施加之 外部^號而在該等埠中之一者與該共用記憶體區域之間 形成一資料存取路徑；及 一具有一旗號區域及信箱區域之介面單元，該旗號區 域及该等信箱區域可由該兩個或兩個以上處理器在該共 用記憶體區域中存取以提供一用於在該兩個或兩個以上 處理器之間通信之介面功能。 2·如請求項丨之裝置，其中該存取路徑形成單元包含： 路徑決策單70，其邏輯地組合該等外部信號並產生 一路徑決策信號； 列及行位址多工器，其用於··回應於該路徑決策信 谠而自分別經由該等埠所施加的列位址及行位址選擇一 歹j位址及行位址，且將該位址應用於耦接至該共用記 憶體區域之一列解碼器及一行解碼器中之每一者，· 第及第一王域多工器，其用於回應於該路徑決策信 號而將該共用記憶體區域之一全域輸入/輸出線連接至一 第-貝料輸入/輸出線，或將該共用記憶體區域之該全域 輸入/輸出線連接至一第二資料輸入/輸出線，·及 一輸入/輸出相關路徑單元，其包括一耦接於該第一全 122671.doc 200813724 域=工器與該等埠中的一第一埠之間的第一輸入/輪出相 關電路及一耦接於該第二全域多工器與該等埠中的—第 一埠之間的第二輸入/輸出相關電路。 —月长員2之I置，其中該第一輸入/輸出相關電路包 含： 八一資料輸出路徑電路，其包括一操作地連接至該第— 王域多工器之輸人/輸出感測放大器、—操作地轉接至該 輸輪出感測放大器之資料多工器、一連接至該資料多 m料輸出緩衝器及—連接至該資料輸出緩衝器以 驅動輸出資料之資料輸出驅動器；及 ° -資料輸入路徑電路，其包括一在該第一埠中 輸入緩衝器、-連接至該資料輸入緩衝器動 入資料之第—輸要％動寫 接^·"輸人驅動器 ;要驅動該寫入資料之第二輸入驅動器。 一且：員3之裝置，其中安置於該共用記憶體區域中之 :取飞二行之矩陣中的複數個記憶體單元為動態隨機 =;:TRAM)單元，該等單元中之每-者包括- 電日日體及一儲存電容器。 5 · 如明求項3之驻罢 tl I 、，/、中兩個輸入/輸出感測放大器安置 於§亥共用記憶體區域中。 置 6·如請求項3之奘罢 &丄 域多…=置，其中該第-全域多工器與該第二全 具有相互相對的切換操作。 7·如請求項4之裝置，苴士 # a 別地經由該等丄 徑決策單元邏輯地組合個 加之一列位址選通信號、-寫入啟用 12267 丨.doc -2- 200813724 &=:=擇::’並產生該路徑決策信號。 該等蜂心=:其:中該兩個或兩個以上處理器經由 操〜用5己饭'體區域之該全域輸入/輸出線、一 ^由_"接至該全域輸人/輸出線之局域輸人/輸出線、 行信料作地連接至該局域輸人/輸出 的資之:=該位元線以感測並放大來自該位元線 :位爾測放大器及-連接至一在該位元線上 $成—記憶體單元的存取電晶體之記憶體單元。 項1之裝置’其中當該介面單元由-特定位址來 接至該共用記憶體區域之一特定字 體早兀皆被停用。 〜 陳二求^之裝置’其中該介面單元包括一内部緩衝 该特定位址為_列位址時，該旗號區域及該等 “相區域由一行位址來存取。 11 ·如請求項1 〇之裝置，A 一者具㈣位元之儲存=旗號區域及該等信箱區域每 12· 一種攜帶型通信系統，其包含·· -用於執行-第一經確定任務之第一處理器； ;執订第一經確定任務之第二處理器；及 :隨機存取記憶體’其包括—記憶體單元陣列、第一 存取路㈣成單元及一暫存器軍元，該記 陣列具有-可由該等第-及第二處理器兩者存 憶㈣域及僅可由該等各別第-及第二處理 益子之弟-及弟二私用記憶體區域，該等第一及第二 122671.doc 200813724 埠每一者耦接至該等第一及第二處理器之對應匯流排， 该存取路徑形成單元回應於自該等第一及第二處理器施 加的外部信號而在該等埠中的一者與該共用記憶體區域 ，=間形成一資料存取路徑，且該暫存器單元具有一旗號 區域及4箱區域，該旗號區域及該等信箱區域可經相對 地存取以提供一用於在該第一處理器與該第二處理器之 間通信之介面功能。 13·如明求項12之系統，其中該旗號區域及該等信箱區域對 應於該共用記憶體區域之一特定位址。 14·如請求項12之系統，其中： 該共用記憶體區域可僅由該等處理器中已獲得對該共 用記憶體區域之控制權限之一者來存取；且 該等信箱區域可在任何時間由該等處理器中之兩者來 存取’而與該控制權限無關。 15· —種用於在處理器之間提供一主機介面之方法，其包 含： /將4等處S器|禺接至一具有—共用記憶體區域之多路 徑可存取半導體記憶體裝置；及 人經由一介面單元執行該等處S器之間的冑料通信，該 b單元具有可由㈣處理器共同存取之_旗號區域及 k相區域。 月求員15之方法’其中該介面單元被映射至該共用記 憶體區域中之一特定位址。 17·如請求項15之方法，其中： 122671.doc 200813724 °亥共用記憶體區域可僅由該等處理器中已獲 用記憶體區域之控制權限之一者來存取；a “共 =等信箱區域可在任何時間由該等處理器中 存取，而與該控制權限無關。 者來 18·=求項η之方法，其中該等處理器中之—第—處理哭 $精由以下操作來獲得對該共心憶體區域之控_ 向该等信箱區域中之一者寫入資料；及 週期性檢查該旗號區域。 19·如請求項18之方法，其中該等處理器中之—第二處理哭 可向該旗號區域寫人資料以釋放對該共用記憶體： 控制。 2〇_ 一種半導體記憶體裝置，其包含： 至少—記憶體單元陣列，其具有一操作地麵接至可由 兩個或兩個以上處理器獨立存取之兩個或兩個以上埠之 共用G己憶體區域；及 一具有一旗號區域、信箱區域及檢查區域之介面單 p 口亥旗#U區域、該等信箱區域及該等檢查區域回應於 該共用記憶體區域之-特定位址而可個別地經存取以提 仪-用於在該等處理器之間通信之介面功能。 2 求項20之裝置，其中該共用記憶體區域中之記憶體 單70係H矩陣形式安置且包含記憶體單元，每 一單元具有一存取電晶體及一儲存電容器。 2 2 ·如清求項21之^r 衷置’其中g該介面單元由該特定位址來 122671.doc 200813724 存取時，連接至該共用記憶體區域之一對應字線之記憶 體單元被停用。 23·如請求項22之裝置，其中當應用該特定位址時，該介面 單元通常被啟用，且該旗號區域、該等信箱區域及該等 檢查區域回應於個別行位址而被存取。 24. 如請求項20之裝置，其中一信箱區域及一檢查區域經提 供而用於每一埠。 η

   25. 如請求項24之裝置，其中每一信箱區域儲存一諸如一權 限請求或一資料/指令傳輸之訊息，該訊息係根據一預定 傳輸方向而自一第一處理器發送至一第二處理器。 26. 如請求項25之裝置，其中一中斷信號經產生以告知該第 一處理器該訊息儲存於該信箱中。 27. 如請求項26之裝置，其中當該訊息被 二:斷信號被啟用；且當該第二處理器已讀取;=該 佗相中之該訊息時，該中斷信號被停用。 28. 如，求項27之裝置，其中該檢查區域儲存指示該第二處 理器是否已讀取儲存於該信箱中的該訊息之資訊。处 29. 如請求項28之裝置’其中儲存於該檢查區域中 係由除該第二處理5|之外的 V, 、 …之外的一或多個其他處理器來監 30.如請求項2〇之裝置，其中t該半導體記憶體裝置 個埠時，該旗號區域及該等信箱區域中之每二有 有16位70储存區域’且該等檢查區域分 凡或2位元儲存區域 另 1 122671.doc 200813724 -如請求項20之装置，其中當該半導 個埠時，該旗號區域一4位元^ ^ 裝置〃有兩 有-^立^元儲存區域，且該等檢查區域分別具 百1位7G或2位元儲存區域。 項22之裝置，其進一步包含一暫存器 ㈣存器存取電路用以防止一對對應 憶體單元之存取並啟用該介面單元。 …之"己 Ο

   33.如請求項32之裝置，其中該暫存器存取電路包含： 一暫存ϋ位址確定單元’其確定—所應料位址是否 用於存取該介面單元，且t該位址為該 該第一啟用信號； 用 々一共用記憶體區域位址確定單元，其確定—用於在該 等記憶體區域之間選擇任-記憶體區域之記憶體位址是 否：-用於選擇該共用記憶體區域之記憶體位址，當該 L體位址用於選擇該共用記憶體位址時，該共用記憶 體區域位址確定單元啟用一第二啟用信號；及 。一暫存器存取信號產生單元，其回應於該第一啟用信 5虎及°亥第一啟用信號而產生一暫存器存取信號。 34·如明求項33之裂置，其中該暫存器存取信號停用-字線 驅動電路，忒子線驅動電路包含用於啟用一對應於該特 定位址之字線的電路；且該暫存器存取信號停用一感測/ 傳遞單元，该感測/傳遞單元具有包含一用於讀取連接至 4字線之記憶體單元中的資料之感測放大器之讀取相關 電路，且該暫存器存取信號啟用一資料傳遞單元，該資 122671.doc 200813724 料傳遞單元包含寫入相關電路及用於輸入/輸出資料之輸 入/輸出線。 35 36. 37. 38. 39. ’如明求項34之装置，其中該字線驅動單元包含一子字線 驅動器、一標準字線啟用信號產生電路及一字線選擇信 號產生電路。 如明求項35之裝置，其中該暫存器存取信號防止用於啟 用忒子線驅動單元之啟用信號之產生。 一種半導體記憶體裝置，其包含·· 至夕冗憶體單元陣列，其具有一操作地耦接至可由 "或兩個以上處理器獨立存取之兩個或兩個以上埠之 共用記憶體區域；及 ^ 、號區域及信箱區域之介面單元，該旗號區 域及4等信箱區域可個別地經存取以提供—用於在該等 處理器之間通信之介面功能’其中該介面單it向該等埠 中的-第-埠提供一第一中斷信號且向該等埠中的一第 二蟀提供-對應的第-檢查信號，且該介面單元向該等 璋中的該第二埠提供—篦-φ 平权仏弟一中斷化號且向該等埠中的該 阜提供一對應的第二檢查信號。 =求項37之裝置，其中該等檢查信 中斷信號相同之相位。 Λ寺對應 如請求項37之裝置，其中： 田一耦接至該等埠中的該第二埠 宦X 处理态向一信笳由 寫入-訊息時，該第—中斷信號 相中 用；且 ^罘才双查#號被啟 122671.doc 200813724 當一耦接至該等埠中的該第一埠之處理器自該信箱中 讀取該訊息時，該第一中斷信號及該第一檢查信號被停 用0 122671.doc