TW200810120A - Double gate transistor and method of manufacturing same - Google Patents

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200810120 九、發明說明： 【發明所屑之技術領崠】 發明領域 本發明係有關雙閘極電晶體。本發明亦有關用以製造 5此種雙閘極電晶體的方法。又，本發明亦有關一種包含言^ 雙閉極電晶體的非揮發性記憶胞元。且，本發明亦有關Z 含至少一該非揮發性記憶胞元的半導體裝置。 發明背景 10 非揮發性記憶裝置(NVMs)係為幾乎任何可攜式電子 裝置（用品）皆普遍使用且料替代的構件。該nv]^1 程選擇典型會被埋設於基線邏輯CM〇s平台。一種習知的 NVM係為浮動閘極概念，其中該浮動閘極會藉一介電層（多 晶矽間介電層IPD)來與控制閘極分開，此種記憶體之一特 15定實施例係為二電晶體(2T)胞元，其中每一胞元皆具有一 存取（或選擇）閘極鄰接於該堆疊的控制閘極和浮動閘極。 藉著提供一指定電壓於該控制閘極上，該控制閘極乃 可利用穿隨於該基材與浮動閘極之間的電子來控制該浮動 閘極上的程式及抹除操作。 20 通常’在上述類型之目前的NVM裝置巾，其程式運作 /抹除電壓係約為15〜20V。 此等用於程式和抹除的電壓電平會有一缺點，因可攜 式用口口係以低壓電池來供電，故高電壓必須被在晶片上產 生及處理，此將會耗f面積和電力。因此，可攜式用品將能 5 200810120 由減低操作程式和袜除的電屋電平來獲益 可攜式^的德降低，⑼ 使料 的電池口質及w曰， 的設計減低所需 =電池1及/“1，或者能在充電/更換電池之前有一更 5 10 15 長的操作時間。此更能簡化周邊的驅動裝置之設計，㈣ =們2貞承受高麵，故料触祕的成本，面 :憶罩體幕數目、或製嶋度⑽则良侧造該快閃 此等程式操作/抹除電壓的減低先前曾驗善該控制 間極與洋動閘_的電容_合，即增加浮朗極卸 ΓΓ重疊面積，或在軸與控咖極之心設較高 W祕為IPD等而來實現。但前者的解決方案 元的尺寸不良地増加，而後者存有嚴重的製造問題°，= 仍有未能令人滿意的可靠性表現。 7 明内】 發明概要 緣是，本發明之-目的係為提供一種雙間極電晶體， 其僅須要較低的用以運作程式和抹除的電壓電平。 本發明之該目的係可藉—種在一半導體基特上的錐門 極電晶體來達成，該基材包含一第一擴散區，—第二= 20區，及-雙閘極；該第一和第二擴散區係被一通道區隔開 地列設於該基材中；該雙閘極包含一第一問極電極與—二 二閘極電極，該第-閘極電極係藉—多晶⑪間介電層來與 第二閘極電極分開；該第—閘極電極係被設在通^區二 方，並被一閘極氧化物層來與該通道區分開； 200810120 人币為第—閘極電極係被成型為一中央主體；該多晶石夕間 2電層係被設成如-包圍第二閘極電極主體之外表面的導 &狀層且4多晶石夕間介電層係被第一閘極電極所包圍。 有利的疋，該浮動閘極包圍控制閘極的設置將會在該 二動=極和控制’之間造成—較高_合。藉著提供此 等搞合’則該控制閘極上用以運作程式及抹除的電壓將能 比習知技術所用的電壓電平減低。 又，猎由該程式運作及抹除電壓電平的減低，則輔助 性電路例如用以將供應電壓電平提升至程式運作及抹除電 1〇 f電平的充電泵將能被更簡單地完成。此將可減少用以製 造-包含-依據本發明之非揮發性記憶胞元的半導體裝置 之製程步驟數目，並亦可減省該半導體裝置被該記憶胞元 所占用的面積。 又，本發明亦有關-種如前所述的雙閑極電晶體，其 15中該雙閘極係被設在一由一預金屬介電層之側壁和上壁所 圍界的空穴内。 以此方式本發明乃能有利地容許以基線CM〇s技術來 造成非揮發性記憶胞元，而不會影響任何被該預金屬介電 層覆蓋的既存CMOS電晶體。 20 又，本發明亦有關一種如上所述的雙閘極電晶體，其 中該空穴包含至少一開孔通至該預金屬介電層頂面的水 平；該至少一開孔會被填滿一導電材料作為該第二閘極電 極的電連接物。 有利的是，該填滿導電材料的開孔可被用作為第二閘 7 200810120 極線的電連接物。此將可使一包含本發明之記憶胞元的記 憶體陣列中所需的母線數目減少。 又，本發明亦有關一種在一半導體基材上製造該雙閘 極電晶體的方法，該基材包含一第一擴散麁，一第二擴散 5區，及一雙閘極；該雙閘極包含一第一閘極電極和一第二 閘極電極，該第一和第二擴散區係被設在該基材中並被一 通道區隔開，該第一閘極電極係被設在通道區上方，並被 一閘極氧化物層來與該通道區分開；而該第一閘極電極係 被一多晶石夕間介電層來與第二閘極電極分開，該方法包含： 10 在該半導體基材上製成至少一CMOS裝置，其具有該 第一和第二擴散區、通道區、及一單閘極；該單閘極係被 設在該通道區的頂部並被一閘極氧化物層來與該通道區分 開； 在該CMOS裝置上沈積一預金屬介電層，而至少覆蓋 15 該單閘極； 除去金屬介電層底下的單閘極’而在該預金屬介 電層中形成一空穴； 在該空穴中造成該雙間極，該第二閘極電極被成型為 -中央主體’該多晶發間介電層係被製設成_管狀層而包 20園該第二閘極電極主體的外表面，且該多晶石夕間介電層係 被該第一閘極電極包圍。 有利的疋’此一方法係與CMOS類的半導體裝置之製 私凡全相谷。且，该方法相較於習知之用以製造非揮發性 記憶胞元的方法僅須較少數目的罩幕(及以罩幕為基礎的 8 200810120 操作）。 又，本發明亦有關-種製造如前所述之雙閘極電晶體 的方法’其中該第-閘極電極材料、介電層、及第二閑極 電極材料之至少-者係以—順應沈積法來沈積者。有利的 是’此將能使該空穴中之各壁被該沈積層均勻地覆蓋，故 可造成均一的該層之電特性。

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20 且，本發明亦有關一種製造前述之雙間極電晶體的方 法，其中該第-閘極電極材料的沈積係如下來進行： 除去該閘極氧化物層； 再生長或再沈積該閘極氧化物。 因此，本發明容許在-以基線CMOSt法中所製成之 CMOS電晶體底下的氧化物成分和厚度可不同於該雙閉極 電晶體底下的通道氧化物’此絲提供獨立_製該各氧 化物層的機會。此亦會提供另—相對於習知技術的優點， 因為例如在習知的2T胞元中’該二氧化物係為相同的，依 據本發明之閘極氧化物的重構製針對键大小是較有利的。 如上所述之製造雙閘極電晶體的方法中，有一第二預 金屬介電層會被沈積在該預金屬介電質上方。 、 於此步驟時，該第二預金屬介電層會被沈積在第一預 金屬介電層5上。此乃可容許最初僅形成(或沈積)一較薄的 (第-m金屬介電層（足以覆蓋該閘極厚度），其中會被製成 該等開孔’且該浮動閘極和㈣閘極會被排似設。綱， =第二預金屬沈積層會使該第—和第二預金屬介電層的 厚度對應於-正常於CM0S類裝置中的厚度。若气第二 9 200810120 預金屬介電層是在一第一金屬化製程（第一金屬）之後被沈 積，則該第二預金屬介電層能更有利地容許將佈線設入該 纪憶陣列上方之一第一金屬層中，而不需要該等開孔内之 第二閘極材料的互接物。 5 又’本發明亦有關設在含有前述雙閘極電晶體之半導 體基材上的非揮發性記憶胞元。 此外，本發明亦有關一種含有至少一如前述之雙閘極 電晶體的半導體裝置。 圖式簡單說明 10 本發明的實施例現將參照所附圖式僅作舉例地說明， 在各圖中對應的標號代表對應的部件，且其中： 第la、lb圖分別示出一依習知技術之非揮發性2T記憶 胞元的截面圖和頂視圖； 第2a、2b圖分開示出一依本發明之非揮發性2T記憶胞 15 元的截面圖和頂視圖； 第3a、3b圖分別示出該依本發明的非揮發性2T記憶胞 元在一最初的標準基線CMOS製程之後沿A-A線和B-B線的 截面圖； 第4a、4b圖分別示出該非揮發性2T記憶胞元在本發明 20 之一第一製造步驟之後沿A-A線和B-B線的截面圖； 第5a、5b、5c圖分別示出該非揮發性2T記憶胞元在本 發明之一第二製造步驟之後沿A-A、B-B線和C-C線的截面圖； 第6a、6b、6c圖分別示出該非揮發性2T記憶胞元在本 發明之"^第三製造步驟之後沿A-A、B-B線和C-C線的截面圖’ 10 200810120 第7a、7b、7c圖分別示出該非揮發性2T記憶胞元在本 發明之一第四製造步驟之後沿A-A、Β-Β線和C-C線的截面圖； 第8a、8b、8c圖分別示出該非揮發性2T記憶胞元在本 發明之一第五製造步驟之後沿A-A、B_B線和C-C線的截面圖； 5 第9a、9b、9c圖分別示出該非揮發性2T記憶胞元在本 發明之一第六製造步驟之後沿A-A、B-B線和C-C線的截面圖； 第10a、10b、10c圖分別示出該非揮發性2T記憶胞元在 本發明之一後續製造步驟之後沿A-A、B-B線和C-C線的截面圖。 H ΖΙ 10 較佳實施例之詳細說明 本發明現將利用一非限制例來說明一非揮發性2Τ記憶 胞元的實施。但請瞭解，本發明概有關於一種雙閘極電晶體 裝置，其能被使用於許多類型的非揮發性記憶胞元中，該等 胞元可被列設在例如一ITNOR、NAND或AND記憶陣列中。 第la、lb圖分別示出一依習知技術之非揮發性2T記憶 胞元的截面圖和頂視圖。 如在第la圖中的E-E截面所示，該習知技術的非揮發性 2T記憶胞元丨包含一半導體基材2，其頂面上相鄰地設有一 存取電晶體ATI與一堆疊式閘極電晶體DT1。 該存取電晶體AT1係由一疊層所構成，其包含一閘極氧 化物G ’一存取閘極AG，一虛設閘極DG，一多晶矽間介電 質1PD，及間隔物SP等。 在該存取電晶體AT1中，該閘極氧化物G是被設在半導 體基材2的表面上。 11 200810120 在該閘極氧化物G上面即設有該存取閘極AG，又在其 上面則設有該多晶矽間介電質IpD。在該IPD層上面係設有 該虛設閘極DG，其在此情況下具有一虛設功能（即電接點係 被製設於該AG層）。最後，該虛設閘極dg會被一介電層DL 5所覆蓋，其亦會覆蓋該存取閘極AG和虛設閘極DG的侧 壁。緊鄰於該存取閘極AG和虛設閘極DG上的介電層DL則 設有間隔物SP等。 該習知技術的堆疊式閘極電晶體DT1係由一疊層所構 成，包含一閘極氧化物G，一浮動閘極FG，一多晶矽間介 10電質IPD，一控制閘極CG，和間隔物SP等。 該堆疊式閘極電晶體的通道氧化物G係被設在該半導 體基材2的表面上。 在該通道氧化物G上面係設有該浮動閘極FG，而在該 FG上面則設有該多晶矽間介電層IPD。在該IpD層頂上即設 15有該控制閘極CG。該控制閘極CG係被一介電層DL所覆 蓋’其亦會覆蓋該浮動閘極FG和控制閘極CG的側壁。緊鄰 於該浮動閘極FG和控制閘極CG之側壁上的介電層DL則設 有間隔物SP等。 在該存取電晶體AT1和堆疊式閘極電晶體DT1之間設 20有一共用擴散區82。又，有一擴散區S1被設在該半導體基 材中位於該存取電晶體AT1的橫向相反側，並有一擴散區S3 被設在該半導體基材中位於該雙閘極電晶體DT1的橫向相 反側上。 專業人士將可瞭解，一在半導體基材中的擴散區係可 12 200810120 作為源極或、/及極。 第lb圖中示出該習知技術之非揮發性2T記憶胞元的佈 局頂視圖。 該存取閘極AG係被列設成一直線，其會沿水平方向X 5 延伸。該控制閘極CG亦被列設成一直線而平行於該存取閑 極線AG。該浮動閘極FG會在控制閘極CG下方延伸成一水 平線，但如專業人士所習知，將會被一呈虛線矩形的隙縫 所中斷，以隔離該2T記憶陣列之相鄰胞元（未示出）的浮動 閘極F G。 10 在擴散區上設有一第一觸點C1。在擴散區S3上設有 一第二觸點C2。或者，該觸點C1亦能被以沿χ方向的局部 互接線(LIL)(未示出）來形成。 在第la、lb圖的裝置中，若在該控制閘極cG上提供一 預疋電壓，則該控制閘極CG將能控制該浮動閘極上的程 15 式和抹除操作。 若控制該控制閘極CG處的正電壓，則電子將能通過介 電的閘極氧化物層G，並進入浮動閘極中成為儲存的電荷。 在浮動閘極上儲存電荷的過程可依據_熱電子注入或福 ，一諾德海姆(FN)穿關制(2T、NAND、AND -般使用FN 2〇 ^，1TN〇R通常使用通道熱電子注入）。於-類似的方 ^中在該控制閘極CG上之足夠大的負電屢將能藉州穿 崎掉儲存於該浮動閘極中的電荷。 一通¥，在如第la、圖所示的習知非揮發性2丁記憶胞 /、程式運作/抹除電壓係在一约的範圍内。 13 200810120 如前所述 影響在可攜用 耗車父1¾。 此私式運作/抹除電壓電平可能會不利地 品中之非揮發性記憶胞元的應用，因為其功 ;秸式運作及抹除的電壓電平係由該浮動閘極與控 制閘極之間的輕合數來決定。而該翁合係數取決於該师層 及浮動閘極與控制閘極之重疊區域的特性。 在本务明中，已得知藉著改善浮動閘極FG與控制閘極 1的耦合係數，則該程式運作/抹除電壓將可被減低。 H的i胃加係只在其不必增加胞元尺寸*能達成時 10才有效嚴。有利的是，此將會造成一較低的功耗來操作該 2T記憶胞元。 已侍知该耦合係數亦可藉以一高κ值材料取代該Ιρ〇 層材料被改善。但是，以此方式來改善該_合因數會有一 有關可#性和易製性方面的缺點。 第2a、2b圖分別示出一依本發明之非揮發性2T記憶胞 元的截面圖和頂視圖。 如第2a圖中的c_c截面所示，該依據本發明的非揮發性 21\己丨思胞7〇1〇〇包含一半導體基材2，在其表面上設有一雙 閘極電晶體DT2相鄰於一存取電晶體AT2。 忒存取電晶體AT2係由一疊層所構成，其包含一閘極氧 化物〇，一存取閘極AG，及間隔物Sp等。 在该存取電晶體AT2中，該閘極氧化物G係被設在該半 導體基材2的表面上。 在该閘極氧化物G頂上係設有該存取閘極AG，其會被 14 200810120 -介電狐(但未雜f2a圖巾)職蓋，該介電视亦备 覆蓋該存取閘極AG的側壁。緊鄰於存取閉極ag侧壁^ 介電層DL則設有間隔物sp。 、 本發明的雙閘極電《DT2包含1極氧化物(隨 5化物)G，-第-閘極FG，一多晶石夕間介電層工pD，—第二 閘極CG，及間隔物SP等。 …在本例中，該第—閘極電極FG的功能如—浮_極， 3弟一閘極電極CG則如一控制電極。 同樣地，該閘極氧化物G係設在該半導體基材2的表面上。 。亥又閘極所含的弟二閘極CG形如一中央（矩形）主體。 在該第二閘極的外表面上，該多晶矽間介電層IPD係被製設 成如一矩形的管狀層。該IPD層係被第一閘極所包圍，其亦 具有矩形官狀造型。該第一閘極FG會抵接該閘極氧化物G。 該閘極氧化物G頂上係設有第一閘極FG，其具有一矩 5 $笞狀造型，並有一第一内表面A1。該第一内表面A1典型 為封閉表面。在該第一内表面A1上係設有該IPD層。該 IpD層亦形成一管狀，而具有一第二(封閉的）内表面A〗。在 破該IPD層所界定的區域中，該第二閘極cg係被製設成如 —内層。該第二閘極CG會填滿被該ipd層所圍界的區域。 2〇 該第一閘極FG的外頂面上係被該介電層DL所覆蓋，其 亦會覆蓋第一閘極FG的外側壁。緊鄰於該第一閘極FG之外 側壁上的介電層DL則設有間隔物SP等。 在該存取電晶體AT2與雙閘極電晶體DT2之間設有一 共用擴散區（擴散區)S2。又，有一擴散區S1係設在該半導 15 200810120 體基材表面中位在該存取電晶體AT2的橫向相反侧，及一擴 散區S3係設在該半導體基材表面中位於該雙閘極電晶體 DT2的橫向相反側上。 在本發明之該2T記憶胞元的雙閘極電晶體中，第 5 一閘極只^係被製成完全地包圍第二閘極CG。以此方式，將 可達成使第一閘極FG與控制閘極CG之間的耦合面積相較 於習知技術之雙閘極電晶體的浮動閘極和控制閘極之耦人 面積相對地加大。藉如此地設置第二閘極CG和第一閘極 FG，則將能使該第一閘極FG與第二閘極CG之間達到—比 10習知技術的浮動閘極與控制閘極之疊層中更高的電耦合， 而不必增加該胞元尺寸。 最理想是，該第一閘極FG和第二閘極CG之間的耦合能 被統一，於此情況下將能達到最小的程式運作/抹除電壓。 就該閘極氧化物G之一 l〇nm的標定厚度而言，該理想的程 15式運作/抹除電壓係約為1〇V，乃對應於該隧道氧化物中之 一 10MV/cm的電場。 據評估在實務中，該耦合將會稍不一致，故在本發明 之2T記憶胞元中的程式運作/抹除電壓將會介於約丨〗〜 之間，至少低於習知技術的2T記憶胞元所獲得之值（其典型 20約為15〜16V)。而實際的電壓值乃視該胞元尺寸和形狀而定。 第2b圖示出一依本發明之非揮發性2丁記憶胞元的佈局 頂視圖。

該存取閘極AG係被設成一直線，而沿水平方向又延 伸。該第一閘極FG和第二閘極CG(在包圍的第一閘極FGW 16 200810120 部）亦被設成一直線而平行於該存取閘極線AG。如後之更詳 細說明，該第一閘極線FG在相鄰的2T記憶胞元之間會被一 以虛線矩形標示的孔結構所中斷，而來隔離該2T記憶陣列 之相鄰胞元(未示出）的第一閘極FG。該第二閘極CG則會繼 5 續如一未中斷的直線。 在該擴散區S1上，係設有一第一觸點C1。在擴散區S3 上則設有一第二觸點C2。同樣地，一ul線(未示出）亦可被 用來取代該第一觸點。 又，第2b圖概示出與第一閘極FG和第二閘極CG之直線 10平行的直線A-A。一直線B-B係被示出沿γ方向延伸，其會 通過該孔區。另，有一直線C-C係被示出沿γ方向延伸，且 其會與第2a圖的截面方向一致。 第3a，3b圖示出本發明的非揮發性2T記憶胞元在完整 的標準線前端CMOS處理(迄至並包括預金屬介電pMD層之 15沈積及其使用例如化學機械拋光CMP法來平坦化）已被完 成之後’分別沿A_A線和B-B線的截面圖。以下圖式將示出 用以製造本發明之裝置的一序列特定製造步驟。 本發明之2T記憶胞元1〇〇的製造係緊隨在一標準基線 數位CMOS製程之後，迄至該預金屬介電層（pmd)的製程， 20而來製成至少一CMOS裝置，其具有一第一和第二擴散區 S2、S3 ’ 一通道區CR，一單閘極CG/FG，及間隔物SP等。 該通道區CR是被設在該第一和第二擴散區82、S3之 間。該單閘極CG/FG是被設在通道區CR頂上，並會被該閘 極氧化物層G來與通道區CR分開。該單閘極CG/FG包含有 17 200810120 侧壁會被間隔物SP覆蓋。一預金屬介電層5典型為一平坦化 的介電層，其會覆蓋該CMOS裝置。 若為一2T記憶胞元之例，則二相鄰的CMOS裝置會共 用一共用擴散區’其係以一如後更詳細說明的標準基線數 5 位CMOS製法來製成。 在該半導體基材2的表面上，隔離區3(例如STI或淺溝 隔離區)會被界定’其會隔離該半導體表面的一部份2a。騎 η型井和p型井會被植入。在該半導體基材的隔離部份以頂 上會製設閘極氧化物G。 10 嗣，一多晶矽層4會被沈積。該多晶矽層4會被圖案化 來形成一存取閘極線AG與一（單）閘極線CG/FG。在圖案化 該等AG和CG/FG線之後，間隔物會被製設在該等ag及 CG/FG的側壁上。 同時’在該電路之其它部份例如邏輯的閘極亦會被圖 15案化。嗣，η型和Ρ型延伸部及可能的暈圈（環袋）會被使用專 用的罩幕來植入，且非導電性間隔物會被造成於各閘極包 括AG和CG/FG線的側壁上。 然後’該η和ρ++源極與汲極會被植入來分別形成 NMOS和PMOS，並被矽金屬化（此等細節未示出）。 2〇 該等CG/FG線在本發明中最好係由石夕金屬化排除。 最後，該預金屬介電(PMD)層5會被沈積並平坦化。第 3a和3b圖示出該2Τ記憶胞元在此處理階段。該pMD層$典型 係由厚度約200〜700nm的氧化物所構成。其亦可由一複層 來組成，包括一 10〜30nm的薄氮化矽或碳化矽層，及一 18 200810120 200〜700nm的厚氧化石夕層。 請注意為了清楚之故，在第4〜9圖中該等擴散區S1、 S2、S3並未被示出。 第4a、4b圖示出本發明的非揮發性2T記憶胞元在第一 5製造步驟之後分別沿A-A線和B_B線的截面圖。 於此第-製造步驟中，開孔6等會被使用微影製法及一 含有如第2b圖中所示之圖案化元素孔的罩幕來餘刻在該預 金屬介電層5中。該等圖案化元素孔(沿γ方向）的寬度係比 CG/FG線的寬度稍大-些。該㈣製程係以如下方式來進 H)行：該CG/FG線在被該孔罩所界定之開孔6上方的pMD層5 會被使用光阻劑作為阻罩幕層來除去。此非等向性姓刻典 型只會由該CG/FG線及其周圍的上方除去該pMD層材料， 並在該閘極CG/FG多晶矽層上停止蝕刻。 要陳明的是，用以形成開孔6的製程可被調設為令該等 I5開孔6形成推拔狀(使其在表面處比在與該閉極cg/fg多晶 石夕層的介面處更寬-些）’因該推拔形狀能較容易進行下一 步的製造步驟(參見以下說明）。 該取存閘極AG會被該預金屬介電層5保護而不變成一 雙閘極電晶體。

2〇 睛注意以此方式本發明乃能有利地容許在基線CMOS 技術中造成非揮發性記憶胞元，而不會影響任何被該預金 屬介電層所覆蓋的既存CMOS電晶體。 第5a、5b、5c圖分別不出本發明的非揮發性2丁記憶胞 兀在-第二製造步驟之後沿A人線、B_B線、c_c線的截面圖。 19 200810120 於此製造步驟時，一等向性多晶魏 完全地除去經由開孔6曝露的間極c叫該= 對有選擇性。此刻法在該領域 自具可為一種濕蝕刻或乾蝕刻法。 5

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理論上該閘極氧化物於此等向性侧中會保持完敕。 =1靠性對記憶體是絕對必要的，故較好能以例如二 “ Λ除去原來的閘極氧化物，並再生長或沈積—新 :氧化物層其係針對該等記憶電晶體之需要而特別定； 。該生長或沈積係透賴孔6以—自行對準製法來進行， =製^可減省添加的罩幕層。又，可擇的材料例如較高Κ ，電質，如氧化給助2，化铪腿Q，魏胁刪⑽， 氧化銘αι2〇3 ’氧化鍅等，亦可被用作為此閑極介電層，只 要其能被均一地生長在矽上或沈積即可。 由於在該AG底下的氧化物成分和厚度得能不同於該 DT2底下⑽道氧化_，故可提供分別獨立地調製該各氧 化物層的可能性。此乃會提供另—比習知技術更佳的優 點’因在習知的2Τ胞元中，該二種氧化物係為相同的。此 對尺寸調整是較有利的。 藉由該姓刻製程，在開孔6位置及在該預金屬介電層5 底下而在二沿X方向相鄰的開孔6之間的多晶石夕cg/fg線將 會被除去。-在該預金屬介電層5中的連續隨道會被形成。 該等向性矽蝕刻的蝕刻時間應被選成足以適當分隔該等開 孔6 〇 人 利用該蝕刻製程及閘極氧化物再生長製程，一空穴7 20 200810120 會被成型，其係被該閘極氧化物層G和預金屬介電層5的表 面所圍限。 該CG/FG線的間隔物在該#刻製程中會被幾乎完整地 保留。 5 該存取閘極線AG並不會被該蝕刻製程所影響，因為有 該預金屬介電層5包圍該存取閘極線AG而將之隔離。 弟5c圖不出该2T §己憶胞元在如第2c圖所示之C-C線位 置的截面圖。在該半導體基材部份2a(該區域2a代表一 p井區） 的上方’該空穴7會被預金屬介電層5的側壁和上壁所圍 10界。例如，該空穴7可具有一約50至20〇nm之間的高度。 第6a、6b、6c圖分別示出本發明之該非揮發性2T記憶 胞元在一第三步驟之後沿A-A線、B-B線和C-C線的截面圖。 於此製造步驟中，一摻雜的多晶矽層8係較好被以一化 學蒸氣沈積法來沈積，其可使該摻雜的多晶矽層8順形地沈 15積。該摻雜的多晶石夕層8會覆蓋該預金屬介電層5和該空穴7 的垂直及水平表面5a、5b、5c等。 該摻雜的多晶矽層8可為約20nm。 第7a、7b、7c圖分別示出本發明之該非揮發性2T記憶 胞元在一第四步驟之後沿Α·A線、B-B線、和C-C線的截面圖。 2〇 於此製造步驟時，該摻雜的多晶矽層8會被利用一非等 向性蝕刻法來蝕刻。 由於該餘刻製程的非等向性，故該多晶矽會被由該預 至屬"電層5之開孔6中的頂面5a和側壁5b及水平底部除 去’而在該預金屬介電層5之朝内表面5c上及被開孔6(之投 25和線）所圍界之閘極氧化物層G的表面部份上之多晶矽層9 會保持完整不變。 21 200810120 在該空穴7之頂壁5c和侧壁5d上的摻雜多晶矽層9於此 钱刻中會保持完整，如第7c圖所示。 在該等開孔6内，該摻雜多晶石夕層8會被該鍅刻製程除去。 通常，該多晶矽層的蝕刻會以一超蝕刻來進行（即以比 5 一指定料層厚度與一指定蝕刻速率所須者更長的時間來蝕 刻），以確保不要的多晶石夕殘餘物（例如在開孔6側壁上者） 能被除去，且相鄰記憶胞元的FG閘極會被斷接。 第8a、8b、8c圖分別示出本發明之該非揮發性2T記憶 胞το在一第五製造步驟之後沿Α_Α線，Β_Β線，和c_c線的 10 截面圖。 嗣，一多晶石夕間介電層IPD會被較好以一化學蒸氣沈積 法來沈積，其可使該IPD層順形地生長。 該IPD層會覆蓋該預金屬介電層5之所有曝露的垂直和 水平表面5a、5b等。且，該IPD層亦會覆蓋該空穴7中在該 15預金屬介電層5之朝内表面允上，及該空穴内的閘極氧化物 層G被開孔6(之投影線)所圍界之表面部份上的摻雜多晶矽 層9 〇 又，在該等開孔6中，該預金屬介電層5的側壁，該等 間隔物S P和閘極氧化物層G亦會被該I p D層所被覆。 20 該1pD層的（電性)厚度係約為5〜15nm。 第9a、9b、9c圖分別為本發明之該非揮發性打記惊胞 元在一第六製造步驟之後沿A-A、B-B線和C-C線的截面圖。 於此製造步驟中，一第二閘極材料10的沈積會被進 行。通常，如專業人士所知，一化學蒸氣沈積法係能以該 22 200810120 第二閘極材料10來填滿該空穴7。 可用於此沈積製程的適當材料係例如掺雜的多晶秒或鶴。 在4第—閘極材料1G的沈積之後，-平坦化會被進行 由X•預金屬；I電層5的頂面除去該第二閘極材料。該等 Ί ^填滿第一閘極材料1〇至該預金屬介電層$頂面的水平。 該空穴7會被完全地填滿第二閘極材料1〇而形成一連 續的埋入線。 有利的疋，填滿第二閘極材料1〇的開孔6可被用於第二 閘極線的電連接。 10 冑料作為第二閘極材料戦造成第三閘極的較低總 電阻’此能有利地減少一包含本發明之2T記憶胞元的記憶 陣列中所須的母線數目。 然後習知的接觸孔會被製成，而來接觸存在於晶片上 之所有電路元件的源極(擴舰）、祕(錄區）、閘極、存 15取閘極和控制閘極CG區等。χ，該製程會繼續以專業人士 $知的典型方式來進行線後端(互接或佈線)處理。如此將可 完成多金屬層的互接。這些於此不再冗述。 第10a、10b、l〇c圖係依本發明之另一實施例示出本發 明的非揮發性21\己憶胞元在一後續製造步驟之後，分別沿 20 A-A線、B-B線和C-C線的截面圖。 於此步驟時，一第二預金屬介電層11可被沈積在第一 預金屬介電層5上。此乃可容許其最初僅形成（或沈積)一較 薄的PMD層5(足以覆盍該閘極厚度，即在閘極上方大約 100nm的PMD厚度），其中會依據本發明的第一實施例來製 23 200810120 成開孔6時，並列設FG和CG等。 嗣’此一第二預金屬沈積層11可能須要確保該2T記憶 胞元100的表面能實質相當於一正常使用於CMOS類裝置的 厚度。假使該第二預金屬介電層11是在第一金屬化製程（第 5 一金屬）之後才沈積，則該第二預金屬介電層11更能容許將 佈線設在該記憶陣列上方的第一金屬層中，而不必互相連 接各開孔6内的第二閘極材料10(即該等開孔現已被第二 PMD層1埋覆)。 或者’該PMD層5可被用作為一虛設層，其將會在該雙 10閘極結構形成之後被除去。於此情況下，所有的植入(延伸 部、晕圈，及擴散植入物等）皆會在該雙閘極結構形成之後 才進行’此能使被用來形成該CG及/或阳結構之材料的處 理溫度預算具有可調適性。於此情況下，該等間隔物亦不 會存在，而係可在如以濕蝕刻除去該虛設的pMD層之後才 15被製成。 專業人士將會瞭解，本發明的其它實施例亦可被構思 及變化來實施，而不超出本發明的實質精神，本發明的範 圍僅由最後核准的申請專利範圍來界定。本揭述内容並非 欲予限制本發明。在上述說明中，該2τ記憶胞元的構形僅 20 係作為一舉例。 k化例亦可將原來的閘極氧化物〇除去， 而以一特定 的閘極氧化物層（或大致為一閘極介電層）來替代 。可被用作 新的閘極介電層之可擇材料，例如氮化石夕或其它的較高K #料會經由例如原子層CVD法來沈積。 24 200810120 同樣地，該1PD層亦可由多種非傳統的較高κ介電值來 構成。因後續的處理步驟會在較低溫的情況下，故其整合 會更為順利。而且’任何高κ介電層的不良再結晶化將能二 避免，故會產生較佳的可靠性。 5 該170和CG閘極可為傳統的摻雜多晶矽或其它的導電 材料，例如鎢（以低壓CVD法來沈積）或其它的金屬（以原子 層或低壓CVD法來沈積）。 再者，當在標準的井植入時，於該CG/FG電晶體底下 的通道摻雜係可被省略，而在該隧道已被形成且原來的閘 10極氧化物G被除去之後，再以一自行對準方式，藉由氣相換 雜或電漿賴摻雜技術(此二技術皆為習知，並可容許高度 非順應表面的摻雜）配合該電晶體通道巾之正確量的摻雜 劑(例如B、As、p···等）來取代地完成。此步驟將會以新閘 極氧化物的生長/沈積及在第一實施例中所述的相同步驟 15 來後續進行。 【圖式簡單說明】 第la、lb圖分別示出一依習知技術之非揮發性2丁記憶 胞元的截面圖和頂視圖； 第2a、2b圖分開示出一依本發明之非揮發性2T記憶胞 20 元的截面圖和頂視圖· 第3 a、3 b圖分別示出該依本發明的非揮發性2 τ記憶胞 兀在一最初的標準基線CMOS製程之後沿A-A線和B-B線的 截面圖； 第4 a、4b圖分別示出該非揮發性2T記憶胞元在本發明 25 200810120 之一第一製造步驟之後沿A-A線和B-B線的截面圖； 第5a、5b、5c圖分別示出該非揮發性2T記憶胞元在本 發明之一第二製造步驟之後沿A-A、B-B線和C-C線的截面圖； 第6a、6b、6c圖分別示出該非揮發性2T記憶胞元在本 5 發明之一第三製造步驟之後沿A-A、B-B線和C-C線的截面圖； 第7a、7b、7c圖分別示出該非揮發性2T記憶胞元在本 發明之一第四製造步驟之後沿A-A、B-B線和C-C線的截面圖； 第8a、8b、8c圖分別示出該非揮發性2T記憶胞元在本 發明之一第五製造步驟之後沿A-A、B-B線和C-C線的截面圖； 0 第9a、卯、9c圖分別示出該非揮發性2T記憶胞元i本 發明之一第六製造步驟之後沿A_A、B-B線和OC線的截面圖； 第10a、10b、10c圖分別示出該非揮發性2T記憶胞元在 本發明之一後續製造步驟之後沿A-A、B-B線和C-C線的截面圖。 【主要元件符號說明】 A2…第二内表面 AG···存取閘極 AT2…存取電晶體 a，C2.··觸點 CG…控制閘極 CR…通道區 DL.··介電層 DT2…雙閘極電晶體 FG···浮動閘極 G…閘極氧化物

1 ’ 100·..非揮發I12T記憶胞元 2· 才 3 · · ·隔區 4· ·.多晶層 5 ’ n···預金屬介電層(PMD) 6···開孔 7·.·空穴 8 ’ 9···摻雜的多晶石夕層 1〇· · ·弟一閘極材料 A1···第一内表面 26 200810120 SP...間隔物 Μ>...多晶矽間介電層 SI，S2，S3...擴散區 27

Claims (1)

1. 200810120 十、申請專利範圍： 1. 一種在半導體基材上的雙閘極電晶體， 包含一第一擴散區，一第二擴散區，及一雙閘 極； 5 該第一和第二擴散區係被列設在該基材中並被 一通道區隔開； 該雙閘極包含一第一閘極電極和一第二閘極電 極； 該第一閘極電極與第二閘極電極會被一多晶矽 10 間介電層分開； 該第一閘極電極係被設在該通道區上方，而與 該通道區被一閘極氧化物層分開； 該第一閘極電極係被製設成一管狀層，其具有 一第一内表面包圍該多晶石夕間介電層； 15 該多晶矽間介電層會包圍該第二閘極電極，該 第二閘極電極係被成型為一中央主體。 2. 如申請專利範圍第1項之雙閘極電晶體，其中該雙閘 極係被設在一由一預金屬介電層之側壁和上壁所圍 界的空穴内。 20 3.如申請專利範圍第2項之雙閘極電晶體，其中該空穴 包含至少一開孔會達到該預金屬介電層之頂面的水 平；該至少一開孔係被填滿一導電材料以供該第二 閘極電極的電連接。 4.如申請專利範圍第1項之雙閘極電晶體，其中該第一 28 200810120 閘極電極材料包含摻雜的多晶矽。 5. 如申請專利範圍第1項之雙閘極電晶體，其中該第二 閘極電極材料包含多晶矽和鎢之至少一者。 6. —種在半導體基材上之雙閘極電晶體的製造方法， 5 該基材包含一第一擴散區，——第二擴散區，及一雙 閘極；該雙閘極包含一第一閘極電極與一第二閘極 電極；該第一和第二擴散區係被設在該基材中而被 一通道區隔開；該第一閘極電極係被設在該通道區 上方，而與該通道區被一閘極氧化物層分開；且該 10 第一閘極電極與第二閘極電極係被一多晶矽間介電 層分開； 該方法包含： 在該半導體基材上製成至少一CMOS裝置，其具 有該第一和第二擴散區，該通道區，及一單閘極； 15 該單閘極係被設在該通道區頂上，並與該通道區被 一閘極氧化物層分開； 沈積一預金屬介電層於該CMOS裝置上，而至少 覆蓋該單閘極； 除去該預金屬介電層底下的單閘極，而在該預 20 金屬介電層中形成一空穴； 在該空穴中造成該雙閘極，該第一閘極電極係 被製設成一管狀層，其具有一第一内表面包圍該多 晶矽間介電層； 該多晶矽間介電層會包圍該第二閘極電極，該 29 200810120 第二閘極電極係被成型為一中央主體。 7. 如申請專利範圍第6項之製造雙閘極電晶體的方 法，其中在該空穴中造成該雙閘極包含： 在該空穴的側壁和上壁上沈積該第一閘極電極 5 材料。 8. 如申請專利範圍第6項之製造雙閘極電晶體的方 法，其中在該空穴中造成該雙閘極包含： 在該第一内表面上沈積該多晶矽間介電層，該 介電層具有一管狀造型且有一第二内表面。 10 9.如申請專利範圍第8項之製造雙閘極電晶體的方 法，其中在該空穴中造成該雙閘極包含： 在該第二内表面上沈積一第二閘極電極材料， 而來形成作為該中央主體的第二閘極電極。 10. 如申請專利範圍第6項之製造雙閘極電晶體的方 15 法，其中該第一閘極電極材料，該介電層，及該第 二閘極電極材料之至少一者係被以一順形沈積法來 沈積。 11. 如申請專利範圍第6項之製造雙閘極電晶體的方 法，其中該第一閘極電極材料，該介電層，及該第 20 二閘極電極材料之至少一者係被利用一個別的化學 蒸氣沈積法來沈積。 12. 如申請專利範圍第6項之製造雙閘極電晶體的方 法，其中該第一閘極電極材料包含摻雜的多晶矽。 13. 如申請專利範圍第7項之製造雙閘極電晶體的方 30 200810120 法，其中該第一閘極電極材料的沈積係如下地進行： 除去該閘極氧化物層； 重再生長或再沈積該閘極氧化物。 14. 如申請專利範圍第6項之製造雙閘極電晶體的方 5 法，其中除去該預金屬介電層底下的單閘極包含： 在該預金屬介電層中钱刻至少一開孔，而來除 去該單閘極上方的預金屬介電層。 15. 如申請專利範圍第14項之製造雙閘極電晶體的方 法，其中該至少一開孔具有推拔形狀。 10 16.如申請專利範圍第6項之製造雙閘極電晶體的方 法，其中該預金屬介電層包含二氧化矽，且除去該 預金屬介電層底下的單閘極包含一等向性蝕刻製 程，其對二氧化矽有選擇性。 17. 如申請專利範圍第6項之製造雙閘極電晶體的方 15 法，其中有一第二預金屬介電層被沈積在該預金屬 介電層上方。 18. —種在半導體基材上的非揮發性記憶胞元，包含有 如申請專利範圍第1項的雙閘極電晶體。 19. 如申請專利範圍第18項之非揮發性記憶胞元，其中 20 該非揮發性記憶胞元更包含一存取電晶體。 20. —種半導體裝置，包含至少一如申請專利範圍第1項 之雙閘極電晶體。 31