JP2009117748A

JP2009117748A - 半導体装置、及び、半導体装置の製造方法

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Publication number: JP2009117748A
Application number: JP2007291791A
Authority: JP
Inventors: Masahiro Saito; 政弘齋藤; Satoru Yamagata; 知山形
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2007-11-09
Filing date: 2007-11-09
Publication date: 2009-05-28

Abstract

【課題】同一半導体基板上にメモリセルとショットキーバリアダイオードを混載した、ショットキーバリアダイオードのガードリング層によって形成される寄生バイポーラトランジスタによる電流損失を抑制した高信頼度の半導体装置を提供する。
【解決手段】第１導電型の半導体基板１上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するためのトランジスタのチャンネル領域に形成された第１導電型の不純物拡散層５と、ショットキーバリアダイオードのショットキーバリアを形成する第１導電型と異なる第２導電型の不純物拡散層４の表面の周囲に第１導電型の不純物拡散層で形成されたガードリング層６を、同一工程で同時に形成された不純物拡散層とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、より具体的には、ソース、ドレイン、ゲート上に高融点金属珪化物層（金属シリサイド）を選択的に形成した半導体記憶装置（例えば、ＥＥＰＲＯＭやフラッシュメモリ等の浮遊ゲート型メモリやミラービット等のＭＯＮＯＳ型メモリ）と、金属と半導体との接合によって生じるショットキー障壁を利用したショットキーバリアダイオードを同一半導体基板上に備える半導体集積回路及びその製造方法に関する。

従来からショットキーバリアダイオードを備えた半導体装置は広く知られており（例えば、下記の特許文献１、特許文献２参照）、その一例を図２７に示す（特許文献１参照）。図２７に示すように、シリコン基板２０１中にイオン打ち込み法によりｎ^＋埋め込み拡散層２０２及び、ｎ型不純物層２０３を形成、または、シリコン基板２０１上にｎ^＋埋め込み拡散層２０２を形成した後、エピタキシャル成長技術を用いてｎ型不純物層２０３を形成し、そのｎ型不純物層２０３表面上にショットキーバリアダイオードを形成している。更に、ｐ^＋ガードリング層２０４を、同一基板上に形成するバイポーラトランジスタとＭＯＳトランジスタのｐ^＋不純物拡散層２０５、２０６と同時に形成することで、従来のＣＭＯＳ（或いは、ＢｉＣＭＯＳ）プロセスに対し、新たな工程を追加することなく、信頼性の高いショットキーバリアダイオードを有する半導体装置を提供している。

特開平１１−１６３３７３号公報特開昭６３−１８５６９３号公報

しかしながら、上述の従来の半導体装置では、以下に説明するような問題が懸念される。

特許文献１に開示された半導体装置の場合、ショットキーバリアダイオードのガードリングに、ｐ型ＭＯＳトランジスタのソース領域及びドレイン領域と成り得る高濃度のｐ^＋不純物拡散層を用いることで、ショットキーバリアダイオードに順方向バイアスを印加したときに、ｐ^＋ガードリングとｎ型不純物層とｐ型半導体基板からなる寄生ｐｎｐバイポーラトランジスタにおいて、ｐ^＋ガードリングから供給される正孔（ホール）が増加し、寄生ｐｎｐバイポーラトランジスタがオンし易くなり、ｐ型半導体基板側に流れる電流が増加することで、電流損失が増加する。そのため、所望の電流を得るためには、より大きな電圧が必要となる。電流損失が大きく、大きな電圧が必要になることで、高抵抗体のような働きにより発熱を起こし、信頼性を悪化させる、パッケージを溶かす等の問題が起こる。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、同一半導体基板上に、メモリセルとショットキーバリアダイオードを混載した半導体装置において、ショットキーバリアダイオードのガードリング層によって形成される寄生バイポーラトランジスタによる電流損失を抑制した高信頼度の半導体装置、及び、製造方法を提供する点にある。

上記目的を達成するための本発明に係る半導体装置は、第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記トランジスタのチャンネル領域に形成された前記第１導電型の不純物拡散層と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層で形成されたガードリング層が、同一工程で同時に形成された不純物拡散層であることを第１の特徴とする。

本発明に係る半導体装置は、上記第１の特徴に加えて、更に、前記メモリセル領域が、絶縁体からなる第１の素子分離層と、前記半導体基板上に形成された前記第１導電型の第１の不純物拡散層と、前記第１の不純物拡散層の表面上に形成された第１絶縁層と、前記第１絶縁層直下の前記チャンネル領域に形成された前記閾値電圧を調整するための前記第１導電型の第２の不純物拡散層と、前記第１絶縁層上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第２絶縁層と、前記第２絶縁層上に形成させたコントロールゲートと、前記第１の不純物拡散層の表面に形成された前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を備え、前記ショットキーバリアダイオード領域が、前記ショットキーバリアダイオードのアノードとカソードを分離する絶縁体からなる第２の素子分離層と、前記半導体基板上に形成された前記第２導電型の第４の不純物拡散層と、前記第４の不純物拡散層の表面上に形成された前記第１導電型の第５の不純物拡散層からなる前記ガードリング層と、前記素子分離層に囲まれる前記第４の不純物拡散層と前記ガードリング層の表面上に形成され、前記第４の不純物拡散層との界面において前記ショットキーバリアを形成する高融点金属珪化物層とを備えることを第２の特徴とする。

上記第１または第２の特徴の半導体装置によれば、従来のバイポーラトランジスタやＭＯＳトランジスタとショットキーバリアダイオードを同一半導体基板上に形成する際に、ソース領域及びドレイン領域と同一の不純物拡散層で、ショットキーバリアダイオードのガードリング層を形成するのではなく、メモリセルを構成するトランジスタの閾値電圧調整用の低濃度の不純物拡散層でガードリング層を形成することで、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることができる。また、閾値電圧調整用の低濃度の不純物拡散層とガードリング層を同一工程で形成するので、低濃度のガードリング層を別工程で形成する必要が無く、ガードリング層の低濃度化に伴う製造コストの高騰を回避できる。

特に、第２の特徴の半導体装置によれば、フラッシュメモリやＥＥＰＲＯＭ等のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置において、メモリセルトランジスタの閾値電圧調整用の比較的濃度の薄い不純物拡散層と同一の不純物拡散層でショットキーバリアダイオードのガードリングを形成することで、ショットキーバリアダイオードを既存のフラッシュメモリ等の製造プロセスに対し、新たな工程を追加すること無く、同一半導体基板上に形成でき、且つ、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることが可能となり、低製造コストで、高信頼度のフラッシュメモリ等のメモリセルとショットキーバリアダイオードを混載した半導体装置を提供できるようになる。

本発明に係る半導体装置は、上記第２の特徴に加えて、更に、前記ショットキーバリアダイオード領域は、前記第２の素子分離層の外周側の前記第４の不純物拡散層の表面に形成された前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層と、前記第６の不純物拡散層の表面上に形成された高融点金属珪化物層を備えることを第３の特徴とする。

上記第３の特徴の半導体装置によれば、第６の不純物拡散層によって、ショットキーバリアダイオードのアノードとカソードの何れか一方の電極の低抵抗化が図れ、第６の不純物拡散層の表面上に形成された高融点金属珪化物層を当該電極端子としてショットキーバリアダイオード領域の外部と連絡する金属配線と低抵抗で且つオーミックに接続することが可能となる。また、アノードとカソードの各電極端子を第４の不純物拡散層の表面側に設けたプレーナー型のショットキーバリアダイオードが実現できる。尚、第１導電型がｐ型で第２導電型がｎ型の場合には、当該一方の電極はカソードとなる。

本発明に係る半導体装置は、上記第２または第３の特徴に加えて、更に、前記メモリセル領域は、前記第１の不純物拡散層の周囲を囲む前記半導体基板上に形成された前記第２導電型の第７の不純物拡散層と、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記半導体基板の表面に形成された前記第２導電型の第８の不純物拡散層とを備え、前記ショットキーバリアダイオード領域は、前記半導体基板の表面に形成された前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を備えることを第４の特徴とする。

上記第４の特徴の半導体装置によれば、フローティングゲート構造のメモリセルトランジスタを複数配置してなるメモリセルアレイの共通の基板となる第１導電型の第１の不純物拡散層が、第２導電型の第７及び第８の不純物拡散層によって、半導体装置全体に共通の第１導電型の半導体基板と電気的に分離されるため（所謂、トリプルウェル構造となるため）、同じ第１の不純物拡散層上に形成されたメモリセルに対して、第１の不純物拡散層に所定の消去用電位を印加することで、当該メモリセルを一括消去（フローティングゲートに蓄積された電荷の消去）できる。また、第９の不純物拡散層を備えることで、寄生バイポーラトランジスタのベース幅が長くなるので、ショットキーバリアダイオードに順方向バイアスを印加したときの寄生バイポーラトランジスタのオン電圧が、第９の不純物拡散層を設けない場合より高くなり、寄生バイポーラトランジスタを介して半導体基板側に流れる電流が更に減少して、発熱が抑制される。

本発明に係る半導体装置は、上記何れかの特徴に加えて、更に、前記第１導電型の前記半導体基板がｐ型シリコン基板であり、前記メモリセル領域の前記閾値電圧を調整するための前記不純物拡散層の前記第１導電型の不純物濃度と、前記ショットキーバリアダイオード領域の前記ガードリング層を形成する前記不純物拡散層の前記第１導電型の不純物及び不純物濃度が、３族元素で、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下であることを第５の特徴とする。

上記第５の特徴の半導体装置によれば、第１導電型（ｐ型）のシリコン基板上に形成されるショットキーバリアダイオードに寄生する第１導電型（ｐ型）のガードリング層とショットキーバリアを形成する第２導電型（ｎ型）の不純物拡散層とｐ型シリコン基板からなるｐｎｐバイポーラトランジスタの電流増幅率を抑制でき、その結果、当該寄生ｐｎｐバイポーラトランジスタによる電流損失及び発熱を抑制できる。

本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備えた半導体装置の製造方法であって、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の不純物拡散層を前記トランジスタのチャンネル領域に形成する工程と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層のガードリング層を形成する工程を、同一工程として同時に行うことを第１の特徴とする。

上記第１の特徴の半導体装置の製造方法によれば、メモリセルを構成するトランジスタの閾値電圧調整用の低濃度の不純物拡散層でガードリング層を形成することで、寄生バイポーラトランジスタによる電流損失及び発熱を抑えることができる。更に、閾値電圧調整用の低濃度の不純物拡散層とガードリング層を同一工程で形成するので、低濃度のガードリング層を別工程で形成する必要が無く、ガードリング層の低濃度化に伴う製造コストの高騰を回避できる。

本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、更に、前記半導体基板上に絶縁体からなる素子分離層を形成する工程と、前記メモリセル領域の前記半導体基板上に前記第１導電型の第１の不純物拡散層を形成し、前記ショットキーバリアダイオード領域の前記半導体基板上に前記第２導電型の第４の不純物拡散層を形成する工程と、前記第１の不純物拡散層の表面上に第１絶縁層を形成する工程と、前記トランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の第２の不純物拡散層と、前記第１導電型の第５の不純物拡散層からなる前記ガードリング層を、同時に形成する工程と、前記第１絶縁層上にフローティングゲートを形成する工程と、前記フローティングゲート上に第２絶縁層を形成する工程と、前記第２絶縁層上にコントロールゲートを形成する工程と、前記第１の不純物拡散層の表面に前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を形成する工程と、前記第４の不純物拡散層と前記ガードリング層の表面上に高融点金属珪化物層を形成する工程と、を有することを第２の特徴とする。

上記第２の特徴の半導体装置の製造方法によれば、高信頼度のフラッシュメモリ等のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置を低コストで製造できる。

本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、更に、前記ソース領域及びドレイン領域を形成する工程において、前記ショットキーバリアダイオード領域の前記ガードリング層より外周側の前記第４の不純物拡散層の表面に、前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層を、前記ソース領域及びドレイン領域と同時に形成し、前記高融点金属珪化物層を形成する工程において、前記第６の不純物拡散層の表面上にも前記高融点金属珪化物層を同時に形成することを第３の特徴とする。

上記第３の特徴の半導体装置の製造方法によれば、ショットキーバリアダイオードのアノードとカソードの何れか一方の電極の低抵抗化が図れ、第６の不純物拡散層の表面上に形成された高融点金属珪化物層を当該電極端子としてショットキーバリアダイオード領域の外部と連絡する金属配線と低抵抗で且つオーミックに接続することが可能な上記第３の特徴の半導体装置を、上記第２の特徴の半導体装置の製造方法に対して新たな工程を追加することなく製造できる。従って、高性能で高信頼度のフローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置を低コストで製造できる。

本発明に係る半導体装置の製造方法は、上記第２または第３の特徴に加えて、更に、前記高融点金属珪化物層を形成する工程において、前記メモリセル領域の前記第３の不純物拡散層の表面の一部、及び、前記コントロールゲートの上面にも前記高融点金属珪化物層を同時に形成することを第４の特徴とする。

上記第４の特徴の半導体装置の製造方法によれば、上記第２または第３の特徴半導体装置の製造方法に対して新たな工程を追加することなく、フローティングゲート構造のメモリセルのゲート、ソース及びドレインの各端子の低抵抗化が図れ、メモリセルの高性能化が図れる。

本発明に係る半導体装置の製造方法は、上記第２乃至第４の何れかの特徴に加えて、更に、前記第４の不純物拡散層を形成する工程において、前記メモリセル領域の前記第１の不純物拡散層の周囲を囲む前記半導体基板上に前記第２導電型の第７の不純物拡散層を、前記第４の不純物拡散層と同時に形成し、前記第２の不純物拡散層と前記ガードリング層を同時に形成する工程の前に、前記メモリセル領域の前記半導体基板の表面に、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記第２導電型の第８の不純物拡散層と、前記ショットキーバリアダイオード領域の前記半導体基板の表面に、前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を形成する工程を有することを第５の特徴とする。

上記第５の特徴の半導体装置の製造方法によれば、第８及び第９の不純物拡散層を形成する工程を追加するだけで、上記第４の特徴のトリプルウェル構造の半導体装置を大幅な製造コストの増加を伴わずに製造でき、フローティングゲート構造のメモリセルとショットキーバリアダイオードを混載した半導体装置の高性能化及び高信頼度化を低コストで実現できる。

次に、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と称す）について、図面を参照して説明する。

〈第１実施形態〉
先ず、本発明装置及び本発明方法の第１実施形態について、図１〜図１３を参照して説明する。

図１（ａ）、（ｂ）は、本発明装置の断面図と平面図であり、図１（ａ）は図１（ｂ）に示すＸ−Ｘ’断面を示している。また、以下の説明では、本発明装置に搭載されるメモリセルとして、一般的なフローティングゲート型フラッシュメモリセルを想定する。

図１に示すように、第１導電型のシリコン基板（半導体基板）１の表面上に、メモリセル領域とショットキーバリアダイオード領域（以下、適宜「ＳＢＤ領域」と略称する）とが相互に分離されて存在する。メモリセル領域には、素子分離層２ａ（２）に囲まれた活性領域に、半導体基板１上に形成された第１導電型の第１の不純物拡散層３（ウェル）、第１の不純物拡散層３の表面上に形成された第１絶縁層１１（トンネルゲート絶縁膜）、第１絶縁層１１直下のチャンネル領域に形成された閾値電圧調整用の第１導電型の第２の不純物拡散層５、第１絶縁層１１上に下から順番に形成されたフローティングゲート１２と第２絶縁層１３とコントロールゲート１４、第１の不純物拡散層３の表面のチャンネル領域の両側に形成された第２導電型の第３の不純物拡散層２１からなるソース領域とドレイン領域、及び、高融点金属珪化物層３１、３２、３３を備えたフローティングゲート構造のメモリセルが形成され、更に、当該メモリセル上に、コンタクトホール（図示せず）を有する第３絶縁層４１、コントロールゲート１４とソース領域２１とドレイン領域２１上の各高融点金属珪化物層３１、３２、３３と各別に接続するコンタクト電極４３、４４、４５、及び、当該コンタクト電極４３、４４、４５の上端面と各別に接続する電極配線（図示せず）が形成されている。

一方、ＳＢＤ領域には、素子分離層２ａに囲まれた領域に、ショットキーバリアダイオード（以下、適宜「ＳＢＤ」と略称する）のアノードとカソードを分離する第２の素子分離層２ｂ（２）、半導体基板１上に形成された第２導電型の第４の不純物拡散層４、第４の不純物拡散層４の表面上に形成された第１導電型の第５の不純物拡散層からなるガードリング層６、第４の不純物拡散層４より高不純物濃度の第２導電型の第６の不純物拡散層２２、及び、高融点金属珪化物層３４、３５を備えたＳＢＤが形成され、更に、当該ＳＢＤ上に、コンタクトホールを有する第３絶縁層４１、高融点金属珪化物層３４、３５と各別に接続するコンタクト電極４６、４７、及び、当該コンタクト電極４６、４７の上端面と各別に接続する電極配線４８と電極配線（図示せず）が形成されている。当該ＳＢＤでは、高融点金属珪化物層３４と、ガードリング層６に囲まれた第４の不純物拡散層４との界面にショットキーバリアが形成される。

ここで、第１導電型がｐ型の場合、第２導電型はｎ型であり、逆に、第１導電型がｎ型の場合、第２導電型はｐ型である。本実施形態では、前者の第１導電型がｐ型で、第２導電型がｎ型である場合について説明するが、後者の場合でも、本発明装置及び本発明方法は適用可能である。尚、前者の導電型の場合、メモリセルのフローティングゲート構造のトランジスタは、ｎ型ＭＯＳトランジスタとなり、ショットキーバリアは、高融点金属珪化物層３４側がアノードとなり、その結果、高融点金属珪化物層３５がカソード側の引き出し端子となり、プレーナー型のＳＢＤが形成される。

ｐ型不純物拡散層（第１の不純物拡散層）３に含まれるｐ型不純物はボロン等の３族元素で、その濃度は１×１０^１５〜１×１０^１７ａｔｏｍｓ／ｃｍ^３程度であり、ｐ型不純物拡散層（第２の不純物拡散層）５、及び、ガードリング層（第５の不純物拡散層）６に含まれるｐ型不純物はボロン等の３族元素で、その濃度は１×１０^１７〜１×１０^１９ａｔｏｍｓ／ｃｍ^３程度であり、ｎ型不純物拡散層４（第４の不純物拡散層）に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０^１５〜１×１０^１７ａｔｏｍｓ／ｃｍ^３程度であり、ｎ型不純物拡散層（第３の不純物拡散層）２１からなるソース領域及びドレイン領域に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０^１９〜１×１０^２１ａｔｏｍｓ／ｃｍ^３程度であることが好ましい。

また、ｎ型不純物拡散層（第６の不純物拡散層）２２に含まれるｎ型不純物はリンや砒素等の５族元素で、その濃度は１×１０^１９〜１×１０^２１ａｔｏｍｓ／ｃｍ^３程度であることが好ましい。ＳＢＤのカソード側にｎ型不純物拡散層４より高不純物濃度のｎ型不純物拡散層２２を設けることで、カソードコンタクト抵抗の低抵抗化に寄与する。

メモリセル領域においては、第１絶縁層１１は、例えば、シリコン酸化膜やシリコン酸窒化膜等で形成され、その膜厚は３０〜１５０ｎｍ程度が好ましい。フローティングゲート１２は、例えば、多結晶シリコンやアモルファスシリコン等で形成され、その膜厚は５０〜２００ｎｍ程度が好ましい。第２絶縁層１３は、例えば、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造膜で形成され、シリコン酸化膜が３０〜１００ｎｍ程度の膜厚であり、シリコン窒化膜が３０〜１２０ｎｍ程度の膜厚であるのが好ましい。コントロールゲート１４は、例えば、多結晶シリコンやアモルファスシリコン或いは金属系材料の膜で形成され、その膜厚は５０〜３００ｎｍ程度が好ましい。更に、コントロールゲート１４及びソース領域とドレイン領域２１の表面上に、高融点金属珪化物層３１、３２、３３を分割形成するため、ソース領域とドレイン領域にフローティングゲート１２が接続しないように、サイドウォール絶縁層１５を形成することが好ましく、３０〜２００ｎｍ程度の幅が好ましい。

半導体基板１上に選択的に素子分離層２（２ａ，２ｂ）は、例えば、シリコン酸化膜で形成され、その膜厚は５０〜４００ｎｍ程度が好ましい。その素子分離層２に囲まれるｎ型不純物拡散層２１とｎ型不純物拡散層４、及び、コントロールゲート１４の表面上の高融点金属珪化物層３１〜３５は、例えば、チタン珪化物層やコバルト珪化物層で形成され、その膜厚は２０〜１００ｎｍ程度が好ましい。

メモリセル領域とＳＢＤ領域の表面全体を被覆する第３絶縁層４１は、例えば、ノンドープトシリケートガラス、ドープトシリケートガラス、ドープトテトラエトキシオキサイドシリコン等で形成され、その膜厚は２００〜１０００ｎｍ程度が好ましい。第３絶縁層４１を貫通し、高融点金属珪化物層３１〜３５の一部表面に達するコンタクト電極４３〜４７は、例えば、チタン、タングステン等の低抵抗金属とバリアメタルとして機能する窒化チタン等の高融点金属窒化物層で形成され、更に、コンタクト電極４３〜４７の上端面と電気的に接続するように、電極配線４８は、例えば、アルミニウムや銅等の低抵抗金属で形成されるのが好ましい。

上述の構成において、メモリセル領域にメモリセルを形成する製造工程に対して、何ら新たな工程を追加することなく、メモリセル領域と同一半導体基板上のＳＢＤ領域にＳＢＤを形成することができ、且つ、ＳＢＤのガードリング層６を低濃度のｐ型不純物拡散層で形成することで、ＳＢＤに順方向バイアスを印加したときに、ガードリング層６とｎ型不純物拡散層４とｐ型半導体基板１で構成される寄生ｐｎｐバイポーラトランジスタをオンし難くさせることが可能で、ｐ型半導体基板１側へ流れる電流が減少し、発熱を抑えることが可能となる。

次に、図１に示す本発明装置を製造する本発明方法の一例について、図２〜図１３を参照して説明する。図２〜図１３は、本発明方法の製造工程を示す図１（ｂ）に示すＸ−Ｘ’断面での工程断面図である。

先ず、図２に示すように、ｐ型半導体基板１上にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法またはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により、素子分離層２（２ａ，２ｂ）を形成する。

次に、図３に示すように、イオン打ち込み法により、上述の不純物濃度のｐ型不純物拡散層３をｐ型半導体基板１のメモリセル領域に、上述の不純物濃度のｎ型不純物拡散層４をｐ型半導体基板１のＳＢＤ領域に、順番に形成する。そのとき、フォトリソグラフィ技術によって、レジストパターニングしてイオン注入しない側の領域をマスクしてイオン注入する。ｐ型とｎ型の不純物イオン注入の順番は、何れが先でも構わない。

次に、図４に示すように、熱酸化等の手法により、ｐ型不純物拡散層３とｎ型不純物拡散層４の表面に第１絶縁層１１を形成する。引き続いて、図５に示すように、フォトリソグラフィ技術によってレジスト１０１をパターニングし、イオン打ち込み法により、メモリセル領域の全面とＳＢＤ領域の第２の素子分離層２ｂの内周縁領域にｐ型の不純物イオンを注入し、メモリセル領域のｐ型不純物拡散層５とＳＢＤ領域のｐ型不純物拡散層からなるガードリング層６を形成する。

次に、図６に示すように、フローティングゲート１２となる例えばアモルファスシリコンを、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等により、第１絶縁層１１上と素子分離層２上の全面に堆積する。

次に、図７に示すように、フローティングゲート１２となるアモルファスシリコン層上に、例えば熱酸化等によりシリコン酸化膜を形成し、引き続き、シリコン窒化膜をＣＶＤ法等により堆積し、更に、シリコン酸化膜をＣＶＤ法等により堆積し、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる３層構造の第２絶縁層１３を形成する。

次に、図８に示すように、コントロールゲート１４となる例えば多結晶シリコン、アモルファスシリコンまたは金属系材料の膜をＣＶＤ法等により全面に堆積する。

次に、図９に示すように、例えばフォトリソグラフィ技術によりレジスト１０２をパターニングして、メモリセルのゲート領域をマスクし、コントロールゲート１４、第２絶縁層１３、フローティングゲート１２の各層の当該ゲート領域以外の部分を、ドライエッチング法等で除去して、コントロールゲート１４、第２絶縁層１３、フローティングゲート１２をパターニングする。

尚、メモリセルがアレイ構造をとる場合は、図９に示すコントロールゲート１４、第２絶縁層１３、フローティングゲート１２のパターニングは、隣接するメモリセル間で、コントロールゲート１４が連続するように、例えば、ストライプ状になるので、フローティングゲート１２となるアモルファスシリコン堆積後に、例えばフォトリソグラフィ技術によってレジストパターニングして、その後ドライエッチング法等で当該フローティングゲート１２となるアモルファスシリコンを隣接するメモリセル間で分離する予備的なパターニングを行う必要がある。当該予備的なパターニングと、図９に示すコントロールゲート１４、第２絶縁層１３、フローティングゲート１２のパターニングによって、メモリセル単位で独立したフローティングゲート１２が形成される。

次に、図１０に示すように、メモリセル領域のコントロールゲート１４、第２絶縁層１３、フローティングゲート１２の側壁に、例えばシリコン酸化膜をＣＶＤ法等により堆積し、その後ドライエッチング法等でエッチングすることで、サイドウォール絶縁層１５を形成する。その後、フォトリソグラフィ技術によりレジスト１０３をパターニングして、ＳＢＤ領域のアノードとなる領域をマスクし、イオン打ち込み法により、ｎ型不純物拡散層２１、２２を同時に形成する。ｎ型不純物拡散層２１はメモリセルのソース領域とドレイン領域として機能し、ｎ型不純物拡散層２２はＳＢＤのカソードコンタクトの低抵抗化に寄与する。

次に、図１１に示すように、スパッタリング法等により、例えばチタンやコバルト等の高融点金属を全面に堆積し、その後ランプアニール等の熱処理により、シリコン上或いはアモルファスシリコン上（ｎ型不純物拡散層４、２１、２２、ガードリング層６、及び、コントロールゲート１４の表面）に位置する高融点金属のみを選択的に珪化物化する。このとき、高融点金属を珪化物化させる熱処理は、高融点金属がコバルトの場合は４５０〜５３０℃で１分程度、チタンの場合は６５０〜７００℃で１分程度が好ましい。上記処理により、半導体基板１上に選択的に形成された素子分離層２に囲まれた活性領域のサイドウォール絶縁層１５を除く全面（ｎ型不純物拡散層４、２１、２２、ガードリング層６、及び、コントロールゲート１４の露出面）に高融点金属珪化物層３１〜３５が形成される。

その後、素子分離層２及びサイドウォール絶縁層１５上の未反応の高融点金属をウェットエッチング法等により、選択的に除去する。尚、ＳＢＤ領域のガードリング層６の表面上に形成された高融点金属珪化物層３４がＳＢＤのアノードとなり、高融点金属珪化物層３４と比較的低濃度のｎ型不純物拡散層４との界面にショットキーバリア（ショットキー接合）が形成される。また、ｎ型不純物拡散層４より高不純物濃度のｎ型不純物拡散層２２と高融点金属珪化物層３５の界面、及び、メモリセル領域のｎ型不純物拡散層２１と高融点金属珪化物層３２、３３の界面は、オーミックな接合となる。

次に、図１２に示すように、メモリセル領域とＳＢＤ領域の全面に、例えば４００℃程度の低温条件のＣＶＤ法等により第３絶縁層４１を形成する。その後、高融点金属珪化物層３１〜３５と電気的に接続するコンタクトを形成するためのコンタクトホール４２を、例えばフォトリソグラフィ技術によりレジストパターニングし、その後ドライエッチング法等により形成する。

次に、図１３に示すように、バリアメタルとして機能する例えば窒化チタン等の高融点金属窒化物とチタンやタングステン等の低抵抗金属からなるコンタクト電極４６をコンタクトホール内に形成する。その後、コンタクト電極４６と電気的に接続するように、例えばアルミニウムや銅等の低抵抗金属をスパッタリング法等で第３絶縁層４１上の全面に形成し、更に、例えばフォトリソグラフィ技術によりレジストパターニングし、ドライエッチング等で電極配線４８をパターニングする。このとき、バリアメタル形成後に直接アルミニウムや銅等でコンタクト電極４６と電極配線４８を同時に形成しても良い。

以上の工程を経て、図１に示されるフローティングゲート型フラッシュメモリセルとＳＢＤを同一半導体基板上に混載した本発明装置が提供される。

上述の本発明方法によれば、従来のメモリセルの製造プロセスに対し、何ら新たな工程を追加することなく、メモリセルとＳＢＤを同一半導体基板上に形成することが可能である。更には、ＳＢＤの順方向バイアス印加時の寄生バイポーラトランジスタがオンすることによる半導体基板へ流れる電流を抑えることができ、所望の電流を得るために必要な電圧も低電圧化できるため、高抵抗体のような働きによる発熱を抑え、パッケージを溶かす等の問題の起きない信頼性の高い半導体装置を提供することが可能となる。

〈第２実施形態〉
次に、本発明装置及び本発明方法の第２実施形態について、図１４〜図２６を参照して説明する。

図１４（ａ）、（ｂ）は、第２実施形態に係る本発明装置の断面図と平面図であり、図１４（ａ）は図１４（ｂ）に示すＸ−Ｘ’断面を示している。また、第１実施形態と同様に、第１導電型がｐ型で、第２導電型がｎ型である場合について、一般的なフローティングゲート型フラッシュメモリセルを想定して説明する。

図１４に示すように、ｐ型のシリコン基板（半導体基板）５１の表面上に、メモリセル領域とＳＢＤ領域が相互に分離されて存在する。メモリセル領域には、素子分離層５２ａ（５２）に囲まれた活性領域に、半導体基板５１上に形成されたｐ型の不純物拡散層５３（ウェル、第１の不純物拡散層）、ｐ型不純物拡散層５３とｐ型の半導体基板５１を電気的に分離するｎ型の不純物拡散層（第８の不純物拡散層）５７と、ｎ型の不純物拡散層５７に電圧供給するためのｎ型の不純物拡散層（第７の不純物拡散層）５９と、ｐ型不純物拡散層３の表面上に形成された第１絶縁層６１（トンネルゲート絶縁膜）と、第１絶縁層６１直下のチャンネル領域に形成された閾値電圧調整用のｐ型の不純物拡散層５５（第２の不純物拡散層）と、第１絶縁層６１上に下から順番に形成されたフローティングゲート６２と第２絶縁層６３とコントロールゲート６４、サイドウォール絶縁層６５、ｐ型不純物拡散層５３の表面のチャンネル領域の両側に形成されたｎ型の不純物拡散層（第３の不純物拡散層）７１からなるソース領域とドレイン領域、及び、高融点金属珪化物層８１、８２、８３を備えたフローティングゲート構造のメモリセルが形成され、更に、当該メモリセル上に、コンタクトホール（図示せず）を有する第３絶縁層９１、コントロールゲート６４とソース領域７１とドレイン領域７１上の各高融点金属珪化物層８１、８２、８３と各別に接続するコンタクト電極９３、９４、９５、及び、当該コンタクト電極９３、９４、９５の上端面と各別に接続する電極配線（図示せず）が形成されている。

また、本第２実施形態では、メモリセル領域のｐ型不純物拡散層５３のウェルが、ｎ型の不純物拡散層５７、５９によってｐ型の半導体基板５１から電気的に分離されるトリプルウェル構造となっており、ｎ型の不純物拡散層５９の上部に高不純物濃度のｎ型不純物拡散層７３が形成されており、その上面にｎ型不純物拡散層７３とオーミック接触する高融点金属珪化物層８６が形成され、第３絶縁層９１を貫通して高融点金属珪化物層８６と接続するコンタクト電極９６と当該コンタクト電極９６の上端面と接続する電極配線（図示せず）が形成されている。当該構造によって、ｎ型の不純物拡散層５７、５９、７３に、高融点金属珪化物層８６とコンタクト電極９６と図示しない電極配線を介して所定の電圧が供給される。

一方、ＳＢＤ領域には、素子分離層５２ａに囲まれた領域に、ＳＢＤのアノードとカソードを分離する第２の素子分離層５２ｂ（５２）、半導体基板５１上に形成されたｎ型の不純物拡散層（第４の不純物拡散層）５４、ｎ型の不純物拡散層５４の底面と接するｎ型の不純物拡散層（第９の不純物拡散層）５８、ｎ型の不純物拡散層５４の表面上に形成されたｐ型の不純物拡散層（第９の不純物拡散層）からなるガードリング層５６、ｎ型の不純物拡散層５４より高不純物濃度のｎ型の不純物拡散層（第６の不純物拡散層）７２、及び、高融点金属珪化物層８４、８５を備えたＳＢＤが形成され、更に、当該ＳＢＤ上に、コンタクトホールを有する第３絶縁層９１、高融点金属珪化物層８４、８５と各別に接続するコンタクト電極９７、９８、及び、当該コンタクト電極９７、９８の上端面と各別に接続する電極配線９９と電極配線（図示せず）が形成されている。当該ＳＢＤでは、高融点金属珪化物層９４と、ガードリング層５６に囲まれたｎ型の不純物拡散層５４との界面にショットキーバリアが形成される。

本第２実施形態では、メモリセル領域が、上述のようにトリプルウェルとして広く一般に知られる構造を構成しているため、同じｐ型の不純物拡散層５３（ウェル）上に形成されたメモリセル群（ブロック）に対して、当該ｐ型の不純物拡散層５３に所定の消去用電位を印加することで、当該メモリセル群だけを選択的に、つまり、他のｐ型の不純物拡散層５３（ウェル）上に形成されたメモリセル群と区別して、ブロック単位で一括消去できる。

更に、本第２実施形態では、メモリセルの製造プロセスに対して何ら新たな工程を追加することなく、メモリセル領域のｎ型不純物拡散層５７を形成するときに、ＳＢＤ領域にｎ型不純物拡散層５８を同時に形成することで、寄生ｐｎｐバイポーラトランジスタのベース幅が長くなるので、ＳＢＤに順方向バイアスを印加したときの寄生ｐｎｐバイポーラトランジスタのオン電圧が、上記第１実施形態の構造よりも高くなり、ｐ型半導体基板５１側へ流れる電流が更に減少して、発熱を抑えることが可能となる。

次に、図１４に示す本発明装置を製造する本発明方法の一例について、図１５〜２６を参照して説明する。図１５〜２６は、第２実施形態に係る本発明方法の製造工程を示す図１４（ｂ）に示すＸ−Ｘ’断面での工程断面図である。

先ず、図１５に示すように、ｐ型半導体基板５１上にＬＯＣＯＳ法またはＳＴＩ法により、素子分離層５２（５２ａ，５２ｂ）を形成する。

次に、図１６に示すように、イオン打ち込み法により、ｐ型不純物拡散層５３とｎ型不純物拡散層５７、５９をｐ型半導体基板５１のメモリセル領域に、ｎ型不純物拡散層５４、５８をｐ型半導体基板１のＳＢＤ領域に、夫々形成する。そのとき、フォトリソグラフィ技術によって、レジストパターニングしてイオン注入しない側の領域をマスクしてイオン注入する。ここで、ｎ型不純物拡散層５７、５８のイオン注入を同時に行い、ｎ型不純物拡散層５４、５９のイオン注入を同時に行う。ｐ型とｎ型の各不純物イオン注入の順番は、何れが先でも構わない。

次に、図１７に示すように、熱酸化等の手法により、ｐ型不純物拡散層５３とｎ型不純物拡散層５４、５９の表面に第１絶縁層６１を形成する。引き続いて、図１８に示すように、フォトリソグラフィ技術によってレジスト１０４をパターニングし、イオン打ち込み法により、メモリセル領域の全面とＳＢＤ領域の第２の素子分離層５２ｂの内周縁領域にｐ型の不純物イオンを注入し、メモリセル領域のｐ型不純物拡散層５５とＳＢＤ領域のｐ型不純物拡散層からなるガードリング層５６を形成する。

次に、図１９に示すように、フローティングゲート６２となる例えばアモルファスシリコンを、ＣＶＤ法等により、第１絶縁層５１上と素子分離層５２上の全面に堆積する。尚、メモリセルがアレイ構造をとる場合は、第１実施形態と同様に、フローティングゲート６２となるアモルファスシリコンに対して予備的なパターニングを行う必要がある。

次に、図２０に示すように、フローティングゲート６２となるアモルファスシリコン層上に、例えば熱酸化等によりシリコン酸化膜を形成し、引き続き、シリコン窒化膜をＣＶＤ法等により堆積し、更に、シリコン酸化膜をＣＶＤ法等により堆積し、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜からなる３層構造の第２絶縁層６３を形成する。

次に、図２１に示すように、コントロールゲート６４となる例えば多結晶シリコン、アモルファスシリコンまたは金属系材料の膜をＣＶＤ法等により全面に堆積する。

次に、図２２に示すように、例えばフォトリソグラフィ技術によりレジスト１０５をパターニングして、メモリセルのゲート領域をマスクし、コントロールゲート６４、第２絶縁層６３、フローティングゲート６２の各層の当該ゲート領域以外の部分を、ドライエッチング法等で除去して、コントロールゲート６４、第２絶縁層６３、フローティングゲート６２をパターニングする。

次に、図２３に示すように、メモリセル領域のコントロールゲート６４、第２絶縁層６３、フローティングゲート６２の側壁に、例えばシリコン酸化膜をＣＶＤ法等により堆積し、その後ドライエッチング法等でエッチングすることで、サイドウォール絶縁層６５を形成する。その後、フォトリソグラフィ技術によりレジスト１０３をパターニングして、ＳＢＤ領域のアノードとなる領域をマスクし、イオン打ち込み法により、ｎ型不純物拡散層７１、７２、７３を同時に形成する。ｎ型不純物拡散層７１はメモリセルのソース領域とドレイン領域として機能し、ｎ型不純物拡散層７２はＳＢＤのカソードコンタクトの低抵抗化に寄与する。また、ｎ型不純物拡散層７３は、ｎ型不純物拡散層５７に電圧を印加するときのコンタクトの低抵抗化に寄与する。

次に、図２４に示すように、スパッタリング法等により、例えばチタンやコバルト等の高融点金属を全面に堆積し、その後ランプアニール等の熱処理により、シリコン上或いはアモルファスシリコン上（ｎ型不純物拡散層５４、７１、７２、７３、ガードリング層５６、及び、コントロールゲート６４の表面）に位置する高融点金属のみを選択的に珪化物化する。このとき、高融点金属を珪化物化させる熱処理は、高融点金属がコバルトの場合は４５０〜５３０℃で１分程度、チタンの場合は６５０〜７００℃で１分程度が好ましい。上記処理により、半導体基板５１上に選択的に形成された素子分離層５２に囲まれた活性領域のサイドウォール絶縁層６５を除く全面（ｎ型不純物拡散層５４、７１、７２、７３、ガードリング層５６、及び、コントロールゲート６４の露出面）に高融点金属珪化物層８１〜８６が形成される。

その後、素子分離層５２及びサイドウォール絶縁層６５上の未反応の高融点金属をウェットエッチング法等により、選択的に除去する。尚、ＳＢＤ領域のガードリング層５６の表面上に形成された高融点金属珪化物層８４がショットキーバリアダイオードのアノードとなり、高融点金属珪化物層８４と比較的低濃度なｎ型不純物拡散層５４との界面にショットキーバリア（ショットキー接合）が形成される。また、ｎ型不純物拡散層５４より高不純物濃度のｎ型不純物拡散層７２と高融点金属珪化物層８５の界面、メモリセル領域のｎ型不純物拡散層７１と高融点金属珪化物層８２、８３の界面、及び、メモリセル領域のｎ型不純物拡散層７３と高融点金属珪化物層８６の界面は、オーミックな接合となる。

次に、図２５に示すように、メモリセル領域とＳＢＤ領域の全面に、例えば４００℃程度の低温条件のＣＶＤ法等により第３絶縁層９１を形成する。その後、高融点金属珪化物層８１〜８６と電気的に接続するコンタクトを形成するためのコンタクトホール９２を、例えばフォトリソグラフィ技術によりレジストパターニングし、その後ドライエッチング法等により形成する。

次に、図２６に示すように、バリアメタルとして機能する例えば窒化チタン等の高融点金属窒化物とチタンやタングステンなどの低抵抗金属からなるコンタクト電極９３をコンタクトホール内に形成する。その後、コンタクト電極９３と電気的に接続するように、例えばアルミニウムや銅等の低抵抗金属をスパッタリング法等で第３絶縁層９１上の全面に形成し、更に、例えばフォトリソグラフィ技術によりレジストパターニングし、ドライエッチング等で電極配線９４をパターニングする。このとき、バリアメタル形成後に直接アルミニウムや銅等でコンタクト電極９３と電極配線９４を同時に形成しても良い。

以上の工程を経て、図１４に示されるフローティングゲート型フラッシュメモリセルとＳＢＤを同一半導体基板上に混載した本発明装置が提供される。

上述の第２実施形態に係る本発明方法は、第１実施形態に係る本発明方法に対して、ｎ型不純物拡散層５７、５９をｐ型半導体基板５１のメモリセル領域に、ｎ型不純物拡散層５８をｐ型半導体基板１のＳＢＤ領域に、夫々形成する工程が追加されているが、ｎ型不純物拡散層５４、５９のイオン注入を同時に行うため、実質的には、ｎ型不純物拡散層５７、５８のイオン注入を同時に行う工程が、第１実施形態に係る本発明方法に対して追加となっている。それ以外の工程は、第１実施形態と同じであるので、各不純物拡散層の不純物及びその不純物濃度、各層の材料、膜厚、成膜温度及び成膜時間等の成膜条件は、第１実施形態と同じものを使用できるので、重複する説明は割愛した。尚、ｎ型不純物拡散層５７、５８に含まれるｎ型不純物はリンや砒素等の５族元素で、その不純物濃度は１×１０^１５〜１×１０^１７ａｔｏｍｓ／ｃｍ^３程度であることが好ましい。

上述の第２実施形態に係る本発明方法によれば、従来のトリプルウェル構造のメモリセルの製造プロセスに対し、何ら新たな工程を追加することなく、メモリセルとＳＢＤを同一半導体基板上に形成することが可能である。更には、ＳＢＤの順方向バイアス印加時の寄生バイポーラトランジスタがオンすることによる半導体基板へ流れる電流を抑えることができ、所望の電流を得るために必要な電圧も低電圧化できるため、高抵抗体のような働きによる発熱を抑え、パッケージを溶かす等の問題の起きない信頼性の高い半導体装置を提供することが可能となる。

更に、メモリセルがアレイ構造をとる場合において、ｎ型不純物拡散層５７、５９で囲まれたｐ型不純物拡散層５３上に存在するメモリセル群を一つのブロックとすると、複数ブロックが同一半導体基板上に存在するときに、選択的に一つのブロックのメモリセル群を一括で消去可能な構造であるため、高集積の半導体記憶装置とＳＢＤを、同一半導体基板上に形成することが可能である。

以上、詳細に本発明装置及び本発明方法について図面を参照して説明したが、各不純物拡散層の不純物及びその不純物濃度、各層の材料、膜厚、成膜温度及び成膜時間等の成膜条件は、好適な一例を示したものであって、本発明の技術的範囲内において適宜変更可能である。

また、上記第１及び第２実施形態では、本発明装置に搭載されるメモリセルとして、一般的なフローティングゲート型フラッシュメモリセルを想定したが、メモリセルとしては、閾値電圧を不純物濃度により調整するトランジスタを備える構造であれば、フローティングゲート型フラッシュメモリセルに限定されるものではなく、例えば、ミラービット等のＭＯＮＯＳ型メモリセルであっても良い。

本発明は、同一半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備える半導体装置、及び、その製造方法に利用可能であり、特に、ソース、ドレイン、ゲート上に高融点金属珪化物層（金属シリサイド）を選択的に形成した半導体記憶装置（例えば、ＥＥＰＲＯＭやフラッシュメモリ等の浮遊ゲート型メモリやミラービット等のＭＯＮＯＳ型メモリ）と、ショットキーバリアダイオードを同一半導体基板上に備える半導体集積回路及びその製造方法に利用可能である。

本発明に係る半導体装置の第１実施形態に係る構造を模式的に示す断面図と平面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第１実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の第２実施形態に係る構造を模式的に示す断面図と平面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図本発明に係る半導体装置の製造方法の第２実施形態に係る製造工程の一工程における断面構造を模式的に示す工程断面図従来のショットキーバリアダイオードとＣＭＯＳトランジスタを同一半導体基板上に備える半導体装置の一構成例を模式的に示す断面図

符号の説明

１、５１：半導体基板
２、５２：素子分離層
２ａ、５２ａ：第１の素子分離層
２ｂ、５２ｂ：第２の素子分離層
３、５３：ｐ型不純物拡散層（第１の不純物拡散層）
４、５４：ｎ型不純物拡散層（第４の不純物拡散層）
５、５５：ｐ型不純物拡散層（第２の不純物拡散層）
６、５６：ガードリング層（第５の不純物拡散層）
１１、６１：第１絶縁層
１２、６２：フローティングゲート
１３、６３：第２絶縁層
１４、６４：コントロールゲート
１５、６５：サイドウォール絶縁層
２１、７１：ｎ型不純物拡散層（第３の不純物拡散層）
２２、７２：ｎ型不純物拡散層（第６の不純物拡散層）
３１、３２、３３、３４、３５：高融点金属珪化物層
８１、８２、８３、８４、８５、８６：高融点金属珪化物層
４１、９１：第３絶縁層
４２、９２：コンタクトホール
４３〜４７、９３〜９８：コンタクト電極
４８、９９：電極配線
５７：ｎ型不純物拡散層（第８の不純物拡散層）
５８：ｎ型不純物拡散層（第９の不純物拡散層）
５９：ｎ型不純物拡散層（第７の不純物拡散層）
７３：ｎ型不純物拡散層
１０１〜１０６：レジスト
２０１：シリコン基板
２０２：ｎ^＋埋め込み拡散層
２０３：ｎ型不純物層
２０４：ｐ^＋ガードリング層
２０５、２０６：ｐ^＋不純物拡散層

Claims

第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記トランジスタのチャンネル領域に形成された前記第１導電型の不純物拡散層と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層で形成されたガードリング層が、同一工程で同時に形成された不純物拡散層であることを特徴とする半導体装置。
前記メモリセル領域は、絶縁体からなる第１の素子分離層と、前記半導体基板上に形成された前記第１導電型の第１の不純物拡散層と、前記第１の不純物拡散層の表面上に形成された第１絶縁層と、前記第１絶縁層直下の前記チャンネル領域に形成された前記閾値電圧を調整するための前記第１導電型の第２の不純物拡散層と、前記第１絶縁層上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第２絶縁層と、前記第２絶縁層上に形成させたコントロールゲートと、前記第１の不純物拡散層の表面に形成された前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を備え、
前記ショットキーバリアダイオード領域は、前記ショットキーバリアダイオードのアノードとカソードを分離する絶縁体からなる第２の素子分離層と、前記半導体基板上に形成された前記第２導電型の第４の不純物拡散層と、前記第４の不純物拡散層の表面上に形成された前記第１導電型の第５の不純物拡散層からなる前記ガードリング層と、前記素子分離層に囲まれる前記第４の不純物拡散層と前記ガードリング層の表面上に形成され、前記第４の不純物拡散層との界面において前記ショットキーバリアを形成する高融点金属珪化物層とを備えることを特徴とする請求項１に記載の半導体装置。
前記ショットキーバリアダイオード領域は、前記第２の素子分離層の外周側の前記第４の不純物拡散層の表面に形成された前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層と、前記第６の不純物拡散層の表面上に形成された高融点金属珪化物層を備えることを特徴とする請求項２に記載の半導体装置。
前記メモリセル領域は、前記第１の不純物拡散層の周囲を囲む前記半導体基板上に形成された前記第２導電型の第７の不純物拡散層と、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記半導体基板の表面に形成された前記第２導電型の第８の不純物拡散層とを備え、
前記ショットキーバリアダイオード領域は、前記半導体基板の表面に形成された前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を備えることを特徴とする請求項２または３に記載の半導体装置。
前記第１導電型の前記半導体基板がｐ型シリコン基板であり、
前記メモリセル領域の前記閾値電圧を調整するための前記不純物拡散層の前記第１導電型の不純物濃度と、前記ショットキーバリアダイオード領域の前記ガードリング層を形成する前記不純物拡散層の前記第１導電型の不純物及び不純物濃度が、３族元素で、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
第１導電型の半導体基板上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備えた半導体装置の製造方法であって、
前記メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の不純物拡散層を前記トランジスタのチャンネル領域に形成する工程と、前記ショットキーバリアダイオードのショットキーバリアを形成する前記第１導電型と異なる第２導電型の不純物拡散層の表面の周囲に前記第１導電型の不純物拡散層のガードリング層を形成する工程を、同一工程として同時に行うことを特徴とする半導体装置の製造方法。
前記半導体基板上に絶縁体からなる素子分離層を形成する工程と、
前記メモリセル領域の前記半導体基板上に前記第１導電型の第１の不純物拡散層を形成し、前記ショットキーバリアダイオード領域の前記半導体基板上に前記第２導電型の第４の不純物拡散層を形成する工程と、
前記第１の不純物拡散層の表面上に第１絶縁層を形成する工程と、
前記トランジスタの閾値電圧を不純物濃度により調整するための前記第１導電型の第２の不純物拡散層と、前記第１導電型の第５の不純物拡散層からなる前記ガードリング層を、同時に形成する工程と、
前記第１絶縁層上にフローティングゲートを形成する工程と、
前記フローティングゲート上に第２絶縁層を形成する工程と、
前記第２絶縁層上にコントロールゲートを形成する工程と、
前記第１の不純物拡散層の表面に前記第２導電型の第３の不純物拡散層からなるソース領域及びドレイン領域を形成する工程と、
前記第４の不純物拡散層と前記ガードリング層の表面上に高融点金属珪化物層を形成する工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記ソース領域及びドレイン領域を形成する工程において、前記ショットキーバリアダイオード領域の前記ガードリング層より外周側の前記第４の不純物拡散層の表面に、前記第４の不純物拡散層より高不純物濃度の前記第２導電型の第６の不純物拡散層を、前記ソース領域及びドレイン領域と同時に形成し、
前記高融点金属珪化物層を形成する工程において、前記第６の不純物拡散層の表面上にも前記高融点金属珪化物層を同時に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
前記高融点金属珪化物層を形成する工程において、前記メモリセル領域の前記第３の不純物拡散層の表面の一部、及び、前記コントロールゲートの上面にも前記高融点金属珪化物層を同時に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
前記第４の不純物拡散層を形成する工程において、前記メモリセル領域の前記第１の不純物拡散層の周囲を囲む前記半導体基板上に前記第２導電型の第７の不純物拡散層を、前記第４の不純物拡散層と同時に形成し、
前記第２の不純物拡散層と前記ガードリング層を同時に形成する工程の前に、前記メモリセル領域の前記半導体基板の表面に、前記第１の不純物拡散層と前記半導体基板を電気的に分離する前記第２導電型の第８の不純物拡散層と、前記ショットキーバリアダイオード領域の前記半導体基板の表面に、前記第４の不純物拡散層の底面と接する前記第２導電型の第９の不純物拡散層を形成する工程を有することを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。