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TW200818502A - Raised sti structure and superdamascene technique for nmosfet performance enhancement with embedded silicon carbon - Google Patents

Raised sti structure and superdamascene technique for nmosfet performance enhancement with embedded silicon carbon Download PDF

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TW200818502A
TW200818502A TW096124949A TW96124949A TW200818502A TW 200818502 A TW200818502 A TW 200818502A TW 096124949 A TW096124949 A TW 096124949A TW 96124949 A TW96124949 A TW 96124949A TW 200818502 A TW200818502 A TW 200818502A
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field effect
gate
effect transistor
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TW096124949A
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TWI415261B (zh
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Ashima B Chakravarti
Dureseti Chidambarrao
Judson R Holt
Yaocheng Liu
Kern Rim
Original Assignee
Ibm
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Description

200818502 九、發明說明： 【發明所屬之技術領域】 本發明大體上有關於場效電晶體結構，更明確而言， 係有關於一種具有能提升截子遷移率（carrier mobility)之 應力通道的電晶體結構。 【先前技術】 在現今半導體領域中，已意識到縮小半導體元件的尺 寸能在積體電路效能、功能與製造經濟效益上帶來無數的 益處。例如’ CMOS結構尺寸的縮減可能減少通道阻力並 且&南切換速度。然而，當此類元件縮減成較小尺寸時， 散射效應（scattering effect)可能減弱載子遷移率，並且將 原本可能藉由減低通道阻力而達到增加切換速度的增益效 果完全抹煞掉。 由於已知壓縮應力/應變（strain)能提高電洞的遷移 率，而拉伸應力/應變能提高電子遷移率，因此藉著發展出 一種能夠持續施加拉伸張力（tensile)或壓縮應力（compress stress)至場效電晶體通道處的結構，可提高载子遷移率， 從而改善CMOS元件的效能。目前已發展出數種罩幕技術 (masking techniques)以及適當的材料與沉積技術，用以對 同一晶片中的N型場效電晶體（NFET)施加拉伸應力，以及 對P型場效電晶體（PFET)施加壓縮應力。 舉例而言’目前已發展出來内喪（embedded)式石夕鍺結 構’其可直接設置在源極與沒極區域中，以在通道内產生 5 200818502 壓縮應力’並且提高P型場效電晶體的電洞遷移率。同樣 地，也可使用晶格常數（lattice constant)小於碎的石夕碳在N 型場效電晶體的源汲極區域中建構内嵌式矽碳（e _ S i: C )結 構，以在通道中產生拉伸應力，從而提高電子遷移率。 然而’取代性碳濃度（或稱置換型碳濃度）必須超過1 0/〇 原子百分比’才能獲得明顯的元件效能改善效果，但是碳 在石夕中的平衡取代固體溶解度（substituti〇nal s〇Hd solubility)非常低。適合形成高碳取代濃度的低溫條件將 會導致非常低的沉積選擇性，而低沉積選擇性可能降低元 件製造良率。雖然目前已發展出一些非選擇性沉積技術用 以形成高碳取代濃度，然而僅採用非選擇性沉機製程很難 在元件中形成矽碳結構。 【發明内容】 因此，本發明其-目的是提供一種可在電晶體中形成 内敌梦碳結構的簡易高效技術，以^ 晶體的 電子遷移率。 本發明另一目的是提供一種能在不降低製造良率的情 況下，將非選擇性沉積材料整合至積體電路電晶體中的技 術。 本發明又一目的在於提供一 言 構 ^ ^ 種相較於習知電晶體而 能使電晶體之通道區域具有鲂古 有孕乂同拉伸應力/應變的結 為了達成本發明上述…本發明提供—種場效電晶 6 200818502 體與一種積體電路，其中該場效電晶體包含一閘極區域、 一通道區域、位於通道兩端且鄰接閘極區域的源極區與没 極區、一凸起隔離結構以及* —砍碳材料所構成的主體；該 凸起隔離結構鄰接該等源/汲極區且延伸進入該矽基材中 並且從該矽基材的表面突出；該矽碳材料所構成的主體則 延伸跨越該源/汲極區，且一部分的該矽碳材料主體磊晶成 長至/自該矽基材的溝渠中且具有超過1 %原子百分比的碳 取代濃度。
根據本發明另一態樣，提供一種形成具有提升電子遷 移率之電晶體的方法，該方法包括下列步驟：形成一延伸 進入且延伸超出矽基材的凸出隔離結構（raised isolation structure)、在一通道區域上形成一閘極結構、在鄰接該通 道區域處形成源極區與汲極區、在該閘極結構與該通道區 域至少其中一者以及該隔離結構之間磊晶成長一礙取代濃 度超過1 %原子百分比的矽碳材料、平坦化該石夕碳材料至抵 達該閘極結構，以及將該矽碳材料蝕刻至該凸起隔離結構 的表面或低於該表面。 【實施方式】 現請參閱附圖，特別是第1圖。第1圖顯示根據本發 明，藉著在通道區域中產生拉伸應力/應變來形成一具有提 升電子遷移率之電晶體時，其製程初始階段中的電晶體剖 面圖。並且了解到，可使用導電性的矽鍺（SiGe)合金來形 成能產生壓縮應力/應變的内嵌結構，以提高P型場效電晶 7 200818502 體中的電洞遷移率。雖然以下内容是描述具有内嵌矽碳結 構的N型場效電晶體（NFET)的形成製程，但是若簡單地以 矽鍺來取代矽碳材料，則下述製程亦完全適用於如第7圖 所示的互補P型場效電晶體，並且以下描述的數個步驟可 共同執行於同一個晶片或晶圓上的P型與N型場效電晶 體，因而可提高内含本發明之積體電路整體製程的簡易性 與經濟效益。 為了達成用以在鄰近結構上施加拉伸或壓縮應力的内 嵌結構’通常需要形成一溝渠並且利用一應力誘發材料 (stress-inducing material)來填充該溝渠。而此要求暗示著 該應力誘發材料的沉積製程必須有選擇性。然而，如上所 述般’具有適當碳取代濃度之矽碳材料的磊晶成長製程極 為困難，並且利於產生高碳取代濃度的製程條件通常是非 選擇性的（no n-selective)。在過去，研究人員曾嘗試藉由諸 如#刻專處理方式來提而含有夠南碳取代濃度之碎碳材料 的/儿積選擇性，卻都徒勞無功。因此，本發明尋求使用非 選擇性沉積製程來達到選擇性沉積效果的方法。 第1圖顯示一基材110，在該基材11〇上依序地沉積 或形成有一墊氧化層120與一墊氮化層130。隨後在此具 有多層結構100上覆蓋一罩幕，並且在欲形成淺溝渠隔離 (STI)結構的位置處將該罩幕加以圖案化。隨後，蝕刻該多 層結構，並且將諸如氧化物與氮化物等隔離材料、其他隔 離材料或上述材料組合物沉積在該多層結構上，再對該結 構執行平坦化製程以形成如圖所示的STI結構14〇。 8 200818502 提供明顯高過基材的STI結構是對於實施本發明來說 是很重要且而要的’其理由將詳述於下。因此，塾氧化層 120與墊氮化層130的總厚度必需相當於該STI結構欲凸 出基材表面的高度。已知氮化層與氧化層彼壯 1I間可選擇 性地進行蝕刻，因此該墊氧化物層可作為蝕列翁 刈虱化物過程 中的蝕刻終止層，而氮化物層則作為上述概峻 钕及之平垣 化製程的研磨或蝕刻終止層。其後，可選摞料 、详陡地蝕刻該氧 化物直至該基材（例如，矽），而使得留下的S T T _L t
1材料成為 如第2圖所示般的凸起STI結構；或者，如果 · h STI結構 包含暴露出來的氧化物或氮化物，由於這4b滕思7 一膦層可能遠薄 於S TI的尺寸，使得蝕刻劑無法有效地攻擊該q 次bTI時，則 可藉由計時式蝕刻（timed etch)法來蝕刻該等裊4 ^ J 1G物。須注 意的是，此凸起STI結構的形成步驟可共同且 ^叫0f用來形 成該基材上的N型與P型場效電晶體（NFET與Pfet)。 參閱第3圖，PFET區域被遮蔽住，並且根據任一種所 欲的結構設計與適合用來形成該結構設計的製程來形成& 含源極區151、沒極區152與閘極區域153的雷曰 體1 50。此階段，或在此階段之前，可先形成類似的pFET 結構。實施本發明時，較佳可在該電晶體1 5 〇的閑極上提 供一氮化物覆蓋層（nitride cap) 1 54，但非必要。亦可根據 現行的多種電晶體設計，較佳在鄰接該電晶體間極結構處 或該電晶體閘極結構的一部分上提供側壁間隙壁（sidewall spacer)。隨後如第4圖所示，非選擇性地沉積一石夕碳（si.c) 厚層1 60。 9 200818502 在此圖卜將此厚㉟160繪示成複數個隨 積塊（bl〇Cks)160,，以表示如果僅沉積一矽碳薄 晶成長過程中該非選擇性沉積製程實際上將表 輪廓形態，並且此結果透過掃描電子顯微鏡影 實了。在過去，研究人員試圖改善矽碳沉積製卷 以期達成能在鄰近結構中產生應力的石夕碳蟲晶 然而皆以失敗告終。 但是，根據本發明，則可直接在單晶矽上 矽碳層’而過度填滿該電晶體閘極堆疊結構FE 渠）。隨後可如鑲嵌製程中的研磨製程般，將該 矽碳厚層研磨直至該閘極堆疊結構，並且接著 而本案發明人將此整個製程稱為 (super-Damascene)」製程，此超鑲嵌製程在溝 所產生的結構會如同一鑲嵌結構或製程中所 般’但是在例如由該些閘極堆疊結構所定義出 過填充溝渠中的結構會凹陷，在該最初過填充 構最初是沉積至或低於用來形成部分溝渠結構 需注意到第4圖所繪示的，是根據本發明 形成N型場效電晶體的最後材料沉積製程。因 積用於P型場效電晶體中產生壓縮力的相應； 鍺），也就是在第3與4圖中所討論製程步驟中 (masking)之前尚未沉積用於p型場效電晶體中 的材料時，則可於此階段移除PFET區塊的外$ out mask)且執行該相應材料的沉積製程。在另 意尺寸的沉 層時，在磊 現出極差的 像來加以證 L的選擇性， 薄膜沉積， 沉積極厚的 巧之間隙（溝 過度填充的 進行餘刻； 「超鑲嵌 渠或凹槽中 產生的結構 來的該最初 溝渠中的結 的表面。 且特定用於 此，尚未沉 付料（例如碎 的遮蔽步驟 產生壓縮力 I 蔽層（block 丨一範例中， 10 200818502 可同時或依序分別地對PFET與NFET至少執行該PFET與 NFET應力/應變誘導材料的平坦化製程與可能使用的蝕刻 製程，並且可依據所選擇的蝕刻劑與材料來決定是否需要 額外的外遮蔽層，此平坦化與蝕刻製程將於以下内容中配 合第5與6圖來說明之。 如第5圖所示，較佳可平坦化該石夕碳厚層直至該氮化 物覆蓋層154，該氮化物覆蓋層可作為研磨終止層。需注 意的是，由於平坦化製程執行至抵達該覆蓋層1 5 4但也到 達由絕緣材料所形成的側壁 1 5 5，因此將矽碳厚層平坦化 至該覆蓋層1 5 4可至少電性分離該等電晶體閘極，並且可 移除該覆蓋層154來形成一接觸。換句話說，執行平坦化 製程直至抵達該覆蓋層154且到達側壁155，可確保非選 擇性沉積的導電性矽碳材料不會使個別電晶體的閘極之間 發生短路問題。同時，平坦化製程亦使保留在介於該等電 晶體閘極間之溝渠/區域内的矽碳厚層變得均勻一致，從而 能更加均勻一致地執行接續的蝕刻製程。 接著請參閱第6圖，至少蝕刻該矽碳厚層直至STI結 構 140的表面，從而不僅使該等電晶體彼此完全分離開 來，更使每個電晶體的源極與汲極以及相鄰電晶體非離開 來。因此，雖然只採用非選擇性沉積製程，但上述蝕刻結 合平坦化的製程卻能夠達到選擇性沉積的效果。該凸起 STI結構的高度容許進行過度蝕刻，以確保在該等電晶體 間或是個別電晶體之源極與汲極之間沒有矽碳材料橋接 處。需注意的是，STI結構的高度必須選擇能夠允許執行 11 200818502 實質過蝕刻以確保良好製造良率的同時，仍舊能夠留下足 夠厚度的矽碳層丨60來產生足夠的應力。若將該凸起 STI結構應用於互補PFET中以形成類似形狀的内嵌矽鍺 (e-SiGe)結構時，也能夠提供同樣的好處與有益效果。 再者’該矽碳層延伸在整個源/汲極區以及在部分或所 有的源/汲極延伸區域上，因此該矽碳層能就既定的電晶體 間距（pitch)與STI結構側向尺寸來產生最大的應變量。此 外，由於矽碳層延伸至電晶體側壁，因此該矽碳層能理想 地罪近該電晶體通道，而能將拉伸應力/應變施加至該電晶 體通道。更明確而言，在執行佈植製程而形成源極與汲極 結構之後’將矽碳材料磊晶成長在矽基材上，該矽碳材料 的較小晶格常數會在源極與汲極區域中造成拉伸應力，而 所產生的應力會透過基材1 1 0的單晶結構而良好地傳遞至 電晶體通道中，其中源極與汲極形成於該基材丨丨〇内。 此外’必須了解到，本文所揭示由碎碳保留部分160 所形成的内嵌結構（embedded structure)，並不會與習知用 來施加拉伸或壓縮力至電晶體通道上以提升載子遷移率的 覆蓋結構（capping structure，例如，結構170)相牴觸。也 就是’可使用氮化物等材料來形成延伸在場效電晶體閘極 上的覆蓋結構，且其亦能達到提升載子遷移率的效果。除 了措者使用該覆盖結構而施加在通道上的力量之外，還可 使用根據本發明的内嵌結構來提高施加在通道上的力量。 或相反地’可藉由該覆蓋結構1 70來調整或控制本發明内 嵌結構施加在通道上的力量。可依照需求，選擇使用拉伸 12 200818502 性或壓縮性覆蓋材料來提高 加在通道上力量。 $降低根據本發明内嵌結構施 亦需了解到，第6圖所g 7 ”肩不的nfet(或如上所述般地 同時形成PFET)已大致宗忐 ^ 双&成’僅剩下接觸形成製程（e〇ntact formation)，並且使用導電性 % $取妷材料有助於與該源極與汲 極的接觸連接。可藉由任何 饮17已知或可預見的技術來形成連 接至源極與没極的接觸，* m 並且該接觸可包括矽化物的形
成更進一步，由於該覆蓋結構無需延伸在整個源/汲極 上，因此使用非導電性材料來形成該覆蓋結構並不會影響 接觸的形成。 H
綜上所述，本發明提供一種簡單、經濟且高良率製程， 其此形成拉伸性内嵌結構以提高N型場效電晶體中的電子 遷移率，並且使用導電材料的應力大小遠高於習知覆蓋式 結構所能得到的大小，特別是矽碳材料是目前唯一已知能 產生拉伸應力的導電材料，同時根據本發明所得到的矽碳 材料之碳取代濃度足以支持該高碳取代特性與選擇性沉積 製程彼此間相牴觸的問題。此外，該製程可完全適用以形 成PFET中用來提升電洞遷移率的壓縮結構。又該製程與 覆蓋式應力誘發結構的形成製程完全相容，使得該覆蓋式 應力誘發結構能與根據本發明所做的内嵌結構合併使用\ 從而提供習知技術無法達到的應力大小與電子遷移率。 雖然上述内容中以單一個較佳實施例來描述本發明， 然而習知技術者皆明白可在不偏離後附申請專利範圍的精 神與fe圍下，對本發明作各種變化與修飾。 、 13 200818502 【圖式簡單說明】 參閱附圖與上述有關本發明較佳實施例的詳細說明， 能更加了解本發明之上述目的、態樣與優點。該等附圖為： 第1圖是根據本發明製造場效電晶體之初始階段的剖 面圖； 第2、3、4與5圖是根據本發明製造場效電晶體之中 間階段的剖面圖； 第6圖是根據本發明所大致完成之電晶體的剖面圖； 第7圖係一積體電路的剖面圖，其顯示本發明可與P 型場效電晶體元件中之内嵌矽鍺結構互相相容。 【主要元件符號說明】 100 多層結構 110 基 材 120 塾氧化層 130 墊 氮 化 層 140 STI結構 150 電 晶 體 151 源極區 152 汲 極 區 153 閘極區域 154 覆 蓋 層 155 側壁 160 矽 碳 厚 層 1609 沉積塊 170 覆 蓋 結 構 14

Claims (1)

  1. 200818502 十、申請專利範圍： 1. 一種場效電晶體，其包含： 一閘極區域、一通道區域以及源極/汲極區，該源極區 與汲極區位在該通道區域的末端處且鄰接該閘極區，該通 道區域與該源極/汲極區形成於一矽基材内； 一凸起隔離結構，其鄰接該源極/汲極區，並且延伸進 入該矽基材中且從該矽基材的表面凸出；以及 一矽碳材料主體，其延伸跨越該源極/汲極區，一部分 的該矽碳材料主體磊晶成長至/自該矽基材的一溝渠中，且 具有超過1 %原子百分比的碳取代濃度。 2. 如申請專利範圍第1項所述之場效電晶體，更包括： 一應力覆蓋結構（stressed capping structure)，其延伸 覆蓋在該閘極區域上。 3 ·如申請專利範圍第2項所述之場效電晶體，其中該應力 覆蓋結構包含一拉伸層。 4.如申請專利範圍苐2項所述之场效電晶體’其中該應力 覆蓋結構包含一壓縮層。 5·如申請專利範圍第1項所述之場效電晶體，其中該矽碳 材料主體低於該凸起淺溝渠隔離結構的表面。 15 200818502 6. —種積體電路，其包括： 複數個第一與第二場效電晶體，該等場效電晶體包含： 一閘極區域、一通道區域以及源極/汲極區，該源 極區與汲極區位在該通道區域的末端處且鄰接該閘極 區，該通道區域與該源極/汲極區形成於一矽基材内； 一凸起隔離結構，其鄰接該源極/汲極區，並且延 伸進入該矽基材中且從該矽基材的表面凸出；以及 其中一第一場效電晶體包含一矽碳材料主體，該矽碳 材料主體延伸跨越該源極/汲極區，一部分的該矽碳材料主 體磊晶成長至/自該矽基材的一溝渠中並且具有超過1 %原 子百分比的碳取代濃度；以及其中 一第二場效電晶體包含一矽鍺材料主體，其延伸跨越 該源極區與 >及極區。 7. 如申請專利範圍第6項所述之積體電路，更包括： 一應力覆蓋結構，其延伸覆蓋在該閘極區域上 8. 如申請專利範圍第7項所述之積體電路，其中該應力覆 蓋結構包含一拉伸層。 9. 如申請專利範圍第7項所述之積體電路，其中該應力覆 蓋結構包含一壓縮層。 16 200818502 1 0 ·如申請專利範圍第6項所述之積體電路，其中該矽碳 材料主體低於該凸起淺溝渠隔離結構的表面。 11. 一種形成具有提升電子遷移率之電晶體的方法，該方 法包括步驟： 形成一凸起隔離結構，該凸起隔離結構延伸進入一矽 基材且自一矽基材延伸出； 在一通道區域上形成一閘極結構； 形成鄰接該通道區域的源極區與汲極區； 在該閘極結構與該通道區域至少其中一者以及該隔離 結構之間蠢晶成長一砍碳材料’並且該砍碳材料具有超過 1 %原子百分比的碳取代濃度； 平坦化該矽碳材料至該閘極結構； 將該矽碳材料蝕刻至該凸起隔離結構的表面或低於該 表面。 1 2 ·如申請專利範圍第1 1項所述之方法，更包括步驟·· 使該矽碳材料下凹，以低於該凸起隔離結構的表面。 1 3 ·如申請專利範圍第11項所述之方法，更包括步驟： 形成一應力覆蓋結構覆蓋在該閘極區域上。 1 4 ·如申請專利範圍第1 1項所述之方法，更包括步驟： 17 200818502 形成一具有内嵌矽鍺結構的場效電晶體。 1 5 ·如申請專利範圍第1 1項所述之方法，更包括步驟： 形成一覆蓋層於該閘極結構上，且其中該平坦化的步 驟包括研磨該覆蓋結構。 18
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