JP2005340782A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 本発明は、ＳＯＩ構造の半導体装置において、くぼみのない素子分離領域を形成し、素子の高性能化を図ることを目的とする。
【解決手段】 基板上の基板絶縁層上に形成されたシリコン層と、そのシリコン層上に形成された素子と、その素子と隣接する基板絶縁層上に形成され、かつ、その素子を覆うように形成された絶縁膜とを有する半導体装置。また、その製造方法として、基板上の基板絶縁層に素子を形成した後、基板絶縁層上に素子分離絶縁膜を形成する。
【選択図】 図９

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁層上に半導体層を有する基板（ＳＯＩ基板）を用いた半導体装置における素子分離構造に関する。

ＳＯＩ構造におけるシリコン膜は、前世代のＳＯＩデバイスから更に接合容量の低減化および履歴による影響の抑制を図るため、従来よりも、更に薄くすることを要求されている。トレンチ素子分離（ＳＴＩ）は、ＳＯＩウェーハ上に形成された素子相互間を電気的に分離する一つの方法である。米国特許第６,５９９,８１３号明細書（特許文献１）を参照して、ここでは、ＳＯＩへＳＴＩを適用した例を述べる。

上述の文献中で述べられているように、従来のＳＯＩにおけるＳＴＩ形成工程は以下のように進行する。先ず、ＳＯＩのシリコン層上にパッド酸化膜を形成する。続いて、ＣＭＰ工程におけるストップ層として、例えばシリコン窒化膜を堆積する。更に、従来の光リソグラフィ法およびエッチング法を用いて、ストップ層、パッド酸化膜、ＳＯＩのシリコン層にトレンチ領域を形成する。

フィールドエミッション効果を低減するため、側壁酸化膜をトレンチ領域内のシリコン側壁に、熱酸化法によって成長する。その後、例えば高密度プラズマＣＶＤ形成工程において、トレンチ領域内にＳｉＯ２が埋め込まれる。更に、過剰なＳｉＯ２をＣＭＰ平坦化法によりストップ層まで除去し、次にそのストップ層を除去し、続いて、ＳＯＩのシリコン層上に成長したパッド酸化膜をエッチング法によって除去する。そのエッチングにおいて、ＳＴＩ埋め込み材料の一部も不可避的に除去される。

次に、ＳＯＩのシリコン層上に犠牲酸化膜を成長する。更に、ウェルイオン注入をＳＯＩのシリコン層に行う。ＳＴＩ埋め込み材料であるＳｉＯ２へのイオン注入は、そのＳｉＯ２の表面を非常に柔らかくすると考えられる。犠牲酸化膜を剥離する際、相当量のＳＴＩ埋め込み材料の柔軟化したＳｉＯ２が除去され、その結果、ＳＴＩ埋め込み材料にくぼみが生成される。その後、素子形成のために成長させたゲート酸化膜の一部を剥離する。その剥離工程によって、更に、ＳＴＩ埋め込み材料のエッチングとそれによるくぼみの形成が進む。

ＳＴＩ埋め込み材料は洗浄工程においても付随的にエッチングされる。例えば、自然酸化膜および／または金属汚染除去には、弗酸ウェット洗浄が必要である。薄膜形成工程によってシリコントランジスタ構造における種々材料の界面を形成することになるため、その前の処理として、弗酸ウェット洗浄は重要な工程である。例えば、洗浄工程は、ゲートエッチングの後工程或いはシリサイド形成の前工程として行われる。ＳＯＩ構造でのシリコンおよびシリコン酸化膜を、例えば大気中に晒した場合、弗酸ウェット洗浄を用いて洗浄を行う。弗酸ウェット洗浄を行わない場合、トランジスタ等の素子において様々な不良の原因となる。例えば、電極における非オーミック接触或いは結晶欠陥による高いリーク電流等である。

従って、ＳＯＩのシリコン層の厚さは弗酸エッチング量に影響される。即ち、制御が難しい自然酸化膜の形成が、ＳＯＩのシリコン層膜厚を薄くする要因となる。薄膜ＳＯＩに対する考察をもとにした一つのアプローチとして、積み上げソース・ドレイン（ＲＳＤ）が用いられている。ＲＳＤでは、ＳＯＩシリコン層上のＭＯＳトランジスタにおけるソース・ドレイン領域、即ち、ＳＯＩシリコン層の表面にシリコン膜が積み上げられ、その領域では、ＭＯＳトランジスタのチャネル領域のシリコン層よりも厚くなる。

トレンチ素子分離領域は、隣り合うＭＯＳトランジスタの積み上げソース・ドレイン領域の間に形成される。しかし、従来のＲＳＤ法では、シリコン膜形成の前処理として、依然として弗酸による洗浄工程を必要としている。ＲＳＤ法におけるシリコン膜形成の前処理として、付随的な弗酸処理工程を実施することは、ＳＯＩシリコン層の厚さとして、ＲＳＤなしの場合よりも厚いことを意味する。従って、ＲＳＤ 法を用いたとしても、ＳＯＩ構造のシリコン層の付随的なエッチングはシリコン層内にくぼみを生じさせる。

それ故、エッチングおよび洗浄工程中でのＳＴＩ埋め込み材料の剥離、ＳＯＩのシリコン層を露出するパッド酸化膜の剥離、ＲＳＤ形成前の自然酸化膜の剥離は、ＳＴＩ材料の厚さに対し比較的大きい変化を引き起こすだけでなく、ＳＯＩ構造のシリコン層にくぼみを生成する． 更に、ＳＯＩのシリコン層の薄膜化に対し、くぼみの深さは弗酸エッチングの全体量によって決まるため、くぼみの深さは浅くしにくいことを本発明者は見出した。その結果、近い将来、更にＳＯＩのシリコン層の薄膜化が進むと、くぼみの深さはＳＯＩのシリコン層厚さよりも深くなってしまうと考えられる。

深いＳＴＩのくぼみは、ＳＯＩシリコン層に形成したＭＯＳトランジスタのしきい値電圧変化を劣化させるだけではなく、微粒子発生による製造歩留りにも影響を与える。 例えば、くぼみが形成された後、そのくぼみがＳＴＩ埋め込み材料またはＳＯＩのシリコン層のどちらに形成されていたとしても、部分的には、例えば膜形成／エッチング工程によってＳｉＮまたはフォトレジストが埋め込まれる。膜形成／エッチング工程として、例えば、スペーサＳｉＮの堆積、およびそのスペーサＳｉＮの全面反応性イオンエッチング、および／またはフォトレジスト コーティングおよび現像は、表面の一部にくぼみを残す可能性がある。一部表面のくぼみに対し、ウエットエッチング 工程によるリフトオフの適用は、微粒子の発生をもたらす可能性があり、その結果、製造歩留りの低減につながる。従って、新たな素子分離法が求められている。

更に、素子の微細化が進み、強力な解像度増進技術、例えば、交互性位相シフトマスク法等が必要とされている。交互性位相シフトマスク法は技術的に知られており、例えば、米国特許６,１ ８７,４８０号明細書（特許文献２）、および米国特許６,６０５,３９６号明細書（特許文献３）に記載されている。しかし、位相シフトマスク法に含まれる自動シフタ生成方法は、複雑なレイアウトによって制限がある。
米国特許第６,５９９,８１３号明細書 米国特許第６,１８７,４８０号明細書 米国特許第６,６０５,３９６号明細書

本発明は、ＳＯＩ構造の半導体装置において、くぼみのない素子分離領域を形成し、素子の高性能化を図ることを目的とする。

本発明の第１の態様は、半導体装置として、基板上の基板絶縁層上に形成されたシリコン層と、前記シリコン層上に形成された素子と、前記素子と隣接する前記基板絶縁層上に形成され、かつ、前記素子を覆うように形成された単一の絶縁膜とを有することを特徴とする。

また、本発明の第２の態様は、半導体装置の製造方法として、基板上の基板絶縁層に形成されたシリコン層に素子を形成する工程と、前記素子を形成した後、前記基板絶縁層上に素子分離絶縁膜を形成する工程とを有することを特徴とする。

本発明によれば、素子形成後に素子分離絶縁膜を形成することにより、素子分離領域にくぼみのないＳＯＩ構造の半導体装置が形成される。これにより、高性能の素子特性を有するＳＯＩ構造の半導体装置が得られる。

以下、図面を参照して本発明の実施例を説明する。

図１は本発明による半導体装置の第１の実施例における分離された素子１０を模式的に示す平面図である。素子１０は、ゲート電極１、素子領域２、コンタクトホール３、ゲートレベル配線４を有している。ゲート電極１は多結晶シリコン膜、金属例えば、シリサイド、ＴｉＮ、ＨｆＮ等によって形成される。

シリサイドを用いる場合は、例えばＩＥＤＭ Ｔｅｃｈ．ＤＩＧ．２００２ （Ｐ．３６７）において述べられているように、全シリサイド化工程によって形成できる。即ち、例えば 金属としてＮｉが多結晶シリコン膜と反応してすべてシリサイドになる。また、金属、例えば高融点金属によってゲートレベル配線４を形成する。タングステンはゲートレベル配線４に対して使用する金属の一例である。

本実施例のゲート電極１は、一例として図１に示すように、交互性位相シフトマスクを厳しい寸法精度が要求されるゲート電極１へ適用できるように長方形として形成している。サブミクロン領域の素子として、ここでは以下に具体例を本発明の一実施例として示すが、特にこれに制約されるものではないことはもちろんである。ゲート電極１の幅は５０ｎｍ 以下であり、例えば範囲として１０―３０ｎｍである。素子領域２は例えばチャネル幅によって表し、１,０００ｎｍ以下であり、例えば範囲として１００―５００ｎｍである。コンタクトホール３は２００ｎｍ以下であり、例えば範囲として１００―１５０ｎｍである。ゲートレベル配線４は例えばゲート電極１との接続領域の幅で表し、１００ｎｍ以下であり、例えば６５ｎｍであるが、範囲として例えば５０―７５ｎｍである。

図２乃至図９、本発明による半導体装置の製造方法の第１の実施例を工程順に、図１のＡ−Ａ’線に沿って模式的に示す斜視図及び断面図である。また、図９は本発明による半導体装置の第１の実施例を模式的に示す斜視図である。

先ず、図２に示すように、シリコン基板（図示せず）上或いはその中に絶縁性基板層として、例えば埋め込み酸化膜（ＢＯＸ）１１或いは絶縁層を形成する。埋め込み酸化膜の形成方法として、例えば米国特許５,３１０,６８９号明細書に述べられているシリコン基板への酸素イオン注入法、或いは米国特許６,０８７,２４２号明細書に述べられているウェーハ貼り付け法が挙げられる。これらの技術は、図２に示すシリコン層１２および絶縁性基板層１１を形成するために適用される。本実施例に適用されるＳＯＩウェーハは、例えばＩｎｔ．ＳＯＩ Ｃｏｎｆ．２００２（Ｐ．２０９）およびＩＳＡＰ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｎｏ．４（２００１／７）に述べられているように、市販のものを使用できる。このようなＳＯＩウェーハは、シリコン層厚さが例えば５５ｎｍ程度である。

ゲート酸化膜１３はシリコン層１２の表面上に成長する。シリコン層 １２は、本実施例ではＰ型であるが、不純物ドーピング種を変えることによってＮ型にもできる。続いて、ゲート酸化膜１３の上にゲート電極１４を形成する。高濃度不純物添加多結晶シリコン膜をゲート酸化膜１３の上に選択的な平坦ゲート電極層として堆積する。他の材料として、金属シリサイド、また金属窒化膜として例えばＴｉＮをＩＥＤＭ Ｔｅｃｈ．ＤＩＧ．２００２ （Ｐ．３６７）に示されるように、或いはＨｆＮをＳｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．ＤＩＧ．２００３（Ｐ．２１）及びＳｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．ＤＩＧ．２００３（Ｐ．１５１）に示されるように用いる。更に、ＨｆＯ２又はＨｆＳｉＯＮをＳｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．ＤＩＧ．２００３（Ｐ．１７、１９、２１）に示されるようにゲート酸化膜の代わりにゲート絶縁膜として用いても良い。

次に、図２に示されるように、適切なパターンを有する素子構造を、ゲート電極マスクパターンを用いて形成する。更に、例えば、素子領域マスクパターン、多結晶シリコンゲート電極層１４、ゲート電極領域におけるゲート酸化膜１３およびシリコン層１２、非ゲート電極領域におけるゲート酸化膜１３およびシリコン層１２をパターンとして用い、選択的なエッチングによって、図３に示す素子構造を形成する。素子を配置するシリコン層１２が形成されている部分に隣接するＢＯＸ層１１は露出されており、以下に述べるように素子分離領域として使用される。その後、図４に示すように、オフセットスペーサ１５を多結晶シリコンゲート電極層１４の幅との関連で、多結晶シリコンゲート電極層１４の側壁を覆うように比較的薄く形成する。オフセットスペーサ１５の幅は、最終的に５―１０ｎｍ程度である。

ゲートパターンニング後、ＳｉＯ２またはＳｉＮを、例えば低温ＣＶＤを用いて基板全面に形成する。次に、多結晶シリコンのゲート電極層１４上に形成された上述のＳｉＯ２またはＳｉＮを、従来の全面反応性イオンエッチング法によって多結晶シリコンゲート電極層１４の側壁部分を残して除去する。これによって、オフセットスペーサ１５を形成する。

図５Ａ―５Ｃは、図４において示したエクステンション領域（Ｅｘｔｅｎｓｉｏｎ）、ハロー領域（Ｈａｌｏ）、及び深い接合領域を形成するイオン注入を模式的に示した断面図である。図５Ａにおいて矢印で示すように、エクステンション領域１６を形成するため、オフセットスペーサ１５をマスクとして、砒素およびボロンを基板全面にイオン注入する。次に、シリコン層１２へハロー領域１７を形成する。ハロー領域形成のイオン注入工程では、図５Ｂに示すように、イオンが所定の角度をもって注入される。ハロー領域イオン注入技術として、例えば米国特許６，６３０，３８５号明細書に述べられている方法を適用できる。本実施例におけるエクステンション領域およびハロー領域のイオン注入濃度として、１×１０Ｅ２１ｃｍ^―３及び８×１０Ｅ１８ｃｍ^―３がそれぞれ用いられる。エクステンション領域１６のイオン注入として砒素は、加速エネルギー１ＫｅＶ、注入角度７度、ドーズ量１×１０Ｅ１５ｃｍ^―２、の条件で用いられる。ハロー領域１７のイオン注入としてボロンは、加速エネルギー１０ＫｅＶ、注入角度３０度、ドーズ量８×１０Ｅ１３ｃｍ^―２、の条件で用いられる。

ハロー領域での注入イオンはハロー領域１７を形成するだけでなく、図４に示すように、オフセットスペーサ１５を通して素子領域２の高濃度領域へも注入される。本実施例において、ハロー領域１７はロールオフ特性を抑え、一方、高濃度領域１８はＳＴＩ領域コーナーの電界集中を緩和し、微細寸法のＭＯＳＦＥＴを動作可能にする。従って、高濃度領域１８はＳＴＩ領域コーナーの補償としてゲート電界をチャネル領域へ閉じこめるように働く。

ゲート酸化膜１３はオフセットスペーサ１５のエッチングによって除去される。その後、オフセットスペーサ１９を、オフセットスペーサ１５よりも厚く形成する。最終のオフセットスペーサ１９の幅は２０―５０ｎｍ程度である。オフセットスペーサ１９を形成するため、プラズマＣＶＤ法を用いてＳｉＮを堆積する。次に全面反応性イオンエッチングを用いて、ゲート側壁にＳｉＮを残してオフセットスペーサ１９を形成する。
次に、エクステンション領域１６の上にエピタキシャルシリコン層を成長し、積み上げソース・ドレイン領域（ＲＳＤ）２０を形成する 。本実施例では、ＲＳＤ厚さは２０―３０ｎｍの範囲である。ＲＳＤ は、例えば露出したソース・ドレイン領域に７００―８００℃でシリコン層を選択エピタキシャル成長させることによって形成できる。このような技術はＩＥＤＭ Ｔｅｃｈ．ＤＩＧ．２００３ （Ｐ．６３５）を参照して実施できる。

オフセットスペーサ１９は電気的分離とより大きな絶縁抵抗をＲＳＤ２０と多結晶シリコンゲート電極層１４との間に与える。その絶縁抵抗はＲＳＤ２０がエクステンション領域と電気的に接続しているため、絶縁抵抗はゲート酸化膜のゲートによって制限される。オフセットスペーサ１９によって、深い接合の延びによるロールオフ劣化を避けるため、ゲートエッジから遠くなるように深い接合を配置することができる。 砒素および／または燐イオンをウェーハ全面に注入し、図５Ｃに示すように、深い接合領域をエピタキシャルシリコン層２０内に形成する。深い接合領域２０へは、不純物として砒素が、注入エネルギー１０ ＫｅＶ、注入角度７度、ドーズ量３×１０Ｅ１５ｃｍ^―２注入され、不純物濃度として１×１０Ｅ２１ｃｍ^―３の高濃度層となる。

続いて、エピタキシャルシリコン層２０および多結晶シリコンゲート電極層１４上にシリサイド層２１および２２を、図７Ａ―７Ｂに示すようにサリサイド法を用いてそれぞれ形成する。金属２０b 、例えばコバルト或いはニッケルを基板表面全面に形成する。本実施例においては、 金属２０ｂの厚さは、例えば５―１０ｎｍの範囲である。次に、シリサイドアニールによって、多結晶シリコン膜およびＲＳＤ２０上の金属はシリサイド化反応を起こし、シリサイド層２１および２２、例えばコバルトシリサイド或いはニッケルシリサイドが形成される。本実施例においては、多結晶シリコン膜およびＲＳＤ２０上に形成された金属シリサイドの厚さは、例えば２０―３０ｎｍの範囲である。サリサイド技術については、例えば米国特許６，２５５，１７７号明細書、に述べられている方法を本実施例に適用可能である。

オフセットスペーサ１９の他の役割は、シリサイド形成後のゲートおよびソース・ドレイン領域上のシリサイドを相互に分離することである。オフセットスペーサ１９上の金属は、シリサイドアニール後もそのまま金属として残る。オフセットスペーサ１９上に残された金属 はウェット溶液によってエッチング除去される。これによって、ゲートおよびソース・ドレイン領域上のシリサイドは相互に分離される。サリサイド法に続いて、図８に示すように分離絶縁膜２３として、例えば層間絶縁膜層を素子領域のカバーを含めて、素子およびＢＯＸ層１１上に堆積する。分離絶縁膜２３として適合可能な膜は、例えばＳｉＯ２、Ｓｉ３Ｎ４、シリコン酸化窒化膜、低誘電率絶縁膜であり、これらの絶縁膜はＣＶＤ法によって形成できる。ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜も使用可能である。更に、プラズマＣＶＤ（高密度プラズマＣＶＤも含めて）プロセスも分離絶縁膜の形成に使用できる。シリサイド層２１および２２、またオフセットスペーサ１９の表面は、図８に示すように分離絶縁膜２３によってカバーされる。素子１０は他の素子（図示せず）から分離される。分離絶縁膜２３は、分離絶縁膜２３と積み上げソース・ドレイン領域２０との界面をエッチング及びくぼみ形成から保護する。特に素子分離絶縁膜２３がシリコン窒化膜で形成されている場合は注意が必要である。次に、分離絶縁膜２３の表面をＣＭＰ法によって平坦化する。ＣＭＰによって表面を平坦化する際或いはその後の弗酸処理工程において、図８に示すようにこの界面を保護することが必要である。

その後、図９に示すように、コンタクトホール２４および配線トレンチ２５が分離絶縁膜２３に開口される。コンタクトホール２４は、選択的にコンタクトマスクによってエッチングされる。およびトレンチ２５は金属層マスクによって選択的にエッチングされる。コンタクトホール２４およびトレンチ２５を同時に開口することも可能である。ダマシーン配線技術を本実施例に適用することが可能である。そのようなダマシーン法の例として、Ｐｒｏｃ．ｏｆ ＩＩＴＣ．２００３（Ｐ９）にＣｕ／低誘電率絶縁膜のダマシーン配線が用いられている。

高導電率の金属、例えばタングステンをコンタクトホール２４およびトレンチ２５中に堆積し、コンタクトプラグ２６或いはメタライゼーション配線２７をそれぞれ形成する。好ましくは、図９に示すように、ダマシーンプロセスによって同時にその構造を生成する。本実施例では、一例として、タングステンとシリサイドとの間にコンタクト用の金属として、例えばチタンまたはＴｉＮを形成する 。他の実施例としては、適切なコンタクト用の金属として、例えばアルミニウムまたは銅、および／またはバリヤメタルを配線２７として使用する。他の金属も応用と設計を考慮して使われる場合がある。コンタクトプラグ２６はシリサイド２１を通してＲＳＤ２０に電気的に接続する。配線２７は、シリサイド２１を通してゲート電極に電気的に接続する。 タングステン金属配線の使用は本実施例の素子構造では、配線抵抗を大きく減少させる。

図１０Ａ−１０Ｃに第２の実施例として、複数の絶縁層からなる分離絶縁膜を示す。本実施例は２層であり、図１０Ａに示すようにゲート電極およびソース・ドレイン領域ａの表面上に、ＳｉＮが第１の絶縁膜２３ａとして等方的に堆積される。

第１の絶縁膜２３ａは、少なくとも４０ｎｍ厚のシリコン窒化膜であり、ゲート電極およびソース・ドレイン領域を覆う。本実施例では一例として、第１の絶縁膜２３ａの厚さは４０―１００ｎｍの範囲である。図１０Ｂに示すように、第２の絶縁膜２３ｂは上述の材料の一つから構成されており、厚さ５００―７００ｎｍの範囲で堆積される（素子の他の要素は説明していない）。その後、図１０Ｃに示すように、ＣＭＰを用いて表面を平坦化する。ＣＭＰ前後における第２の絶縁膜２３ｂの厚さの差は、矢印で示されている。

本発明の第１及び第２の実施例では、くぼみのないＳＴＩを有する半導体装置が形成される。本実施例でくぼみが形成されない一つの理由は、素子形成後に分離絶縁膜２３を形成すことである。即ち、弗酸を用いないウェット洗浄工程が可能である。更に、通常の工程において、くぼみが形成される分離された素子１０の部分は、オフセットスペーサ１５および１９によって覆われている。オフセットスペーサ１９は、例えばＳｉＮによって形成され、耐弗酸エッチング性を有する。従って、本実施例のように、スペーサが形成された後は、くぼみを形成することなく弗酸処理工程を用いることができる。このことが、ＲＳＤ 法の適用を可能にしている。

リソグラフィ法での大きな露光―焦点ずれ（ＥＤ）のマージン領域は、素子構造の例えばゲートパターン形成のような微細化の厳しい寸法に対して用いられる。リソグラフィ法での露光―焦点ずれ（ＥＤ）法は、素子領域およびゲートパターン形成で用いられる。しかし、ゲートパターン形成での表面平坦化は、素子領域パターン形成での表面平坦化よりも厳しさが要求される。従って、微細化された高密度素子を製造するために、パターニング、特にゲートパターニングに対して素子構造およびその素子形成工程からの表面平坦化が必要となっている。本実施例では、 ゲートレベルリソグラフィのため、表面平坦が化改善されている。

更に、抵抗―容量（ＲＣ）遅延時間を抑えることが高性能論理素子での一つのポイントとなっている。低抵抗化のため、ゲート電極材料は不純物添加多結晶シリコン膜からシリサイド膜、不純物添加多結晶シリコン膜の積層が用いられ、更に、金属ゲート電極も用いられる。これらの素子およびプロセスはサリサイド法によるシリサイド膜、不純物添加多結晶シリコン膜の積層ゲート電極と互換性を持つ。更に、ゲート配線接続としてデュアルダマシーン法によるタングステン配線との互換性を有することが望まれている。本実施例はデュアルダマシーンによるタングステン形成工程と同様、 シリサイドおよび金属 ゲート 形成工程とも互換性を有する。

ＬＳＩビジネスでは、チップコストが大きな関心事である。チップコストを低減するため、より短いそして簡易な工程が望まれている。本実施例は、より簡易で単純な工程を用いている。

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。

本発明による半導体装置の実施例における素子構造部分を模式的に示す平面図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例としてイオン注入工程（Ａ：エクステンション領域、Ｂ：ハロー領域、Ｃ：深い接合領域）を模式的に示す断面図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例としてシリサイド化工程を模式的に示す断面図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例を工程順に示す模式的に示す斜視図。 本発明による半導体装置の製造方法の実施例として分離用絶縁膜の形成工程を模式的に示す断面図。

符号の説明

１ ゲート電極
２ 素子領域
３ コンタクトホール
４ ゲートレベル配線
１０ 素子
１１ 基板絶縁層
１３ ゲート酸化膜
１２ シリコン層
１４ ゲート電極層
１５、１９ オフセットスペーサ
１６ エクステンション領域
１７ ハロー領域
１８ 高濃度領域
２０ 積み上げソース・ドレイン領域（ＲＳＤ）
２１、２２ シリサイド層
２３ 分離絶縁膜
２４ コンタクトホール
２５ 配線トレンチ
２６ コンタクトプラグ
２７ 配線
２０ａ ソース・ドレイン領域
２０ｂ シリサイド層
２３ａ 第１の絶縁膜
２３ｂ 第２の絶縁膜

Claims (5)

1. 基板上の基板絶縁層上に形成されたシリコン層と、
   前記シリコン層に形成され、ゲート電極及びソース・ドレイン領域を有し、前記ゲート電極および前記ソース・ドレイン領域上にシリサイド層が形成されている素子と、
   前記素子と隣接する前記基板絶縁層上に形成され、かつ、前記素子を覆うように形成された絶縁膜とを有する半導体装置であって、
   前記ソース・ドレイン領域は積み上げソース・ドレイン領域であり、前記絶縁膜には、少なくともＳｉＯ２、Ｓｉ３Ｎ４、シリコン酸化窒化膜、低誘電率絶縁膜及びＳＯＧ膜のいずれか一つが含まれていることを特徴とする半導体装置。
2. 基板上の基板絶縁層上に形成されたシリコン層と、
   前記シリコン層上に形成されたゲート絶縁膜と、
   前記絶縁膜上に形成されたゲート電極と、
   前記シリコン層の上面と、前記ゲート絶縁膜及び前記ゲート電極の側面に沿って形成され、前記シリコン層の表面から延びるように形成された第１のスぺーサと、前記シリコン層の表面から延びるように前記第１のスぺーサの側面に形成された第２のスぺーサとを有する側壁絶縁膜と、
   前記側壁絶縁膜上に形成された分離絶縁膜とを
   有することを特徴とする半導体装置。
3. 基板上の基板絶縁層上に形成されたシリコン層と、
   前記シリコン層に形成されたソース・ドレイン領域と、
   前記ソース・ドレイン領域に挟まれた前記シリコン層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ソース・ドレイン領域に隣接した前記シリコン層に形成されたハロー領域と、
   前記シリコン層に形成された高濃度不純物領域と、
   前記ゲート電極の端部に形成された側壁絶縁膜とを
   有することを特徴とする半導体装置。
4. 基板上の基板絶縁層上に形成されたシリコン層にソース・ドレイン領域を形成する工程と、
   前記ソース・ドレイン領域を挟むように、前記シリコン層上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート絶縁膜及び前記ゲート電極の側面部に側壁絶縁膜として、前記基板絶縁層の表面から延びるように第１のスぺーサと、前記第１のスぺーサ上に前記シリコン層の表面から延びるように第２のスぺーサとを形成する工程と
   前記側壁絶縁膜上に前記素子分離絶縁膜形成する工程とを
   有することを特徴とする半導体装置の製造方法。
5. 前記シリコン層にハロー領域を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。

Images