TW200816388A - A manufacturing method of a memory device - Google Patents

Description

200816388 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體製程，特別是有關於 一種具有記憶胞之半導體製程。 【先前技術】 動態隨機存取記憶體（Dynamic Random Access Memory，以下簡稱為DRAM )係以記憶胞（memory cell ) 内電容器的帶電荷（charging)狀態來儲存資料。而每 一 DRAM記憶胞係由一金氧半場效電晶體（MOSFET) 以及一電容器所組成，該金氧半場效電晶體（MOSFET) 的源極係與該電容器電性連接。為數眾多的記憶胞係 構成一記憶胞陣列（cell array)，該記憶胞陣列再與周邊 電路(peripheral circuit)連結而製作出一 DRAM元件。 近年來，在元件積集度要求越來越高的情況下， 使得金氧半場效電晶體的尺寸必須不斷地縮小才能提 升DRAM元件的積集度。例如，利用立體化 (three-dimensional)電容器取代傳統的平面電容器。更 甚著，有別於一般溝槽DRAM之製造技術係採用一 對、一對溝槽電容的排列方式，現採用棋盤式（check board layout)的排列方式，以應用在〇· 11 μιη以下的製 程0 第1圖係顯示採用單邊埋藏帶記憶晶胞DRAM之 剖面示意圖。如第1圖所示，一 DRAM製造技術係採 客戶編號：INTA-5028 本所編號：0548-A50287-TWFinal Wayne Lian 200816388 用單邊埋藏帶之記憶晶胞1〇〇， 盤式排列方式。其特徵版木§兄，其可採用棋 埋藏帶1〇2，而在另！^電容器僅在—邊具有 僅在一邊具有埋藏帶102之^==’其應用此 104組成一記憶晶胞。然而’此ϋ邊電晶體 2尺寸縮小至。·。9,以下之製程時，; 式電容器單邊埋藏帶102之3 現象。 咬义玍妞路或漏電的 【發明内容】 件在製程微縮時’溝槽】= =帶::憶元 的現象。 生之紐路或漏電 本發明提供一種記憶體元件之棠 體元件包括-溝槽位於一基底中，：^。此記憶 之下半部，一領型介電層位於電容器：：=於溝槽 槽側壁，-導電層填滿電容器上之 二盍部：溝 形成第-罩幕層於導電層上，其中溝槽先， 層之底部較第一罩幕層之側壁為厚。在 一罩幕 施例中，形成第一罩幕層可減少溝槽上心月之：： 比。另外，第一罩幕層可以是藉由HDp沉^之見尚 其後，形成第二罩幕層於第—罩幕声二形成。 分位於溝槽中之第二罩幕層。n θ 子佈植部 第二罩幕層。 卓奉曰接者’移除未被佈植之 【實施方式】 客戶編號：工ΝΤΑ-5028 本所編號·· 0548-Α50287-TWFinal Wayne Lian 6 200816388 請參照第2A〜2D圖，第2A〜2D圖僅顯示發明人所 知之一種用以形成具有單邊埋藏帶溝槽電容器之記憶 元件的製程示意圖，用以揭示發明人所發現之問題， 但並非公開之習知技術。 如第2A圖所示，首先提供一基底200，並且此基 底200中係形成有一溝槽202,其係藉由基底200上之 墊氮化層204做為硬式罩幕，並經由#刻所形成的。 其後，在溝槽202之下半部形成一溝槽電容器（為簡 化，其並未繪示）。接下來，於溝槽202之溝槽電容器 ^ 上之溝槽侧壁形成一領型介電層206，於領型介電層 206上方之溝槽206側壁形成一界面層208。後續，坦 覆性的填入一導電層210於溝槽中，回蝕刻導電層210 和界面層208，以使導電層之表面降低。之後，沉積一 氮化矽層212,及一多晶矽層214於溝槽202中之導電 層210上及墊氮化層204上。之後，以BF2做為離子源， 以一特定角度進行離子佈植216,以改變溝槽中部分多 晶矽層214之蝕刻特性。 如第2B圖所示，進行一浸泡NH4OH之濕蝕刻步 % 驟，並且在此由於被BF2佈植之多晶矽層214具有蝕刻 速率較慢之特性，因此在此濕姓刻步驟，僅移除部份 未被佈植之多晶矽層214,而在溝槽中暴露出一多晶矽 層開口 218。之後，如第2C圖所示，進行一熱氧化步 驟，以將氮化矽層212上未被蝕刻移除之多晶矽層214 氧化，其係將多晶矽層214氧化，形成氧化矽層，以 做為一罩幕層。接著，以此罩幕層214做為罩幕，進 客戶編號：工NTA-5028 本所編號：0548-A50287-TWinal Wayne Lian 7 200816388 行一乾蝕刻製程，以蝕刻溝槽202上半部一侧之氮化 矽層212和導電層210,其係會在後續製程填入介電 層，以做為隔絕，而另一侧220則做為埋藏帶。然而， 此種方法當製程更進一步微縮時（例如閘極線寬低於 0·9μηι)，會發生以下問題。 如第2D圖所示，隨著製程愈縮愈小，多晶矽層214 上之開口 220之高寬比（Aspect Ratio)(高/寬）愈來愈大 (第2D圖僅為示意圖，以供參考，其並未真正繪示實 際狀況之高寬比），也因此，在進行BF2離子佈植時， 佈植在開口 222侧壁之離子224會彈射到達開口 222 之另一側。因此，造成開口 222底部之所有多晶矽層 214皆為BF2離子所佈植，而在後續之濕蝕刻步驟中， 無法形成多晶石夕層214開口，也因此無法餘刻一侧之 導電層210,而造成在後續之介電層無法填入埋藏帶 220之另一側，以提供絕緣，因此產生短路或漏電之問 題。 以下將以實施例詳細說明做為本發明之參考，且 範例係伴隨著圖示說明之。在圖示或描述中，相似或 相同之部分係使用相同之圖號。在圖示中，實施例之 形狀或是厚度可擴大，以簡化或是方便標示。圖示中 元件之部分將以描述說明之。可了解的是，未繪示或 描述之元件，可以具有各種熟習此技藝人所知的形 式。此外，當敛述一層係位於一基板或是另一層上時， 此層可直接位於基板或是另一層上，或是其間亦可以 有中介層。 客戶編號：工NTA - 5028 本所編號：0548-A50287-TWFinal Wayne Lian 8 200816388 第3A〜3F圖係顯示本發明之一實施例，用以形成 具有單邊埋藏帶溝槽電容器之記憶元件的製程示意 圖。如第3A圖所示，首先提供一基底300，並且此基 底300中係形成有一溝槽302,其係藉由基底300上之 墊層304(pad layer)做為硬式罩幕，並經由蝕刻所形成 的。在一實施例中，基底300可以是絕緣層上有矽SOI 基底，且亦可包括矽、砷化鎵、氮化鎵、應力矽、矽 化鍺。墊層304可以是氮化層、氧化層、氮氧化層或 是其組合。 其後，在溝槽302之下半部形成一溝槽電容器（為 簡化，其並未繪示）。接下來，以沉積再回蝕刻之方法 於溝槽之溝槽電容器上之溝槽302側壁形成一領型介 電層306。在一實施例中，領型介電層306可以是氧化 矽層、氮化矽層、氮氧化矽層或是其組合。後續，如 第3B圖所示，以氮化方法化是氧化方法於領型介電層 306上方之溝槽302側壁形成一界面層308。界面層308 可以是厚度相當薄之氮化矽層或是氧化矽層，在一實 施例中，其可以是厚度介於0.3埃〜50埃。以一沉積方 法坦覆性的填入一導電層310於溝槽中，並回蝕刻導 電層310和界面層308，以使導電層310之表面降低。 在一實施例中，回#刻後之導電層310表面係低於基 底300表面。導電層310可以是多晶石夕層、金屬層或 是其它具有導電特性之層。上述之沉積方法可以為化 學氣相沉積CVD、物理氣相沉積PVD、電漿增強化學 氣相沉積PECVD、原子層沉積ALD和/或是其它技術。 客戶編號：INTA-5028 本戶斤編號·· 0548-A50287-TWFinal Wayne Lian 9 200816388 後續，如第3C圖所示，以一沉積方法形成一第一 罩幕層312於溝槽300侧壁、導電層310上及墊層304 上，其中溝槽300中之第一罩幕層312之底部311較 第一罩幕層312之側壁313為厚。在本發明之一實施 例中，第一罩幕層312可以是氮化層、氧化層、氮氧 化層或是其組合。較佳者，第一罩幕層312係為以高 電漿密度沉積法(high density plasma，HDP)所形成。在 一實施例中，高電漿密度沉積法HDP可以為電子環繞 共振式（electron cyclotron resonance)、螺旋式（Helicon) 或感應偶合式電漿（inductive coupled plasma)。HDP 沉 積方法之一特性為，所形成之膜層具有底部311厚， 侧壁313薄之特性，特別是其可以藉由控制其之，，離子 密度”與”離子能量”，調整其之厚度之分佈。如第3C 圖所示，本發明之一實施例係借用HDP沉積方法之形 成之第一罩幕層312具有底部311厚，側壁313薄之 特性，因此使溝槽300上之開口 222減少其高寬比。 接下來，如第3D圖所示，以一沉積方法形成一第 二罩幕層314於第一罩幕層312上，第二罩幕層314 可以為經離子佈植後改變其蝕刻特性之層。在本發明 之一實施例中，第二罩幕層314係為一多晶石夕層。其 後，以一特定角度及特定能量對第二罩幕層314之部 分區域進行佈植316。佈植之離子可以為含b(例如BF2) 或是含As之離子。其佈植316之角度和能量係依照製 程或產品之需求而決定。如第3D圖所示，因此佈植製 程係為傾斜之方向進行佈植316 ’所以有〜部分之第二 客戶編號：INTA-5028 本所編號：0548-A50287-TWFinal Wayne Lian 10 200816388 it罩：不參雜。並且，由於上述步驟所形成 之特性，因2可減槽3〇2 t具有底部厚，側壁薄 也因此，可以16時開口 222之高寬比。 口拉底部之高寬比過大所造成開 接著，如第3;=，皆被離鳩 如浸泡nh4〇h t二二進订一等向性1虫刻步驟（例 第二罩幕並且在此由於被佈植之 濕儀刻步驟，僅移;之特性，因此在此 而在溝㈣ 以此第-罢苴： 罩幕層開口3ΐ8。後續， 及領型介電層=。弟—罩幕層312、導電層別 後績，如弟3F圖所示，以一尊而 I法或是乾_方法)移除第二罩幕層3l/、第^' = 層，及墊層3〇4。於溝槽填人 =〇2中關導電層31〇及領型介電層;:真 開口 318，以做為隔絕，而另一側32〇則 ^。 如此，形成具有單邊埋藏帶之溝槽電 ’、、、 ▼ …在本發明之一實施例中，溝槽中之V-罩幕層底 料侧壁為厚’因此可減少導電層上溝槽開口之高寬 決在上述技術在進行離子佈植多晶石夕層時， 因南I比過大，佈植在開口側壁之離子會彈射到達開 口之另-側，造成開口底部之所有多 I:’ 所佈植，而在後續之濕韻刻步驟中，無法。it: 客戶編號：INTA-5028 本所編號：0548-A50287-TWFinal Wayne Lian 11 200816388 層開口，也因此無法#刻一側之導電層，而形成兩侧 之埋侧帶，造成短路及漏電之問題。也因此，本發明 可應用在先進之製程微縮之技術（例如閘極寬度低於 0·9μπι的製程技術）。 雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發 明之精神和範圍内，當可作些許之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 客戶編號：工ΝΤΑ-5028 12 本所編號：0548-A50287-TWFinal Wayne Lian 200816388 【圖式簡單說明】 第1圖係顯示採用單邊埋藏帶記憶晶胞DRAM之 剖面示意圖。 第2A〜2D圖係顯示一種用以形成具有單邊埋藏帶 溝槽電容器之記憶元件的製程示意圖。 第3A〜3F圖係顯示本發明之一實施例用以形成具 有單邊埋藏帶溝槽電容器之記憶元件的製程示意圖。 【主要元件符號說明】 100〜單邊埋藏帶記憶晶胞； 102〜埋藏帶； 103〜絕緣物； 104〜電晶體； 200〜基底； 202〜溝槽； 204〜墊氮化層； 206〜領型介電層； 208〜界面層； 210〜導電層； 212〜氮化矽層； 214〜多晶矽層； 216〜離子佈植； 218〜多晶秒層開口； 220〜另一侧； 222〜開口； 300〜基底； 302〜溝槽； 3 04〜塾層； 306〜領型介電層； 308〜界面層； 310〜導電層； 311〜侧壁； 313〜底部； 312〜第一罩幕層； 314〜第二罩幕層； 316〜佈植； 318〜第二罩幕層開口； 320〜另一侧。 客戶編號：INTA-5028 13 本戶斤多扁号虎：054 8 —A50287 —TWFinal Wayne Lian

Claims (1)

1. 200816388 十、申請專利範圍： 1.-種記憶體元件之製造方法’該記憶體元件包括一 -^型t —基底中’—電容器’位於該溝槽之下半部； 一if^層，位於該電容器上且覆蓋部分該溝槽側壁； ¥電層’填滿該電容器上之部分該溝槽；該方法包括： -罢第—罩幕層於該導電層上，其巾㈣槽中之第 -卓幕層之底部較第一罩幕層之側壁為厚； 形成一第二罩幕層於該第一罩幕層上； 離子佈植部分位於該溝槽中之該第二罩幕層；及 移除未被佈植之該第二罩幕層。 法 =·如申4專利範圍第1項所述之記憶體元件之製造方 溝二!氮化方法化是氧化方法於領型介電層上方之 /荐h側壁形成一界面層。 * H中請專利範圍第1項所述之記憶體元件之製造方 是其板1該第一罩幕層係為氮化層、氧化層、氮氧化層或 、本，申請專利範圍第1項所述之記憶體元件之製造方 成。’、^第一罩幕層係以高電漿密度沉積法HDP所形 法，其申Γ專利範圍第1項所述之記憶體元件之製造方 刻特性之7二罩幕層係為可以為經離子佈才直後改變其1虫 甘^申明專利範圍第1項所述之記憶體元件之製造方 法，其中該第二罩幕層係為一多晶石夕層。 半，甘如/胡專利範圍第1項所述之記憶體元件之製造方 '^移除未被佈植之該第二罩幕層係採用浸泡 客戶編戒· ΙΝΊτ\-5028 本所編號：〇548'_〜贿如wayneLian 14 200816388 NH4〇H之濕餘刻方法。 8·如申請專利範圍第1 法，尚包括以該第二罩幕層為罩幕，體：件之製造方 以蝕刻溝槽上半部—側之該 ^仃一乾蝕刻製程， 型介電層。 弟罩幕層、該導電層及該領 法，尚二項所述之記憶體元件之製造方 槽中填入-介電^以移除該第二罩幕層，並於溝 層後之開Π。θ真人溝槽中_導電層及領型介電 〇·如申請專利範圍第l f 方法，其中該佈植之離子為含m之件之製造 -溝件之製造方法，航憶體元件包括 -領型介電>，i二’二電容11 ’位於該溝槽之下半部； -導雷厚^ ^電容器上且覆蓋部分該溝槽側壁； 、/曰、，真滿該電容器上之部分該溝槽；該方法包括； -罢ΐΐ—第—罩幕層於該導電層上，其中該溝槽中之第 υ1σ=ΐ部較[罩幕層之㈣為厚，以減少該溝槽 上開口之鬲寬比； 形成一第二罩幕層於該第一罩幕層上； 離子佈植部分位於該溝槽中之該第二罩幕層；及 移除未被佈植之該第二罩幕層。 12·如申請專利範圍第η項所述之記憶體元件之製造 方法’尚包括以氮化方法或是氧化方法於領型介電層上方 之溝槽側壁形成一界面層。 1 3 ·如申凊專利範圍第1 1項所述之記憶體元件之製造 方法’其中該第一罩幕層係為氮化層、氧化層、氮氧化層 客戶編號：ΙΝΤΑ-5028 本所编號：Q548-A5Q287-TWFinal Wayne Lian 200816388 或是其組合。 方法14=7:第專利ί⑽11項所述之記憶體元件之製造 形成。& —罩幕層係以高電漿密度沉積法H D Ρ所 方法η項所述之記《元件之製造 兹刻特性之°層係為可以為輯子佈植後改變其 太冰1H請專利範圍第11項所述之記憶體元件之製造 彳，/、中該第二罩幕層係為一多晶矽層。 古、土 7·^巾μ專利_第11項所述之記憶體元件之製造 顺4〇h :佈植之該第二罩幕層係採用浸泡 18·如申請專利範圍第u項所述之記憶體元件之製造 r以该第二罩幕層為罩幕，進行一乾韻刻製 扣上半部一側之該第一罩幕層、該導電層及 该領型介電層。 、、19、·如申請專利範圍第18項所述之記憶體元件之製造 ，尚包括以一等向性蝕刻法移除該第二罩幕層，並於 才曰中真入’丨電層，以填入溝槽中餘刻導電層及領型介 電層後之開口。 、20·如申請專利範圍第u項所述之記憶體元件之製造 方法其中忒佈植之離子為含B或是As之離子。 Wayne Lian 客戶編號：INTA-5028 本所編號：0548-A50287-TWFinal 16