TW200814238A - Self-aligned stacked gate and method for making the same - Google Patents

Description

200814238 九、發明說明： 【發明所屬之技術領域】 本案係關於一種非揮發性記憶體之製造方法，尤指 一種應用於非揮發性記憶體中自我對準堆疊閘極之製 造方法。 【先前技術】

在現今工業界中各式記憶體產品中，由於可程式之 非揮發性記憶體（erasable programmable read_only memory， EPROM)具有可進行多次資料之寫入、寫取及 抹除等動作，且存入之資料在斷電後也不會消失之優 點，因此已成為個人電腦和電子設備所廣泛採用的一種 記憶體元件。 典型的可程式非揮發性記憶體係以摻雜的多晶矽 (Polysilicon)製作浮動閘極（fl〇ating gate，FG)盥杵 制閘極（control gate，CG)。*且年動閘極與控制問極 間再以-閘極介電層相隔，而浮動閘極與基板間係以穿 =介電層（tunnel dielectric layer)相隔。當對此記 憶體進行寫入/抹除（write/erase)資料動作時，藉由於 控制閘極與源極/汲極區施加偏壓，以使電荷注入浮動 閘極或使電荷從浮動閘極移出。而在讀取記憶體中的資 料％，則於控制閘極上施加一工作電壓，此時浮動 的啟始電壓（threshold v〇l tage)已因先前的寫入/抹卜 而改變，故可由此啟始電壓之差異判讀資料值。 承 然而在實際應用時，由於浮動閘極為一層連續的半 200814238 導體層（多晶矽層），因此注入浮動閘極的電荷會均勻分 布於整個浮動閘極之中。對於此類的記憶體而言，一個 圮憶胞便只能儲存一位元的資料，所以如何有效定義並 縮短相鄰之多晶矽閘極之間距，以達到縮小晶片尺寸之 目的遂成為一重要課題。而在半導體製程中，自我對準 ，觸Uelf-aligned contact，SAC)製程即可以有效地 疋義並縮短相鄭之多晶矽閘極之間距，以達到縮小晶片 尺寸的目的。 •一第一圖(A)-第-圖⑴揭示-習知技術快閃記憶 早元之堆宜閘極製造流程示意圖。該製造流程揭示於美 國專，案號USP6，171，909號專利。如第一圖（A)所示: 首先提供一具有井、源極/汲極（未揭示）之基板丨〇〇,該 技藝為一熟知技藝，在此不再詳述。而在該基板1〇〇上 方進一步具有—第—介電層1G2、-導電層1G4與一氮 $石夕層· 1G6依序堆疊生成於其上。爾後，再形成一具定 義圖紋之光阻層11〇於該氮化矽層1〇6上。其中該第一 • 介電層102可藉由氧化基層而形成厚度約60至120埃 (angStr〇mS)之氧化層。而該導電層104則可由摻雜多 晶矽層而成；該氮化矽層1〇6則可以 在第一圖⑻中，透過該餘層罩對 该鼠化石夕層106、該導電層1〇4、該第一介電層ι〇2鱼 ^板1GG進行-非等向性㈣，直至該基板1〇〇上形 =溝渠112。而該光阻層11〇則於非等向性姓 後移除。 道φ第狂圖（C)中於該溝渠112、第一介電層102與該 、電s 104之表面形成一襯墊氧化層（liner 〇xide 7 200814238 la^er)114，其中該襯墊氧化層114可藉由熱氧化之方 法形成。在熱氧化的製程中，該溝渠112與該導電層 =表面被氧化形成薄氧化層，同時向外延伸並覆蓋住該 第一介電層102之側壁。其間該氮化矽層並無襯墊氧^ 層之形成。 在第一圖（D)中，於該基板10Q上方再形成一氧化 層116，其中該氧化層116之厚度足以覆蓋住 層 106 。 7

^ ，一圖（E)中，以該氮化矽106作為基準終點，對 該氧化層116進行一化學機械研磨 (chemical-mechanical polishing，CMP)製程以達平土日 化之目的。而殘留下之氧化層116與前述之襯墊= -114則構成一絕緣層ι18。 日 、首2第—圖（F)中，㈣該絕緣層118直至暴露出該 層104之上部。而該蝕刻可以乾式蝕刻或濕式蝕刻 ^丁。該絕緣層118由氧切所構成，以作為淺溝渠隔 離 Uhallow trench isolation, STI)單元。 戶12第"圖二)12該餘10°上再形成-導電材料 層12—0，，、中该¥電材料層12〇可藉由推雜多晶石夕製得。 —第一圖〇〇中，非等向蝕刻該導電材料層12〇直至 暴露出該氮化矽層106與該絕緣層U8。於是在該蝕 -導電侧壁層(conductivespacer)12〇a 形成 於该導電層104與該氮切層⑽之側壁，而該導 壁層120a與該導電請則作為第_閘極導電層122。 該氮切層1G6於形成該第—閘極導電層122後即為移 除0 8 200814238 第一圖（i)中，一第二介電層124與一第二閘極導 電層126則依序生成於該基板1〇〇之上。其中該第二介 %層々124 為氧氮氧(oxide/nitride/oxide，0N0)層； 而該第二閘極導電層126則為-摻雜多晶矽層。， 即得以製得一快閃記憶單元之堆疊閘極。 曰 另一方面，美國專利案號USP6,2〇〇,856號專利， 亦揭不另一快閃記憶單元之堆疊閘極製造流程。如第二 圖（A)第一圖（κ)，其揭示另一習知快閃記憶單元之堆 疊閘極製造流程示意圖。首先如第二圖⑴所示，於一 矽基板201上形成一座塾氧化層2〇3。接著如帛二圖⑻ 所示，再於該座墊氧化層2〇3上形成一遮罩層2〇5，豆 中該遮罩層205可由一沈積氮化矽所構成。 在弟囷（C )中，在疋義遠遮罩層2 0 5之圖紋後， 刻該遮罩層m、該座墊氧化層2〇3及該 ^11日/著生。藉此，形成一具有開口 207與底部區域 Z11之溝渠。 第圖（D)中，再沈積一介電層213以覆蓋該溝準 與該遮罩層m，並填滿該開口 207。隨後 化製程移除部份該介電層213以獲致一絕緣區挪，如 第：圖(E)所不。移除該遮罩層2〇5則可得如第二圖⑺ 冓：再移除該座墊氧化層203並形成-閘極氧 曰， 同時，於該閘極氧化層231與該絕緣區223 上形成一夕晶矽層（poly_1)233,如第二圖（g)所示。再 以化學，械研磨處理即可得第二圖（H)所示之結構。 在第二圖⑴中，部份飯刻該絕緣1挪 部份該多晶㈣233之側壁。此時，再沈積一側壁層 200814238 (spacer iayer)241即可得圖示結構。而以一 2上一閑極導電(P〇ly-3)請依序生成前述結構I 5示得一快閃記憶單元之堆疊閘極，如第二圖(K) HJ而f述之該等習知技藝在處理快閃記憶體堆疊 雖都引人了自我對準之堆疊閘極產製 =鳴可增加偶合比(c〇upHngrati〇)，以降： ‘對準ί 在實際應用時，該等習知技藝所揭示之自 ^準堆豐閘極結構雖都能達到高偶合比之目的，但如 弟-圖(J)與第二圖(L)所示之堆疊閘極單元 壁 (Spacer)結構均係跨座於STI淺溝渠隔離結 此，^^構之縮小是最不利的。有鑑於 月人，犮精心研究，並以其從事該項 提出本案之一種應用於非揮發性記憶 $對準堆豐閘極之製造方法。除了可提供高偶合 ί nrratio)之堆叠閘極結構，進而降低操作電 得之發明。指小化之發展’實為—不可多 【發明内容】 的乂段案的某些特徵，其他特徵將敍述於後續 為::附加的申―^ 本案之主要目的為提供一種應用於非揮發性記憶 200814238 自我對準堆疊閘極之製造方法。藉由簡單製程之組 除了可製得偶合比（coup 1 ing ratio)之堆疊閘 極:構’以降低操作電壓外，更有助於晶片尺寸微小化 之杳展，實為一不可多得之發明。 制生為達别述目的，本案提供一種自我對準堆疊閘極之 方法，包含下列步驟·· a)提供一基板；b)於該基 ^上依序形成—第—介電層、—第—導電層以及一遮罩 g ; c)部份蝕刻該遮罩層、該第一導電層、該第一介 電層以及該基板，以形成一淺溝渠；d)以一第二介電 層填滿4淺溝渠以形成一淺溝渠隔離（shal 1⑽什⑼心 STI)單元，並移除該遮罩層；e)全面形成 :第二導電層；f)部份蝕刻該第二導電層以於該第一 導電f上形成一侧壁；S)部份移除該淺溝渠隔離單元 以暴露部份之該第二導電層與該第一導電層之侧壁；㈧ 依序沈積一第三介電層與一第三導電層；以及υ部份 蝕刻該第三導電層，即可得該自我對準堆疊閘極。 • 根據本案構想，其中該基板為一矽基板。 根據本案構想，其中該基板進一步具有一源極/汲 極主動區。 根據本案構想，其中該第一介電層為一閘極 層。 一根據本案構想，其中該第一導電層為一浮動閘極單 元多晶秒層。 根據本案構想，其中該遮罩層為一氮化矽層。 二根據本案構想，其中該步驟b)進一步包含步"驟：以） 將该基板熱氧化，以形成該第一介電層；b2)於該第一 200814238 :::上沈積該第一導電層；以及b3 上再沈積該遮罩層。 弟 v電層 化層。想，其中該第二介電層為-沈積隔離氧 全面titΐ構想’其中該步驟d)進—步包含步驟：dl) W ® α貝一弟二介電層，以填滿該淺溝渠，並覆蓋該遮

之^而d2)平坦化該第二介電層，直至暴露出該遮罩層 表面，以及d3)移除該遮罩層。 $ 案構想’其中該步驟d2)為-化學機械研磨 或一蝕刻製程。 1保 根據本案構想，其中該第 元侧壁多晶矽層。 一導電層為一浮動閘極單 •根據本案構想，其中該第三介電層為一氧氮氧 (oxide/nitride/oxide， 0Ν0)層。

根據本案構想，其中該第三導電層為—控制閉極多 晶石々鳥。 本案再一目的為提供一種應用於非揮發性記憶體 中之自我對準堆疊閘極。藉由將侧壁單元設置於導電門 極之上，以獲致一具高偶合比（c〇uplingrati〇')之堆^ 閘極結構，以降低操作電壓外，更有助於晶片尺寸微小 化之發展’實為一不可多得之發明。 為達前述目的，本案提供一自我對準堆疊閘極，包 含一半導體基板；一第一介電層，設於該半導體基板 上；一第一導電閘極，設於該第一介電質區域上；一侧 壁單兀，设置於該第一導電閘極上方之兩侧，並覆蓋於 12 200814238 1第導電閘極上，以形成一浮動閘極單元；一淺溝渠 隔離（shallow trench isolati〇n，STI)單元設置於;字 兩侧；一氧化介電層，覆蓋於淺溝渠隔離 ㈣閘極單元之表面，並與該侧壁單元與部份 閘極之侧壁接觸；以及—控制閘極，形成於該 虱化；丨笔層之上，以形成該自我對準堆疊閘極。 根據本案構想，其中該半導體基板為一矽基板。 本f構想，其中該半導體基板進—步具有—源 極//及極主動區。 層。根據本案構想’其中該第一介電層為一閘極氧化 成。根據本案構想，其中該第一導電閘極由一多晶矽構 構想’其中該侧壁單元由-多晶矽構成。 化層構成。 久屏木隔離早兀由一沈積氧 根據本案構想，其中該氧化 ~# (oxide/nitride/oxide，0N0)層所構成。曰 乳氮軋 構想’其中該控制閘極由-多晶矽構成。 根據本案構想，其中該侧壁單 電閘極之投影面積内。 化3於邊弟-導 ^發明並不受限於以上所述之特徵。本發 =敍述於下。本發明係以附加的申請專利範“ 13 200814238 【實施方式】 發明本述之實施例係解釋本發明，但不限制本 本么月不限定於特殊材料、處 發明由附加的專利申請範圍定義。々驟或尺寸。本 dtl第三圖(Α)至第三圖⑺，其揭示本案-較佳 :Γ如第：二對準堆疊閘極製造方法流程示意圖。首 上依序ΘF ’ ## —基板3卜並於於該基板 :1電層32、一第-導電層33以及-f第一介電層32於本實施例中為-間 ° «八可藉由一熱氧化製程高溫氧化該芙板31 厚度之氧化層。而該第一導電層33土在本實 為广動閘極單元之用，可為—固有之多晶石夕 ^ ° ^ (conf〇rmal deposlti〇n proc^ss)^^ <<LpcvD„ A。 ; 導電層33亦可藉由非同形沉積 =，（n〇n-COnformal dep〇siti〇n 生成不 袖疋已知的或是即將發明的，均可利用。至於 oxymtnde，SxON)或其他材質所構成；可以如化 相沉積法（CVD)或其他製程沉積於多晶矽厚 度，以抵擋其後之氧化蝕刻。 n而坪 wit三圖^所示’以定義遮罩圖形，部份姓刻該 f罩層34、该弟一導電層33、該第-介電層32以及該 基板31，以形成一淺溝渠311，該製程可以半 之淺溝渠隔離單元（“STI”）技術形成。合適之製 程已見於由Tuan等人發表並於2〇〇2年3月12日核准 200814238 之吳國第6,355,524號專利，^1)_於2〇〇2年1〇月

1曰提出之美國專利申請案號1〇/262 785 一案及C 於讀年1G月7日提出之美國專利中請荦號 _’378 -案’在此均併入參考。其他阳案 製程亦具可行性。在本案實施例中，係以—第二介電層 35填滿該淺溝渠以形成一淺溝渠隔離（shaii〇w计㈣乜 ⑽lation，STI)單元312。其細部流程如第三圖⑹所 第二介電層35 ’以填滿該淺溝渠31卜 ί ΓΜΡ^ , 34 ^ ； ?第二介㈣35，直至暴露出該遮罩層 電"5面：可，弟二圖⑻所示之結構。其中該第二介 電層為-氧化層’有時也被稱為”阳 ，），因為其於某些實施例中為一二氧化石夕声。而 本發明並不受限於此類實施例或矽晶積體曰 一完成前述步驟流錢，移除該遮罩層34即可得第 二圖（E )中所示之結構。 -ΐϊ.’ΐ面形成一第二導電層36,如第三圖⑺所 不側：：ί弟二導電層36係用以提供後續浮動閘極單 兀側土之夕晶矽層。只要再以一非等向性蝕刻製程 部份蝕刻該第二導電層36 ’即可於該第一導電層 形成一侧壁361如第三圖（G)所示。 曰 敍刻製程部份移除該淺溝渠隔離單元 以暴路邛伤之該第二導電層36與該第一 之側壁以得到一浮動閘極單元33卜如第三 曰一 最後，再依序沈n介電層37(m' 與-第三導電層38;並部份定義峨第-二(= 15 200814238 p可付本案之自我對準堆疊間極， 在本案實施例中，該第三介電屌^^(J)所示。 (⑽ide/nitride/oxide，0N 1 為一氧氮氧 則為-提供控制間極之多晶石夕^亥第三導電層38 根據前述揭示之方法，本案θ 發性記龍巾之自我對準堆㈣極^於非揮 及第四圖（Β)，其揭示本宰較佳 。月多閱弟四圖（Α) 關托# ^ 乂仏貝知例之自我對準堆聶

β 。，、中弟四圖（Α)揭示該自我對且 投影示意圖。而第四圖（β)則揭 隹且閘極之俯視 截㈣構示意圖。另外(於 =意圖則如第三圖⑴所示。如二示本= 3?受閘極’包含有-半導體絲31 第一介電： =;於2導體基板31…第-導電閉極= 第:導雷^層Μ區域上；一側壁單元361，設置於該 、，閘極33上方之兩側，並覆蓋於該第一導電閘 r h η以形成—浮動閉極單元331，·-淺溝渠隔離 ihgall7Jrench isolation, STI)單元 312 設置於浮 巨~極早兀331之兩侧；一氧化介電層37，覆蓋於淺溝 糸隔，單元312與該浮動閘極單元331之表面，並與該 側壁單元361與部份第一導電閘極33之側壁接觸；以 及一控制閘極38，形成於該氧化介電層37之上，以形 成該自我對準堆疊閘極。 1在實際應用時，其中該半導體基板31為一矽基板， ”上進一步具有一源極/汲極主動區301/302,對應設置 於該自我對準堆疊閘極之下方。另外，該第一介電層32 為一閘極氧化層；而該第一導電閘極33、該侧壁單元 16 200814238 361與該控制閘極38均可由多晶矽材質所構成。該淺溝 渠隔離單則由—沈積氧化層構成；該氧化介電層 37 由一氧氮氧（oxlde/nitride/〇xide，讎）層所構 成。而該自我對準堆疊閘極可藉由先前本案所揭示之方 法製得，所得結構之特色分別如第三圖（J)、第四圖（A) ，第四圖⑻所不。除了依前述方法製得之自我對準堆 豐閘極外，其後續進—步包含其他半導體製造流程。在 ，成該控制閘極38結構，其上更包覆有—介電保護層 ，而一導電接觸層40更由頂部穿透至該源極/汲極主 動區301/302而與之接觸，其相對位置如圖所示，在此 ，不再詳述。由於本案浮動閘極單元331所包含之侧壁 = 361位於該第—導電閉極33之上，故由第三圖⑺ 該Ϊ = 中可清楚查知，該侧壁單元361係包含於 ^ =閘極33之投影面積内。相較於習知技藝， 氧，之浮動閘極單元所形成之投影面並非如習知^ =電閘極加上側壁者。雖然習知技藝，如第一圖& 樣圖二7所示之導電間極等’與本案之浮動閘極同 :了 ,由側壁(Spacer)結構之引用而提高其偶合比 upl lng rat 10)。但由於習知技藝之浮動間極所 絲STi &溝渠隔㈣構上’故當欲以 =iSTi淺溝渠隔離結構達到晶片線路尺寸微小化之目 習知技藝將因STi淺溝渠隔離結構 佔’故因而在尺寸縮小時必須受限 :自=準堆疊間極結構，除了第-圖而僅 可七南偶合比（couplingratio)，以降低操作電壓 200814238 外。由於本案所㈣之側壁結構係座落於浮動閘極之上，故本 案可以縮小STI淺溝渠隔離結構達到晶片線路尺 化之目的。 綜上所述，本案提供—種應用於非揮發性記憶體中自 我對準堆疊閘極之製造方法。藉由簡單製程之組合引 入可獲致一利於進行晶片線路微小化發展之閘極。而 所獲致之自我對準堆疊閘極結構，除了可提高偶合比 (coupling ratio)，進而降低操作電壓外，更有助於晶片 尺寸微小化之發展，此為習知技藝無法達成。本案技術具有實 用性、新穎性與進步性，爰依法提出申請。 縱使本發明已由上述之實施例詳細敘述而可由熟悉本技 藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍 所欲保護者。 200814238 【圖式簡單說明】 第一圖（A)至第一圖（1):其揭示一習知 元之堆疊閘極製造流程示意圖。 竹快閃記憶單 第二圖（A)至第二圖（K) ··其揭示另_ 之堆疊閘極製造流程示意圖。 習知快閃記憶單元 ί三圖（A)至第三圖（J):其揭示本案一較佳實施例之自 ，對準堆疊閘極製造方法流程示意圖。

弟四圖（A)及第四圖（b)，直福太 對準堆疊閘極。本案較佳實施例之自我 主要元件符號說明】 100 102 104 106 110 112 114 116 118 120 120a 122 124 126 201 • 基板 : 第一介電層 : 導電層 • 氮化石夕層 : 光阻層 : 溝渠 : 襯墊氧化層 : 氧化層 • 絕緣層 ： 導電材料層 • 導電侧壁層 • 第一閘極導電層 ： 第二介電層 ： 第二閘極導電層 • 發基板 200814238

203 205 207 211 213 223 231 233 241 243 245 301/302 31 311 312 32 33 331 34 墊氧化層 遮罩層 開口 底部區域 介電層 絕緣區 閘極氧化層 多晶矽層 側壁層 侧壁 ΟΝΟ層 源極/汲極主動區 基板 淺溝渠 淺溝渠隔離單元 第一介電層 第一導電層 浮動閘極單元 遮罩層 35 ： 第二介電層 36 : 第二導電層 361 37 38 39 側壁 第三介電層 第三導電層 介電保護層 導電接觸層 20 40

Claims (1)

1. 200814238 十、申請專利範圍： 1 · 一種自我對準堆疊閘極之製造方法，包含下列步驟： a) 提供一基板； b) 於该基板上依序形成一第一介電層、一第一導電 層以及一遮罩層； c) 部份蝕刻該遮罩層、該第一導電層、該第一介電 層以及該基板，以形成一淺溝渠； d) 以一第二介電層填滿該淺溝渠以形成一淺溝渠隔 離（shallow trench is〇lati〇n，STI)單元， 除钤 遮罩層·， 1秒降孩 e) 全面形成一第二導電層； 4Ϊ壁部”刻該第二導電層以於該第-導電層上形成 導ΪΛΙΙ除該淺溝渠隔離單元以暴露部份之該第二 電層與忒第一導電層之側壁； h)依序沈積一第三介電層與一第三導電芦； 閘極)。部份蝕刻該第三導電層’即可得該自“準堆疊 2為-如利範圍第1項所述之製造方法，其中該基板 3進:步1有專利=第1項所述之製造方法，其 少吳有一源極/汲極主動區。 土低 ^如申請專利範圍第丨項所述之 介電層為-閘極氧化層。 “方去，其中該第一 5導二申：專利範圍第1項所述之製造方法，其中驾一 €層為1動閘極單元多晶矽層。 -甲該卓- 21 200814238

   t f申請專利範圍第1項所述之製造方法，其中該遮罩 層為一氮化石夕層。2申請專利範圍第1項所述之製造方法，其中該步驟 b) 進一步包含步驟： bl)將該基板熱氧化，以形成該第一介電層； b2)於該第一介電層上沈積該第一導電層；以及 b3)於該第一導電層上再沈積該遮罩層:，2申利範圍第1項所述之製造方法’其中該步驟 c) 為一非等向性蝕刻。 9介：：!青專利範圍第1項所述之製造方法，其中該第二 1私層為一沈積隔離氧化層。步驟d)進一步包]::二1項所述之製造方法，其中該 蓋沈積一第二介電屬，以填滿該幾溝渠，並覆 面;1^一化忒第—介電層’直至暴露出該遮罩層之表 d3)移除該遮罩層。 11. 如申請專利範圍第1〇項所述之製造方法 /驟d2)為一化學機械研磨或一儀刻製程。 12. 一，申請專利範圍第i項所述之製造方法 —V電層為一浮動閘極單元側壁多晶矽層。第申請專利範圍第1項所述之製造方法，。 屉。電層為氧氮氧（oxide/nitride/oxide，0N0) 14.如申請專利範圍第i項所述之製造方法，其中該 其中談 其中該 其中該 200814238 第三導電層為一控制閘極多晶矽層。 15· 一種自我對準堆疊閘極，包含·· 一半導體基板； 一，一介電層，設於該半導體基板上； 第導電閘極，設於該第一介電質區域上； 二側壁單元，設置於該第一導電閘極上方之兩侧，並 覆该弟一導電閘極上，以形成一浮動閘極單元； 一 一淺溝渠隔離（shallow trench is〇lati〇n，灯 兀設置於浮動閘極單元之兩侧； …-氧介電層，覆蓋於淺溝渠隔離單元與該浮動間極 及並與該側壁單元與部份第-導電閘極之側 我對極形成於該氧化介電層之上’以形成該自 1亟6.，Λ申Λ專利範圍第15項所述之自我對準堆疊開 β八中该半導體基板為一矽基板。 L7:第15項所述之自我對準堆疊閘 板進一步具有一源極/汲極主動區。 極 19· 極 20. 極 21· 極 151 貝所述之自我對準堆疊問 ，、中該弟一介電層為一閘極氧化層。 如申請專利範圍第15項所述之自我對準堆疊閑 八中戎第一導電閘極由一多晶矽構成。 如申請專難SU 15項料之自 其中該侧壁單元由一多晶矽構成。 竿隹I閘 如申請專㈣圍第15項所述之自我對 /、中該淺溝渠隔離單元由-沈積氧化層構 1。且 200814238 22. 如申請專利範圍第15項所述之自我 極，其中該氧化介電層由一 ^早堆宜閑 (oxide/nitride/oxide，ΟΝΟ)層所構成。 23. 如申請專利範圍第15項所述之自我對 極，其中該控制閘極由一多晶矽構成。 ι闲 24. 如申請專利範圍第15項所述之自我對 極，其中該侧壁單元係包含於該第一 積内。 令電閘極之投影面

   24