JP2005159361A - スプリットゲート型フラッシュメモリ装置の製造方法 - Google Patents
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Abstract
【課題】 スプリットゲート型フラッシュメモリ装置の製造方法を提供する。
【解決手段】 高電圧領域及び低電圧領域に区分される周辺回路領域とセル領域を有する半導体基板の前記セル領域にフローティングゲート構造物を形成する段階と、前記結果物の全面上に第１絶縁膜を形成する段階と、前記セル領域に形成された前記第１絶縁膜を除去する段階と、前記結果物の全面上に酸化膜を形成して前記セル領域に第２絶縁膜を形成し、前記周辺回路領域に第３絶縁膜を形成する段階と、前記低電圧領域に形成された第３絶縁膜を除去する段階と、前記結果物の全面上に酸化膜を形成して前記セル領域に制御ゲート絶縁膜及びトンネリング絶縁膜を形成し、高電圧領域に高電圧ゲート絶縁膜を形成し、前記低電圧領域に低電圧ゲート絶縁膜を形成する段階とを含む。
【選択図】 図２６
【解決手段】 高電圧領域及び低電圧領域に区分される周辺回路領域とセル領域を有する半導体基板の前記セル領域にフローティングゲート構造物を形成する段階と、前記結果物の全面上に第１絶縁膜を形成する段階と、前記セル領域に形成された前記第１絶縁膜を除去する段階と、前記結果物の全面上に酸化膜を形成して前記セル領域に第２絶縁膜を形成し、前記周辺回路領域に第３絶縁膜を形成する段階と、前記低電圧領域に形成された第３絶縁膜を除去する段階と、前記結果物の全面上に酸化膜を形成して前記セル領域に制御ゲート絶縁膜及びトンネリング絶縁膜を形成し、高電圧領域に高電圧ゲート絶縁膜を形成し、前記低電圧領域に低電圧ゲート絶縁膜を形成する段階とを含む。
【選択図】 図２６
Description
本発明は、不揮発性メモリ装置の製造方法に係り、特にセル領域と周辺回路領域を有するスプリットゲート型フラッシュメモリ装置の製造方法に関する。
不揮発性メモリ装置は、電源供給が中断されたとしてもメモリセルに保存されたデータをそのまま維持する特性を有しているものであって、例えば、マスクＲＯＭ(Ｍａｓｋ ＲＯＭ)、ＥＰＲＯＭ(Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ)及びＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ)などがある。このようなＥＥＰＲＯＭとしては、１つのトランジスタが１つのセルを構成するフラッシュメモリ装置がある。
かかるフラッシュメモリ装置は、セルトランジスタのゲート構造によって積層ゲート構造のフラッシュメモリ装置とスプリットゲート構造のフラッシュメモリ装置とに区分される。積層ゲート構造は、電荷を保存するフローティングゲート及び動作を制御する制御ゲートが順次に積層された構造を有する。これに対して、スプリットゲート構造は、フローティングゲートの一側に制御ゲートが隣接して配置された構造を有する。スプリットゲート型フラッシュメモリは優れた消去／プログラム効率及びオーバーイレイズ(ｏｖｅｒ ｅｒａｓｅ)防止など多様な利点によって最近その使用量が急増している。特許文献１にはスプリットゲート型フラッシュメモリ装置及びその製造方法が開示されている。
図１ないし図９は、従来のスプリットゲート型フラッシュメモリ装置の製造方法を説明するための工程断面図である。
図１を参照すれば、セル領域ａ及び周辺回路領域ｂ、ｃを有する半導体基板１上にカップリング絶縁膜２、導電性ポリシリコンからなるフローティングゲート導電膜３、及び窒化膜からなるモールド膜４を形成する。このモールド膜４をパターニングしてセル領域ａにフローティングゲート導電膜３の所定領域を露出させるようにトレンチ５を形成する。このトレンチ５によりフローティングゲート導電膜３の露出された部分を熱酸化させて熱酸化膜２７を形成する。選択的に、熱酸化させる前にトレンチ５によりフローティングゲート導電膜３の露出された部分を所定厚さにリセスさせて消去時に電界が集中されるフローティングゲートのチップ部分をさらに明確に形成することもできる。
前記トレンチ５の両側壁にシリコン酸化膜からなる予備スペーサ６を形成し、この予備スペーサ６及びモールド膜４をエッチングマスクとしてフローティングゲート導電膜３及びカップリング絶縁膜２をエッチングして半導体基板１の所定領域を露出させる。該露出された半導体基板１にイオンを注入してソース接合領域７を形成した後、基板１の全面にライナー酸化膜を形成し、これをエッチバックして予備スペーサ６及びフローティングゲート３の側面上にライナースペーサ８を形成する。このライナースペーサ８と予備スペーサ６とがスペーサ９を構成する。このスペーサ９を有する半導体基板１の全面に前記トレンチ５を完全に埋め込むように導電性ポリシリコンからなるソース導電膜１０を形成する。
次に、図２を参照すれば、前記ソース導電膜１０を前記モールド膜４が露出されるまで化学的機械研磨(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ)工程を実施して前記トレンチ５内にソースライン１０ａを形成する。その後、ソースライン１０ａの上部を熱酸化させてマスク膜１０ｂを形成し、前記露出されたモールド膜４、その下のフローティングゲート導電膜３部分、及びカップリング絶縁膜２を順次エッチングして半導体基板１を露出させる。これにより、スペーサ９とカップリング絶縁膜２により絶縁されたフローティングゲート３ａが形成される。この時、周辺回路領域ｂ、ｃでは半導体基板１が露出される。
次に、図３を参照すれば、露出された半導体基板１０を含んだ全面上に制御ゲート絶縁膜及び高電圧ゲート絶縁膜を形成するための酸化膜１１を形成する。その後、図４に示されたように、低電圧領域ｃを露出させるフォトレジスト膜パターン５０を利用して低電圧領域の酸化膜１１を湿式エッチングで除去する。その後、図５に示されたように、前記結果物の全面上に低電圧ゲート絶縁膜を形成するための酸化膜１２を形成する。これにより、セル領域ａの制御ゲート絶縁膜及びトンネリング絶縁膜部分１１ａと、高電圧領域ｂの高電圧ゲート絶縁膜部分１１ａは、低電圧ゲート絶縁膜１２の厚さほどにさらに厚くなる。
次に、図６を参照すれば、前記各領域の前記絶縁膜１１ａ、１２上に導電性ポリシリコン膜からなる制御ゲート導電膜２２及びシリコン窒化膜からなる酸化防止膜２３を形成する。その後、図７に示されたように、ソースライン１０ａの上面が露出されるまで酸化防止膜２３、制御ゲート導電膜２２にＣＭＰ工程を行う。これにより、セル領域ａには酸化防止膜パターン２３ａが形成され、スペーサ９と酸化防止膜パターン２３ａとの間に制御ゲート導電膜２２の上面が露出される。この時、周辺回路領域ｂ、ｃにはセル領域ａの酸化防止膜パターン２３ａと同じ段差を有する酸化防止膜パターン２３ａが形成される。次に、前記セル領域ａ内の露出された制御ゲート導電膜２２の上面及びソースライン１０ａの上面を熱酸化させてハードマスク膜２５を形成する。
次に、図８に示されたように、ハードマスク膜２５をエッチングマスクとして酸化防止膜パターン２３ａをエッチングして制御ゲート導電膜２２を露出させ、周辺回路領域ｂ、ｃ内にトランジスタゲートの形成のためのフォトレジスト膜パターン６０を形成する。その後、図９に示されたように、ハードマスク膜２５及びフォトレジスト膜パターン６０をエッチングマスクとして制御ゲート導電膜２２をエッチングすることによって、セル領域ａ内に制御ゲートライン２２ａを形成し、高電圧領域ｂ及び低電圧領域ｃ内にそれぞれ高電圧トランジスタゲート２２ｂ及び低電圧トランジスタゲート２２ｃを形成する。その後、制御ゲートライン２２ａの側壁に窒化膜スペーサを形成し、ドレイン接合領域が形成される部分の半導体基板１を露出させた後に半導体基板１にイオン注入してドレイン接合領域を形成する(図示せず)。ここで、参照符号‘１１ａ’は、同じ蒸着工程により形成された絶縁膜であって、フローティングゲート３ａのチップ３０部分の近辺ではトンネリング絶縁膜の役割をし、制御ゲート２２ａの下では制御ゲート絶縁膜の役割をし、高電圧領域ｂでは高電圧ゲート絶縁膜の役割をする。
図９を参照してスプリットゲート型フラッシュメモリ装置の消去及びプログラム動作を説明する。まず、プログラム動作を説明すれば、ソースライン１０ａを通じてソース接合領域７に高電圧ＶＤＤを印加し、ドレイン接合領域に低電圧(０〜１Ｖ)を印加する。ドレイン接合領域で発生した電子は、制御ゲート２２ａに印加されたスレショルド電圧Ｖｔｈにより弱く反転されたチャンネル領域を通じてソース接合領域７に向けて移動する。ソース接合領域７に向けて移動する前記電子は、ソースライン１０ａに印加された高電圧によりカップリングされたフローティングゲート３ａとドレイン接合領域間の電位差により励起されて、フローティングゲート３ａに注入される。すなわち、プログラム動作はフローティングゲート３ａへのホットキャリアインジェクション(ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ)によりなされる。
一方、消去動作を説明すれば、制御ゲート２２ａに高電圧ＶＤＤを印加し、ソース接合領域７及びドレイン接合領域に低電圧を印加する。フローティングゲート３ａに蓄積された電子はフローティングゲート３ａの尖ったチップ３０部分から(チップに隣接した)トンネリング絶縁膜１１ａを通じてファウラーノードハイム(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ)現象によりトンネリングされて制御ゲート２２ａに放出される。これにより、チャンネルのスレショルド電圧Ｖｔｈは低い値にシフトされて該当セルは消去状態となる。
ところで、従来の製造方法によれば、図９に示されたように、フローティングゲート３ａのチップ３０に隣接したトンネリング絶縁膜１１ａが高電圧ゲート絶縁膜１１ａと同じ厚さを有することによって消去効率が低下するという問題がある。すなわち、制御ゲート２２ａに十分な電位を与えるために周辺回路領域のうち高電圧が使われる領域には厚い高電圧ゲート絶縁膜１１ａが必要であるが、同じ厚さのトンネリング絶縁膜１１ａを使用すると電子のトンネリングが円滑ではなくなり消去特性が悪化する。
米国特許第６，５２４，９１５号公報
本発明の目的は、前述した問題点を解決するためのものであって、高電圧ゲート絶縁膜とトンネリング絶縁膜の厚さを異なって形成することによって消去効率が改善され、十分な厚さの高電圧ゲート絶縁膜を形成することによって制御ゲートに安定した消去電圧が提供できるスプリットゲート型フラッシュメモリ装置の製造方法を提供することである。
前記技術的課題を達成するために本発明の一観点は、(ａ)高電圧領域及び低電圧領域に区分される周辺回路領域とセル領域を有する半導体基板上の前記セル領域にフローティングゲート構造物を形成する段階と、(ｂ)前記フローティングゲート構造物を含んだ前記半導体基板の全面上に第１絶縁膜を形成する段階と、(ｃ)前記第１絶縁膜を選択的にエッチングして前記セル領域に形成された前記第１絶縁膜を除去する段階と、(ｄ)前記セル領域及び前記周辺回路領域の全面上に第１酸化膜を形成して前記セル領域の前記半導体基板及びフローティングゲート構造物上に第２絶縁膜を形成し、前記周辺回路領域の前記半導体基板上に第３絶縁膜を形成する段階と、(ｅ)前記第３絶縁膜を選択的にエッチングして前記低電圧領域に形成された第３絶縁膜を除去する段階と、(ｆ)前記セル領域及び前記周辺回路領域の全面上に第２酸化膜を形成して前記低電圧領域に第４絶縁膜を形成し、前記第２絶縁膜はセル領域の制御ゲート絶縁膜及びトンネリング絶縁膜を形成し、前記第３絶縁膜は前記高電圧領域に高電圧ゲート絶縁膜を形成し、前記第４絶縁膜は前記低電圧領域に低電圧ゲート絶縁膜を形成する段階と、(ｇ)前記セル領域に制御ゲートラインを形成する段階と、を含むスプリットゲート型フラッシュメモリ装置の製造方法を提供する。この場合、前記製造方法により形成される前記制御ゲート絶縁膜及びトンネリング絶縁膜は、前記低電圧ゲート絶縁膜より厚くなり、前記高電圧ゲート絶縁膜は、前記制御ゲート絶縁膜及びトンネリング絶縁膜より厚くなる。
本発明によれば、前記フローティングゲートを形成する段階(前記(ａ)段階)は、前記半導体基板の全面上にカップリング絶縁膜、フローティングゲート導電膜、及びモールド膜を順次に形成する段階と、前記セル領域で前記モールド膜を選択的にエッチングして前記フローティングゲート導電膜を露出させるトレンチを形成する段階と、前記フローティングゲート導電膜の露出された部分を熱酸化させて熱酸化膜を形成する段階と、前記トレンチの両側壁に前記フローティングゲート導電膜の一部を露出させる酸化膜からなる予備スペーサを形成し、前記モールド膜及び予備スペーサをエッチングマスクとして前記フローティングゲート導電膜の露出された部分及びその下の前記カップリング絶縁膜を順次にエッチングして前記半導体基板を露出させる段階と、前記予備スペーサ及び前記フローティングゲート導電膜の露出面上に酸化膜からなるライナースペーサを形成して前記予備スペーサ及び前記ライナースペーサからなる第１スペーサを形成し、前記露出された半導体基板にイオンを注入して第２導電型のソース接合領域を形成する段階と、前記トレンチの両側壁に形成された前記第１スペーサの間のギャップを埋め込むソースラインを形成する段階と、前記半導体基板が露出されるまで前記モールド膜、その下の前記フローティングゲート導電膜及びカップリング絶縁膜を順次にエッチングしてフローティングゲートを形成する段階と、を含みうる。
ここで、前記モールド膜を選択的にエッチングして前記フローティングゲート導電膜を露出させる前記トレンチを形成する段階と前記熱酸化膜を形成する段階との間に、前記トレンチにより露出された前記フローティングゲート導電膜の上部をラウンドエッチでさらにエッチングして、前記トレンチの底面の両側部で前記フローティングゲート導電膜の上面を丸くする段階をさらに含むことが望ましい。
また、前記半導体基板の前記セル領域に前記フローティングゲート構造物を形成する時、前記フローティングゲートのチップ部分で前記第１スペーサと前記チップとの間で段差が形成されるようにすることが望ましい。このような段差は、前記第１絶縁膜の形成前に、前記第１絶縁膜の形成のための前洗浄を行うことによって形成できる。すなわち、前記モールド膜、フローティングゲート導電膜、カップリング絶縁膜を順次にエッチングした後に前記第１絶縁膜の形成のための前洗浄を行って、前記フローティングゲートのチップ部分から前記第１スペーサの側面が内側に除去されるようにすることができる。これにより、前記フローティングゲートのチップ部分で前記第１スペーサと前記チップとの間に段差が形成される。この段差によって、後続して前記制御ゲートラインが形成された後には前記チップと制御ゲートラインとの間にチップオーバーラップをなすようになる。前記段差を形成する前洗浄に使われる洗浄液としては、フッ化水素酸を含む洗浄液を使用しうる。
また、本発明によれば、前記セル領域に制御ゲートラインを形成する段階(前記(ｇ)段階)は、前記制御ゲート絶縁膜、高電圧ゲート絶縁膜、及び低電圧ゲート絶縁膜を含んだ全面上に制御ゲート導電膜及び酸化防止膜を順次に形成する段階と、前記酸化防止膜及び制御ゲート導電膜を平坦化し、前記セル領域で前記ソースラインの上面及び前記制御ゲート導電膜の一部を露出させ、前記セル領域及び周辺回路領域で前記酸化防止膜のパターンを形成する段階と、前記ソースラインの露出された上面及び前記制御ゲート導電膜の露出された上面にハードマスク膜を形成する段階と、前記ハードマスク膜をエッチングマスクとして前記酸化防止膜パターンをエッチングしてその下にある前記制御ゲート導電膜部分を露出させる段階と、前記ハードマスク膜をエッチングマスクとして前記制御ゲート導電膜を異方性エッチングすることによって前記セル領域に制御ゲートラインを形成する段階と、を含みうる。また、前記制御ゲートラインの形成段階は、前記(ｇ)段階は、前記酸化防止膜パターンをエッチングしてその下にある前記制御ゲート導電膜を露出させる段階後に前記周辺回路領域にトランジスタゲート形成のためのフォトレジスト膜パターンを形成する段階をさらに含みうる。これにより、前記制御ゲート導電膜を異方性エッチングして前記セル領域に制御ゲートラインを形成する時、周辺回路領域にはトランジスタゲートを形成しうる。
また、本発明によれば、前記セル領域及び前記周辺回路領域にそれぞれ、第２絶縁膜及び第３絶縁膜を形成する段階(前記(ｄ)段階)で、前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成する前に前記第２絶縁膜の形成のための前洗浄を行うことができる。この前洗浄後、前記第２絶縁膜の形成前には、前記高電圧領域の半導体基板上に前記第３絶縁膜厚さと前記第２絶縁膜の厚さとの差ほどの厚さを有する酸化膜が残っている。この後、前記第２絶縁膜を形成した後には、前記周辺回路領域の半導体基板上に前記第２絶縁膜より厚い前記第３絶縁膜が存在するようになる。
本発明に係るスプリットゲート型フラッシュメモリ装置の製造方法によれば、セル領域のトンネリングゲート絶縁膜／制御ゲート絶縁膜と、低電圧領域の低電圧ゲート絶縁膜と、高電圧領域の高電圧ゲート絶縁膜の厚さをそれぞれ異なって形成することによってメモリセルの消去効率を向上させ、高電圧ゲート絶縁膜を十分な厚さに形成することによって高電圧トランジスタを安定的に動作させることができる。また、本発明によれば、領域別に差別化された厚さを有する各ゲート絶縁膜またはトンネリング絶縁膜は、各領域別に別に形成されず全体領域を通じて一度に形成できる。したがって、差別化された厚さの各絶縁膜の形成時、フォトリソグラフィエッチング工程の数が減少できて製造コストを節減させることができる。
また、本発明によれば、フローティングゲート導電膜に対してラウンドエッチを行い、スペーサの側壁を内側に除去されるように前洗浄を行うことによってより鋭いフローティングゲートのチップが形成でき、チップと制御ゲートとの間にチップオーバーラップの状態を形成することができる。これにより、メモリセルの消去効率を一層向上させることができる。
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。次に例示される実施形態は多様な他の形態で変形でき、本発明の保護範囲が実施形態に限定されるものではない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。明細書の全般にかけて同じ参照符号は同じ構成要素を示す。図面において、層及び領域の厚さは説明の明瞭性のために誇張されている。
図１０ないし図２６は、本発明の第１実施形態によるスプリットゲート型フラッシュメモリ装置の製造方法を説明するための工程断面図である。
まず、図１０を参照すれば、所定の導電型、例えば、Ｐ型の半導体基板１０１上にカップリング絶縁膜１０２、フローティングゲート導電膜１０３、及びモールド膜１０４を順次に形成する。このカップリング絶縁膜１０２、フローティングゲート導電膜１０３及びモールド膜１０４は、例えば、それぞれ約８０Å、約７００〜８００Å、及び約４０００Åの厚さに形成できる。この半導体基板１０１は、高電圧領域ｂ及び低電圧領域ｃを含む周辺回路領域ｂ、ｃとメモリセルが形成されるセル領域ａとを有する。カップリング絶縁膜１０２は、熱酸化膜で形成でき、フローティングゲート導電膜１０３は、ドーピングされたポリシリコン膜で形成でき、モールド膜１０４はシリコン窒化膜で形成できる。
次に、図１１を参照すれば、フォトリソグラフィエッチング工程を通じて前記モールド膜１０４を選択的にエッチングしてフローティングゲート導電膜１０３を露出させ、露出されたフローティングゲート導電膜１０３の一部をさらにエッチングしてセル領域ａの所定領域にトレンチ１０５を形成する。この場合、前記露出されたフローティングゲート導電膜１０３を一部エッチングする時、ラウンドエッチしてトレンチ１０５の底面の両側部を丸くする。その後、前記フローティングゲート導電膜の露出された部分を熱酸化させて熱酸化膜１２７を形成する。このようにフローティングゲート導電膜１０３をラウンドエッチし、露出された表面を熱酸化させることは、後続して形成されるフローティングゲートのチップ部分をさらに尖らすためである。このようにフローティングゲートのチップ部分をさらに尖らせば、制御ゲートの電界をチップ部分にもっと集中させることができ、これにより消去効率をさらに高めうる。
次に、図１２に示されたように、前記結果物上にトレンチ１０５を完全に埋め込むようにシリコン酸化膜１０６を形成する。シリコン酸化膜１０６は、高温酸化膜(Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ)で形成することが望ましい。その後、図１３に示されたように、シリコン酸化膜１０６をエッチバックしてトレンチ１０５の両側壁に予備スペーサ１０６ａを形成する。この予備スペーサ１０６ａによりフローティングゲート導電膜１０３の一部が露出される。
次に、図１４を参照すれば、予備スペーサ１０６ａ及びモールド膜１０４をエッチングマスクとして前記露出されたフローティングゲート導電膜１０３部分とその下のカップリング絶縁膜１０２部分とを順次エッチングして半導体基板１０１を露出させる。この時、半導体基板１０１の露出された部分の近くにあるフローティングゲート導電膜１０３の側面も露出される。その後、図１５に示されたように、後続工程で形成されるソースラインとフローティングゲート導電膜とが互いに短絡されることを防止するために、予備スペーサ１０６ａ及び前記露出されたフローティングゲート導電膜１０３の側面を覆うようにライナースペーサ１０８を形成する。このライナースペーサ１０８は、予備スペーサ１０６ａ及びモールド膜１０４を含んだ全面上にＣＶＤによりライナー酸化膜(図示せず)を形成し、このライナー酸化膜を(半導体基板１０１及びモールド膜１０４が露出されるまで)エッチバックすることにより形成する。この予備スペーサ１０６ａとライナースペーサ１０８とはスペーサ１０９を構成する。次に、ライナースペーサ１０８により露出された半導体基板１０１にイオン注入工程を実施して半導体基板の導電型と反対の導電型、すなわちｎ型を有するソース接合領域１０７を形成する。選択的に、予備スペーサ１０６ａにより露出された半導体基板１０１にイオンを注入して先にソース接合領域１０７を形成し、その後にライナースペーサ１０８を形成しても良い。しかし、ライナースペーサ１０８の形成時、半導体基板１０１が過エッチングされてソース接合領域１０７に損傷を与える可能性があるので、ライナースペーサ１０８の形成後にソース接合領域１０７を形成することが望ましい。
次に、図１６を参照すれば、トレンチ１０５を完全に埋め込むように前記結果物の全面上にソース導電膜を形成した後、モールド膜１０４が露出されるまでＣＭＰ工程を行ってトレンチ１０５内にソースライン１１０ａを形成する。その後、図１７に示されたように、ソースライン１１０ａの上部を熱酸化させてマスク膜１１０ｂを形成し、露出されたモールド膜１０４、その下のフローティングゲート導電膜１０３、及びカップリング絶縁膜１０２を順次エッチングして半導体基板１０１を露出させる。この場合、前記マスク膜１１０ｂは、モールド膜１０４及びフローティングゲート導電膜１０３部分をエッチングする時にソースライン１１０ａを保護する役割をする。これにより、スペーサ１０９とカップリング絶縁膜１０２ａにより絶縁されたフローティングゲート１０３ａが得られる。この時、周辺回路領域ｂ、ｃでは半導体基板１が露出される。
次に、図１８を参照すれば、露出された半導体基板１０１上で後続して行われる絶縁膜の形成及びフローティングゲート１０３ａのチップオーバーラップのための前洗浄を行う。これにより、カップリング絶縁膜１０２ａ、フローティングゲート１０３ａ、スペーサ１０９、及びソースライン１１０ａを備えるフローティングゲート構造物１００が形成される。前記前洗浄は、フローティングゲート導電膜及びカップリング絶縁膜のエッチング後に残ったカップリング絶縁膜１０２ａ及びフローティングゲート１０３ａのチップ部分からスペーサの側面が一定距離Ｌ、例えば、約５０Å〜３００Åだけ内側に除去されるようにフッ化水素酸(ＨＦ)を含んだ洗浄液を使用する。望ましくは、この前洗浄処理に使われる洗浄液としては、水のフッ化水素酸に対する体積比が約１００:１ないし２００:１である洗浄液を使用するが、この洗浄液はＳＣ１を含んでも良い。このような前洗浄処理によりフローティングゲート１０３ａのチップ部分でスペーサ１０９とチップ間に段差が形成される。この段差は、後続して形成される制御ゲートとチップとのオーバーラップを形成し、メモリセルの消去特性をさらに向上させる役割をする。
本実施形態では、カップリング絶縁膜１０２をエッチングして半導体基板１０１を露出させた後に前洗浄を行ってフローティングゲート１０３ａのチップ部分に段差を形成しているが、選択的に、フローティングゲート導電膜１０３のエッチング後に露出されたカップリング絶縁膜１０２を残した状態で前洗浄を行ってカップリング絶縁膜１０２を除去する一方、フローティングゲート１０３ａのチップ部分に段差を形成しても良い。また、フローティングゲート１０３ａのチップ部分での段差の形成なしにフローティングゲート構造物を形成しても良い。
次に、図１９に示されたように、高電圧ゲート絶縁膜のための酸化膜１１４を前記結果物の全面上に形成する。この酸化膜１１４は、以後進行される洗浄及び酸化膜の形成工程を考慮した厚さに形成して後に所望の厚さの高電圧ゲート絶縁膜を得る。
次に、図２０を参照すれば、フォトリソグラフィエッチング工程を通じて酸化膜１１４をパターニングし、湿式エッチングによりセル領域ａに形成された酸化膜１１４を除去する。すなわち、セル領域だけをオープンさせたフォトレジスト膜パターン１５０の形成後、これをエッチングマスクとして湿式処理することによって周辺回路領域ｂ、ｃに形成された酸化膜１１４を残したまま、セル領域の酸化膜１１４だけを除去する。
次に、図２１を参照すれば、前記フォトレジスト膜パターン１５０の除去後、前洗浄を行った後に前記結果物の全面上に制御ゲート絶縁膜及びトンネリング絶縁膜１１５のための酸化膜を形成する。これにより、セル領域ａのフローティングゲート構造物１００及び半導体基板１０１上にはトンネリング絶縁膜及び制御ゲート絶縁膜１１５が形成され、周辺回路領域ｂ、ｃの半導体基板１０１上には制御ゲート絶縁膜及びトンネリング絶縁膜１１５より厚い酸化膜１１４ａが形成される。この場合、高電圧領域ｂの酸化膜について説明すれば、前記前洗浄後、制御ゲート絶縁膜１１５形成前には高電圧領域ｂの半導体基板１０１上の酸化膜は、酸化膜１１４ａと制御ゲート絶縁膜１１５との厚さの差に該当する厚さだけ残っている。その後、制御ゲート絶縁膜１１５の形成時、高電圧領域ｂの半導体基板１０１上には前記制御ゲート絶縁膜１１５より厚い酸化膜１１４ａが形成される。前記制御ゲート絶縁膜１１５を形成するための酸化膜としてはＣＶＤ酸化膜または熱酸化膜が使われる。特に、ＣＶＤ酸化膜を使用する場合には急速熱処理(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ：ＲＴＰ)アニーリングなどを通じて高密度化させうる。
次に、図２２を参照すれば、フォトリソグラフィエッチング工程を通じて湿式エッチングにより低電圧領域の酸化膜１１４ａを除去する。すなわち、低電圧領域だけをオープンさせたフォトレジスト膜パターン１６０の形成後、これをエッチングマスクとして湿式処理することによってセル領域ａ及び高電圧領域ｂに形成された酸化膜１１５、１１４ａを残したまま、低電圧領域の酸化膜１１４ａだけを除去する。
次に、図２３を参照すれば、前記フォトレジスト膜パターン１６０の除去後、前洗浄を行った後に前記結果物の全面上に低電圧ゲート絶縁膜１１６のための酸化膜を形成する。これにより、低電圧領域の半導体基板１０１上には低電圧ゲート絶縁膜１１６が形成され、高電圧領域ｂ及びセル領域ａの半導体基板１０１上には低電圧ゲート絶縁膜１１６の厚さだけさらに厚くなった制御ゲート絶縁膜／トンネリング絶縁膜１１５ａ及び高電圧ゲート絶縁膜１１４ｂが形成される。結果的に、図２３に示されたように、セル領域ａに形成された制御ゲート絶縁膜／トンネリング絶縁膜１１５ａの厚さは高電圧領域ａに形成された高電圧ゲート絶縁膜１１４ｂより薄く、低電圧領域ｂに形成された低電圧ゲート絶縁膜１１６より厚い値を有する。
次に、図２４を参照すれば、前記結果物の全面上に導電性ポリシリコン膜からなる制御ゲート導電膜１２２及びシリコン窒化膜からなる酸化防止膜１２３を順次形成する。次に、ソースライン１１０ａの上面が露出されるまで酸化防止膜１２３及び制御ゲート導電膜１２２にＣＭＰ工程を行う。これにより、セル領域ａ及び周辺回路領域ｂ、ｃには酸化防止膜パターン１２３ａが形成され、スペーサ１０９と酸化防止膜パターン１２３ａとの間には制御ゲート導電膜１２２の上面が露出される。その後、上面が露出された制御ゲート導電膜１２２及びソースライン１１０ａの上面を熱酸化させてハードマスク膜１２５を形成する。
次に、図２５を参照すれば、ハードマスク膜１２５をエッチングマスクとして酸化防止膜パターン１２３ａをエッチングしてその下にある制御ゲート導電膜１２２部分を露出させる。その後、高電圧領域ｂ及び低電圧領域ｃにトランジスタゲート形成のためのフォトレジスト膜パターン１７０を形成する。
次に、図２６に示されたように、ハードマスク膜１２５及びフォトレジスト膜パターン１７０をエッチングマスクとして異方性エッチングを行うことによって、セル領域ａに制御ゲートライン１１２ａを形成し、周辺回路領域ｂ、ｃにトランジスタゲート１２２ｂ、１２２ｃを形成する。その後、制御ゲートライン１１２ａの側壁に窒化膜スペーサを形成し、ドレイン接合領域が形成される部分の半導体基板１０１を露出させた後に半導体基板１０１にイオンを注入してドレイン接合領域を形成する(図示せず)。
前述した本発明の第１実施形態によるスプリットゲート型フラッシュメモリ装置の製造方法によれば、図２６から分かるように、セル領域ａの制御ゲート絶縁膜／トンネリング絶縁膜１１５ａを高電圧領域ｂのゲート絶縁膜１１４ｂより薄く形成でき、低電圧領域ｃのゲート絶縁膜１１６をセル領域ａの制御ゲート絶縁膜／トンネリング絶縁膜１１５ａの厚さより薄く形成できる。したがって、高電圧ゲート絶縁膜の厚さとトンネリング絶縁膜の厚さを異なって形成することによってメモリセルの消去効率を向上させ、高電圧ゲート絶縁膜を十分な厚さに形成することによって高電圧トランジスタを安定的に動作させることができる。
また、本実施形態によれば、各領域別に厚さが差別化された各絶縁膜１１５ａ、１１４ｂ、１１６は、各領域別に別に形成されず全体領域を通じて一度に形成されうる。したがって、差別化された厚さの各絶縁膜１１５ａ、１１４ｂ、１１６の形成時、フォトリソグラフィエッチング工程の数を低減させうる。
また、本実施形態ではトレンチ(図１１の参照符号１０５)の形成時にトレンチ底面の両側部を丸くラウンドエッチすることによって、図２６に示されたようにフローティングゲート１０３ａのチップ１３０をさらに尖らせることができる。また、図１８に示されたようにスペーサ１０９の側壁を一定距離Ｌだけ内側に除去されるようにしてフローティングゲート１０３ａのチップ部分に段差を形成させることによって、図２６に示されたように、チップ１３０と制御ゲート１１２ａとの間にオーバーラップを形成する。これにより、メモリセルの消去効率を一層向上させることができる。
図２７ないし図３１は、本発明の第２実施形態によるスプリットゲート型フラッシュメモリ装置の製造方法を説明するための工程断面図である。
まず、図２７を参照すれば、図１０を参照して説明したように、半導体基板２０１上にカップリング絶縁膜２０２、フローティングゲート導電膜２０３、及びモールド膜２０４を順次形成する。
次に、図２８を参照すれば、フローティングゲート導電膜２０３の所定領域が露出されるまでモールド膜２０４を選択的にエッチングしてトレンチを形成する。第１実施形態と異なって、第２実施形態では露出されたフローティングゲート導電膜２０３をさらにエッチングすることはしない。トレンチの形成後にはフローティングゲート導電膜２０３の露出された部分を相対的に厚く熱酸化させてＬＯＣＯＳ形態と類似した熱酸化膜２２７を形成する。該熱酸化膜２２７により後続して形成されるフローティングゲートのチップ部分をある程度まで尖らせることができる。次に、この結果物上にトレンチを完全に埋め込むようにシリコン酸化膜２０６を形成する。その後、図２９に示されたように、シリコン酸化膜２０６をエッチバックしてトレンチ両側壁に予備スペーサ２０６ａを形成する。
次に、図１４ないし図１８を参照して説明した工程段階を実施して、図３０に図示されたようなフローティングゲート構造物２００を得る。図３０から分かるように、フローティングゲート構造物２００は、半導体基板２０１上にカップリング絶縁膜２０２ａ、フローティングゲート２０３ａ、スペーサ２０９、及びソースライン２１０ａを備え、スペーサ２０９は、フローティングゲート２０３aのチップ２３０部位から一定距離Ｌだけ内側に除去されている。前述したように、トレンチにより露出されたフローティングゲート導電膜の上部をラウンドエッチせずにＬＯＣＯＳ形態に熱酸化させたので(図２８参照)、図３０に示されたようにフローティングゲート２０３ａの上部には第１実施形態の場合より相対的に厚い熱酸化膜２２７が形成される。
その後には、図１９ないし図２６を参照して前述した工程段階を実施して、図３１に図示されたように各領域ａ、ｂ、ｃ別に差別化された厚さのゲート絶縁膜２１５ａ、２１４ｂ、２１６を有する構造を得る。すなわち、基板２０１の全面上に高電圧ゲート絶縁膜のための酸化膜の形成、セル領域ａの酸化膜エッチング、基板２０１の全面上に制御ゲート絶縁膜及びトンネリング絶縁膜の形成のための前洗浄及び酸化膜の形成、低電圧領域ｃの酸化膜エッチング、基板の全面上に低電圧絶縁膜の形成のための前洗浄及び酸化膜の形成を行い、制御ゲートライン２２２ａ、高電圧トランジスタゲート２２２ｂ及び低電圧トランジスタ２２２ｃを形成する。これにより、各領域ａ、ｂ、ｃの電圧要求条件に適した厚さを有するゲート絶縁膜またはトンネリング絶縁膜を形成しうる。その後には、制御ゲートライン１１２ａの側壁に窒化膜スペーサを形成し、イオン注入を通じてメモリトランジスタのドレイン接合領域を形成しうる(図示せず)。
以上、本発明を具体的な実施形態を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当業者によってその変形や改良が可能であるということは明白である。
本発明は、不揮発性メモリ装置、例えば携帯電話またはデジタルカメラ等に使われるフラッシュメモリ装置に利用できる。
１０２ カップリング絶縁膜
１０３ フローティングゲート導電膜
１０４ モールド膜
１０５ トレンチ
１０６ シリコン酸化膜
１０１ 半導体基板
１０２ａ カップリング絶縁膜
１０３ａ フローティングゲート
１０６ａ 予備スペーサ
１０７ ソース接合領域
１０８ ライナースペーサ
１０９ スペーサ
１１０ａ ソースライン
１１４ｂ 高電圧ゲート絶縁膜
１１５ａ 制御ゲート絶縁膜／トンネリング絶縁膜
１１６ 低電圧ゲート絶縁膜
１２２ｂ、１２２ｃ トランジスタゲート
１２５ ハードマスク膜
１２７ 熱酸化膜
１３０ チップ
１０３ フローティングゲート導電膜
１０４ モールド膜
１０５ トレンチ
１０６ シリコン酸化膜
１０１ 半導体基板
１０２ａ カップリング絶縁膜
１０３ａ フローティングゲート
１０６ａ 予備スペーサ
１０７ ソース接合領域
１０８ ライナースペーサ
１０９ スペーサ
１１０ａ ソースライン
１１４ｂ 高電圧ゲート絶縁膜
１１５ａ 制御ゲート絶縁膜／トンネリング絶縁膜
１１６ 低電圧ゲート絶縁膜
１２２ｂ、１２２ｃ トランジスタゲート
１２５ ハードマスク膜
１２７ 熱酸化膜
１３０ チップ
Claims (19)
- セル領域と高電圧領域及び低電圧領域に区分される周辺回路領域とを有する半導体基板上のスプリットゲート型フラッシュメモリ装置の製造方法において、
(ａ)前記セル領域にフローティングゲート構造物を形成する段階と、
(ｂ)前記フローティングゲート構造物を含んだ前記半導体基板の全面上に第１絶縁膜を形成する段階と、
(ｃ)前記第１絶縁膜を選択的にエッチングして前記セル領域に形成された前記第１絶縁膜を除去する段階と、
(ｄ)前記セル領域及び前記周辺回路領域の全面上に第１酸化膜を形成して前記セル領域の前記半導体基板及びフローティングゲート構造物上に第２絶縁膜を形成し、前記周辺回路領域の前記半導体基板上に第３絶縁膜を形成する段階と、
(ｅ)前記第３絶縁膜を選択的にエッチングして前記低電圧領域に形成された第３絶縁膜を除去する段階と、
(ｆ)前記セル領域及び前記周辺回路領域の全面上に第２酸化膜を形成して前記低電圧領域に第４絶縁膜を形成し、前記第２絶縁膜はセル領域の制御ゲート絶縁膜及びトンネリング絶縁膜を形成し、前記第３絶縁膜は前記高電圧領域に高電圧ゲート絶縁膜を形成し、前記第４絶縁膜は前記低電圧領域に低電圧ゲート絶縁膜を形成する段階と、
(ｇ)前記セル領域に制御ゲートラインを形成する段階と、を含むことを特徴とするスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(ｆ)段階で形成される前記制御ゲート絶縁膜及びトンネリング絶縁膜は、前記低電圧ゲート絶縁膜より厚く、前記高電圧ゲート絶縁膜は、前記制御ゲート絶縁膜及びトンネリング絶縁膜より厚いことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ａ)段階で形成される前記フローティングゲート構造物は、前記半導体基板上に形成されたカップリング絶縁膜、前記カップリング絶縁膜上に形成されたフローティングゲート、前記フローティングゲート上の熱酸化膜、前記フローティングゲート、熱酸化膜、及びカップリング絶縁膜を覆うように形成された第１スペーサ、及び前記第１スペーサと接して前記半導体基板上に形成されたソースラインを備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記フローティングゲートは、前記第１スペーサと前記フローティングゲートのチップとの間に形成された段差を含むことを特徴とする請求項３に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ａ)段階は、
前記半導体基板の全面上にカップリング絶縁膜、フローティングゲート導電膜、及びモールド膜を順次に形成する段階と、
前記セル領域で前記モールド膜を選択的にエッチングして前記フローティングゲート導電膜を露出させるトレンチを形成する段階と、
前記フローティングゲート導電膜の露出された部分を熱酸化させて熱酸化膜を形成する段階と、
前記トレンチの両側壁に前記フローティングゲート導電膜の一部を露出させる酸化膜からなる予備スペーサを形成し、前記モールド膜及び予備スペーサをエッチングマスクとして前記露出されたフローティングゲート導電膜部分及びその下の前記カップリング絶縁膜を順次にエッチングして前記半導体基板を露出させる段階と、
前記予備スペーサ及び前記フローティングゲート導電膜の露出面上に酸化膜からなるライナースペーサを形成して前記予備スペーサ及び前記ライナースペーサからなる第１スペーサを形成し、前記露出された半導体基板にイオンを注入して第２導電型のソース接合領域を形成する段階と、
前記トレンチの両側壁に形成された前記第１スペーサの間のギャップを埋め込むソースラインを形成する段階と、
前記半導体基板が露出されるまで前記モールド膜、その下の前記フローティングゲート導電膜及びカップリング絶縁膜を順次にエッチングしてフローティングゲートを形成する段階と、を含むことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(ａ)段階は、
前記モールド膜を選択的にエッチングして前記フローティングゲート導電膜を露出させる前記トレンチを形成する段階と前記熱酸化膜を形成する段階との間に、前記トレンチにより露出された前記フローティングゲート導電膜の上部をラウンドエッチでさらにエッチングして、前記トレンチの底面の両側部で前記フローティングゲート導電膜の上面を丸くする段階をさらに含むことを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(ａ)段階は、
前記第１スペーサの間のギャップを埋め込むソースラインを形成する段階後に、前記ソースラインの上面を熱酸化させてマスク膜を形成する段階をさらに含むことを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(ａ)段階は、
前記モールド膜、その下の前記フローティングゲート導電膜、及びカップリング絶縁膜を順次にエッチングしてフローティングゲートを形成する段階後に、後続の前記第１絶縁膜の形成のための前洗浄を行う段階をさらに含むことを特徴とする請求項５に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記前洗浄によって前記カップリング絶縁膜及び前記フローティングゲートのチップ部分から前記第１スペーサの側面が内側に除去されることによって前記フローティングゲートのチップ部分で前記第１スペーサと前記チップとの間に段差が形成され、前記制御ゲートラインの形成後、前記チップは前記制御ゲートラインとチップオーバーラップをなすことを特徴とする請求項８に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄によって前記カップリング絶縁膜及び前記フローティングゲートのチップ部分から前記第１スペーサの側面が内側に除去された距離は５０Å〜３００Åであることを特徴とする請求項９に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄に使われる洗浄液は、フッ化水素酸を含む洗浄液であることを特徴とする請求項８に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記前洗浄に使われる前記洗浄液に含まれた水のフッ化水素酸に対する体積比は、１００:１ないし２００:１であることを特徴とする請求項１１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｄ)段階において、前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成する前に前記第２絶縁膜の形成のための前洗浄を行うことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｄ)段階において、前記第２絶縁膜の形成のための前洗浄後、前記第２絶縁膜の形成前には前記高電圧領域の半導体基板上に前記第３絶縁膜と前記第２絶縁膜との厚さの差だけの厚さを有する酸化膜が残っており、前記第２絶縁膜の形成時に前記周辺回路領域の半導体基板上に前記第２絶縁膜より厚い前記第３絶縁膜が形成されることを特徴とする請求項１３に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｄ)段階において、前記セル領域及び前記周辺回路領域の全面上に形成される酸化膜はＣＶＤ酸化膜または熱酸化膜であることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｄ)段階において、前記セル領域及び前記周辺回路領域の全面上に形成される酸化膜がＣＶＤ酸化膜である場合、前記ＣＶＤ酸化膜を急速熱処理アニーリングによって膜質を高密度化させる段階を含むことを特徴とする請求項１５に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｆ)段階において、前記セル領域及び前記周辺回路領域の全面上に酸化膜を形成する前に、前記低電圧ゲート絶縁膜の形成のための前洗浄を行うことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
- 前記(ｇ)段階は、
前記制御ゲート絶縁膜、高電圧ゲート絶縁膜、及び低電圧ゲート絶縁膜を含んだ全面上に制御ゲート導電膜及び酸化防止膜を順次に形成する段階と、
前記酸化防止膜及び制御ゲート導電膜を平坦化し、前記セル領域で前記ソースラインの上面及び前記制御ゲート導電膜の一部を露出させ、前記セル領域及び周辺回路領域で前記酸化防止膜のパターンを形成する段階と、
前記ソースラインの露出された上面及び前記制御ゲート導電膜の露出された上面にハードマスク膜を形成する段階と、
前記ハードマスク膜をエッチングマスクとして前記酸化防止膜パターンをエッチングしてその下にある前記制御ゲート導電膜部分を露出させる段階と、
前記ハードマスク膜をエッチングマスクとして前記制御ゲート導電膜を異方性エッチングすることによって前記セル領域に制御ゲートラインを形成する段階と、を含むことを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ装置の製造方法。 - 前記(ｇ)段階は、前記酸化防止膜パターンをエッチングしてその下にある前記制御ゲート導電膜を露出させる段階後に前記周辺回路領域にトランジスタゲート形成のためのフォトレジスト膜パターンを形成する段階をさらに含み、
前記制御ゲート導電膜を異方性エッチングして前記セル領域に制御ゲートラインを形成する時、周辺回路領域にはトランジスタゲートを形成することを特徴とする請求項１８に記載のスプリットゲート型フラッシュメモリ装置の製造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103771A (ja) * | 2005-10-06 | 2007-04-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100712597B1 (ko) | 2006-02-07 | 2007-05-02 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
| JP2007273593A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| JP2015537394A (ja) * | 2012-12-14 | 2015-12-24 | スパンション エルエルシー | 電荷トラップスプリットゲート埋め込みフラッシュメモリ及び関連する方法 |
| JP2017532782A (ja) * | 2014-09-19 | 2017-11-02 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスの製造方法 |
| JP2022531992A (ja) * | 2019-07-02 | 2022-07-12 | シリコン ストーリッジ テクノロージー インコーポレイテッド | スプリットゲート型メモリセルを形成する方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100594325B1 (ko) | 2005-02-24 | 2006-06-30 | 삼성전자주식회사 | 노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의제조 방법 |
| KR100645063B1 (ko) * | 2005-03-14 | 2006-11-10 | 삼성전자주식회사 | 비휘발성 기억장치 및 그 제조방법 |
| US7586145B2 (en) * | 2005-07-27 | 2009-09-08 | Taiwan Semiconductor Manufacturing Co. Ltd | EEPROM flash memory device with jagged edge floating gate |
| KR100812237B1 (ko) * | 2006-08-25 | 2008-03-10 | 삼성전자주식회사 | 임베디드 플래시 메모리 장치의 제조 방법 |
| US9876086B2 (en) | 2013-12-13 | 2018-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory device with floating gate having a tip corner |
| KR102410139B1 (ko) | 2015-09-04 | 2022-06-16 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| CN109768046B (zh) * | 2019-01-22 | 2021-01-29 | 上海华虹宏力半导体制造有限公司 | 一种嵌入式闪存结构的形成方法 |
| CN109950247A (zh) * | 2019-03-29 | 2019-06-28 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制造方法 |
| CN115083912B (zh) * | 2021-03-11 | 2025-05-27 | 硅存储技术股份有限公司 | 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法 |
| CN114038855B (zh) * | 2021-11-18 | 2023-11-10 | 华虹半导体(无锡)有限公司 | 浮栅型分栅闪存器件及其制造方法 |
| CN116344335A (zh) * | 2023-03-29 | 2023-06-27 | 上海华虹宏力半导体制造有限公司 | 闪存器件及其制造方法 |
| CN116994946A (zh) * | 2023-05-12 | 2023-11-03 | 芯立嘉集成电路(杭州)有限公司 | 非易失性存储器的自对准浮栅生成方法及浮栅非易失性存储器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168070A (ja) * | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
| JP2001060674A (ja) * | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP2001338996A (ja) * | 2000-05-26 | 2001-12-07 | Hitachi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US6348378B1 (en) * | 1998-07-10 | 2002-02-19 | Samsung Electronics Co., Ltd. | Method of making a non-volatile semiconductor device with reduced program disturbance |
| JP2002261176A (ja) * | 2001-02-23 | 2002-09-13 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ素子およびその製造方法 |
| JP2003100913A (ja) * | 2001-09-19 | 2003-04-04 | Silicon Storage Technology Inc | 垂直制御ゲート側壁及び絶縁スペーサを有する浮動ゲートメモリセルの半導体メモリ配列を形成する自己整合方法とこれにより製造されたメモリ配列 |
| JP2003124361A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体メモリ |
| JP2003152121A (ja) * | 2001-11-02 | 2003-05-23 | Silicon Storage Technology Inc | ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 |
| US6649471B2 (en) * | 2001-07-26 | 2003-11-18 | Samsung Electronics Co., Ltd. | Method of planarizing non-volatile memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19543996A1 (de) | 1995-11-25 | 1997-05-28 | Bayerische Motoren Werke Ag | Gurtbeschlag für einen Sicherheitsgurt |
| KR20030027393A (ko) | 2001-09-28 | 2003-04-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| TW594944B (en) * | 2003-06-05 | 2004-06-21 | Taiwan Semiconductor Mfg | Method of forming an embedded flash memory device |
-
2003
- 2003-11-26 KR KR10-2003-0084733A patent/KR100505714B1/ko not_active Expired - Fee Related
-
2004
- 2004-11-08 US US10/982,784 patent/US6977200B2/en not_active Expired - Lifetime
- 2004-11-24 JP JP2004339296A patent/JP4834303B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168070A (ja) * | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
| US6348378B1 (en) * | 1998-07-10 | 2002-02-19 | Samsung Electronics Co., Ltd. | Method of making a non-volatile semiconductor device with reduced program disturbance |
| JP2001060674A (ja) * | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP2001338996A (ja) * | 2000-05-26 | 2001-12-07 | Hitachi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002261176A (ja) * | 2001-02-23 | 2002-09-13 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ素子およびその製造方法 |
| US6649471B2 (en) * | 2001-07-26 | 2003-11-18 | Samsung Electronics Co., Ltd. | Method of planarizing non-volatile memory device |
| JP2003100913A (ja) * | 2001-09-19 | 2003-04-04 | Silicon Storage Technology Inc | 垂直制御ゲート側壁及び絶縁スペーサを有する浮動ゲートメモリセルの半導体メモリ配列を形成する自己整合方法とこれにより製造されたメモリ配列 |
| JP2003124361A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体メモリ |
| JP2003152121A (ja) * | 2001-11-02 | 2003-05-23 | Silicon Storage Technology Inc | ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103771A (ja) * | 2005-10-06 | 2007-04-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100712597B1 (ko) | 2006-02-07 | 2007-05-02 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
| US7608500B2 (en) | 2006-02-07 | 2009-10-27 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device includeing forming control gate layer over each region and removing a portion of the tunnel insulating layer on the low voltage region |
| JP2007273593A (ja) * | 2006-03-30 | 2007-10-18 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| JP2015537394A (ja) * | 2012-12-14 | 2015-12-24 | スパンション エルエルシー | 電荷トラップスプリットゲート埋め込みフラッシュメモリ及び関連する方法 |
| JP2017532782A (ja) * | 2014-09-19 | 2017-11-02 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | シリコンオンインシュレータ基板を備えた埋め込みメモリデバイスの製造方法 |
| JP2022531992A (ja) * | 2019-07-02 | 2022-07-12 | シリコン ストーリッジ テクノロージー インコーポレイテッド | スプリットゲート型メモリセルを形成する方法 |
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