TW200814236A - An apparatus and associated method for making a floating gate memory device with increased gate coupling ratio - Google Patents
An apparatus and associated method for making a floating gate memory device with increased gate coupling ratio Download PDFInfo
- Publication number
- TW200814236A TW200814236A TW095133375A TW95133375A TW200814236A TW 200814236 A TW200814236 A TW 200814236A TW 095133375 A TW095133375 A TW 095133375A TW 95133375 A TW95133375 A TW 95133375A TW 200814236 A TW200814236 A TW 200814236A
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- dielectric layer
- buried diffusion
- forming
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 86
- 238000007667 floating Methods 0.000 title abstract description 34
- 230000008878 coupling Effects 0.000 title description 6
- 238000010168 coupling process Methods 0.000 title description 6
- 238000005859 coupling reaction Methods 0.000 title description 6
- 230000008569 process Effects 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 303
- 238000009792 diffusion process Methods 0.000 claims description 80
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 73
- 229920005591 polysilicon Polymers 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 15
- 229910052732 germanium Inorganic materials 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 230000003667 anti-reflective effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 239000004575 stone Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 4
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 238000009933 burial Methods 0.000 claims 1
- 239000011247 coating layer Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000005253 cladding Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101100059382 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ccg-6 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 210000004243 sweat Anatomy 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
200814236 九、發明說明： 【發明所屬之技術領域】 本發明之實施例係有關於用以製造非揮發性記憶元件 的方法，並尤其有關於用以製造浮動閘極記憶元件的方法。 【先前技術】 目前關於非揮發記憶元件的應用需要此元件的面積變 小，同時卻又要有著更高的密度。為了符合此項需求，記 > 憶細胞的尺寸必須變得更小。舉例而言，已為業界所熟知 的虛擬接地設計已被用在浮動閘極記憶細胞以及非揮發記 憶產品，如快閃記憶產品之中來減少細胞的尺寸。通常而 言，但是，一個較小的細胞尺寸會導致一個較小的擴散區 尺寸，如此會無法相容於目前的製程技術，而會衍生出其 他的問題。 舉例而言，當使用目前的製程技術製造較小的擴散區 尺寸所產生的一個問題就是在控制閘極與浮動閘極之間的 閘極耦合比例（GCR)減少。足夠的閘極輛合比例是必需 _ 的，如此才能產生誘導載子通過隨道氧化層而進入浮動閘 極所需的合適電場。 第1圖係為一習知浮動閘極記憶細胞100的示意圖。 記憶細胞100包括一基板102，基板之中則形成有擴散區 域104，106。根據一實施例，基板102可為一 P型基板，且 擴散區域104與106可為N型擴散區域。在其他實施例中， 細胞100可包括一 N型基板102以及P型擴散區域104與 106。然而可以瞭解的是，一般而言較佳係使用一 P型基板。 細胞100更包括一閘極介電層，有時指稱為一隧道介 電層108，其係形成於基板102上、介於擴散區域104與 5 200814236 106之間的位置。接著形成一浮動閘極1ι〇 108之上。浮動閘極典型地係由複晶矽:閘才!::：層 間介電層112接著將浮動閘極11G與 =° 1曰日石夕 開。控制閘極114典型地亦係由複晶石夕極114—分隔 間介電層112可由如二氧切特料 °而複晶石夕 例中，複晶矽間介電層112可包括—多乂=。在其他實施 物-氮化物-氧化物（ΟΝΟ)結構。夕Μ結構，例如氧化
在操作中，係施加一高電壓至控制 化細胞100。此電壓係經由一控制閘極带=114，以程式 浮動閘極110。此耦合電壓會導致—1各、CG而麵合至 102的上層、介於擴散區域1〇4與之通道產生於基板 施加電壓到擴散區域104與106，以產峰間的位置。接著 橫向電場會使得載子通過此通道，例如，〜一大橫向電場此 而流向另一擴散區域1〇6。 攸—擴散區域1〇4 耗合至浮動閘極11 〇的電壓會產 通道的載子經由閘極介電層1〇8而流=致使某些流向 言之，輕合至浮接閘極110的電壓必=動閘極110。換 而此電場則可提供載子足夠的能量心生一電場’ 極介電層1G8的能障高度。因此，如載子克服閘 114與浮動_11〇之間的充分麵合是在控制閘極 的電場存在而誘使載子通過浮㈣極要的’以確保足夠 層10 8。 之上的閑極介電 而可以瞭解的是，閘極耦合比例G 卜、源極電容Cs、本體電容Cb、以R上气閘極電容 文，如第1圖所示。上述關係係以下列方程式電定^CD的函 GCR =cCG/(cs+cB+CD+CCG) *此’間軸合比例(GCR)可以藉由增加閘極電容Ccg 6 200814236 來增加，而cCG可以藉由增加在浮動閘極以及控制閘極重 疊的面積來增加。換句話而言，閘極耦合比例（GCR)可以 藉由增加在位於浮動閘極與控制閘極之間的複晶石夕間介電 層112表面面積來增加。可以如第2圖中所示，其緣示一 傳統浮動閘極記憶元件2〇〇 —部份的剖面圖，複晶石夕間介 電層Π2表面面積傳統係藉由包括一稱為第四複晶石夕層 216的方式來增加。
記憶元件200包括一基板202 ’基板之中則形成有擴 散區域204,206和208。元件200中的每一個細胞包含一閑 極結構形成於基板202上，且包含一埋藏擴散氧化結構21〇 其與擴散區域204,206和208接觸。每一閘極結構包含一 閘極介電層212和一由第一複晶矽層214與第四複晶矽層 216所構成的一浮動閘極結構。每一閘極結構亦包含一複 晶矽間介電層218和一由第二複晶矽層22〇所構成的一控 制閘極結構。 因此，每一閘極結構係由沈積閘極介電層212和一複 晶石夕層214於基板202之上所形成。—氮化石夕層然後通常 形成於複晶梦層214之上。這些層次然後利用微影技術圖 案化後再加以_。於埋藏擴散氧化結構21()形成之後， 另-複^夕層，如第四複晶秒層216形成於複晶石夕層214 U j四複晶梦層216然、後圖案化後再加以㈣形成如 ΐ曰2 的？構。複晶石夕間介電層218再形成於第四 複晶石夕層216之上。 2=第晶石夕層216 ’可以增加介於第四複晶 1二面藉、矽層220之間的複晶矽間介電層218 =積：以增加閘極輕合比例(GCR)。然而， 5二的Π16會因為增加額外的微影步驟而增加 衣私的稷雜a度’因此會增加生產成本及 因為對準因素而 7 200814236 · ‘ 難以實際應用。 【發明内容】 一種用以製造一浮動閘極記憶元件的方法，包括使用自 動對準製程來形成一第四複晶矽層於一部分閘極結構之 上，其可不需要額外的微影步驟。此第四複晶矽層可以增 加介於控制閘極和浮動閘極區域之間的複晶矽層間介電層 的表面面積。因此可以增加閘極耦合比例（GCR)而部會有 傳統增加額外的微影步驟所造成之增加生產成本及因為對 0 準因素而難以實際應用的缺點。因此，可以增加元件的可 靠性因為一較高的閘極鵪合比例可以在較低的閘極偏壓階 級下被維持。此外，製程的複雜程度被降低，如此可以增 加元件的產出以及降低生產成本。 以下係詳細說明本發明之結構與方法。本發明内容說 明章節目的並非在於定義本發明。本發明係由申請專利範 圍所定義。舉凡本發明之實施例、特徵、目的及優點等將 可透過下列說明申請專利範圍及所附圖式獲得充分瞭解。 【實施方式】 _ 在下述的實施例中係關於浮動閘極快閃記憶元件。然 而，必須了解的是，以下之實施例亦可適用於虛擬接地記 憶陣列中。同時也必須了解的是，任何尺寸、量測、範圍、 測試結果、數值資料等皆是估計的，除非有特別指出，並 不欲作為確實的資料。這些估計的本質必須取決於資料的 本質、内容以及以下所描述的特定實施例或應用。 第3圖係繪示利用本發明一實施例的方法所製造的浮 動閘極記憶元件300。如圖所示，元件300包含一基板302, 其可以視實施例不同而為P型或N型基板。基板之中則形 8 200814236 成有擴散區域304,306和3〇8。擴散區域3〇4,3〇6和3〇8為 P型或N型擴散區域可以視基板3〇2型態不同而調整。元 ，300中的每一個細胞亦包含一閘極結構以及一埋藏擴散 氧化結構310其與擴散區域接觸。 可由圖中得知，埋藏擴散氧化結構310包含一特殊形 狀，/其可以使得此閘極結構中一層薄的第四複晶矽層311 之形成自動對準。因此，每一個閘極結構包含一閘極介電 層314形成於基板301的擴散區域3〇4,306和308之間， 以及一浮動閘極結構包含第一複晶矽層312與第四複晶矽 | 層311。一複晶矽間介電層318然後形成於此閘極結構之 上如圖中所示。控制閘極然後由一形成於複晶矽間介電層 ^18之上的第二複晶矽層32〇所構成。因為不同埋藏擴散 氧化結構310的特殊形狀，每一閘極結構的複晶矽間介^ 層表面積可藉此而增加。此外，元件300可以由以下所物 述的一經濟製程而製造。 巧 第4圖係繪示利用本發明一實施例的方法所製造的汗 動閘極記憶元件400。元件400包含一基板402，其仍 視實施例不同而為P型或N型基板。基板之中則形成有 • 型或P型擴散區域404,406和408。變形埋藏擴散氧牝結^ 410如圖中所示與擴散區域404,406和408接觸。此閑極^ ，包含一閘極介電層412以及一浮動閘極結構包含第〆1 晶石夕層414與第四複晶矽層416。一複晶矽間介電詹 然後形成於此閘極結構之上，以及一第二複晶矽層42〇 ♦ 成於此複晶秒間介電層418之上如圖中所示。 第5A-5E圖係繪示用以製造本發明元件300和4〇0 $ 例示起始製程。第6A-6E圖係繪示根據一實施例用以^邊 本發明元件300的進一步例示製程。第7A-7C圖係繪系根 據一實施例用以製造本發明元件400的進一步例示褽移。 9 200814236 百先在第5A圖中’-閘極介電層5Q4係形成於基板 502之上。如先前所描述過的，基板5〇2可以是一 p型或 是N型基板，雖然一般而言較佳係使用一 p型基板。閘極 介電層504可包括一氧化物，如二氧化石夕。在其他的實施 例中閘極介電層504可以是一多層結構，如一氧化物/氮 化物/氧化物(ΟΝΟ)結構或是一氧化物/氮化物(〇N)結構。在 閘極介電層504是氧化物的實施例中，閘極介電層5〇4可 以是由熱氧化生成於基板502上。 接著—複晶矽層506形成於閘極介電層5〇4之上， • 以及一 ^蓋層508，如一氮化矽層形成於複晶矽層506之 上。此複晶矽層506為第一複晶矽層，通常是利用化學氣 相沈積(CVD)法所生成。此覆蓋層係作為複晶矽層5〇6的 蝕刻幕罩之用，通常也是利用化學氣相沈積（cvd)法所生 成。 请麥閱第5B圖，接著利用為以和蝕刻技術以圖案化並 蝕刻層504,506和508。剩下的層次形成閘極結構如第5B 圖中所示、。擴散區域510,512和514接著可利用自動對準 技術佈植並熱驅動擴散區域於基板502中。 • 請參閱第5C圖，接著可沈積一介電層516於基板5〇2 之上如圖中所示。介電層516可以是一氧化物，如二氧化 矽，其可以利用高密度電漿(HDP)化學氣相沈積（CVD)法所 生成。請參閱第5D圖，一部分的介電層516被除去以露 出剩餘的覆蓋層508之上角落。舉例而言，一傳統的濕蝕 刻方式，如氫氟酸(HF)或是等向性的緩衝氧化蝕刻液(b〇e) 製程可以被用來除去一部分的介電層516。除去適當份量 ^介電層516,可以藉由介電層516與覆蓋層5〇8之間的 高蝕刻選擇比，達成將剩餘的覆蓋層5〇8之上角落露出。 请參閱第5E圖，可以將剩餘的覆蓋層5〇8除去，並除 200814236 的介電層516。舉例而言，熱礙酸可以被用 蓋”〇8。而部分530的介電層516可以 部严二二.、、覆盘層508的過程中自動被除去’因為此 二二千、；1 ί層會與其餘部份的介電層516分離。此來 二之;I覆盍層508的製程描述於美國專利$ 6380068 唬之中，在此引入為參考資料。 度的過的’假如此記憶細胞並不需要短通道長 ΐi如弟6Α-6Ε圖所係繪示之製程剖面圖可以被使 被用來除去-部分时電層1 财式(如4祕)製程可以 516 iTf、薄日的複晶梦層518可以被形成於剩餘的介電層 6以及稷晶石夕層5〇6之上如第紐圖中所示。二2 法以四複晶矽層，通常也是利用化學氣相沈積孓VD' (BARmsw層 之上。此底部抗反射層 底邱浐用化學氣相沈積(CVD)法所生成的-無機 ί二Si。：以明瞭的是，底部抗反射層係被用來^ 52Γ3”。因此’如第6〇 ®中所示，底部抗反射^ 對i(如刻製程中可以使第四複晶妙層518自動 ㈣(丄 w電層522然後形成於此複晶發層518之上，以及曰 此複晶:夕間介電層522之上。此複晶矽： 通韦也疋利用化學軋相沈積（CVD)法所生成。 200814236 複晶矽間介電層522根據不同的實施例，可以是一多 層結構，如一氧化物/氮化物/氧化物（ΟΝΟ)結構。在此實施 例中，複晶矽間介電層522可以利用一多步驟製程來形 成，其中此多層包含一依序形成之多層結構。 如之前所提過的，一個不同的製程可以被使用。在此 實施例中，於第5Ε圖中所示的步驟之後，一層薄的複晶矽 層518可以被形成於剩餘的第一複晶矽層506之上如第7Α 圖中所示。舉例而言，此薄的複晶矽層518可以是利用化 學氣相沈積(CVD)法自動對準所生成。 請參閱第7Β圖，此薄的複晶矽層518可以是利用蝕刻 技術(如乾餘刻，即非均向性蝕刻）來蝕刻。可由圖中得知， 此蚀刻製程係可部份移除剩餘的複晶矽層5〇6。藉由使用 ，技術，蝕刻製程中可以使第四複晶矽層518自動對準（如 第7Β圖中所示），因此可以省掉除去多餘第四複晶矽層518 所需之一個昂貴的微影步驟。
十請參閱第7C圖，一複晶矽間介電層520然後形成於此 複曰曰矽^ 506和518之上。同樣地，此複晶矽間介電層520 可以包j多層結構，如一氧化物/氮化物/氧化物（qnO) ΪΪ 522之後則可以形成於此複晶石夕間介 Ϊ上。第7A_7C圖中所示的製程需要較第6a_6E 件製程步驟，但是通常適用於需要較長通道長 後繼依據傳統製程方式於第6E圖和第7C圖 第二複晶矽層，形 口未化和蝕刻 晶矽層。傳統的三複晶矽！ ’ =化和蝕刻第三複 所需的金屬内程(BE〇L)製程技術可以被用來進行 雖然本發明係已參照較佳實施例來加以描述，將為五 12 200814236 替換方式及修改作亚，限於其詳細描述内容。 脫離本發明成與本發明實質上相同結果者皆不 樣式係意欲、m3 # °因此，所有此”換方式及修改 界定的範疇：中。專利範圍及其均等物所 刷文本，均係列為中提及之專利申請案以及印 【圖式簡單說明】 隨圖發明，以及它的優點，下列描述伴 ί 示：習知浮動閘極記憶細胞的示意圖。 件剖ί圖圖鱗不利用習知製程所製造的浮動間極記憶元 第3圖係繪示根據本發明一 的浮動閘極記憶元件的剖面圖。 ]之4製程而製造 據本發明另—實施例而料料關 明-示用以製造如第3圖和第4 明汗，閘極記憶元件和❹味起始製程。 圖之本發 第6Α-6Ε圖係繪示根據一實施例用以製 & 本P月浮動閘極記憶元件的進一步例示製程。* 3圖之 第7A-7C圖係綠示根據一實施例用以 本發明浮動閘極記憶元件的進一步例示製程，如弟3圖之 13 200814236 【主要元件符號說明】
100 浮動閘極記憶細胞 102 基板 104 、 106 擴散區域 108 閘極介電層 110 浮動閘極 112 複晶矽間介電層 114 控制閘極 200 浮動閘極記憶細胞 202 基板 204 、 206 、208 擴散區域 210 埋藏擴散氧化結構 214 複晶矽層 216 第四複晶矽層 218 複晶矽間介電層 220 第二複晶矽層 300 浮動閘極記憶細胞 302 基板 304 、 306 、308 擴散區域 310 埋藏擴散氧化結構 311 薄複晶矽層 312 第一複晶矽層 314 閘介電層 318 複晶矽間介電層 320 第二複晶矽層 400 浮動閘極記憶細胞 402 基板 404 、 406 、408 擴散區域 14 200814236 410 埋藏擴散氧化結構 412 閘介電層 414 第一複晶梦層 416 第四複晶矽層 418 複晶矽間介電層 420 第二複晶矽層 500 浮動閘極記憶細胞 502 基板 504 閘介電層 506、 524複晶矽層 508 覆蓋層 510、 512、514 擴散區域 516 介電層 518 薄複晶矽層 520 底部抗反射層 522 複晶矽間介電層
15
Claims (1)
- 200814236 十、申請專利範圍 1. 一種製造一非揮發記憶元件的方法，包括： 提供一基板； 形成一部分閘極結構於該基板之上，該部分閘極結構包 含一閘極介電層和一第一複晶發層； 形成埋藏擴散介電結構於該基板鄰近該部分閘極結構 之處； 部份移除該埋藏擴散介電結構； 使用一自動對準製程形成一薄複晶矽層於該部分閘極 • 結構之上； 形成一複晶矽層間介電層於該薄複晶矽層之上；以及 沈積一控制閘極複晶矽層於該複晶矽層間介電層之上。 2. 如申請專利範圍第1項所述之方法，更包括： 形成一閘介電層於該基板之上； 形成一第一複晶石夕層於該閘介電層之上； 形成一覆蓋層於該第一複晶矽層之上； 圖案化該閘介電層、第一複晶矽層和覆蓋層；以及 • 蝕刻該圖案化之該閘介電層、第一複晶矽層和覆蓋層以 形成該部分閘極結構。 3. 如申請專利範圍第2項所述之方法，更包括： 形成一埋藏擴散介電層於該部分閘極結構之上；以及 自該埋藏擴散介電層形成該埋藏擴散介電結構。 4. 如申請專利範圍第3項所述之方法，更包括相對於該埋 藏擴散介電層選擇性地餘刻該覆蓋層。 16 200814236 5.如申請專利範圍第4項所述之方法，其中該 擴散介電結構以及選擇性蝕刻該覆蓋層包括:4成埋藏 —除去一部分的該埋藏擴散介電層以露出一部 盍層，和以形成一部分的該埋藏擴散介電層於 芸 ==於該覆蓋層側邊之-部分的該埋藏“; =去，覆蓋層’其中於該圖案化覆蓋層之上八 的該埋臧擴散介電層’會自動與該覆蓋層—起去除。^ 6.如申請專利範圍第5項所述之方法，其中該 的該埋藏擴散介電層包含等向性_該埋藏擴散介電^刀 ϋ申請專利範圍第5項所述之方法， 用熱磷酸溶液除去。 ”丫題盍層係利 列、%專利範圍第5項所述之方法，更包括維持-言飾 κ擇比於該覆蓋層與該埋藏擴散介電層之間。^ 埋藏;1㉟所述之^法’其巾該部份移除兮 埋滅擴散介電結構包含—等向性蝴。 杉除該 々申明專利範圍第1項所述之方法，1中 、— 曰曰石夕層間介電層包含依序形成包含該多層結構ϋ次^複 ^1·如申請專利範圍第1項所述之方法， 稷晶石夕層間介電層之前非等向性㈣該薄複晶韻。域該 12·如申請專利範㈣U項所述之方法，其帽刻該薄複 17 200814236 ^ 晶石夕層包含沈積一底部抗反射層於該薄複晶石夕層之上，且 蚀刻該底部抗反射層使用該埋藏擴散介電層為一蝕刻停止 層0 13. 如申請專利範圍第12項所述之方法，更包括選擇性地 除去剩餘的該底部抗反射層。 14. 如申請專利範圍第2項所述之方法，其中形成該埋藏 擴散介電層包含形成一氧化層。 15·如申請專利範圍第14項所述之方法，其中該氧化層係 利用高密度電漿化學氣相沈積法形成。 16. 如申請專利範圍第1項所述之方法，其中該閘極介電 層為一氧化層，以及其中形成該閘極介電層係利用熱氧化 法生長該閘極介電層於該基板之上。 17. —種製造一非揮發記憶元件的方法，包括： 提供一基板； 形成一部分閘極結構於該基板之上，該部分閘極結構包 含一閘極介電層和一第一複晶石夕層； 形成埋藏擴散介電結構於該基板鄰近該部分閘極結構 之處； 使用一自動對準製程形成一薄複晶矽層於該部分閘極 結構之上； 非等向性蝕刻該薄複晶矽層與部分的該第一複晶矽層； 形成一複晶矽層間介電層於剩下的該薄複晶矽層以及 部分蝕刻的該第一複晶矽層之上；以及 18 200814236 沈積一控制閘極複晶矽層於該複晶矽層間介電層之上。 18. 如申請專利範圍第17項所述之方法，更包括： 形成一閘介電層於該基板之上； 形成一第一複晶矽層於該閘介電層之上； 形成一覆蓋層於該第一複晶矽層之上； 圖案化該閘介電層、第一複晶矽層和覆蓋層；以及 蝕刻該圖案化之該閘介電層、第一複晶矽層和覆蓋層以 形成該閘極結構。 19. 如申請專利範圍第18項所述之方法，更包括： 形成一埋藏擴散介電層於該閘極結構之上；以及 自該埋藏擴散介電層形成該埋藏擴散介電結構。 20. 如申請專利範圍第19項所述之方法，更包括相對於該 埋藏擴散介電層選擇性地餘刻該覆蓋層。 21. 如申請專利範圍第20項所述之方法，其中該形成埋藏 擴散介電結構以及選擇性蝕刻該覆蓋層包括： 除去一部分的該埋藏擴散介電層以露出一部分的該覆 蓋層，和以形成一部分的該埋藏擴散介電層於該覆蓋層之 上，和將位於該覆蓋層侧邊之一部分的該埋藏擴散介電層 分離；以及 除去該覆蓋層，其中於該圖案化覆蓋層之上的該一部分 的該埋藏擴散介電層，會自動與該覆蓋層一起去除。 22. 如申請專利範圍第21項所述之方法，其中該除去一部 分的該埋藏擴散介電層包含非等向性蝕刻該埋藏擴散介電 19 200814236Ο 23. 如申請專利範圍第21項所述之方法，其中該覆蓋層係 利用熱磷酸溶液除去。 24. 如申請專利範圍第21項所述之方法，更包括相對於該 覆蓋層選擇性地餘刻該埋藏擴散介電層。 25. —種製造一非揮發記憶元件的方法，包括： 提供一基板； 形成一閘介電層於該基板之上； 形成一第一複晶矽層於該閘介電層之上； 形成一覆蓋層於該第一複晶矽層之上； 圖案化該閘介電層、第一複晶矽層和覆蓋層； 蝕刻該圖案化之該閘介電層、第一複晶矽層和覆蓋層以 形成一部分閘極結構於該基板之上，該部分閘極結構包含 該閘極介電層和該第一複晶矽層； 形成一埋藏擴散介電層於該部分閘極結構之上； 除去一部分的該埋藏擴散介電層以露出一部分的該覆 蓋層，和以形成一部分的該埋藏擴散介電層於該覆蓋層之 上，和將位於該覆蓋層侧邊之一部分的該埋藏擴散介電層 分離； 除去該覆蓋層以形成埋藏擴散介電結構鄰近於該部分 閘極結構之處，其中於剩餘該圖案化覆蓋層之上的該一部 分的該埋藏擴散介電層，會自動與該覆蓋層一起去除； 執行一部份等向性蝕刻該埋藏擴散介電結構；以及 使用一自動對準製程形成一薄複晶矽層於該部分閘極 結構之上。 20 200814236 26. 如申請專利範圍第25項所述之方法，更包括： 形成一複晶矽層間介電層於該薄複晶矽層之上，以及沈 積一控制閘極複晶矽層於該複晶矽層間介電層之上。 27. 如申請專利範圍第25項所述之方法，其中執行一部份 等向性蝕刻於該埋藏擴散介電結構包含係利用濕蝕刻該埋 藏擴散介電層。 28. 如申請專利範圍第25項所述之方法，其中該圖案化覆 蓋層係利用熱磷酸溶液除去。 29. 如申請專利範圍第28項所述之方法，更包括維持一高 蝕刻選擇比於該覆蓋層與該埋藏擴散介電層之間。 30. 如申請專利範圍第25項所述之方法，其中該形成該複 晶矽層間介電層包含依序形成包含該多層結構之層次。 31. 如申請專利範圍第25項所述之方法，更包括於形成該 複晶石夕層間介電層之前钱刻該薄複晶石夕層。 32_如申請專利範圍第31項所述之方法，其中蝕刻該薄複 晶矽層包含沈積一底部抗反射層於該薄複晶矽層之上，且 蝕刻該底部抗反射層使用該埋藏擴散介電層為一蝕刻停止 層0 33·如申請專利範圍第25項所述之方法，其中形成該埋藏 擴散介電層包含形成一氧化層。 21 200814236 34. 如申請專利範圍第33項所述之方法，其中該氧化層係 利用高密度電漿化學氣相沈積法形成。 35. —種製造一非揮發記憶元件的方法，包括： 提供一基板； 形成一閘介電層於該基板之上； 形成一第一複晶矽層於該閘介電層之上； 形成一覆蓋層於該第一複晶矽層之上； 圖案化該閘介電層、第一複晶矽層和覆蓋層； 蝕刻該圖案化之該閘介電層、第一複晶矽層和覆蓋層以 形成一部分閘極結構於該基板之上，該部分閘極結構包含 該閘極介電層和該第一複晶矽層； 形成一埋藏擴散介電層於該部分閘極結構之上； 除去一部分的該埋藏擴散介電層以露出一部分的該覆 蓋層，和以形成一部分的該埋藏擴散介電層於該覆蓋層之 上，和將位於該覆蓋層側邊之一部分的該埋藏擴散介電層 分離； 除去該覆蓋層以形成埋藏擴散介電結構鄰近於該部分 閘極結構之處，其中於該覆蓋層之上的該一部分的該埋藏 擴散介電層，會自動與該覆蓋層一起去除；以及 使用一自動對準製程形成一薄複晶矽層於該部分閘極 結構之上。 36··如申請專利範圍第35項所述之方法，更包括： 等向性蝕刻該薄複晶矽層與部份該第一複晶矽層； 形成一複晶矽層間介電層於剩餘之該薄複晶矽層以及部分 蝕刻該第一複晶矽層之上；以及 22 200814236 沈積一控制閘極複晶矽層於該複晶矽層間介電層之上。 37.如申請專利範圍第35項所述之方法，其中該除去一部 分的該埋藏擴散介電層包含等向性蝕刻該埋藏擴散介電 層。 38. 如申請專利範圍第35項所述之方法，其中該覆蓋層係 利用熱磷酸溶液除去。 39. 如申請專利範圍第36項所述之方法，更包括相對於該 覆蓋層選擇性地餘刻該埋藏擴散介電層。23
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/460,216 US8183106B2 (en) | 2006-07-26 | 2006-07-26 | Apparatus and associated method for making a floating gate memory device with buried diffusion dielectric structures and increased gate coupling ratio |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200814236A true TW200814236A (en) | 2008-03-16 |
| TWI313496B TWI313496B (en) | 2009-08-11 |
Family
ID=38986830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095133375A TWI313496B (en) | 2006-07-26 | 2006-09-08 | Method for making a floating gate memory device with increased gate coupling ratio |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8183106B2 (zh) |
| CN (1) | CN100481336C (zh) |
| TW (1) | TWI313496B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8466064B2 (en) | 2010-11-12 | 2013-06-18 | Macronix International Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing a semiconductor integrated circuit device |
| TWI606551B (zh) * | 2015-02-16 | 2017-11-21 | 北京芯盈速騰電子科技有限責任公司 | Non-volatile memory device method |
| US9704990B1 (en) * | 2016-09-19 | 2017-07-11 | International Business Machines Corporation | Vertical FET with strained channel |
| CN117080249B (zh) * | 2023-08-31 | 2025-10-03 | 湖北九峰山实验室 | 一种积累型宽禁带半导体沟槽mosfet器件结构及其制备方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051467A (en) | 1998-04-02 | 2000-04-18 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate a large planar area ONO interpoly dielectric in flash device |
| US6294459B1 (en) * | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| TW407381B (en) * | 1999-03-01 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory cell |
| TW586154B (en) * | 2001-01-05 | 2004-05-01 | Macronix Int Co Ltd | Planarization method for semiconductor device |
| KR100415517B1 (ko) * | 2000-06-30 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| TW531790B (en) * | 2000-09-26 | 2003-05-11 | Macronix Int Co Ltd | Method of forming conducting structure |
| US6576514B2 (en) * | 2000-11-08 | 2003-06-10 | Macronix International Co. Ltd. | Method of forming a three-dimensional polysilicon layer on a semiconductor wafer |
| US6605506B2 (en) * | 2001-01-29 | 2003-08-12 | Silicon-Based Technology Corp. | Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays |
| US6576537B2 (en) * | 2001-08-08 | 2003-06-10 | Vanguard International Semiconductor Corp. | Flash memory cell and method for fabricating a flash memory cell |
| KR100398579B1 (ko) * | 2001-10-30 | 2003-09-19 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6624023B1 (en) | 2002-05-23 | 2003-09-23 | Macronix International Co., Ltd. | Method for improving the performance of flash memory |
| US6897116B2 (en) | 2003-09-12 | 2005-05-24 | United Microelectronics Corp. | Method and structure to improve the gate coupling ratio (GCR) for manufacturing a flash memory device |
| US6960506B2 (en) * | 2003-11-13 | 2005-11-01 | Macronix International Co., Ltd. | Method of fabricating a memory device having a self-aligned contact |
| KR100538884B1 (ko) * | 2004-03-30 | 2005-12-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| US7279385B2 (en) * | 2004-12-20 | 2007-10-09 | Macronix International Co., Ltd. | Flash memory device and manufacturing method thereof |
-
2006
- 2006-07-26 US US11/460,216 patent/US8183106B2/en active Active
- 2006-09-08 TW TW095133375A patent/TWI313496B/zh active
-
2007
- 2007-07-13 CN CNB2007101364876A patent/CN100481336C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI313496B (en) | 2009-08-11 |
| CN100481336C (zh) | 2009-04-22 |
| US20080026527A1 (en) | 2008-01-31 |
| US8183106B2 (en) | 2012-05-22 |
| CN101114587A (zh) | 2008-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7829945B2 (en) | Lateral diffusion field effect transistor with asymmetric gate dielectric profile | |
| JP5466816B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| TW201719895A (zh) | 製造堆疊奈米線電晶體之方法 | |
| JP2008153685A (ja) | 半導体装置の製造方法 | |
| US10978335B2 (en) | Method for producing a gate cut structure on an array of semiconductor fins | |
| JP4551795B2 (ja) | 半導体装置の製造方法 | |
| TWI566381B (zh) | 非揮發性記憶體及其製造方法 | |
| TW200814236A (en) | An apparatus and associated method for making a floating gate memory device with increased gate coupling ratio | |
| CN111799165B (zh) | 一种半导体结构的制备方法 | |
| JPS63186477A (ja) | 半導体装置の製造方法 | |
| TW201327688A (zh) | 具有奈米線通道之半導體元件的製程及藉此形成之半導體元件 | |
| CN104835737A (zh) | 半导体器件及其制作方法 | |
| JP2010165786A (ja) | 半導体装置及びその製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JP2007258603A (ja) | 半導体装置の製造方法 | |
| KR100567889B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| CN100536163C (zh) | 半导体元件制造方法 | |
| JP2007067250A (ja) | 半導体装置の製造方法 | |
| JP2006324644A (ja) | 半導体装置の製造方法 | |
| JPS62132363A (ja) | 半導体装置の製造方法 | |
| JP2943855B2 (ja) | 半導体装置の製造方法 | |
| TWI306289B (en) | Fabrication method of non-volatile memory | |
| JP2004319557A (ja) | 半導体装置及びその製造方法 | |
| US20100048023A1 (en) | Methods for Manufacturing a Structure on a Substrate and Intermediate Product |