TW200814058A - Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction - Google Patents

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200814058 九、發明說明： 【發明所屬之技術領域】 本發明係關於雙倍資料速率動態隨機存取記憶體（DDR-SDRAM)裝置。更特定言之，本發明係關於用於延遲來自 DDR-SDRAM記憶體裝置之「DQS」信號以捕捉資料之電 路，該「DQS」信號與該資料係同時藉由該記憶體裝置產 生，該等電路包含一精細延遲調諧能力。 【先前技術】 P DDR-SDRAM裝置可以如同單一資料速率SDRAM記憶體 裝置（SDR-SDRAM)—樣快速地傳輸資料。此係由於DDR-SDRAM裝置每時脈循環可以傳送並接收信號兩次。此特 徵增加向該DDR-SDRAM裝置寫入資料及從該DDR-SDRAM裝置讀取資料之複雜性，因為有效資料窗口比在 SDR-SDRAM裝置中更窄。 現在參考圖1A及1B，一時序圖解說與時脈時序相關的 針對SDR-SDRAM裝置（圖1A)及DDR-SDRAM裝置（圖1B)之 〇 有效資料時間窗口。從圖1A可以看出，針對該SDR- SDRAM B夺脈之每一完整循環有一單一的有效資料窗口。 從圖1B可以看出，針對每一 DDR-SDRAM時脈循環有兩個 有效資料窗口。 在一應用系統（例如連接至在一印刷電路板上的DDR-SDRAM裝置之一微控制器電路）中，該信號DQS係在讀取 操作期間藉由該等DDR-SDRAM裝置發射而在寫入操作期 間藉由記憶體控制器發射之一雙向控制信號。該記憶體控 122716.doc 200814058 制器可以係一微控制器積體電路之部分。為將DDR裝置電 路最佳化，該DQS信號係提供成與用於讀取操作之資料邊 緣對齊而且應與用於寫入操作的資料中心對齊。圖3顯示 在一典型讀取操作中的DQS信號及其與該等有效資料窗口 之關係，而圖2顯示在一典型寫入操作中的DQS信號及其 與該等有效資料窗口之關係。 為向DDR-SDRAM裝置寫入資料而不增加該DDR-SDRAM控制器之複雜性並保證該信號係與資料中心對 齊，可以使用以驅動該等DDR-SDRAM裝置的時脈頻率之 兩倍運行之一時脈信號之下降邊緣。參考圖2顯示一 DDR-SDRAM裝置之操作之此樣態，其中波形解說對於來自一 DDR-SDRAM裝置之一寫入存取，一 DDR-SDRAM DQS信 號之上升與下降邊緣係與該有效資料中心對齊。該DDR-SDRAM控制器產生具有此類相位關係之信號。 還如圖3所示，若以一適當的時間增量延遲，則所延遲 的DQS信號係與該有效資料窗口之中心對齊，該DQS信號 可用作一取樣與保持信號以令一簡單、安全的電路捕獲來 自DDR-SDRAM裝置之資料。 在讀取操作期間，該DQS信號係與資料邊緣對齊，該控 制器將該DQS信號延遲對應於約1/4的DDR裝置時脈週期之 一時間週期以允許所延遲的DQS信號與該有效資料窗口之 中心對齊。在此條件下，可以對來自該DDR裝置之資料進 行正確的取樣，因為保持/設置時間容限係最佳的（資料有 效窗口之中間，321、322、331、332)。當然，該延遲必 122716.doc 200814058 須穩定。 將DQS作為其輸入且係由串聯的基本單元元件(例如緩 衝器或反相器）之一延遲線形成之一簡單的延遲電路不保 ^匕疋的l遲，因為基本元件内在延遲與諸如程序、電 壓及溫度變化之類降額因素相關。 【發明内容】 一種用以延遲一輸入控制信號之方法，其包括：接收一 輸入時脈#唬；決定為形成與該輸入時脈信號之週期之一 〇 目標數篁相等之—第-延遲而需要的串聯延遲it件之-數 目；接收一具有與該輸入控制信號之一邊緣同時產生之一 邊緣的輸入資料信號；決定為針對該輸入資料信號與該輸 入控制信號之一信號形成一第二延遲而需要的串聯延遲元 件數目，该第二延遲係為將該輸入資料信號的邊緣與該輸 入控制信號的邊緣對齊而需要之一數量；以及將該輸入控 制信號延遲等於藉由該第二延遲而更改的第一延遲之一時 、 間數量以使得將該輸入控制信號之邊緣從該輸入資料信號 U 之邊緣延遲該目標數量。 一種依據本發明用以延遲一輸入控制信號之電路包括： 一接收電路，其係用以接收一輸入時脈信號並決定為形成 與該輸入時脈信號之週期之一目標數量相等之一第一延遲 而需要的串聯延遲元件之一數目；一接收電路，其係用以 接收一具有與該輸入控制信號之一邊緣同時產生之一邊緣 的輸入貧料信號並決定為針對該輸入資料信號與該輸入控 制信號之一信號形成一第二延遲而需要的串聯延遲元件數 122716.doc 200814058 目’該第二延遲係為將該輸人資料㈣的邊緣與該輸入控 制信號的邊緣對齊而需要之一數量；以及—延遲電路，其 係用以將該輸入控制信號延遲等於藉由該第二延遲而更改 的第-延遲之一時間數量以使得將該輪入控制信號之邊緣 從該輸入資料信號之邊緣延遲該目標數量。

U 在讀取操作期間，該DQS信號係與資料邊緣對齊。依據 本發明，該控制器必須將該DQS信號延遲對應於1/4的ddr 裝置時脈週期之一理論時間週期。由於不同的降額因素， 該等DQS與DATA信號纟真實的使用壽命㈣中並非1〇〇% 邊緣對齊1因此延遲值必須可以在1/4的職裝置時脈 週期左右調整。在此條件下，可以對來自該ddr裝置之資 料進行正4的取樣’ gj為該保持/設置時間容限係最佳地 位於該資料有效窗口之正中間。 此邏輯係一類延遲鎖定迴路’其用作主電路以計算為產 生已知延遲並令其相對於諸如處理變化、電壓及溫度之 類條件保持穩定而需要的串聯基本元件之數目。該主電路 驅動向該DQS信號施加所需要且敎的延遲之—從屬延遲 電路。該主電路（DLL)允許決定_穩定延遲（約為一時脈週 期之1/4)而與該等降額因素（例如，程序、電壓及溫度）無 關輸入„亥主電路的時間參考係一時脈信號，其頻率係該 D D R裝置時脈頻率之一八、玄 貝手之 刀率。與該DDR裝置時脈相關的 DQS及資料相位可以卩♦尤円 j以Ik不冋的印刷電路板而變化，因為其 具有不同的佈局而日辞望 且該4圮丨思體裝置之内部電路佈局不 同。該專D Q S相位還可η田j 乂因啫如電壓降之類降額因素而變 122716.doc 200814058 化0 該從屬電路將該DQS信號延

日车rr、两如、πη 穩疋延遲（約為1/4的DDR 寸脈週期）。因此該從屬電 . 之輸出可用作資料取揭a 々。該DLL·電路決定欲串聯以 、 _ . 將该DQS信號延遲-給定睥 間數篁（約為1/4的DDR時脈）之其士 疋時 '本元件（例如緩衝器或反 相态）之數目。可以在作業中修 俨Μ — @ 文/凋整延遲疋件數目以獲 仔穩疋的延遲。 【實施方式】 Ο

熟習此項技術者應認識到本發明之以下說明僅解說而不 以任何方式限制本發明。本發明之其他具體實施例將輕易 地為熟習此項技術者所瞭解。 現在參考圖4, 一方塊圖解說其中可採用本發明之一典 型裱境。圖4顯示包含透過一 DDR記憶體控制器14連接至 一 DDR-SDRAM裝置12的微控制器10之一系統。顯示於參 考數子16之一輸入時脈信號向dqs延遲電路ι8提供一時脈 參考信號。DQS延遲電路18之功能係延遲來自DDR-SDRAM裝置12的DQS(O)及DQS(l)信號以產生一延遲的 DQS(O)及一延遲的DQS(l)信號來控制從DDR-SDRAM裝置 12讀取資料。本發明係關於一DQS延遲電路18。 從對圖4的檢查可看出，延遲的DQS(O)及延遲的DQS(l) 信號係分別用於對D正反器20及22進行時脈控制。D正反 器20及22係用於鎖存從DDR-SDRAM裝置12讀取並在讀取 資料匯流排24上提供給微處理器10之較低順次資料及較高 順次資料位元。此外，DDR記憶體控制器14中的閘控時脈 122716.doc -11- 200814058 26及寫入資料邏輯28產生將資料從微處理器10寫入DDR-SDRAM裝置12所需要的信號。熟習此項技術者會明白， 雙向緩衝器30與32係插入DDR·SDRAM裝置12與DQS延遲 電路18之間，而雙向緩衝器34係插入ddr_SDRam裝置12 與DDR δ己憶體控制器丨4之間。如此項技術中所習知，此等 緩衝器係控制成在適合於藉由傳統電路（未顯示）進行讀取 及寫入操作之方向上傳遞資料。 為使得該DQS信號延遲穩定，使用一可程式化延遲線並 相對於該降額因素之變化對其進行調諧。此調諧係藉由一 鎖定迴路電路（主電路）來自動執行。個別的DQs及資料相 位還可以隨不同印刷電路板而變化，因為印刷電路板佈局 不同以及還因為該等DDR記憶體裝置電路之内部差異，從 而導致需要對施加於該DQS信號之理論延遲加以調諧。該 DQS信號之相位還可以因降額因素（例如内部或外部電壓 降）而變化。目此，本發明中使用比—簡單延遲線更複雜 之一可㈣化延遲線。下文將揭示，此—可程式化延遲線 採用-可程式化數目的基本延遲單元。獨立的主電路係用 於記錄該等降額變化以即時選擇用於該可程式化延遲線的 基本延遲元件之數目以針對該DQS信號輸入提供一給定延 遲。獨立的主電路具有一穩定的延遲參考並與用於延遲該 DQS信號輸入的可程式化延遲線相同藉由使用若干基本延 遲單元來鎖定於該穩定延遲參考。該鎖定系統確保追鞭該 降額因素之變化。 為方便及簡化設計，輸入該主電路之穩定時間參考係該 122716.doc • 12 - 200814058 ddr-sdram記憶體控制器之時脈信號或一頻率係該記憶 體控制器頻率之一約數（比如除以2等等）的一時脈信號，以 使得該DQS延遲電路之設計更簡單。 該從屬電路接收該DQS信號作為輸入並將其延遲該穩定 延遲（約為1/4的DDR時脈週期，接受精細調譖以使得DQs 與資料相位變化匹配）。因此，受該主電路驅動的從屬電 路之輸出可用作資料取樣命令。 現在參考圖5，一簡化示意圖顯示提供依據本發明之前 〇 述特徵之DQS延遲電路40之一解說性範例。一簡化示意圖 包含方塊42、44、46及48。將藉由方塊42提供參考延遲， 接著主鎖定迴路電路44將決定欲串聯以獲得該參考延遲的 基本延遲元件數目。將在方塊46中轉換此延遲元件數目， 以獲得用於藉由從屬延遲線48延遲該等DQS信號的基本延 遲元件之最終數目。 方塊4 2允許藉由採用將線5 〇上的輸入頻率乘以乘法琴$ 2 中的可程式化比率N/M之電路來獲得一可程式化參考延 U 遲，該電路之輸出具有一等於[(N/M)*Finput]之頻率值，其 中fin_係線50上的輸入頻率。方塊42之輸出54係該DQs延 遲電路40之系統時脈並將用作一參考信號/延遲。為方便 與簡化設計，輸入該主電路之穩定時間參考可以係該 DDR-SDRAM記憶體控制器之時脈信號除以2，因此n = 1，M=2 〇 此可程式化的值允許修改最佳資料取樣點。最佳資料取 樣點之理論值係DDR-SDRAM時脈週期之1/4，但由於資料 122716.doc • 13 - 200814058 及DQS信號所發送到的不同印刷電路板具有不同的導線長 度及/或電容，因而此等信號之終端點可能具有不同相 位。因此，該最佳取樣點標稱值將約為該時脈週期之 1 /4，但最後可能略多或略少一些。由於此等條件可隨不 同的印刷電路板而變化，因此重要的係提供透過該Ddr_ SDRAM控制的使用者介面來調諧該取樣點之能力。 存在不同方法用於產生一可程式化的延遲，而圖5所示 模組40係一範例。分率係數乘法器可以使用一鎖相迴路 (PLL)與兩個簡單的時脈除法器來獲得一分率除法器（將參 考圖6來顯示）。 為說明後續模組，假定模組42在信號線54上提供一輸出 時脈週期，其係提供給該DDR-SDRAM裝置的輸入時脈週 期之兩倍（即，若將DDR-SDRAM之時脈控制於1〇〇 MHz， 則信號線54處的頻率係50 MHz)。此將藉由保持該參考延 遲與信號50上的負載循環變化無關來使其穩定。因 — 在此方面上不具有調整能力，則需要從別處獲得此調整能 力。本發明提供此精細調整。 方塊44包括鎖定於由模組42提供的參考延遲上之電路。 其允許決定一延遲線56的基本延遲元件數目來獲得一延 遲，此延遲係該系統時脈週期之一分率。 由方塊44決定的延遲元件數目將係延遲來自DDr_ SDRAM裝置的DQS信號所需要的元件數目之一已知分 率。在模組44中使用的延遲線係設計為具有與將在從屬^ 遲線中用於延遲該DQS信號者相同的基本延遲元件。 122716.doc -14- 200814058 在以下範例中，該模組44之設計方式使其鎖定於一系統 時脈週期之一半上。由此產生一簡化的電路架構以從初始 或重设狀態到達鎖定狀態或從鎖定到達鎖定狀態（因一降 額因素變化所致）。 在所有鎖定系統中，該架構包括一相位偵測器電路來提 供為在該可程式化延遲線56中添加或移除基本延遲元件以 與穩定時脈信號54所提供的參考延遲匹配而需要的資訊。 在圖5所示範例中，該相位偵測器電路包含：D正反器58 及60;延遲線元件62，其包含有限數目的基本延遲元件 (緩衝器或偶數數目的反相器）；一 64及一 AND閘 66該電路係藉由時脈輸入5 4來驅動，並使用延遲線6 2之 輸出及該可程式化延遲線56之輸出作為一回授時脈。 當在線68上判定系統重設時，清除該等D正反器58及 6〇，忒可程式化主延遲線在主可程式化延遲線56之輸出處 提供一回授時脈，該回授時脈係藉由一單一的基本延遲元 件而延遲，因為向上/向下計數器7〇係相應地從^^〇尺閘64 及一 AND閘66之輸出設定。 對線68上的系統重設解判定後，該等D正反器“及的開 對邏輯〇」（在主可程式化延遲線56的輸出處之波形之 低部分）取樣。當清除兩個D正反器之輸出時，該2輸入 N〇R間64在向上/向下計數器70之「向上（UP)」輸入處提 供-邏輯1來指示相位们則器4 4係未鎖定而需要在該主可 程式化延遲線中包含更多基本延遲元件來到達該鎖定狀 態。該2輸入AND閉66藉由一邏輯「〇」驅動該向上/向下 122716.doc •15- 200814058 計數器70之「向下（D0WN)」輸人，以指示無須移除該可 程式化延遲線56中的延遲元#。圖8A顯示此狀態々 例。 靶 該向上/向下計數器70修改其輸出以指示主可程式化延 遲線56添加更多延遲。該可程式化延遲線相應地藉由選擇 又一基本延遲來增加其内部延遲。相位偵測器模組44仍處 於其未鎖定狀態。 若該延遲變成大於由系統時脈之時脈週期在其輸出“處 提供之參考延遲，則兩個D正反器58與60皆對一邏輯r i」 取樣。該2輸入NOR閘64將邏輯「〇」返回至向上/向下計 數器70之「向上」輸入，而該2輸入AND閘66向向上/向下 5十數器70之「向下」輸入提供一邏輯「1」。在此等條件 下，向上/向下計數器70修改在其輸出上提供的值以指示 該主可程式化延遲線56移除一基本延遲元件。該主可程式 化延遲線相應地減小其内部延遲。該相位偵測器模組44仍 處於其未鎖定狀態。圖8C顯示此狀態之一範例。 當該可程式化延遲線56將信號線54上的系統時脈延遲該 系統時脈週期（鎖定狀態）之一半時，D正反器58對一邏輯 「1」取樣而D正反器60對一邏輯「0」取樣。所取樣值可 以存在此差異，此係由於D正反器58之資料輸入之路徑中 存在延遲線62。 延遲線62允許將延遲線62之輸出處延遲的回授時脈之下 降邊緣定位於線54上的系統時脈之上升邊緣之後的一時 間，而將該輸入延遲線62處該回授時脈之下降邊緣定位於 122716.doc -16- 200814058

線54上的系統時脈之上升邊緣之前。在此情況下，以〇尺閘 64與AND閘66皆向向上/向下計數器7〇之「向上」及「向 下」輸入提供邏輯「0」。向上/向下計數器7〇之輸出不改 變，從而指示藉由相位偵測器提供的相位錯誤為零，而該 相位偵測器44係鎖定。圖8B顯示此狀態之一範例。若相位 偵測器44之傳播延遲大於〇正反器58與6〇中準穩週期之較 高值加上該可程式化延遲線62中的最小延遲，該相位偵測 器將停留於一鎖定狀態而D正反器58及6〇無準穩特性。準 穩狀態將發生於瞬變相位。 該延遲線62可以係設計為具有基本延遲元件，例如傳統 的反相器或緩衝器。下面將參考主可程式化延遲線％揭示 無須更複雜的延遲元件。 延遲線62的輸入與其輸出之間的傳播延遲必須大於定義 為該等D正反器58與60的設置與保持時間之和之一值。此 將限制兩個針對每一取樣點的D正反器上之準穩特性。若 向DJL反H 58及60的資料輸入之延遲的信號之一信號到達 - D正反器之準穩週期，則另—信號不可能在第二D正反 器之準穩週期中。 熟習此項技術者將明白在—設置或保持週期期間仍存在 由該等D正反器之一進行資料取樣之一機率。無法避免此 情況’但可以對相位摘測器44之内在延遲值(延遲線62)之 定義加以改良。 八貞定狀怨中，該相位偵測㈣定義將該系統時脈延 遲該系統時脈週期之一半所需要的基本延遲元件之一數 122716.doc -17· 200814058 目。本發明之一主要目的係獲得該DQS週期的1/4或該 DDR-SDRAM裝置時脈週期的1/4。因此，必須執行一轉換 並將其施加於連接至DQS控制輸入信號之可程式化延遲 線。 現在參考圖6，顯示用作一可程式化延遲線（例如，圖5 中的主可程式化延遲線56)之一解說性可程式化延遲線電 路80。圖6中的解說性可程式化延遲線電路8〇係顯示為具 有複數個串聯單元延遲元件82、84、86、88、90及92。每 〇 一單元延遲元件包含一反相器與一多工器。每一單元延遲 元件之反相器係與下一單元延遲元件之反相器串聯，而每 一單元延遲元件之多工器具有與前一單元延遲元件之反相 器串聯之一輸入。因此，單元延遲元件82包含反相器94與 多工器96 ;單元延遲元件84包含反相器98與多工器1〇〇 ; 單元延遲元件86包含反相器1〇2與多工器1〇4 ;單元延遲元 件88包含反相器106與多工器1〇8 ;單元延遲元件90包含反 相器110與多工器112;單元延遲元件92包含反相器114與 J 多工器116。反相器118之目的係平衡針對該可程式化延遲 線的每一級之電容負載，而其因此平衡每一級之傳播延 遲。提供一輸入緩衝器120與一輸出緩衝器122。 藉由切換輸入80,81，82,83，."8(11-1)及8(11)來分別控制多工 器96、100、104、108、112及116。若一單元延遲元件之 選擇係設定為邏輯零，則其多工器選擇下一單元延遲元件 中的多工器之反相輸出。若一單元延遲元件之選擇係設定 為邏輯一，則其多工器選擇其自己反相器之輸出。因此， 122716.doc -18- 200814058 僅需要將該可程式化延遲線電路8G中之—選擇輸入設定為 邏輯:，在其單it延遲元件中信號係翻轉並透過多工器鍵 向下在回引導而最終引導至該輸出緩衝器122。在該鍵中 下游更遠處之任何設^為邏輯—的選擇輸人不影響該可程 式化延遲線電路8〇之操作。 作為-範例’若該等選擇輸入s〇、Si係設定為邏輯零， 而"亥（擇輸人s2m為邏輯—，則信號將穿過：該輸入 緩衝器⑽’反相器⑷似心多工器刚⑽及料， 並穿過輸出緩衝器122。選擇輸入§3，…s(ni)AS⑷之狀態不 會影響該電路之操作。 再來參考圖5，方塊46用於將來自向上/向下計數器7〇的 輸出之資料轉換為可供圖5所示電路的方塊48中之從屬可 程式化延遲線電路130及132使用之一值。從屬可程式化延 遲線電路130及132還可以係如圖6所示而組態。圖5所示電 路中的模組46執行一轉換器功能並允許修改該等從屬可程 式化延遲線電路130及132。包括相位偵測器44之延遲鎖定 迴路係鎖定於該時脈週期之一半上（即該等可程式化延遲 線56將線54上的輸入時脈信號延遲該時脈週期之一半）。 因此，藉由使用相同的從屬可程式化延遲線將該DQS輸入 控制信號延遲向該DDR-SDRAM裝置提供的時脈週期之 1M，欲選擇的基本延遲元件之數目係向上/向下計數器7〇 所報告的值之1/4，因為該鎖定係執行於一時脈之一半週 期上，该一半週期係相對於向該DDR記憶體提供的時脈之 二分之一。 122716.doc -19- 200814058 方塊46包含一分率係數乘法器134，可以藉由向上/向下 計數器70之輸出來按需要更新其輸入。其輸出係經由多工 器138提供給D正反器136。鎖存於D正反器136中的資料係 用於驅動方塊48之從屬可程式化延遲線130及132。藉由線 140處的更新延遲線信號來驅動多工器138之選擇輸入。只 要不判定該更新信號，便透過多工器138將D正反器136之 輸出回授至其資料輸入。當判定該更新信號140時，藉由 向上/向下計數器70之輸出來驅動D正反器136之輸入。 f 1 由於如參考圖6所顯示及說明之可程式化延遲線56之結 構，為選擇該延遲數量而欲向該延遲線中的多工器之切換 輸入提供的輸入值並非"—h進制編碼值而係一單一狀態觸 發（one-hot)值。因此，為將該輸入值除以4，可以將分率 係數乘法器134組態為一查找表。可將分率係數乘法器134 之功能性視為基於非十進制之一分率係數乘法器。表1顯 示嵌入分率係數乘法器134中的查找表之一範例。 輸入值 主延遲線中選定 輸出值 從屬延遲線 基本元件之數目 中選定基本 元件之數目 1000000000000000 1 1000000000000000 1 0100000000000000 2 1000000000000000 1 0010000000000000 3 1000000000000000 1 0001000000000000 4 1000000000000000 1 0000100000000000 5 1000000000000000 1 0000010000000000 6 0100000000000000 2 0000001000000000 7 0100000000000000 2 0000000100000000 8 0100000000000000 2 0000000000000001 16 0001000000000000 4 表1 122716.doc -20- 200814058 在改變該延遲值時必須加以小心。由分率係數乘法器 134返回的值任何時候皆無法應用於該從屬可程式化延遲 線在不對來自DDR-SDRAM裝置的資料作任何存取時， 較佳的係應用一新值。若在存取該記憶體裝置時改變此 值，則必須保持此值以避免在使用DQS信號時修改該DQS 延遲，從而避免在該可程式化延遲線中的不同延遲之間切 換時出現一寄生脈衝之風險。無論如何，若無中斷地執行 存取，則需要更新該延遲以對可能的降額因數變化加以考 量。該等DDR-SDRAM裝置需要週期性地中斷存取以能夠 再新其内容。該記憶體控制器已知此等再新循環之時間。 此資訊可用於在該DDR-SDRAM記憶體控制器不使用該等 DQS^號而該從屬延遲線線上的短時脈衝波將無關緊要時 安全地致能在再新操作期間該從屬延遲線之更新。 若使用此一方案，則當該記憶體控制器（未顯示）指示該 DDR_SDRAM裝置執行再新時，其判定線mo上之一信號， 從而再新D正反器136之内容。只要再新週期完成，便對線 140解判定，而該多工器138將資料重新循環至D正反器 136 〇 現在參考圖7，顯示用於圖5所示乘法器52之一解說性電 路。可由一 PLL 150與兩個時脈除法器152及154形成一 N/M乘法器。作為一範例，該PLL 15〇可以將該輸入信號 乘以8、9、10、11或12而將所產生的頻率除以1〇。時脈線 54上的頻率範圍將在初始頻率之+/· 2〇%内。因此，該延 遲鎖定迴路模組42將鎖定於一不同的參考延遲上，而該使 122716.doc -21- 200814058 用者將有能力修改該DQS信號之延遲。該分率係數乘法器 可以係一單一值，而在此一情況下，該設計比一 更簡 単。其可以係一除以二的簡單除法器（在其資料輪入上連 接負輸出之DFF(D-flip-fl〇p ; d正反器））。 現在參考圖9，一圖式顯示與圖5所示者相似，但進一步 包含一指示該偵測器之一鎖定情況的輸出信號之另一相= 侦測器電路160。對應於圖5所示元件之圖9所示相位债測 器電路160的元件，係以與圖5所示電路中所使用者相同的 〇 參考數字來識別。 如同圖5所示範例中，該相位偵測器電路44包含D正反器 58及60、包含有限數目的基本延遲元件之延遲線元件π、 一 NOR閘64及一 AND閘66。該電路係藉由時脈輸入54來驅 動，並使用延遲線62之輸出及該可程式化延遲線56之輸出 作為一回授時脈。除同樣顯示於圖5中的此等元件外，圖9 所不相位偵測器電路還包含AND閘162，該AND閘162在其 g 輸入中有一輸入係從D正反器58之輸出受到驅動而反向。 從D正反器60之輸出受到驅動之另一輸入並非反向。162之 輸出將用於指示該主電路所鎖定之精細延遲調諧。 當在線68上判定系統重設時，清除該等D正反器“及 6〇,該可程式化主延遲線在主可程式化延遲線％之輸出處 提供一回授時脈，該回授時脈係藉由一單一的基本延遲元 件而延遲，因為該向上/向下計數器7〇係相應&&n〇r閘 64及一 AND閘66之輸出設定。 在對線68上的系統重設解判定後，該等D正反器58及60 122716.doc -22- 200814058 #。對邏輯「0」（在主可程式化延遲線56之輸出處的波形 之低部分）取樣。當清除兩個〇正反器之輸出時，該2輸入 NOR閘64在向上/向下計數器7〇之「向上」輸入處提供一 邏輯1來指示相位偵測器16〇係未鎖定而需要在該主可程式 化H線中包含更多I本延遲元件來達到該鎖定狀態。該 2輸入「AND閘66藉由一邏輯「〇」驅動該向上/向下計數器 7〇之「向下」輸入以指示無須移除該可程式化延遲線56中 的延遲元件。AND閘162之輸出提供一邏輯「〇」來指示該 〇 相位偵測器160係未鎖定。 若4延遲變成大於藉由該系統時脈的時脈週期提供之參 考延遲，則兩個D正反器58與60對一邏輯「1」取樣。該2 輸入NOR閘64將邏輯「〇」返回至向上/向下計數器7〇之 「向上」輸入，而該2輸入AND閘66向向上/向下計數器70 之「向下」輸入提供一邏輯「1」。在此等條件下，向上/ 向下計數器70修改在其輸出上提供的值以指示該主可程式 化延遲線56移除一基本延遲元件。該主可程式化延遲線相 {) 、 應地減小其内部延遲。該相位偵測器160仍處於其未鎖定 相位。 當該可程式化延遲線56將信號線54上的系統時脈延遲該 系統時脈週期之一半（鎖定狀態）時，D正反器58對一邏輯 「1」取樣，而D正反器60對一邏輯「〇」取樣，因為在〇 正反器58之資料輸入之路徑内存在延遲線62。 延遲線62允許將在延遲線62之輸出處的延遲的回授時脈 之下降邊緣定位於線54上的系統時脈之上升邊緣之後的一 122716.doc -23- 200814058 時間，而將該回授時脈之下降邊緣定位於線54上的系統時 脈之上升邊緣之前。在此情況下，NOR閘64與AND閘66向 向上/向下計數器70之「向上」及r向下」輸入提供邏輯 「0」。向上/向下計數器70之輸出不改變，而and閘162之 輸出提供一邏輯「1」來指示藉由該相位偵測器i 6〇提供的 相位錯誤為零而由此鎖定該相位偵測器16 〇。 現在參考圖10 ’ 一系列時序圖解說有效資料與一 DQS信 號之間的若干相對時序。圖10之前三個跡線分別顯示該 D DDR-SRAM時脈、在一讀取操作期間來自該ddR-SRAM裝 置之DQS信號以及來自該讀取操作的有效資料與dqs信號 邊緣對齊之理想定位。該DQS信號之週期係標示為時間 ti。圖10之第四跡線顯示最佳地延遲一時間"以丨之DQS信 圖10之第五跡線顯示其中讀取資料在該DQS信號的上升 邊緣之前的一時間間隔t2係有效之一情況。在此情況下， 如第六跡線中所示該DQS信號最佳的係延遲一時間 C) tfIMti-tz，以使得該DQS信號之邊緣落後該有效資料之邊 緣一等於1/4^之時間。 圖10之第七跡線顯示其中讀取資料在該DQS信號的上升 邊緣之後的一時間間隔t2之後係有效之一情況。在此情況 下，如第八跡線中所示該DQS信號最佳的係延遲一時間 t5 = l/4ti+t4，以使得該DQS信號之邊緣落後該有效資料之 邊緣一等於1/4^之時間。

現在參考圖11’ 一圖式解說依據本發明之原理之一 DQS 122716.doc •24- 200814058 延遲電路170。如同圖5所示電路，圖u所示dqs延遲電路 170使用信號線172上的系統時脈及線174上之一校準請求 信號來透過OR閘178驅動在延遲鎖定迴路及取樣/保持電路 176中之-校準請求輸人。藉由在致能測量信號線上判 疋之一致能測量信號來驅動〇11閘178之另一輸入。該延遲 鎖疋迴路及取樣/保持電路176輸出一鎖定信號及用於驅動 該等從屬延遲單元之一多位元1/4時脈延遲信號（如參考圖5 所揭示）。 #唬線180上的致能測量信號還驅動致能電路丨82。當藉 由在信號線180上判定致能測量信號而致能時，致能電路 182；^查線184上延遲鎖定迴路及取樣/保持電路176的鎖定 #號輸出及D正反器186的輸出之狀態，D正反器186用作 相位偵測器來偵測DQS信號與來自該DDR-SDRAM的資 料之間的任何延遲。僅將在該主延遲鎖定迴路電路處於其 鎖定狀態時執行任何DQS/資料延遲差之測量。 從可程式化從屬延遲線（〇)188之輸出驅動D正反器186之 時脈輸入，而從可程式化從屬延遲線（1)19〇之輸出驅動D 正反器186之資料輸入。透過相同的多工器192與194來驅 動向兩個可程式化從屬延遲線（〇)1 88及可程式化從屬延遲 線（1)190之輸入。多工器192將其選擇輸入連接至接地，以 便其始終將來自其「0」輸入的資料傳遞至其輸出。向其 0」輸入提供的資料係來自該DDR-SDRAM之DQS (0)信 號。多工器194將其選擇輸入連接至致能測量信號線丨8〇， 將其「〇」輸入連接至來自DDR-SDRAM之DQS (1)信號， 122716.doc -25- 200814058 山"」輸入連接至一來自該DDR-SDRAM之資料位元 輸出（例如資料[0]位元）。

ϋ 在測量程序期間，分別將一「〇」與一 Γ1」載入· ^DRAM中的兩個記憶體位址，而該DDR-SDRAM之位址匯 '系在該些兩個$憶體位址之間觸發以使得在向多工器 ^94的1」輸入處出現之來自該DDR_SDRAM的輸出資料 係具有與MD_號㈣頻率之-方波。在t路之正規操 作』間’夕J1器194將該DQS(1)信號傳遞至可程式化從屬 I遲線（1)190之輸入。該致能測量信號將來自該 SDRAM之資料選擇為在該測量程序期間出現於多工器μ# 之輸出夕工器192係放置於該DQS信號資料路徑中，僅 用於防止該多工器194在該資料路徑中引入相位錯誤。熟 習此項技術者將觀察到在具有一單一DQS信號之系統中不 需要多工器。 可程式化從屬延遲線（1)190延遲在多工器194之輸出處 來自該DDR-SDRAM的觸發式方波資料輸出信號，而在可 程式化從屬延遲線（1)190之線196上的輸出處提供一延遲的 信號。在該測量程序開始時，所選擇的延遲接近零，而因 此線196上（耦合至D正反器186的資料輸入）的信號之上升 邊緣出現於在可程式化從屬延遲線（1)190(糕合至d正反器 186的時脈輸入）的輸出處之線198上的延遲的DQS信號之 前。只要線184上的延遲鎖定迴路及取樣/保持電路之 鎖定信號輸出之狀態係鎖定，D正反器186之輸出便會鎖存 一邏輯「1」並提供一時脈脈衝以增量該計數器2〇〇，判定 122716.doc -26- 200814058 線1 80上的致能測量信號而對線202處的終止測量信號解判 定，AND閘206將一邏輯「1」驅動至多工器208之選擇輸 入，該多工器208將計數器輸出傳遞至可程式化從屬延遲 線（1) 19 0。AND閘206之輸出還將一邏輯「1」驅動至多工 器210之選擇輸入，從而透過多工器210傳遞主延遲鎖定迴 路電路176之1/4時脈延遲輸出來控制可程式化從屬延遲線 (0)188中的延遲。 然後，該電路將藉由相對於用於對D正反器186進行時脈 Ο 控制的延遲的DQS信號而以增量方式延遲線196上的資料 4吕號來開始該測量程序。一旦該計數已增量至一值，該值 使得在可程式化從屬延遲線（1)190中產生足以引起延遲的 DQS信號之一延遲，則計數器2〇〇停止增量，該延遲的 DQS信號驅動D正反器186的時脈將一邏輯「〇」鎖存於D 正反器186之輸出處並在低延遲（i〇w—delay)信號線212上將 其提供給致能電路182。此刻，比率計算及FSM電路214開 始執行其計算。

(J 現在參考圖12，一圖式解說依據本發明之原理適用於圖 11所示電路之一比率計算FSM電路214之一範例。依據本 發明，為能夠在向該記憶體裝置供電時調整藉由圖U所示 主延遲鎖定迴路電路176提供之理論上的1/4時脈延遲，計 算兩個延遲之間的比率。首先，將表示圖u所示線196上 的延遲的資料與圖11所示線198上的延遲的DQS信號對齊 斤茜要的延遲數量之計數提供給減法器電路222之減數輸 入220 ’而將表示延遲DQS的信號之計數提供給減法器電 122716.doc -27· 200814058 路222之被減數輸入224。減法器電路222之輸出係該DQS 信號的上升邊緣與該資料信號的邊緣之間的延遲差。減法 器電路222之輸出係一帶正負號的值，因為該dqs信號之 上升邊緣可以位於該資料信號的邊緣之前或之後。依據減 法器電路222的輸出之MSB所帶有的該差之符號，操作調 整將係正或負。 將兩個延遲之間的差與信號線224上的Dqs延遲相比 較’但首先計算絕對值以進一步獲得一比率。減法器電路 0 226與多工器228 —起用作一絕對值電路，在該絕對值電路 中將該等兩個延遲之間的差提供給減法器電路226之減數 輸入及多工器228之「0」輸入，將一「〇」值（象徵性地顯 示為接地）提供給減法器電路226之被減數輸入，將減法器 電路226之輸出提供給多工器228之「1」輸入，而將該差 值之MSB(符號）位元提供給多工器228之選擇輸入。 加法器230、多工器232、AND閘234及D正反器236—起 用作一多位元累加器，其在比較器238中將其輸出與表示 線224上的延遲的DQS信號之計數相比較。當未判定線24〇 上的致能測量信號時，AND閘234將該累加器保持於一 「清除」狀態。當判定線240上的致能測量信號並清除該 終止測量信號時，該多工器232選擇該加法器23〇之輸出。 因為判定線240上的致能測量信號，因此顯現該組and閘 234。其與比較器238及計數器242 一起在計數器之輸^ 處提供用於產生該時脈週期的串聯基本元件數目與用^產 生等於DQS與DATA之-位元之間的延遲差之一延遲的串 122716.doc -28- 200814058 聯基本元件數目之間的比率之一影像。 在線240上的系統時脈之第一上升邊緣上，該組d正反器 236鎖存在該絕對值電路之輸出處存在的相位差，因為該 等D正反器之重設值為一邏輯「〇」。在比較器238中將此第 一值與線224上的延遲的DQS信號相比較，而該第一值當 然係較低值，從而將比較器238之輸出保持於一邏輯「〇」 狀態。多工器232因此仍選擇加法器23〇之輸出作為其輸 入。該等D正反器236之輸出（相位差）在該系統時脈之每一 上升邊緣累加於該等D正反器236之輸出處。該計數器242 增量，因為其致能輸入（比較器238之輸出）仍處於一邏輯 「0」。 當該4D正反器236的輸出處之值變成高於（或等於）信號 線224上的延遲的DQS信號之值時，不再致能該計數器而 該累加器停止，因為多工器232之選擇輸入現在選擇從該 等D正反器重新循環出的值。信號線22〇與224上的值之間 的比率現在係存在於信號線244上的計數器之輸出處。 作為圖12所示電路之操作之一範例，若1/4 dqs週期需 要違可程式化延遲線中的36個基本延遲元件而該資料[〇]的 上升邊緣與该DQS信號的上升邊緣之間的延遲需要9個基 本延遲元件，則比率為1:4。該累加器開始於零而經歷9、 18、27及36，而該比較器238的輸出處之信號的個別值係 0、0、0及1。計數器242將一直計數到四。在本發明之操 作中，值範圍可介於約8與2之間。較低的值可以指示該資 料與該DQS信號的上升邊緣之間的延遲差係臨界而對於該 122716.doc •29- 200814058 DDR-SDRAM記憶體裝置之正確操作而言可能係不可接受 的。較高的值可以指示不存在有調整意義者。 將依據以下公式進行調整： ADJdelay=理論延遲+/-(比率X理論延遲）， 該比率係1/N，其中N係該測量結束時該計數器中的值，要 求N係一整數。為簡化本發明之延遲修正電路，將信號線 244上的計數器值減小為一 2次冪，以使得能夠使用簡單的 電路來執行除法。藉由LUT(Lookup table ;查找表）246來 〇 執行此減小，其僅將該計數器輸出轉換為靜態十進制值 2、4及8。表2顯示用於LUT 246之一範例性真值表。 十進制輸入 十進制輸出 比率 2 0 1/2 3 0 1/2 4 1 1/4 5 1 1/4 6 1 1/4 7 2 1/8 8 2 1/8 9, 10,… 3 不作調整 表2 除以2次幂時採用簡單的電路將該資料向右偏移。LUT 246之輸出驅動多工器248之選擇輸入以選擇來自信號線 224的資料之適當位元，此等位元表示適當的位元偏移資 122716.doc -30- 200814058 料，該位元偏移資料表示載送於信號224上的值之1/2、 1 /4、1 /8。該值仍為正，但可以依據載送於信號線2$〇上的 相位差之符號（MSB)來添加或移除該值。藉由多工器252及 一 DFF 254來鎖存線250上的MSB信號。此係強制性的，因 為當該系統不處於測量模式時減法器電路222之MSB不具 有相同的意義而必須可在測量週期結束時獲得該值。當該 系統不處於該測量模式時，DFF 254之輸出保持此值。 若在該資料之上升邊緣出現於該DQS信號之上升邊緣之 鈾的情況下需要從理論最佳延遲移除延遲，則用於將延遲 的資料與延遲的DQS信號對齊之值需要低於一 1/4時脈延遲 之一延遲而該信號為負（MSB設定）。加法或減法之選擇係 藉由使用減法器電路256與多工器258來實現。將多工器 248之輸出提供給減法器電路256之減數輸入，而將「〇」 (象徵性地顯示為接地）提供給減法器電路256之被減數輸 入。符號位元（MSB值）係用於驅動多工器254之選擇輸入。 ◎ 當該MSB係設定時，該多工器258之輸出提供該比率乘以 該DQS延遲之負值，或者當該MSB係未設定時，提供正 值。最後’在加法器260中將乘以該DQS延遲之適當帶正 負號的比率與1/4時脈週期DQS延遲相加。在操作中，若將 該DQS信號延遲1/4時脈週期所需要的基本延遲元件數目改 變，則將自動更新調整DQS/資料差所需要的延遲元件數目 而無須計算延遲元件之所需數目。 將透過圖11之多工器208及210向圖u之從屬可程式化延 遲線188及190提供經調整的延遲。當判定測量信號結束 122716.doc -31 - 200814058 時’ AND閘206選擇多工器208及210之「〇」輸入。

Ο 由於可能的情況係一延遲差可以發生於該資料匯流排上 的每一個別資料位元之間，因此熟習此項技術者會明白圖 Π及12所示電路可以分離地計算針對該匯流排上的每一資 料位元之延遲並計算該等比率之一平均數以用於調整該理 卿最佳延遲。進一步，可以藉由在該Dds-SDRAM讀取循 環的DQS(l)—半上讀取的資料之間進行選擇並以本文針對 DQS(O)信號所教導者相同的方式將其與該dqs(i)信號相 比較來實現DQS(l)信號之調整。 可以依據本發明提高精細延遲調整之精確度。在圖11及 12所示具體實;^例中，首先計算1/4時脈週期與 之間的延遲之延遲比帛，而帛著依據此比率進行精細延遲 調諧。例如，1/4時脈週期需要1〇〇個串聯基本元件，即在 @100 Mhz : 2.5 ns時需要100個元件，若DQS及DATA具有 一 650 ps之延遲差，則將需要25個基本元件來修正此差。 在本文至此所揭示之具體實施例中，若該溫度下降（而基 本元件之内在延遲亦減小），則產生_1/4時脈週期延遲所 需要的元件數目將係(例如)200個元件而所施加的精 將係50個基本元件以獲得相同的調整比率 (100/25=200/50) 〇 在使用此方案之情況下，該1/4時脈週期在時間（2 J η。方 面保持相同（2.5 ns)’而DQS/DATA差從㈣ps減小至325 (僅係解說值)之機率相當大。因此，延遲元件數目係㈣ 非5〇。為獲得比率之非線性，可以簡化圖12之電路。圖η 122716.doc •32· 200814058 之電路270中顯示此一簡化方案。 現在參考圖13,可看出，在電路27〇中，藉由減法器 來計算載送於線272與274上的延遲元件數目之間的差，並 在多工器280之選擇輸入處對該致能測量信號解判定時藉 由一組多工器280來重新循環DFF儲存元件278之輸出而將 該差儲存進該DFF儲存元件278。當判定該致能测量信號 時，該等DFF對該差取樣。將在加法器282中將此元^ 目之差與線274上的值相加。載送於DFF 278的輸出上之數 目係-帶正負號的i，因此使用一簡單的加法器282來與 線274上的值相加或將其從後者中減去。

Ο 假定在前一範例中使用相同值’若該延遲差從65〇 ps減 小至325 ps，則該調整中涉及到的串聯基本元件數目將非 50而係25，因為該基本元件數目係涉及到該調整而非一增 加或減小元件數目之恆定比率。 此外，為改良單元放置及發送’可以藉由移除該等多工 器192及194並對從該等記憶體裝置讀取的資料執行檢查來 進一步修改架構，現在將參考圖14來說明。此架構提供與 如圖Π所示嵌入多工器的架構完全相同之功能性。此修= 可以採用一比率調整或參考圖13所說明之調整。 現在參考圖14，可以看出該電路實質上類似於圖u之電 路。該等可程式化從屬延遲線188及19〇接收該等dqs 〇及 DQS 1信號。如參考圖u所說明將特定資料寫入該記憶體 裝置。藉由該理論1/4時脈週期來延遲該等DQS信號，並對 該資料進行取樣與檢查。若該資料與特定的預期值匹配， 122716.doc -33- 200814058 則該DQS係延遲比該理論值小丨個基本延遲元件。再次檢 查從該記憶體裝置讀取的資料，若其與特定的預期值匹 配，則再次將该延遲減小一基本元件（該模組FSM 214相應 地設定該可程式化延遲之選擇輸入），以此類推。 一旦所讀取的資料與該特定資料不匹配，該模組“Μ 2 14便將此最小的延遲元件數目儲存於由DFF與多工器元 件形成之一第一暫存器内。接著再次藉由該理論值將該 DQS延遲初始化，並重複該程序，不同之處僅係增加而非 減小该可程式化延遲。只要所讀取的資料與該特定圖案不 匹配，該FSM模組214便將第二延遲元件數目儲存於由^^^^ 與多工器元件形成之一第二組暫存器内。此刻，將兩個暫 存器之輸出傳送至一減法器，從該第二暫存器中的值減去 該第一暫存器中的值。接著保持該減法器輸出之一選定延 遲。不使用該LSB來提供一除以2之除法。此除以2之值對 應於因該DQS/DATA相位差而欲在該可程式化延遲線中串 聯用於獲得最佳DQS取樣點之基本元件數目。為進一步在 使用該DDR控制器期間（即，在該記憶體裝置之功能操作 期間）圮錄此DQS/DΑΤΑ差，該最佳取樣點相對於載送於主 DLL輸出上的理論取樣點之位置係已知。為獲得該差，除 以2之值與理論1/4時脈週期係線272與274上圖。所示電路 之輸入。依據一真實的DQS/資料差而自動計算出欲調整之 延遲（第二延遲），而無須讓韌體/軟體在計算/fsm模組214 中輸入一值。 雖然已顯示及說明本發明的具體實施例及應用，但是熟 122716.doc -34- 200814058 習此項技術者應明白除上述内容外可以進行甚多的修改， 而不會脫離本文所述本發明的概念。因此，除隨附申請專 利範圍之精神以外，本發明不受限制。 【圖式簡單說明】 圖1A及1B係解說SDR-DRAM及DDR-DRAM裝置的有效 資料窗口之時序圖。 圖2係解說一典型的DDR_SDRAM寫入存取之一時序圖。 圖3係解說一典型的DDR-SDRAM讀取存取之一時序圖。 圖4係解說一典型的應用環境之圖示，其中顯示一微控 制器驅動一 DDR-SDRAM裝置。 圖5係解說依據本發明用以產生一具有一可程式化延遲 的DQS信號之一電路之一方塊圖。 圖6係解說適用於本發明之一典型的可程式化延遲線之 一圖式。 圖7係解說一適用於本發明的N/M乘法器電路之一圖 式。 圖8A至8C係顯示針對圖5所示電路的鎖定與兩個未鎖定 情況之時序圖。 圖9係顯示與圖5所示者相似而進一步包含一指示一鎖定 情況的輸出信號之另一相位偵測器電路之一圖式。 圖10係解說有效資料與一DQS信號之間的若干相對時序 之一系列時序圖。 圖11係解說依據本發明之一 DQS延遲電路之一圖式。 圖12係解說計算適用於圖丨丨所示電路之一比率計算及 122716.doc -35- 200814058 FSM電路之一範例之一圖式。 圖13係解說計算適用於本發明之一比率計算及FSM電路 之另一範例之一圖式。 圖14係解說依據本發明之另一DQS延遲電路之一圖式。 【主要元件符號說明】 10 12 14 Γ、 16 18 20 22 24 26 28 30 U 32 34 40 42 44 46 48 微控制器/微處理器 DDR-SDRAM 裝置 DDR記憶體控制器 輸入時脈信號 DQS延遲電路 D正反器 D正反器 讀取資料匯流排 閘控時脈 寫入資料邏輯 雙向緩衝器 雙向緩衝器 雙向緩衝器 DQS延遲電路/模組 延遲鎖定迴路模組 主鎖定迴路電路/相位偵測器（模組） 模組 從屬延遲線 線 50 122716.doc -36- 200814058

52 乘法器 54 信號線/輸出/時脈線/時脈輸入 56 可程式化延遲線 58 D正反器 60 D正反器 62 延遲線（元件） 64 NOR閘 66 AND閘 68 線 70 向上/向下計數器 80 可程式化延遲線電路 82 、 84 、 86 、 88 、 串聯單元延遲元件 90及 92 94 反相器 96 多工器 98 反相器 100 多工器 102 反相器 104 多工器 106 反相器 108 多工器 110 反相器 112 多工器 114 反相器 122716.doc -37- 200814058 Γ' Ο 116 多工器 118 反相器 120 輸入緩衝器 122 輸出缓衝器 130 從屬可程式化延遲線電路 132 從屬可程式化延遲線電路 134 分率係數乘法器 136 D正反器 138 多工器 140 線 150 PLL 152 時脈除法器 154 時脈除法器 160 相位摘測器電路 162 AND閘 170 DQS延遲電路 172 信號線 174 線 176 延遲鎖定迴路及取樣/保 延遲鎖定迴路電路 178 OR閘 180 致能測量信號線 182 致能電路 184 線 122716.doc .38· 200814058 Γ 122716.doc 186 D正反器 188 可程式化從屬延遲線（0) 190 可程式化從屬延遲線（1) 192 多工器 194 多工器 196 線 198 線 200 計數器 202 線 206 AND閘 208 多工器 210 多工器 212 低延遲（l〇w_delay)信號線 214 比率計算及FSM電路/模組FSM 220 減數輸入/信號線 222 減法器電路 224 被減數輸入/信號線 226 減法器電路 228 多工器 230 加法器 232 多工器 234 AND閘 236 D正反器 238 比較器 OC -39- 200814058 240 線 242 計數器 244 信號線 246 LUT 248 多工器 250 信號線 252 多工器 254 DFF 256 減法器電路 258 多工器 260 加法器 270 電路 272 線 274 線 276 減法器 278 DFF儲存元件 280 多工器 282 加法器 SO, Sl，S2, S3,… S(n-l)及 S(n) 切換輸入 122716.doc -40-

Claims (1)

1. 200814058 十、申請專利範圍： 1· 一種用以延遲一輸入控制信號之方法，其包括 接收一輸入時脈信號； 一目標數量相 -數目； 同時產生之一 決定為產生與該輸入時脈信號之週期之 等之一第一延遲而需要的串聯延遲元件之， 接收一具有與該輸入控制信號之一邊緣 邊緣的輸入資料信號； 決定-分數，其等於為針對該輸入資料信號與該輪入 〇 控制信號之一信號產生-第二延遲而需要的串聯延遲元 件之該數目除以為提供與該輸入時脈信號之週期之該目 標數量相等之一延遲而需要的串聯延遲元件之該數目， 該第二延遲等於為將該輸入資料信E之該邊緣與該輸人 控制彳§號之該邊緣對齊而需要之一時間數量；及 將該輸入控制信號延遲藉由該數目的串聯延遲元件實 現之一時間數量，以實現藉由延遲元件之該分數而更改 之該第一延遲。 2.如請求項1之方法，其中該輸入時脈週期之該目標數量 係系統時脈週期的四分之一。 3·如請求項1之方法，其中該輸入控制信號係從一記憶體 裝置接收，而在該記憶體裝置之一不活動週期期間更新 為延遲該輸入控制信號而需要的延遲元件之該數目。 4·如請求項1之電路，其中該輸入控制信號係從一雙倍資 料速率同步動態隨機存取（DDR-SRAM)記憶體裝置接收 之一讀取資料選通。 122716.doc 200814058 5·如明求項4之方法，其中在該ddr_sram記憶體裝置之 -正規操作模式期間決定該分數係週期性地執行至少〆 次。 6·如請求項4之方法，其中決定為產生一第一延遲而需要 的串聯延遲元件之该數目係藉由檢查從ddr_sram記憶 體裝置讀取的資料值來執行。 7· —種用以延遲一輸入控制信號之電路，其包括： 接收構件，其係用以接收一輸入時脈信號； /夬疋構件，其係用以決定為形成與該輸入時脈信號之 週期之一目標數量相等之一第一延遲而需要的串聯延遲 元件之一數目； 接收構件，其係用以接收一具有與該輸入控制信號之 一邊緣同時產生之一邊緣的輸入資料信號； 決疋構件，其係用以決定為針對該輸入資料信號與該 輸入控制信號之一信號形成一第二延遲而需要的串聯延 遲元件之該數目，該第二延遲係為將該輸入資料信號之 該邊緣與該輸入控制信號之該邊緣對齊而需要之一時間 數量；以及 延遲構件，其係用以將該輸入控制信號延遲一藉由為 產生該第一延遲而需要的若干串聯延遲元件來實現之時 間數量，該第一延遲係藉由在該第二延遲計算之時間、、夫 定的延遲元件之該數目而更改。 8 ·如請求項7之電路，其中該輸入控制信號係從一雙倍資 料速率同步動態隨機存取（DDR-SDRAM)記憶體裂置接 122716.doc -2- 200814058 收之一讀取資料選通。 9. 如明求項7之電路，其中用以決定該第 操作—次。° L體裝置之一正規操作模式期間至少 10. 如請求項7之電路’其中用以決定為產 需要的串聯延遲元件之該 遲 ~記憶體裝置讀取广 ϋ 122716.doc