JP2000311028A - 位相制御回路、半導体装置及び半導体メモリ - Google Patents
位相制御回路、半導体装置及び半導体メモリInfo
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- Memory System (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 遅延時間の微調整にＳＭＤや格子状遅延回路
（ＳＱＵＡＤ）を用いた構成に比べて位相制御可能な信
号のクロック周波数を向上させる。 【解決手段】 第１のクロック信号（ＢＤＡ１）に夫々
異なる所定の遅延時間を与える複数個の固定遅延回路
（２００−０〜２００−５）、複数個の固定遅延回路か
ら出力されるクロック信号と前記第１のクロック信号に
対して位相が相異された第２のクロック信号（ＰＣＬ
Ｋ）とを入力し、第２のクロック信号に対する第１のク
ロック信号の位相差に応ずる複数ビットの検出信号（２
０２）を生成する検出回路（２０１）、及び第３のクロ
ック信号（ＢＤＡ２）に前記検出信号に応ずる前記位相
差の遅延を与える可変遅延回路（２００−６）によって
位相制御回路を実現する。複数個の固定遅延回路に対し
て1個の可変遅延回路を用いるだけで、固定遅延回路の
数に応ずる階調数若しくは分解能で位相制御が可能にな
る。
（ＳＱＵＡＤ）を用いた構成に比べて位相制御可能な信
号のクロック周波数を向上させる。 【解決手段】 第１のクロック信号（ＢＤＡ１）に夫々
異なる所定の遅延時間を与える複数個の固定遅延回路
（２００−０〜２００−５）、複数個の固定遅延回路か
ら出力されるクロック信号と前記第１のクロック信号に
対して位相が相異された第２のクロック信号（ＰＣＬ
Ｋ）とを入力し、第２のクロック信号に対する第１のク
ロック信号の位相差に応ずる複数ビットの検出信号（２
０２）を生成する検出回路（２０１）、及び第３のクロ
ック信号（ＢＤＡ２）に前記検出信号に応ずる前記位相
差の遅延を与える可変遅延回路（２００−６）によって
位相制御回路を実現する。複数個の固定遅延回路に対し
て1個の可変遅延回路を用いるだけで、固定遅延回路の
数に応ずる階調数若しくは分解能で位相制御が可能にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、位相制御技術、ク
ロック信号に同期動作される半導体装置及び半導体メモ
リに係り、特に、外部から入力されるクロック信号に同
期した内部クロック信号の位相を制御して外部出力動作
を外部クロック信号の位相に合わせることを可能にする
位相制御技術に関し、例えば、ＳＤＲＡＭ（シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ）のような
クロック同期メモリに適用して有効な技術に関するもの
である。
ロック信号に同期動作される半導体装置及び半導体メモ
リに係り、特に、外部から入力されるクロック信号に同
期した内部クロック信号の位相を制御して外部出力動作
を外部クロック信号の位相に合わせることを可能にする
位相制御技術に関し、例えば、ＳＤＲＡＭ（シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ）のような
クロック同期メモリに適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】ＳＤＲＡＭは外部から入力されるクロッ
ク信号に同期してデータの入出力を行う。ＳＤＲＡＭに
おいてその動作周波数を向上させてクロックサイクル時
間を短縮していくとき、そのクロックサイクルに応じて
データ読み出しのアクセスタイムも短縮されなければな
らない。そのために、外部クロック信号とデータ出力制
御用の内部クロック信号との間のクロックスキューを外
部クロック信号の周波数に拘わらず低減するため、換言
すれば、外部クロック信号とデータ出力制御用の内部ク
ロック信号との位相を一定に合わせるための位相制御回
路若しくはクロック再生回路が採用されている。
ク信号に同期してデータの入出力を行う。ＳＤＲＡＭに
おいてその動作周波数を向上させてクロックサイクル時
間を短縮していくとき、そのクロックサイクルに応じて
データ読み出しのアクセスタイムも短縮されなければな
らない。そのために、外部クロック信号とデータ出力制
御用の内部クロック信号との間のクロックスキューを外
部クロック信号の周波数に拘わらず低減するため、換言
すれば、外部クロック信号とデータ出力制御用の内部ク
ロック信号との位相を一定に合わせるための位相制御回
路若しくはクロック再生回路が採用されている。
【０００３】従来のクロック再生回路にはＰＬＬ（フェ
ーズ・ロックド・ループ）やＤＬＬ（ディレイ・ロック
ド・ループ）を用いたものがある。しかしながら、それ
らはフィードバック回路であるため、位相を所定に合わ
せる為に数百サイクルも要し、待機状態から動作可能状
態への復帰に時間を要し、それを回避するには待機時で
あっても常に動作させておかなければならず、待機電力
が大きくなる。
ーズ・ロックド・ループ）やＤＬＬ（ディレイ・ロック
ド・ループ）を用いたものがある。しかしながら、それ
らはフィードバック回路であるため、位相を所定に合わ
せる為に数百サイクルも要し、待機状態から動作可能状
態への復帰に時間を要し、それを回避するには待機時で
あっても常に動作させておかなければならず、待機電力
が大きくなる。
【０００４】そこで、International Solid-State Circ
uit Conference Digest of Technical Papers, pp. 374
-375, Feb. 1996に、待機時に動作を停止できるクロッ
ク再生回路としてＳＭＤ（シンクロナス・ミラー・ディ
レイ）が提案されている。ＳＭＤは、遅延時間の同じ２
個の遅延回路列、即ち進行方向遅延回路、逆方向遅延回
路、鏡像制御回路及び遅延モニタを有する。進行方向遅
延回路、逆方向遅延回路は、互いに信号の伝達経路が逆
向きになるように配置され、進行方向遅延回路の各遅延
段の出力は鏡像制御回路を介して逆方向遅延回路の対応
遅延段の入力に結合される。遅延モニタはクロック入力
バッファの遅延時間とクロックドライバの遅延時間のダ
ミー回路である。ＳＭＤの動作は上記文献において以下
のように説明されている。先ず、ｎ番目のクロックは遅
延モニタを通過し、ｎ＋１番目のクロックが鏡像制御回
路に入るまで進行方向遅延回路内を進行する。鏡像制御
回路にｎ＋１番目のクロックが入ったとき、ｎ番目のク
ロックは進行方向遅延回路から逆方向遅延回路に転送さ
れる。ｎ番目のクロックは進行方向遅延回路を通過した
ときとほぼ同じ時間で逆方向遅延回路を通過し、クロッ
クドライバに入力される。この結果、ｎ番目のクロック
のクロックドライバ出力は、ｎ＋２番目の外部クロック
と位相が合う。即ち、遅延モニタを通したｎ番目のクロ
ックからｎ＋１番目のクロックまでの時間を、遅延回路
の段数として計測し、その分だけ更に遅延回路を通すこ
とにより、ｎ＋２番目の外部クロックに位相を合わせた
内部クロックを生成する。したがって、ＳＭＤは動作を
開始してから２クロックサイクルで外部クロックと位相
を合わせた内部クロックを生成することができる。
uit Conference Digest of Technical Papers, pp. 374
-375, Feb. 1996に、待機時に動作を停止できるクロッ
ク再生回路としてＳＭＤ（シンクロナス・ミラー・ディ
レイ）が提案されている。ＳＭＤは、遅延時間の同じ２
個の遅延回路列、即ち進行方向遅延回路、逆方向遅延回
路、鏡像制御回路及び遅延モニタを有する。進行方向遅
延回路、逆方向遅延回路は、互いに信号の伝達経路が逆
向きになるように配置され、進行方向遅延回路の各遅延
段の出力は鏡像制御回路を介して逆方向遅延回路の対応
遅延段の入力に結合される。遅延モニタはクロック入力
バッファの遅延時間とクロックドライバの遅延時間のダ
ミー回路である。ＳＭＤの動作は上記文献において以下
のように説明されている。先ず、ｎ番目のクロックは遅
延モニタを通過し、ｎ＋１番目のクロックが鏡像制御回
路に入るまで進行方向遅延回路内を進行する。鏡像制御
回路にｎ＋１番目のクロックが入ったとき、ｎ番目のク
ロックは進行方向遅延回路から逆方向遅延回路に転送さ
れる。ｎ番目のクロックは進行方向遅延回路を通過した
ときとほぼ同じ時間で逆方向遅延回路を通過し、クロッ
クドライバに入力される。この結果、ｎ番目のクロック
のクロックドライバ出力は、ｎ＋２番目の外部クロック
と位相が合う。即ち、遅延モニタを通したｎ番目のクロ
ックからｎ＋１番目のクロックまでの時間を、遅延回路
の段数として計測し、その分だけ更に遅延回路を通すこ
とにより、ｎ＋２番目の外部クロックに位相を合わせた
内部クロックを生成する。したがって、ＳＭＤは動作を
開始してから２クロックサイクルで外部クロックと位相
を合わせた内部クロックを生成することができる。
【０００５】フィードバック回路を用いない従来のその
他のクロック再生回路について記載された文献として以
下のものがある。特開平１０−１２６２５４号公報、特
開平８−２２３０３１号公報にもＳＭＤが示されてい
る。その他に、T. Yamada, etal., Symposium of VLSI
Circuits Digest of Technical Papers, pp. 112-113,J
une. 1996、特開平７−１０６９５６号公報がある。
他のクロック再生回路について記載された文献として以
下のものがある。特開平１０−１２６２５４号公報、特
開平８−２２３０３１号公報にもＳＭＤが示されてい
る。その他に、T. Yamada, etal., Symposium of VLSI
Circuits Digest of Technical Papers, pp. 112-113,J
une. 1996、特開平７−１０６９５６号公報がある。
【０００６】また、前記ＳＭＤにおいて外部クロックと
内部クロックとの位相同期の最大誤差は前記進行方向遅
延回路や逆方向遅延回路における遅延段1段分の遅延時
間に相当する。このため、そのような誤差を最小限にす
るためにクロック再生回路に微調整回路を追加したもの
がある。例えば、J. Han, et al., Symposium of VLSI
Circuits Digest of Technical Papers, pp. 192-193,
June. 1996、そして特開平１０−１３３９５号公報に
は、微調整にもＳＭＤを用いたクロック再生回路が示さ
れている。
内部クロックとの位相同期の最大誤差は前記進行方向遅
延回路や逆方向遅延回路における遅延段1段分の遅延時
間に相当する。このため、そのような誤差を最小限にす
るためにクロック再生回路に微調整回路を追加したもの
がある。例えば、J. Han, et al., Symposium of VLSI
Circuits Digest of Technical Papers, pp. 192-193,
June. 1996、そして特開平１０−１３３９５号公報に
は、微調整にもＳＭＤを用いたクロック再生回路が示さ
れている。
【０００７】また、特開平１１−２４７８５号公報には
2個の入力端子を容量でカップリングさせた論理ゲート
をアレイ状に配置してクロック信号を遅延させる格子状
遅延回路（ＳＱＵＡＤ）を遅延時間の微調整用に持ち、
その前段に遅延調整を拡大を図るための別の遅延要素を
挿入して、外部クロックに同期させた内部クロックを形
成可能にした回路が示される。その前提技術は特開平８
−７８９５１号公報に示されていいる。
2個の入力端子を容量でカップリングさせた論理ゲート
をアレイ状に配置してクロック信号を遅延させる格子状
遅延回路（ＳＱＵＡＤ）を遅延時間の微調整用に持ち、
その前段に遅延調整を拡大を図るための別の遅延要素を
挿入して、外部クロックに同期させた内部クロックを形
成可能にした回路が示される。その前提技術は特開平８
−７８９５１号公報に示されていいる。
【０００８】
【発明が解決しようとする課題】しかしながら、前記微
調整にもＳＭＤを用いた回路では、論理ゲート２段で構
成される単位遅延回路による単位遅延時間よりも分解能
を向上させることができず、構成が複雑な割には遅延時
間の調整精度を向上させることができないという問題点
のあることが本発明者によって明らかにされた。また、
遅延時間の微調整に格子状遅延回路（ＳＱＵＡＤ）を用
いる場合には回路素子数が多くなり、更に高分解能の微
小遅延を安定して発生する為に複数遅延段を必要とする
ので、計測可能なクロックサイクル時間を短縮できな
い、という問題点が本発明者によって見出された。
調整にもＳＭＤを用いた回路では、論理ゲート２段で構
成される単位遅延回路による単位遅延時間よりも分解能
を向上させることができず、構成が複雑な割には遅延時
間の調整精度を向上させることができないという問題点
のあることが本発明者によって明らかにされた。また、
遅延時間の微調整に格子状遅延回路（ＳＱＵＡＤ）を用
いる場合には回路素子数が多くなり、更に高分解能の微
小遅延を安定して発生する為に複数遅延段を必要とする
ので、計測可能なクロックサイクル時間を短縮できな
い、という問題点が本発明者によって見出された。
【０００９】本発明の目的は、遅延時間の微調整にＳＭ
Ｄや格子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べ
て回路構成が簡単な位相制御回路、そしてクロック再生
回路を提供することにある。
Ｄや格子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べ
て回路構成が簡単な位相制御回路、そしてクロック再生
回路を提供することにある。
【００１０】本発明の別の目的は、遅延時間の微調整に
ＳＭＤや格子状遅延回路（ＳＱＵＡＤ）を用いた構成に
比べて、計測可能なクロックサイクル時間の短縮、換言
すれば位相制御可能なクロック信号の周波数向上を達成
できる位相制御回路、そしてクロック再生回路を提供す
ることにある。
ＳＭＤや格子状遅延回路（ＳＱＵＡＤ）を用いた構成に
比べて、計測可能なクロックサイクル時間の短縮、換言
すれば位相制御可能なクロック信号の周波数向上を達成
できる位相制御回路、そしてクロック再生回路を提供す
ることにある。
【００１１】本発明の別の目的は、クロック信号に同期
動作される半導体装置の電力消費を低減することにあ
る。
動作される半導体装置の電力消費を低減することにあ
る。
【００１２】本発明のその他の目的は、外部クロック信
号に同期してデータの入出力を行う半導体装置において
動作周波数の向上によるクロックサイクル時間の短縮幅
を広げることが可能な半導体装置、更には半導体メモリ
を提供することにある。
号に同期してデータの入出力を行う半導体装置において
動作周波数の向上によるクロックサイクル時間の短縮幅
を広げることが可能な半導体装置、更には半導体メモリ
を提供することにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】〔１〕位相制御回路の観点による発明は、
第１のクロック信号（ＢＤＡ１）を夫々入力し、入力し
た第１のクロック信号に夫々異なる所定の遅延時間を与
える複数個の固定遅延回路（２００−０〜２００−５）
と、前記複数個の固定遅延回路から出力されるクロック
信号と前記第１のクロック信号に対して位相が相異され
た第２のクロック信号とを入力し、前記第２のクロック
信号（ＰＣＬＫ）に対する第１のクロック信号の位相差
に応ずる複数ビットの検出信号（２０２）を生成する検
出回路（２０１）と、前記検出回路から前記複数ビット
の検出信号を並列に入力し、第３のクロック信号（ＢＤ
Ａ２）に、前記入力された検出信号に応ずる前記位相差
に対応する遅延を与える可変遅延回路（２００−６）と
によって位相制御回路（９４）を実現する。上記位相制
御回路によれば、複数個の固定遅延回路に対して1個の
可変遅延回路を用いるだけで、固定遅延回路の数に応ず
る階調数若しくは分解能で位相制御を可能にする。これ
により、遅延時間の微調整にＳＭＤや格子状遅延回路
（ＳＱＵＡＤ）を用いた場合に比べて回路構成を簡素化
することができる。回路構成が簡素になるから、ＳＭＤ
や格子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べ
て、計測可能なクロックサイクル時間を短縮できる。即
ち、高精度で位相制御可能な動作周波数を向上させるこ
とができる。
第１のクロック信号（ＢＤＡ１）を夫々入力し、入力し
た第１のクロック信号に夫々異なる所定の遅延時間を与
える複数個の固定遅延回路（２００−０〜２００−５）
と、前記複数個の固定遅延回路から出力されるクロック
信号と前記第１のクロック信号に対して位相が相異され
た第２のクロック信号とを入力し、前記第２のクロック
信号（ＰＣＬＫ）に対する第１のクロック信号の位相差
に応ずる複数ビットの検出信号（２０２）を生成する検
出回路（２０１）と、前記検出回路から前記複数ビット
の検出信号を並列に入力し、第３のクロック信号（ＢＤ
Ａ２）に、前記入力された検出信号に応ずる前記位相差
に対応する遅延を与える可変遅延回路（２００−６）と
によって位相制御回路（９４）を実現する。上記位相制
御回路によれば、複数個の固定遅延回路に対して1個の
可変遅延回路を用いるだけで、固定遅延回路の数に応ず
る階調数若しくは分解能で位相制御を可能にする。これ
により、遅延時間の微調整にＳＭＤや格子状遅延回路
（ＳＱＵＡＤ）を用いた場合に比べて回路構成を簡素化
することができる。回路構成が簡素になるから、ＳＭＤ
や格子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べ
て、計測可能なクロックサイクル時間を短縮できる。即
ち、高精度で位相制御可能な動作周波数を向上させるこ
とができる。
【００１６】前記固定遅延回路及び可変遅延回路の夫々
を、電流源トランジスタ（Ｗｐ０〜Ｗｐ６、Ｗｎ０〜Ｗ
ｎ６）のスイッチ状態に応じて動作電流が決定される電
流制御型インバータ（ＩＶ０，ＩＶ１）によって実現で
きる。前記可変遅延回路は前記電流源トランジスタを複
数個並列に有し、前記複数個の電流源トランジスタは前
記複数ビットの検出信号によってスイッチ制御される。
動作電流の制御によって遅延時間を決めるから、インバ
ータの直列段数によって遅延時間を制御する場合に比べ
て、制御可能な遅延時間幅の最小値を更に小さくするこ
とが可能に成る。
を、電流源トランジスタ（Ｗｐ０〜Ｗｐ６、Ｗｎ０〜Ｗ
ｎ６）のスイッチ状態に応じて動作電流が決定される電
流制御型インバータ（ＩＶ０，ＩＶ１）によって実現で
きる。前記可変遅延回路は前記電流源トランジスタを複
数個並列に有し、前記複数個の電流源トランジスタは前
記複数ビットの検出信号によってスイッチ制御される。
動作電流の制御によって遅延時間を決めるから、インバ
ータの直列段数によって遅延時間を制御する場合に比べ
て、制御可能な遅延時間幅の最小値を更に小さくするこ
とが可能に成る。
【００１７】遅延時間の制御に容量素子（Ｃ０〜Ｃｓ）
を用いる場合も同様である。即ち、前記固定遅延回路及
び可変遅延回路の夫々に、信号伝達経路にスイッチトラ
ンジスタ（Ｍ０〜Ｍｓ）を介して容量素子を設ける。前
記可変遅延回路は前記容量素子及びスイッチトランジス
タを複数個並列に有し、前記複数個のスイッチトランジ
スタは前記複数ビットの検出信号によってスイッチ制御
される。
を用いる場合も同様である。即ち、前記固定遅延回路及
び可変遅延回路の夫々に、信号伝達経路にスイッチトラ
ンジスタ（Ｍ０〜Ｍｓ）を介して容量素子を設ける。前
記可変遅延回路は前記容量素子及びスイッチトランジス
タを複数個並列に有し、前記複数個のスイッチトランジ
スタは前記複数ビットの検出信号によってスイッチ制御
される。
【００１８】前記第２のクロック信号の１周期以上の期
間毎に前記検出信号をラッチして前記可変遅延回路に与
えるラッチ回路（ＣＩＶ１１，ＣＩＶ１２，ＮＡＮＤ１
３）を設ける。これにより、検出回路による位相差の検
出動作を間欠的に行うことも可能になり、これは低消費
電力に寄与する。
間毎に前記検出信号をラッチして前記可変遅延回路に与
えるラッチ回路（ＣＩＶ１１，ＣＩＶ１２，ＮＡＮＤ１
３）を設ける。これにより、検出回路による位相差の検
出動作を間欠的に行うことも可能になり、これは低消費
電力に寄与する。
【００１９】前記第１のクロック信号を、前記第２のク
ロック信号に第１の遅延時間（ｔｄ１＋ｔｄ３）と第２
の遅延時間とを与えたクロック信号とすると、前記第３
のクロック信号は前記第２のクロック信号に前記第２の
遅延時間が与えられたクロック信号となる。この関係に
よれば、外部クロック信号の入力回路（２）の動作遅延
時間や、外部クロックと位相を揃えて出力動作を行う出
力回路の動作遅延時間等を模擬するダミー回路によって
前記第1の遅延時間を形成し、別の遅延要素回路（１０
１）による遅延時間を第２の遅延時間（ｔD×ｎ）とし
て設定すれば、前記可変遅延回路の出力クロック信号を
受ける出力回路は外部クロック信号の位相に合わせて出
力動作可能にされる。前記可変遅延回路が前記第３のク
ロック信号に与える遅延時間の調整単位を、前記別の遅
延要素による遅延時間の設定単位よりも小さくすること
により、前記出力回路の出力動作と外部クロック信号と
の位相合わせを更に高精度化できる。
ロック信号に第１の遅延時間（ｔｄ１＋ｔｄ３）と第２
の遅延時間とを与えたクロック信号とすると、前記第３
のクロック信号は前記第２のクロック信号に前記第２の
遅延時間が与えられたクロック信号となる。この関係に
よれば、外部クロック信号の入力回路（２）の動作遅延
時間や、外部クロックと位相を揃えて出力動作を行う出
力回路の動作遅延時間等を模擬するダミー回路によって
前記第1の遅延時間を形成し、別の遅延要素回路（１０
１）による遅延時間を第２の遅延時間（ｔD×ｎ）とし
て設定すれば、前記可変遅延回路の出力クロック信号を
受ける出力回路は外部クロック信号の位相に合わせて出
力動作可能にされる。前記可変遅延回路が前記第３のク
ロック信号に与える遅延時間の調整単位を、前記別の遅
延要素による遅延時間の設定単位よりも小さくすること
により、前記出力回路の出力動作と外部クロック信号と
の位相合わせを更に高精度化できる。
【００２０】前記位相制御回路を採用した半導体装置
（１）は、外部クロック信号（ＥＸ−ＣＬ）が入力され
るクロック端子と、クロック端子に接続されたクロック
入力回路（２）と、クロック入力回路に接続された前記
位相制御回路（９）と、前記位相制御回路に接続された
データ出力回路（１０）と、前記データ出力回路に接続
され外部にデータを出力するデータ端子と、を半導体チ
ップに含む。前記第２のクロック信号は前記外部クロッ
ク信号に対して所定時間遅延されたクロック信号であ
り、前記データ出力回路は、前記位相制御回路の前記可
変遅延回路から出力される信号に同期し前記外部ロック
信号と同位相で前記データを出力する回路である。
（１）は、外部クロック信号（ＥＸ−ＣＬ）が入力され
るクロック端子と、クロック端子に接続されたクロック
入力回路（２）と、クロック入力回路に接続された前記
位相制御回路（９）と、前記位相制御回路に接続された
データ出力回路（１０）と、前記データ出力回路に接続
され外部にデータを出力するデータ端子と、を半導体チ
ップに含む。前記第２のクロック信号は前記外部クロッ
ク信号に対して所定時間遅延されたクロック信号であ
り、前記データ出力回路は、前記位相制御回路の前記可
変遅延回路から出力される信号に同期し前記外部ロック
信号と同位相で前記データを出力する回路である。
【００２１】前記データ出力回路は、前記位相制御回路
の前記可変遅延回路から出力される信号に同期し前記外
部ロック信号と同位相でデータストローブ信号（ＤＱ
Ｓ）を出力してもよい。そのようなストローブ信号を半
導体装置をアクセスする回路に与えることによってシス
テム設計等が更に容易になる。
の前記可変遅延回路から出力される信号に同期し前記外
部ロック信号と同位相でデータストローブ信号（ＤＱ
Ｓ）を出力してもよい。そのようなストローブ信号を半
導体装置をアクセスする回路に与えることによってシス
テム設計等が更に容易になる。
【００２２】〔２〕本発明の更に具体的な観点による半
導体装置は、前記位相制御回路を位相制御の微調整に採
用すると共にその調整幅を広げる回路としてＳＭＤを採
用したクロック再生回路（９）を有する。即ち、半導体
装置は、外部クロック信号を入力して内部クロック信号
を生成するクロック入力回路（２）と、前記内部クロッ
ク信号に同期して動作を行う内部回路（３）と、前記内
部回路の動作結果を外部に出力する出力回路（１０）
と、前記出力回路による出力動作の位相を前記外部クロ
ック信号の位相に合わせるためのクロック再生回路
（９）とを含む。前記クロック再生回路は、前記内部ク
ロック信号に同期する参照クロック信号に夫々規定の遅
延時間を与え直列形態で接続された第１及び第２の既定
遅延回路（９１，９２）と、前記第２の既定遅延回路の
出力と前記参照クロック信号（ＰＣＬＫ）との位相差を
検出する位相差検出回路（１００）と、前記位相差検出
回路によって検出された位相差を前記第１の既定遅延回
路の出力クロック信号（ＮＤＭＹ）に与える第１の位相
差再現回路（１０１）と、前記第１の位相差再現回路か
ら出力される第１のクロック信号（ＢＤＡ１）を夫々入
力し、入力した第１のクロック信号に夫々異なる所定の
遅延時間を与える複数個の固定遅延回路（２００−０〜
２００−５）と、前記複数個の固定遅延回路から出力さ
れるクロック信号と前記参照クロック信号とを入力し、
前記参照信号に対する第１のクロック信号の位相差に応
ずる複数ビットの検出信号を生成する検出回路（２０
１）と、前記位相差検出回路によって検出された位相差
を前記参照クロック信号に与える第２の位相差再現回路
（１０２）と、前記検出回路から前記複数ビットの検出
信号を並列に入力し、前記第２の位相差再現回路の出力
クロック信号（ＢＤＡ２）に、前記入力された検出信号
に応ずる前記位相差の遅延を与える可変遅延回路（２０
０−６）と、を含む。前記出力回路は可変遅延回路の出
力クロック信号（ＳＤＣＬＫ）に同期して出力動作の位
相を前記外部クロック信号（ＥＸ−ＣＬＫ）の位相に合
わせる。このように位相の粗調整と微調整の２段階で位
相制御を行うから、微調整を行う固定遅延回路及び可変
遅延回路から成る微調整回路部分（９４）による調整の
階調数を少なくしても、比較的広い位相調整範囲を確保
でき、しかも上述の如く、小さな回路規模でそれを実現
することができる。
導体装置は、前記位相制御回路を位相制御の微調整に採
用すると共にその調整幅を広げる回路としてＳＭＤを採
用したクロック再生回路（９）を有する。即ち、半導体
装置は、外部クロック信号を入力して内部クロック信号
を生成するクロック入力回路（２）と、前記内部クロッ
ク信号に同期して動作を行う内部回路（３）と、前記内
部回路の動作結果を外部に出力する出力回路（１０）
と、前記出力回路による出力動作の位相を前記外部クロ
ック信号の位相に合わせるためのクロック再生回路
（９）とを含む。前記クロック再生回路は、前記内部ク
ロック信号に同期する参照クロック信号に夫々規定の遅
延時間を与え直列形態で接続された第１及び第２の既定
遅延回路（９１，９２）と、前記第２の既定遅延回路の
出力と前記参照クロック信号（ＰＣＬＫ）との位相差を
検出する位相差検出回路（１００）と、前記位相差検出
回路によって検出された位相差を前記第１の既定遅延回
路の出力クロック信号（ＮＤＭＹ）に与える第１の位相
差再現回路（１０１）と、前記第１の位相差再現回路か
ら出力される第１のクロック信号（ＢＤＡ１）を夫々入
力し、入力した第１のクロック信号に夫々異なる所定の
遅延時間を与える複数個の固定遅延回路（２００−０〜
２００−５）と、前記複数個の固定遅延回路から出力さ
れるクロック信号と前記参照クロック信号とを入力し、
前記参照信号に対する第１のクロック信号の位相差に応
ずる複数ビットの検出信号を生成する検出回路（２０
１）と、前記位相差検出回路によって検出された位相差
を前記参照クロック信号に与える第２の位相差再現回路
（１０２）と、前記検出回路から前記複数ビットの検出
信号を並列に入力し、前記第２の位相差再現回路の出力
クロック信号（ＢＤＡ２）に、前記入力された検出信号
に応ずる前記位相差の遅延を与える可変遅延回路（２０
０−６）と、を含む。前記出力回路は可変遅延回路の出
力クロック信号（ＳＤＣＬＫ）に同期して出力動作の位
相を前記外部クロック信号（ＥＸ−ＣＬＫ）の位相に合
わせる。このように位相の粗調整と微調整の２段階で位
相制御を行うから、微調整を行う固定遅延回路及び可変
遅延回路から成る微調整回路部分（９４）による調整の
階調数を少なくしても、比較的広い位相調整範囲を確保
でき、しかも上述の如く、小さな回路規模でそれを実現
することができる。
【００２３】前記第１の既定遅延回路は、前記クロック
入力回路において外部クロック信号から前記内部クロッ
ク信号が生成され且つ当該内部クロック信号から前記参
照信号が生成されるまでの動作遅延時間と、前記可変遅
延回路の出力クロック信号を入力して前記出力回路に出
力動作させるときの動作遅延時間との合計遅延時間に相
当する信号伝播遅延時間を有する遅延時間のダミー回路
で構成することができる。
入力回路において外部クロック信号から前記内部クロッ
ク信号が生成され且つ当該内部クロック信号から前記参
照信号が生成されるまでの動作遅延時間と、前記可変遅
延回路の出力クロック信号を入力して前記出力回路に出
力動作させるときの動作遅延時間との合計遅延時間に相
当する信号伝播遅延時間を有する遅延時間のダミー回路
で構成することができる。
【００２４】このとき、前記第２の既定遅延回路は、前
記可変遅延回路により与えることができる遅延時間の最
大調整幅よりも小さい遅延時間を有する回路によって構
成すれば、可変遅延回路による調整幅が大きくなり、外
部クロック信号の動作帯域を高周波側に拡大することが
容易になる。
記可変遅延回路により与えることができる遅延時間の最
大調整幅よりも小さい遅延時間を有する回路によって構
成すれば、可変遅延回路による調整幅が大きくなり、外
部クロック信号の動作帯域を高周波側に拡大することが
容易になる。
【００２５】更に詳しくは、前記粗調整を行う回路部分
である前記位相差検出回路、前記第1及び第２の位相差
再現回路はＳＭＤを採用して構成することができる。即
ち、前記位相差検出回路（１００）は、前記第２の既定
遅延回路の出力を順次伝播させる単位遅延回路（１１
０）を直列形態で複数個有し前記参照クロック信号の信
号状態に最も近似する前記単位遅延回路の出力の位置を
選択する進行方向遅延回路として実現できる。前記第１
の位相差再現回路（１０１）は、前記進行方向遅延回路
と同じ若しくは実質的に同じ遅延特性を有する直列形態
の単位遅延回路（１２０）を逆向きに複数個有し前記進
行方向遅延回路で選択された出力位置に応ずる単位遅延
回路段数と同じ段数を後段に持つ単位遅延回路の入力位
置を選択し、選択した入力位置に前記第１の既定遅延回
路の出力を与える第１の逆方向遅延回路として実現でき
る。前記第２の位相差再現回路（１０２）は、前記進行
方向遅延回路と同じ若しくは実質的に同じ遅延特性を持
つ直列形態の単位遅延回路（１４０）を逆向きに複数個
有し前記進行方向遅延回路で選択された出力位置に応ず
る単位遅延回路段数と同じ段数を後段に持つ単位遅延回
路の入力位置を選択し、選択した入力位置に前記参照ク
ロック信号を与える第２の逆方向遅延回路として実現で
きる。
である前記位相差検出回路、前記第1及び第２の位相差
再現回路はＳＭＤを採用して構成することができる。即
ち、前記位相差検出回路（１００）は、前記第２の既定
遅延回路の出力を順次伝播させる単位遅延回路（１１
０）を直列形態で複数個有し前記参照クロック信号の信
号状態に最も近似する前記単位遅延回路の出力の位置を
選択する進行方向遅延回路として実現できる。前記第１
の位相差再現回路（１０１）は、前記進行方向遅延回路
と同じ若しくは実質的に同じ遅延特性を有する直列形態
の単位遅延回路（１２０）を逆向きに複数個有し前記進
行方向遅延回路で選択された出力位置に応ずる単位遅延
回路段数と同じ段数を後段に持つ単位遅延回路の入力位
置を選択し、選択した入力位置に前記第１の既定遅延回
路の出力を与える第１の逆方向遅延回路として実現でき
る。前記第２の位相差再現回路（１０２）は、前記進行
方向遅延回路と同じ若しくは実質的に同じ遅延特性を持
つ直列形態の単位遅延回路（１４０）を逆向きに複数個
有し前記進行方向遅延回路で選択された出力位置に応ず
る単位遅延回路段数と同じ段数を後段に持つ単位遅延回
路の入力位置を選択し、選択した入力位置に前記参照ク
ロック信号を与える第２の逆方向遅延回路として実現で
きる。
【００２６】前記固定遅延回路及び可変遅延回路の夫々
には前述のように電流制御型のインバータ、或いは容量
素子を用いた構成を採用することができる。
には前述のように電流制御型のインバータ、或いは容量
素子を用いた構成を採用することができる。
【００２７】更に、前記位相差検出回路によって検出さ
れた位相差を前記第２のクロック信号の１周期以上の期
間毎にラッチして前記第２の位相差再現回路に与える第
１のラッチ回路（１０３）と、前記第１のラッチ回路の
ラッチ動作に同期して前記検出回路による検出信号をラ
ッチして前記可変遅延回路に与える第２のラッチ回路
（ＣＩＶ１１，ＣＩＶ１２，ＮＡＮＤ１３）とを採用す
れば、位相差の検出動作を間欠的に行って更に低消費電
力の実現に寄与することができる。
れた位相差を前記第２のクロック信号の１周期以上の期
間毎にラッチして前記第２の位相差再現回路に与える第
１のラッチ回路（１０３）と、前記第１のラッチ回路の
ラッチ動作に同期して前記検出回路による検出信号をラ
ッチして前記可変遅延回路に与える第２のラッチ回路
（ＣＩＶ１１，ＣＩＶ１２，ＮＡＮＤ１３）とを採用す
れば、位相差の検出動作を間欠的に行って更に低消費電
力の実現に寄与することができる。
【００２８】〔３〕前記半導体装置はＳＤＲＡＭ等のク
ロック同期の半導体メモリに適用することができる。こ
の半導体メモリによれば、ＰＬＬやＤＬＬに比べて内部
クロックを外部クロックに同期させるまでのロック動作
時間を短縮でき、クロック再生のための回路構成も簡素
化でき、また、電力消費を低減でき、更に、動作周波数
の向上によるクロックサイクル時間の短縮幅も広げるこ
とが可能になる。
ロック同期の半導体メモリに適用することができる。こ
の半導体メモリによれば、ＰＬＬやＤＬＬに比べて内部
クロックを外部クロックに同期させるまでのロック動作
時間を短縮でき、クロック再生のための回路構成も簡素
化でき、また、電力消費を低減でき、更に、動作周波数
の向上によるクロックサイクル時間の短縮幅も広げるこ
とが可能になる。
【００２９】〔４〕本発明の更に別の観点による信号発
生回路は、変化タイミングが夫々異なる複数の信号（Ｎ
ＦＴＤ０〜ＮＦＴＤ５）と基準クロック信号（ＤＣＬ
Ｋ）の所定サイクルにおける信号（ＰＣＬＫ）とを比較
して検出信号（２０２）を出力する制御回路（２００−
０〜２００−５，２０１）と、前記検出信号に基づいて
前記基準クロック信号に対応した信号（ＳＤＣＬＫ）を
出力する出力回路（２００−６）とを備える。前記信号
発生回路は、夫々遅延時間調整部（Ｗｐ０〜Ｗｐ６，Ｗ
ｎ０〜Ｗｎ６）を備えた複数の遅延回路（２００−０〜
２００−６）を備える。前記複数の遅延回路の1個（２
００−６）は前記出力回路内に設けられた第1遅延回路
であり、前記複数の第1遅延回路を除く他の前記複数の
遅延回路は前記制御回路内に設けられた複数の第2遅延
回路（２００−０〜２００−５）である。前記複数の第
2遅延回路は共通の入力信号（ＢＤＡ１）を受けて変化
タイミングが夫々異なる前記複数の信号（ＮＦＴＤ０〜
ＮＦＴＤ５）を出力し、前記第1遅延回路の遅延調整部
（２００−６のＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗｎ６）は前
記検出信号に基づいて可変制御される。これにより、遅
延時間の微調整にＳＭＤや格子状遅延回路（ＳＱＵＡ
Ｄ）を用いた場合に比べて、回路構成を簡素化すること
ができ、高精度で位相制御可能な動作周波数を向上させ
ることができる。
生回路は、変化タイミングが夫々異なる複数の信号（Ｎ
ＦＴＤ０〜ＮＦＴＤ５）と基準クロック信号（ＤＣＬ
Ｋ）の所定サイクルにおける信号（ＰＣＬＫ）とを比較
して検出信号（２０２）を出力する制御回路（２００−
０〜２００−５，２０１）と、前記検出信号に基づいて
前記基準クロック信号に対応した信号（ＳＤＣＬＫ）を
出力する出力回路（２００−６）とを備える。前記信号
発生回路は、夫々遅延時間調整部（Ｗｐ０〜Ｗｐ６，Ｗ
ｎ０〜Ｗｎ６）を備えた複数の遅延回路（２００−０〜
２００−６）を備える。前記複数の遅延回路の1個（２
００−６）は前記出力回路内に設けられた第1遅延回路
であり、前記複数の第1遅延回路を除く他の前記複数の
遅延回路は前記制御回路内に設けられた複数の第2遅延
回路（２００−０〜２００−５）である。前記複数の第
2遅延回路は共通の入力信号（ＢＤＡ１）を受けて変化
タイミングが夫々異なる前記複数の信号（ＮＦＴＤ０〜
ＮＦＴＤ５）を出力し、前記第1遅延回路の遅延調整部
（２００−６のＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗｎ６）は前
記検出信号に基づいて可変制御される。これにより、遅
延時間の微調整にＳＭＤや格子状遅延回路（ＳＱＵＡ
Ｄ）を用いた場合に比べて、回路構成を簡素化すること
ができ、高精度で位相制御可能な動作周波数を向上させ
ることができる。
【００３０】前記複数の遅延回路の各々は遅延調整部に
対して主遅延部（ＩＶ０，ＩＶ１）を有するとき、前記
主遅延部と前記遅延調整部とにより各遅延回路の遅延時
間を夫々設定する。
対して主遅延部（ＩＶ０，ＩＶ１）を有するとき、前記
主遅延部と前記遅延調整部とにより各遅延回路の遅延時
間を夫々設定する。
【００３１】前記信号発生回路が半導体装置に含まれる
とき、前記半導体装置は、半導体装置外部から外部クロ
ック信号（ＥＸ−ＣＬＫ）が入力されるクロック端子と
前記半導体装置の外部にデータを出力するデータ端子
（ＤＱＳ，ＤＱｎ）と前記データ端子に接続されたデー
タ出力回路（１０）とを含む。前記基準クロック信号
（ＤＣＬＫ）は前記外部クロック信号（ＥＸ−ＣＬＫ）
に対応した信号であり、前記データ出力回路は、前記信
号発生回路の前記出力回路から出力される前記信号（Ｓ
ＤＣＬＫ）に応答し、前記外部クロック信号と同期した
タイミングで前記データを出力する。
とき、前記半導体装置は、半導体装置外部から外部クロ
ック信号（ＥＸ−ＣＬＫ）が入力されるクロック端子と
前記半導体装置の外部にデータを出力するデータ端子
（ＤＱＳ，ＤＱｎ）と前記データ端子に接続されたデー
タ出力回路（１０）とを含む。前記基準クロック信号
（ＤＣＬＫ）は前記外部クロック信号（ＥＸ−ＣＬＫ）
に対応した信号であり、前記データ出力回路は、前記信
号発生回路の前記出力回路から出力される前記信号（Ｓ
ＤＣＬＫ）に応答し、前記外部クロック信号と同期した
タイミングで前記データを出力する。
【００３２】
【発明の実施の形態】《クロック再生回路》図1には本
発明に係る位相制御回路の一例であるクロック再生回路
が示される。図1のクロック再生回路は図2の半導体装置
に適用される。
発明に係る位相制御回路の一例であるクロック再生回路
が示される。図1のクロック再生回路は図2の半導体装置
に適用される。
【００３３】図２に示される半導体装置１は、外部クロ
ック信号ＥＸ−ＣＬＫを入力して内部クロック信号ＤＣ
ＬＫを生成するクロック入力回路２と、前記内部クロッ
ク信号ＤＣＬＫに同期して動作を行う内部回路３と、前
記内部回路３の動作結果を外部に出力するための出力バ
ッファ４，５と、前記内部回路にデータなどを入力する
入力バッファ６，７と、前記出力バッファ４，５の出力
動作を制御する出力制御回路８と、前記出力制御回路８
が前記出力バッファ４，５を介して行う出力動作の位相
を前記外部クロック信号ＥＸ−ＣＬＫの位相に合わせる
ためのクロック再生回路９とを有する。それら回路は、
特に制限されないが、単結晶シリコンのような1個の半
導体基板に形成されている。前記出力制御回路８及び前
記出力バッファ４，５は、内部回路3の動作結果を外部
に出力する出力回路１０を構成する。
ック信号ＥＸ−ＣＬＫを入力して内部クロック信号ＤＣ
ＬＫを生成するクロック入力回路２と、前記内部クロッ
ク信号ＤＣＬＫに同期して動作を行う内部回路３と、前
記内部回路３の動作結果を外部に出力するための出力バ
ッファ４，５と、前記内部回路にデータなどを入力する
入力バッファ６，７と、前記出力バッファ４，５の出力
動作を制御する出力制御回路８と、前記出力制御回路８
が前記出力バッファ４，５を介して行う出力動作の位相
を前記外部クロック信号ＥＸ−ＣＬＫの位相に合わせる
ためのクロック再生回路９とを有する。それら回路は、
特に制限されないが、単結晶シリコンのような1個の半
導体基板に形成されている。前記出力制御回路８及び前
記出力バッファ４，５は、内部回路3の動作結果を外部
に出力する出力回路１０を構成する。
【００３４】図1に示されるクロック再生回路９は、ク
ロックバッファ９０、第1の既定遅延回路９１、第2の既
定遅延回路９２、粗調回路９３、及び微調回路９４を有
する。
ロックバッファ９０、第1の既定遅延回路９１、第2の既
定遅延回路９２、粗調回路９３、及び微調回路９４を有
する。
【００３５】クロックバッファ９０は前記内部クロック
信号ＤＣＬＫを入力し、それに対して僅かに遅れた位相
を持った参照クロック信号ＰＣＬＫを出力する。制御信
号ＣＲＣＥはクロック再生回路９のイネーブル信号であ
り、クロックバッファ９０の制御端子に与えられる。ク
ロックバッファ９０は、イネーブル信号ＣＲＣＥがハイ
レベルにされることによって参照クロック信号ＰＣＬＫ
を出力して、クロック再生回路９を動作可能にする。イ
ネーブル信号ＣＲＣＥがローレベルのとき、クロックバ
ッファ９０の出力は例えばローレベルに固定され、これ
によってクロック再生回路９の動作は停止される。例え
ば半導体装置１にスタンバイ状態若しくは定消費電力状
態が指示されると、これに応答して、イネーブル信号Ｃ
ＲＣＥがローレベルにされる。
信号ＤＣＬＫを入力し、それに対して僅かに遅れた位相
を持った参照クロック信号ＰＣＬＫを出力する。制御信
号ＣＲＣＥはクロック再生回路９のイネーブル信号であ
り、クロックバッファ９０の制御端子に与えられる。ク
ロックバッファ９０は、イネーブル信号ＣＲＣＥがハイ
レベルにされることによって参照クロック信号ＰＣＬＫ
を出力して、クロック再生回路９を動作可能にする。イ
ネーブル信号ＣＲＣＥがローレベルのとき、クロックバ
ッファ９０の出力は例えばローレベルに固定され、これ
によってクロック再生回路９の動作は停止される。例え
ば半導体装置１にスタンバイ状態若しくは定消費電力状
態が指示されると、これに応答して、イネーブル信号Ｃ
ＲＣＥがローレベルにされる。
【００３６】前記第1の既定遅延回路９１は参照クロッ
ク信号に夫々規定の遅延時間を与える回路である。詳し
くは、当該第１の既定遅延回路９１は、前記クロック入
力回路２において外部クロック信号を入力して内部クロ
ック信号ＤＣＬＫを生成する時の動作遅延時間（ｔｄ
１）と、前記微調回路９４の出力クロック信号ＳＤＣＬ
Ｋを入力してから前記出力回路１０に出力動作させるま
での動作遅延時間（ｔｄ２）と、前記クロックバッファ
９０の動作遅延時間（ｔｄ３）との合計遅延時間に相当
する信号伝播遅延時間を有する遅延時間のダミー回路で
構成される。前記遅延時間ｔｄ１＋ｔｄ２は、半導体装
置がメモリであるとき、メモリにおいて、これから説明
するクロック再生制御を行なわないとしたときのアクセ
スサイクル時間（ｔＡＣ）に相当する。第1の既定遅延
回路９１を、便宜上ｔＡＣ系遅延時間のレプリカ回路
（ｔＡＣ系レプリカ回路）とも称する。
ク信号に夫々規定の遅延時間を与える回路である。詳し
くは、当該第１の既定遅延回路９１は、前記クロック入
力回路２において外部クロック信号を入力して内部クロ
ック信号ＤＣＬＫを生成する時の動作遅延時間（ｔｄ
１）と、前記微調回路９４の出力クロック信号ＳＤＣＬ
Ｋを入力してから前記出力回路１０に出力動作させるま
での動作遅延時間（ｔｄ２）と、前記クロックバッファ
９０の動作遅延時間（ｔｄ３）との合計遅延時間に相当
する信号伝播遅延時間を有する遅延時間のダミー回路で
構成される。前記遅延時間ｔｄ１＋ｔｄ２は、半導体装
置がメモリであるとき、メモリにおいて、これから説明
するクロック再生制御を行なわないとしたときのアクセ
スサイクル時間（ｔＡＣ）に相当する。第1の既定遅延
回路９１を、便宜上ｔＡＣ系遅延時間のレプリカ回路
（ｔＡＣ系レプリカ回路）とも称する。
【００３７】前記第２の既定遅延回路９２は、前記微調
回路による遅延時間の最大調整幅よりも小さな遅延時間
を有する回路によって構成される。第２の既定遅延回路
９２を便宜上微小遅延回路とも称する。
回路による遅延時間の最大調整幅よりも小さな遅延時間
を有する回路によって構成される。第２の既定遅延回路
９２を便宜上微小遅延回路とも称する。
【００３８】前記粗調回路９３は、前記第２の既定遅延
回路９２の出力ＦＤＡと前記参照クロック信号ＰＣＬＫ
との位相差を検出する位相差検出回路１００と、前記位
相差検出回路１００によって検出された位相差を前記第
１の既定遅延回路９１の出力クロック信号ＮＤＭＹに与
える第１の位相差再現回路１０１と、前記位相差検出回
路１００によって検出された位相差を前記参照クロック
信号ＰＣＬＫに与える第２の位相差再現回路１０２と、
前記位相差検出回路１００によって検出された位相差を
前記参照クロック信号ＰＣＬＫの１周期以上の期間毎に
ラッチして前記第２の位相差再現回路１０２に与える第
１のラッチ回路１０３とによって構成される。
回路９２の出力ＦＤＡと前記参照クロック信号ＰＣＬＫ
との位相差を検出する位相差検出回路１００と、前記位
相差検出回路１００によって検出された位相差を前記第
１の既定遅延回路９１の出力クロック信号ＮＤＭＹに与
える第１の位相差再現回路１０１と、前記位相差検出回
路１００によって検出された位相差を前記参照クロック
信号ＰＣＬＫに与える第２の位相差再現回路１０２と、
前記位相差検出回路１００によって検出された位相差を
前記参照クロック信号ＰＣＬＫの１周期以上の期間毎に
ラッチして前記第２の位相差再現回路１０２に与える第
１のラッチ回路１０３とによって構成される。
【００３９】前記位相差検出回路１００は、前記第２の
既定遅延回路９２の出力ＦＤＡを順次伝播させる単位遅
延回路１１０を直列形態で複数個有し、前記参照クロッ
ク信号ＰＣＬＫの信号状態に最も近似する前記単位遅延
回路１１０の出力の位置を位相比較回路１１１で選択す
る進行方向遅延回として実現することができる。
既定遅延回路９２の出力ＦＤＡを順次伝播させる単位遅
延回路１１０を直列形態で複数個有し、前記参照クロッ
ク信号ＰＣＬＫの信号状態に最も近似する前記単位遅延
回路１１０の出力の位置を位相比較回路１１１で選択す
る進行方向遅延回として実現することができる。
【００４０】前記単位遅延回路１１０は図３の（Ａ）に
例示されるように、２個の２入力ナンドゲートＮＡＮＤ
１，ＮＡＮＤ２を直列接続して構成することができる。
図３の（Ａ）においてＦＤＡｎは出力ノード、ＦＤＡ
（ｎ−１）は前段の出力ノード、ＳＴＯＰ（ｎ−２）は
更に前段の位相比較回路の出力ノードである。
例示されるように、２個の２入力ナンドゲートＮＡＮＤ
１，ＮＡＮＤ２を直列接続して構成することができる。
図３の（Ａ）においてＦＤＡｎは出力ノード、ＦＤＡ
（ｎ−１）は前段の出力ノード、ＳＴＯＰ（ｎ−２）は
更に前段の位相比較回路の出力ノードである。
【００４１】前記位相比較回路１１１は各単位遅延回路
１１０の出力ノードに夫々１個づつアレイ状に配置され
ている。位相比較回路１１１は図４に例示されるよう
に、２個の２入力ナンドゲートＮＡＮＤ３，ＮＡＮＤ４
の相互に一方のナンドゲートの出力が他方のナンドゲー
トの入力に帰還接続され、参照クロック信号ＰＣＬＫの
立ち上がりエッジのタイミングで対応する単位遅延回路
１１０の出力（ＦＤＡｎ）がハイレベルであれば、ノア
ゲートＮＯＲ１の出力がハイレベルにされる。ノアゲー
トＮＯＲ１の出力は、入力ゲート用のクロックドインバ
ータＣＩＶ１、ノアゲートＮＯＲ２、帰還用クロックド
インバータＣＩＶ２から成るスタティックラッチを経由
して、ハイレベルの比較結果信号ＨＩＴｎとして出力さ
れる。クロックドインバータＣＩＶ１、ノアゲートＮＯ
Ｒ２、及びクロックドインバータＣＩＶ２から成るスタ
ティックラッチは、特に制限されないが、クロック信号
ＳＷＣＬＫに同期してラッチ動作を行う。参照クロック
信号ＰＣＬＫに同期して毎回ラッチ動作を行う場合には
ＳＷＣＬＫＣをＰＣＬＫとすることができる。また、Ｐ
ＣＬＫの８サイクルに１度ラッチ動作を行う場合には、
位相比較動作に合わせてＰＣＬＫを８サイクルに１回出
力する信号をＳＷＣＬＫＣとすればよい。更に、ノアゲ
ートＮＯＲ１の出力からインバータを経由してＳＴＯＰ
ｎが発生される。例えば、ＨＩＴｎがハイレベルのと
き、ローレベルのＳＴＯＰｎが前記単位遅延回路１１０
の２段後の単位遅延回路に入力され、前記単位遅延回路
１１０におけるクロックの伝播が止まる。
１１０の出力ノードに夫々１個づつアレイ状に配置され
ている。位相比較回路１１１は図４に例示されるよう
に、２個の２入力ナンドゲートＮＡＮＤ３，ＮＡＮＤ４
の相互に一方のナンドゲートの出力が他方のナンドゲー
トの入力に帰還接続され、参照クロック信号ＰＣＬＫの
立ち上がりエッジのタイミングで対応する単位遅延回路
１１０の出力（ＦＤＡｎ）がハイレベルであれば、ノア
ゲートＮＯＲ１の出力がハイレベルにされる。ノアゲー
トＮＯＲ１の出力は、入力ゲート用のクロックドインバ
ータＣＩＶ１、ノアゲートＮＯＲ２、帰還用クロックド
インバータＣＩＶ２から成るスタティックラッチを経由
して、ハイレベルの比較結果信号ＨＩＴｎとして出力さ
れる。クロックドインバータＣＩＶ１、ノアゲートＮＯ
Ｒ２、及びクロックドインバータＣＩＶ２から成るスタ
ティックラッチは、特に制限されないが、クロック信号
ＳＷＣＬＫに同期してラッチ動作を行う。参照クロック
信号ＰＣＬＫに同期して毎回ラッチ動作を行う場合には
ＳＷＣＬＫＣをＰＣＬＫとすることができる。また、Ｐ
ＣＬＫの８サイクルに１度ラッチ動作を行う場合には、
位相比較動作に合わせてＰＣＬＫを８サイクルに１回出
力する信号をＳＷＣＬＫＣとすればよい。更に、ノアゲ
ートＮＯＲ１の出力からインバータを経由してＳＴＯＰ
ｎが発生される。例えば、ＨＩＴｎがハイレベルのと
き、ローレベルのＳＴＯＰｎが前記単位遅延回路１１０
の２段後の単位遅延回路に入力され、前記単位遅延回路
１１０におけるクロックの伝播が止まる。
【００４２】前記ラッチ回路１０３はアレイ状に配置さ
れた位相比較回路１１１に１対１対応で配置されたラッ
チ１３０を有する。図４には前記ラッチ１３０の一例が
示される。ラッチ１３０は、入力ゲート用クロックドイ
ンバータＣＩＶ３、ノアゲートＮＯＲ３、帰還用クロッ
クドインバータＣＩＶ４から成る前段スタティックラッ
チと、入力ゲート用クロックドインバータＣＩＶ５、ナ
ンドゲートＮＡＮＤ９、帰還用クロックドインバータＣ
ＩＶ６から成る後段スタティックラッチとで、ハイレベ
ルの比較結果信号ＨＩＴｎをラッチする。ラッチ制御
は、特に制限されないが、前記クロック信号ＳＷＣＬＫ
Ｃで行う。直列２段のスタティックラッチを介する出力
信号ＴＡＰｎの確定は、位相比較結果信号ＨＩＴｎの確
定に対して、参照クロック信号ＰＣＬＫの１サイクル遅
延する。特に制限されないが、ＤＤＲ（ダブル・データ
・レート）ＳＤＲＡＭはクロック信号の立ち上がり及び
立ち下がりの双方でデータ出力を行い、リードコマンド
の指示から最初のデータ出力を開始する１サイクル前
に、データ出力端子をローレベルに強制するという仕様
がある。これに対処する為に、図４のラッチ１３０は、
リードコマンドの後、参照クロック信号ＰＣＬＫの２サ
イクル目で信号ＰＲＥＡをハイレベルに強制し、当該信
号ＰＲＥＡを受けるナンドゲートＮＡＮＤ１０を介して
ノアゲートＮＯＲ１の出力信号をＴＡＰｎとしてラッチ
１３０から１サイクル早く出力可能になっている。ＣＲ
ＣＲＳＴは前記スタティックラッチのリセット信号であ
る。
れた位相比較回路１１１に１対１対応で配置されたラッ
チ１３０を有する。図４には前記ラッチ１３０の一例が
示される。ラッチ１３０は、入力ゲート用クロックドイ
ンバータＣＩＶ３、ノアゲートＮＯＲ３、帰還用クロッ
クドインバータＣＩＶ４から成る前段スタティックラッ
チと、入力ゲート用クロックドインバータＣＩＶ５、ナ
ンドゲートＮＡＮＤ９、帰還用クロックドインバータＣ
ＩＶ６から成る後段スタティックラッチとで、ハイレベ
ルの比較結果信号ＨＩＴｎをラッチする。ラッチ制御
は、特に制限されないが、前記クロック信号ＳＷＣＬＫ
Ｃで行う。直列２段のスタティックラッチを介する出力
信号ＴＡＰｎの確定は、位相比較結果信号ＨＩＴｎの確
定に対して、参照クロック信号ＰＣＬＫの１サイクル遅
延する。特に制限されないが、ＤＤＲ（ダブル・データ
・レート）ＳＤＲＡＭはクロック信号の立ち上がり及び
立ち下がりの双方でデータ出力を行い、リードコマンド
の指示から最初のデータ出力を開始する１サイクル前
に、データ出力端子をローレベルに強制するという仕様
がある。これに対処する為に、図４のラッチ１３０は、
リードコマンドの後、参照クロック信号ＰＣＬＫの２サ
イクル目で信号ＰＲＥＡをハイレベルに強制し、当該信
号ＰＲＥＡを受けるナンドゲートＮＡＮＤ１０を介して
ノアゲートＮＯＲ１の出力信号をＴＡＰｎとしてラッチ
１３０から１サイクル早く出力可能になっている。ＣＲ
ＣＲＳＴは前記スタティックラッチのリセット信号であ
る。
【００４３】第１の位相差再現回路１０１は、前記進行
方向遅延回路と同じ若しくは実質的に同じ遅延特性を持
つ直列形態の単位遅延回路１２０を逆向きに複数個有し
前記進行方向遅延回路で選択された出力位置に応ずる単
位遅延回路段数と同じ段数を後段に持つ単位遅延回路の
入力位置を選択し、選択した入力位置に前記第１の既定
遅延回路９１の出力ＮＤＭＹを与える第１の逆方向遅延
回路として実現される。図１において単位遅延回路１２
０の入力位置の選択ノードは模式的にスイッチのように
図示されている。図３の（Ｂ）には前記単位遅延回路１
２０を前記選択ノードと共に構成した回路例が示され
る。単位遅延回路１２０は例えば３個のナンドゲートＮ
ＡＮＤ５〜ＮＡＮＤ７によって構成される。ナンドゲー
トＮＡＮＤ５は、対応する位相比較結果信号ＨＩＴｎの
ハイレベルによって前記第１の既定遅延回路９１の出力
信号ＮＤＭＹを選択する選択ゲート（図１において模式
的に図示されたスイッチ）として機能される。ＢＤＡ１
（ｎ−１）は単位遅延回路１２０の出力ノード、ＢＤＡ
１（ｎ）は前段の単位遅延回路１２０の出力ノードであ
る。
方向遅延回路と同じ若しくは実質的に同じ遅延特性を持
つ直列形態の単位遅延回路１２０を逆向きに複数個有し
前記進行方向遅延回路で選択された出力位置に応ずる単
位遅延回路段数と同じ段数を後段に持つ単位遅延回路の
入力位置を選択し、選択した入力位置に前記第１の既定
遅延回路９１の出力ＮＤＭＹを与える第１の逆方向遅延
回路として実現される。図１において単位遅延回路１２
０の入力位置の選択ノードは模式的にスイッチのように
図示されている。図３の（Ｂ）には前記単位遅延回路１
２０を前記選択ノードと共に構成した回路例が示され
る。単位遅延回路１２０は例えば３個のナンドゲートＮ
ＡＮＤ５〜ＮＡＮＤ７によって構成される。ナンドゲー
トＮＡＮＤ５は、対応する位相比較結果信号ＨＩＴｎの
ハイレベルによって前記第１の既定遅延回路９１の出力
信号ＮＤＭＹを選択する選択ゲート（図１において模式
的に図示されたスイッチ）として機能される。ＢＤＡ１
（ｎ−１）は単位遅延回路１２０の出力ノード、ＢＤＡ
１（ｎ）は前段の単位遅延回路１２０の出力ノードであ
る。
【００４４】前記第２の位相差再現回路１０２は、前記
進行方向遅延回路１００と同じ若しくは実質的に同じ遅
延特性を持つ直列形態の単位遅延回路１４０を逆向きに
複数個有し、前記進行方向遅延回路１００で選択された
出力位置に応ずる単位遅延回路段数と同じ段数を後段に
持つ単位遅延回路１４０の入力位置を前記ラッチ信号Ｔ
ＡＰｎで選択し、選択した入力位置に前記参照クロック
信号ＰＣＬＫを与える第２の逆方向遅延回路として実現
される。図１において単位遅延回路１４０の入力位置の
選択ノードは模式的にスイッチのように図示されてい
る。単位遅延回路１３０には図３の（Ｂ）と同じ回路構
成を採用することができる。図３の（Ｂ）において、ナ
ンドゲートＮＡＮＤ５は、対応するラッチ信号ＴＡＰｎ
のハイレベルによって前記第参照クロック信号ＰＣＬＫ
を選択する選択ゲート（図１において模式的に図示され
たスイッチ）として機能される。ＢＤＡ２（ｎ−１）は
単位遅延回路１４０の出力ノード、ＢＤＡ２（ｎ）は前
段の単位遅延回路１４０の出力ノードである。
進行方向遅延回路１００と同じ若しくは実質的に同じ遅
延特性を持つ直列形態の単位遅延回路１４０を逆向きに
複数個有し、前記進行方向遅延回路１００で選択された
出力位置に応ずる単位遅延回路段数と同じ段数を後段に
持つ単位遅延回路１４０の入力位置を前記ラッチ信号Ｔ
ＡＰｎで選択し、選択した入力位置に前記参照クロック
信号ＰＣＬＫを与える第２の逆方向遅延回路として実現
される。図１において単位遅延回路１４０の入力位置の
選択ノードは模式的にスイッチのように図示されてい
る。単位遅延回路１３０には図３の（Ｂ）と同じ回路構
成を採用することができる。図３の（Ｂ）において、ナ
ンドゲートＮＡＮＤ５は、対応するラッチ信号ＴＡＰｎ
のハイレベルによって前記第参照クロック信号ＰＣＬＫ
を選択する選択ゲート（図１において模式的に図示され
たスイッチ）として機能される。ＢＤＡ２（ｎ−１）は
単位遅延回路１４０の出力ノード、ＢＤＡ２（ｎ）は前
段の単位遅延回路１４０の出力ノードである。
【００４５】前記微調回路９４は、図１に例示されるよ
うに、前記第１の位相差再現回路１０１から出力される
第１のクロック信号ＢＤＡ１を夫々入力し、入力した第
１のクロック信号ＢＤＡ１に夫々異なる所定の遅延時間
を与える複数個例えば６個の固定遅延回路２００―０〜
２００―５と、前記複数個の固定遅延回路から出力され
るクロック信号と前記参照クロック信号ＰＣＬＫとを入
力し、前記参照クロック信号ＰＣＬＫに対する第１のク
ロック信号ＢＤＡ１の位相差に応ずる複数ビットの検出
信号２０２を生成する検出回路２０１と、前記検出回路
２０１から前記複数ビットの検出信号２０２を並列に入
力し、前記第２の位相差再現回路１０２の出力クロック
信号ＢＤＡ２に、前記入力された検出信号２０２に応ず
る前記位相差の遅延を与える可変遅延回路２００−６と
によって構成される。
うに、前記第１の位相差再現回路１０１から出力される
第１のクロック信号ＢＤＡ１を夫々入力し、入力した第
１のクロック信号ＢＤＡ１に夫々異なる所定の遅延時間
を与える複数個例えば６個の固定遅延回路２００―０〜
２００―５と、前記複数個の固定遅延回路から出力され
るクロック信号と前記参照クロック信号ＰＣＬＫとを入
力し、前記参照クロック信号ＰＣＬＫに対する第１のク
ロック信号ＢＤＡ１の位相差に応ずる複数ビットの検出
信号２０２を生成する検出回路２０１と、前記検出回路
２０１から前記複数ビットの検出信号２０２を並列に入
力し、前記第２の位相差再現回路１０２の出力クロック
信号ＢＤＡ２に、前記入力された検出信号２０２に応ず
る前記位相差の遅延を与える可変遅延回路２００−６と
によって構成される。
【００４６】前記微調回路９４の詳細な一例を図５に示
す。前記固定遅延回路２００−０〜２００−５及び可変
遅延回路２００−６の夫々は、複数個のｐチャンネル型
電流源トランジスタＷｐ０〜Ｗｐ６と、複数個のｎチャ
ンネル型電流源トランジスタＷｎ０〜Ｗｎ６とのスイッ
チ状態に応じて動作電流が決定される電流制御型インバ
ータＩＶ０，ＩＶ１によって実現することができる。特
に、前記固定遅延回路２００−０〜２００−５の電流源
トランジスタＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗｎ６のゲート
電極は、それに設定すべき遅延時間に応じて、電源電圧
Ｖｄｄ、接地電圧Ｖｓｓに固定される。
す。前記固定遅延回路２００−０〜２００−５及び可変
遅延回路２００−６の夫々は、複数個のｐチャンネル型
電流源トランジスタＷｐ０〜Ｗｐ６と、複数個のｎチャ
ンネル型電流源トランジスタＷｎ０〜Ｗｎ６とのスイッ
チ状態に応じて動作電流が決定される電流制御型インバ
ータＩＶ０，ＩＶ１によって実現することができる。特
に、前記固定遅延回路２００−０〜２００−５の電流源
トランジスタＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗｎ６のゲート
電極は、それに設定すべき遅延時間に応じて、電源電圧
Ｖｄｄ、接地電圧Ｖｓｓに固定される。
【００４７】前記固定遅延回路２００−０〜２００−５
及び可変遅延回路２００−６の夫々において、ドレイン
を共有する電流源トランジスタの全てがオフ状態にされ
ることは動作上無いので、電源電圧Ｖｄｄ側では一つの
電流源トランジスタＷｐ６が常時オン状態に設定され、
接地電圧Ｖｓｓ側では一つの電流源トランジスタＷｎ６
が常時オン状態に設定されている。
及び可変遅延回路２００−６の夫々において、ドレイン
を共有する電流源トランジスタの全てがオフ状態にされ
ることは動作上無いので、電源電圧Ｖｄｄ側では一つの
電流源トランジスタＷｐ６が常時オン状態に設定され、
接地電圧Ｖｓｓ側では一つの電流源トランジスタＷｎ６
が常時オン状態に設定されている。
【００４８】前記電流源トランジスタＷｐ０〜Ｗｐ６の
サイズ（ゲート幅）は相互に同一であっても、或いは２
の階乗の重みを付けて順次大きく、或いは小さく設定さ
れていてよい。ｎチャンネル型の前記電流源トランジス
タＷｎ０〜Ｗｎ６も同様である。例えば、図６に例示さ
れるように電流源トランジスタＷｐ０〜Ｗｐ６のサイズ
（ゲート幅）は順次小さくされ、同様に、電流源トラン
ジスタＷｎ０〜Ｗｎ６のサイズ（ゲート幅）も順次小さ
くされる。
サイズ（ゲート幅）は相互に同一であっても、或いは２
の階乗の重みを付けて順次大きく、或いは小さく設定さ
れていてよい。ｎチャンネル型の前記電流源トランジス
タＷｎ０〜Ｗｎ６も同様である。例えば、図６に例示さ
れるように電流源トランジスタＷｐ０〜Ｗｐ６のサイズ
（ゲート幅）は順次小さくされ、同様に、電流源トラン
ジスタＷｎ０〜Ｗｎ６のサイズ（ゲート幅）も順次小さ
くされる。
【００４９】そのようなトランジスタサイズを有すると
き、前記夫々の固定遅延回路２００−０〜２００−５に
おける電流源トランジスタＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗ
ｎ６のスイッチ状態は例えば図７に例示される。Ｎ０〜
Ｎ５は、前記固定遅延回路２００−０〜２００−５の電
流源トランジスタＷｎ０〜Ｗｎ５のゲート信号である。
前記固定遅延回路２００−０〜２００−５の電流源トラ
ンジスタＷｐ０〜Ｗｐ５のゲート信号はゲート信号Ｎ０
〜Ｎ５の反転レベル信号であり、図５において、／Ｎ０
〜／Ｎ５として図示されている。図７の設定状態によれ
ば、固定遅延回路２００−０から２００−５の順に遅延
時間と遅延時間の刻みが大きくなっている。
き、前記夫々の固定遅延回路２００−０〜２００−５に
おける電流源トランジスタＷｐ０〜Ｗｐ６、Ｗｎ０〜Ｗ
ｎ６のスイッチ状態は例えば図７に例示される。Ｎ０〜
Ｎ５は、前記固定遅延回路２００−０〜２００−５の電
流源トランジスタＷｎ０〜Ｗｎ５のゲート信号である。
前記固定遅延回路２００−０〜２００−５の電流源トラ
ンジスタＷｐ０〜Ｗｐ５のゲート信号はゲート信号Ｎ０
〜Ｎ５の反転レベル信号であり、図５において、／Ｎ０
〜／Ｎ５として図示されている。図７の設定状態によれ
ば、固定遅延回路２００−０から２００−５の順に遅延
時間と遅延時間の刻みが大きくなっている。
【００５０】図５に従えば、前記検出回路２０１、固定
遅延回路２００−０〜２００−５から夫々出力される位
相の異なるクロック信号ＮＦＴＤ０〜ＮＦＴＤ５と前記
参照クロック信号ＰＣＬＫとの位相を比較する位相比較
回路２０１−０〜２０１−５を有する。位相比較回路２
０１−１〜２０１−５の比較結果は、可変遅延回路２０
０−６における電流源トランジスタＷｎ０〜Ｗｎ５のス
イッチ制御信号Ｍ０〜Ｍ５、電流源トランジスタＷｐ０
〜Ｗｐ５のスイッチ制御信号／Ｍ０〜／Ｍ５とされる。
前記信号Ｍ０〜Ｍ５、／Ｍ０〜Ｍ５は図１の信号２０２
を詳細に示した信号に相当する。
遅延回路２００−０〜２００−５から夫々出力される位
相の異なるクロック信号ＮＦＴＤ０〜ＮＦＴＤ５と前記
参照クロック信号ＰＣＬＫとの位相を比較する位相比較
回路２０１−０〜２０１−５を有する。位相比較回路２
０１−１〜２０１−５の比較結果は、可変遅延回路２０
０−６における電流源トランジスタＷｎ０〜Ｗｎ５のス
イッチ制御信号Ｍ０〜Ｍ５、電流源トランジスタＷｐ０
〜Ｗｐ５のスイッチ制御信号／Ｍ０〜／Ｍ５とされる。
前記信号Ｍ０〜Ｍ５、／Ｍ０〜Ｍ５は図１の信号２０２
を詳細に示した信号に相当する。
【００５１】位相比較回路２０１−０〜２０１−５の一
例は図８に示される。図８に示される位相比較回路２０
１−ｉ（ｉ＝０〜５）は、２個の２入力ナンドゲートＮ
ＡＮＤ１１，ＮＡＮＤ１２の相互に一方の出力が他方の
入力に帰還接続される。図９の（Ａ）に例示されるよう
に、参照クロック信号ＰＣＬＫの立ち上がりエッジのタ
イミングで対応する固定遅延回路２００−ｉの出力ＮＦ
ＴＤｉがハイレベルであれば、クロックドインバータＶ
ＩＶ１１及びナンドゲートＮＡＮＤ１３を介して出力さ
れるスイッチ制御信号Ｍｉはローレベルにされる。逆
に、図９の（Ｂ）に示されるように、参照クロック信号
ＰＣＬＫの立ち上がりエッジのタイミングで対応する固
定遅延回路２００−ｉの出力ＮＦＴＤｉがローレベルで
あれば、クロックドインバータＶＩＶ１１及びナンドゲ
ートＮＡＮＤ１３を介して出力されるスイッチ制御信号
Ｍｉはハイレベルにされる。
例は図８に示される。図８に示される位相比較回路２０
１−ｉ（ｉ＝０〜５）は、２個の２入力ナンドゲートＮ
ＡＮＤ１１，ＮＡＮＤ１２の相互に一方の出力が他方の
入力に帰還接続される。図９の（Ａ）に例示されるよう
に、参照クロック信号ＰＣＬＫの立ち上がりエッジのタ
イミングで対応する固定遅延回路２００−ｉの出力ＮＦ
ＴＤｉがハイレベルであれば、クロックドインバータＶ
ＩＶ１１及びナンドゲートＮＡＮＤ１３を介して出力さ
れるスイッチ制御信号Ｍｉはローレベルにされる。逆
に、図９の（Ｂ）に示されるように、参照クロック信号
ＰＣＬＫの立ち上がりエッジのタイミングで対応する固
定遅延回路２００−ｉの出力ＮＦＴＤｉがローレベルで
あれば、クロックドインバータＶＩＶ１１及びナンドゲ
ートＮＡＮＤ１３を介して出力されるスイッチ制御信号
Ｍｉはハイレベルにされる。
【００５２】ここで、図９の（Ａ）に示される位相状態
は、信号ＮＦＴＤｉの遅延量が参照クロック信号ＰＣＬ
Ｋの１サイクルに満たない状態であり、位相同期させる
には、更に遅延量を大きくすることが必要であり、Ｍｉ
がローレベルにされる。これにより、可変遅延回路２０
０−６において信号Ｍｉを受けるｎチャンネル型電流源
トランジスタＷｎｉをオフ状態、信号／Ｍｉを受けるｐ
チャンネル型電流源トランジスタＷｐｉをオフ状態にし
て、可変遅延回路２００−６の遅延量を大きくする。一
方、図９の（Ｂ）に示される位相状態は、信号ＮＦＴＤ
ｉの遅延量が参照クロック信号ＰＣＬＫの１サイクルを
超えた状態であり、位相同期させるには、遅延量を小さ
くすることが必要であり、Ｍｉがハイレベルにされる。
これにより、可変遅延回路２００−６において信号Ｍｉ
を受けるｎチャンネル型電流源トランジスタＷｎｉをオ
ン状態、信号／Ｍｉを受けるｐチャンネル型電流源トラ
ンジスタＷｐｉをオン状態にして、可変遅延回路２００
−６の遅延量を小さくする。
は、信号ＮＦＴＤｉの遅延量が参照クロック信号ＰＣＬ
Ｋの１サイクルに満たない状態であり、位相同期させる
には、更に遅延量を大きくすることが必要であり、Ｍｉ
がローレベルにされる。これにより、可変遅延回路２０
０−６において信号Ｍｉを受けるｎチャンネル型電流源
トランジスタＷｎｉをオフ状態、信号／Ｍｉを受けるｐ
チャンネル型電流源トランジスタＷｐｉをオフ状態にし
て、可変遅延回路２００−６の遅延量を大きくする。一
方、図９の（Ｂ）に示される位相状態は、信号ＮＦＴＤ
ｉの遅延量が参照クロック信号ＰＣＬＫの１サイクルを
超えた状態であり、位相同期させるには、遅延量を小さ
くすることが必要であり、Ｍｉがハイレベルにされる。
これにより、可変遅延回路２００−６において信号Ｍｉ
を受けるｎチャンネル型電流源トランジスタＷｎｉをオ
ン状態、信号／Ｍｉを受けるｐチャンネル型電流源トラ
ンジスタＷｐｉをオン状態にして、可変遅延回路２００
−６の遅延量を小さくする。
【００５３】図１０には前記微調回路９４による位相制
御動作の動作タイミングの一例が示されている。図１０
の例ではＮＦＴＤ０，ＮＦＴＤ１が図９の（Ａ）の状
態、ＮＦＴＤ２〜ＮＦＴＤ５が図９の（Ｂ）の状態であ
るから、信号Ｍ０，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５＝
０，０，１，１，１，１とされる。ここで、論理値
“１”（ハイレベル）にされた最下位の信号Ｍ２に対応
される信号ＮＦＴＤ２を出力する固定遅延回路２００−
２の制御信号Ｎ０〜Ｎ５は、図７より明らかなように、
前記信号Ｍ０〜Ｍ５と同じ０，０，１，１，１，１にさ
れている。このことから理解されるように、検出回路２
０１は信号ＢＤＡ１を参照クロックＰＣＬＫの位相状態
に最も近似させることができる遅延を生成する１つの固
定遅延回路における制御信号Ｎ０〜Ｎ５と同一のコード
を生成する。したがって、固定遅延回路と同一のトラン
ジスタによって構成されていて当該コードを信号Ｍ０〜
Ｍ５として受け取る可変遅延回路２００−６は、それと
同じ遅延を再現することができ、信号ＢＤＡ２にその再
現された遅延を与えて信号ＳＤＣＬＫを生成することが
できる。
御動作の動作タイミングの一例が示されている。図１０
の例ではＮＦＴＤ０，ＮＦＴＤ１が図９の（Ａ）の状
態、ＮＦＴＤ２〜ＮＦＴＤ５が図９の（Ｂ）の状態であ
るから、信号Ｍ０，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５＝
０，０，１，１，１，１とされる。ここで、論理値
“１”（ハイレベル）にされた最下位の信号Ｍ２に対応
される信号ＮＦＴＤ２を出力する固定遅延回路２００−
２の制御信号Ｎ０〜Ｎ５は、図７より明らかなように、
前記信号Ｍ０〜Ｍ５と同じ０，０，１，１，１，１にさ
れている。このことから理解されるように、検出回路２
０１は信号ＢＤＡ１を参照クロックＰＣＬＫの位相状態
に最も近似させることができる遅延を生成する１つの固
定遅延回路における制御信号Ｎ０〜Ｎ５と同一のコード
を生成する。したがって、固定遅延回路と同一のトラン
ジスタによって構成されていて当該コードを信号Ｍ０〜
Ｍ５として受け取る可変遅延回路２００−６は、それと
同じ遅延を再現することができ、信号ＢＤＡ２にその再
現された遅延を与えて信号ＳＤＣＬＫを生成することが
できる。
【００５４】図８において、ナンドゲートＮＡＮＤ１２
の出力は、入力ゲート用クロックドインバータＣＩＶ１
１、ナンドゲートＮＡＮＤ１３及び帰還用クロックドイ
ンバータＣＩＶ１２から成るスタティックラッチにラッ
チされ、ラッチされた信号が前記信号Ｍｉになる。ＳＷ
ＣＬＫはラッチ制御信号であり、参照クロック信号ＰＣ
ＬＫに同期して毎回ラッチ動作を行う場合にはＳＷＣＬ
ＫをＰＣＬＫとすることができる。また、ＰＣＬＫの８
サイクルに１度ラッチ動作を行う場合には位相比較動作
に合わせてＰＣＬＫを８サイクルに１回出力する信号を
ＳＷＣＬＫＦとすればよい。
の出力は、入力ゲート用クロックドインバータＣＩＶ１
１、ナンドゲートＮＡＮＤ１３及び帰還用クロックドイ
ンバータＣＩＶ１２から成るスタティックラッチにラッ
チされ、ラッチされた信号が前記信号Ｍｉになる。ＳＷ
ＣＬＫはラッチ制御信号であり、参照クロック信号ＰＣ
ＬＫに同期して毎回ラッチ動作を行う場合にはＳＷＣＬ
ＫをＰＣＬＫとすることができる。また、ＰＣＬＫの８
サイクルに１度ラッチ動作を行う場合には位相比較動作
に合わせてＰＣＬＫを８サイクルに１回出力する信号を
ＳＷＣＬＫＦとすればよい。
【００５５】《クロック再生動作》次に、クロック再生
回路の動作を全体的に説明する。図１１にはクロック再
生回路による位相同期動作が粗調遅延時間及び微調遅延
時間の配分の観点から示されている。
回路の動作を全体的に説明する。図１１にはクロック再
生回路による位相同期動作が粗調遅延時間及び微調遅延
時間の配分の観点から示されている。
【００５６】図１１において１サイクルとは外部クロッ
ク信号ＥＸ−ＣＬＫの１サイクルである。外部クロック
信号ＥＸ−ＣＬＫに対して位相のみ相異されている参照
クロック信号ＰＣＬＫなどのクロック信号も同じ１サイ
クルである。その１サイクルに対してクロック再生制御
を行わない場合のアクセスサイクル時間は当該１サイク
ルよりも短い。外部クロック信号ＥＸ−ＣＬＫの周波数
が高くなると、１サイクルに対するアクセスサイクル時
間の割合も相異される。クロック再生回路９を用いたア
クセスサイクル時間の制御は、アクセスサイクルを外部
クロック信号ＥＸ−ＣＬＫのサイクルに同位相化する。
クロック再生回路９の動作は、粗調遅延測定（粗調測
定）、微調遅延測定（微調測定）、粗調遅延及び微
調遅延の再生（粗調・微調再生）の３種類に大別され
る。
ク信号ＥＸ−ＣＬＫの１サイクルである。外部クロック
信号ＥＸ−ＣＬＫに対して位相のみ相異されている参照
クロック信号ＰＣＬＫなどのクロック信号も同じ１サイ
クルである。その１サイクルに対してクロック再生制御
を行わない場合のアクセスサイクル時間は当該１サイク
ルよりも短い。外部クロック信号ＥＸ−ＣＬＫの周波数
が高くなると、１サイクルに対するアクセスサイクル時
間の割合も相異される。クロック再生回路９を用いたア
クセスサイクル時間の制御は、アクセスサイクルを外部
クロック信号ＥＸ−ＣＬＫのサイクルに同位相化する。
クロック再生回路９の動作は、粗調遅延測定（粗調測
定）、微調遅延測定（微調測定）、粗調遅延及び微
調遅延の再生（粗調・微調再生）の３種類に大別され
る。
【００５７】図１において、粗調測定の経路にはの矢
印が付され、微調測定の経路にはの矢印が付され、粗
調・微調再生の経路にはの矢印が付されている。
印が付され、微調測定の経路にはの矢印が付され、粗
調・微調再生の経路にはの矢印が付されている。
【００５８】図１及び図１１を参照するに、の粗調測
定では、参照クロック信号ＰＣＬＫがｔＡＣ系レプリカ
回路９１を通過することによって、参照クロック信号Ｐ
ＣＬＫに、クロック入力回路２の動作遅延と出力回路１
０の動作遅延が仮想的に与えられる。微小遅延回路９２
は、ｔＡＣ系レプリカ回路９１の出力に、例えば、前記
可変遅延回路２００−６において全部のトランジスタＷ
ｐ０〜Ｗｐ６，Ｗｎ０〜Ｗｎ６をオン状態にしたときに
得られる遅延時間を更に与える。そして、微小遅延回路
９２の出力に対して、参照クロック信号ＰＣＬＫとの位
相差が前記位相差検出回路１００で検出される。検出さ
れる位相差は、単位遅延回路１１０による遅延時間（単
位遅延時間ｔＤ）の整数倍の遅延時間に相当する。この
遅延時間が粗調遅延時間である。実際は、粗調遅延時間
を得る為の単位遅延回路の位置情報が信号によって得ら
れる。このようにして累積された遅延時間の合計と外部
クロック信号ＥＸ−ＣＬＫの１サイクルとの間には、最
大で、単位遅延回路１１０による遅延時間の誤差があ
る。前述の通り位相比較回路１１１は単位遅延回路１１
０の出力位相が参照クロック信号ＰＣＬＫの位相に追い
つく（同相になる）前の状態を検出するから、累積され
た遅延時間の合計は外部クロック信号ＥＸ−ＣＬＫの１
サイクルを超えない。
定では、参照クロック信号ＰＣＬＫがｔＡＣ系レプリカ
回路９１を通過することによって、参照クロック信号Ｐ
ＣＬＫに、クロック入力回路２の動作遅延と出力回路１
０の動作遅延が仮想的に与えられる。微小遅延回路９２
は、ｔＡＣ系レプリカ回路９１の出力に、例えば、前記
可変遅延回路２００−６において全部のトランジスタＷ
ｐ０〜Ｗｐ６，Ｗｎ０〜Ｗｎ６をオン状態にしたときに
得られる遅延時間を更に与える。そして、微小遅延回路
９２の出力に対して、参照クロック信号ＰＣＬＫとの位
相差が前記位相差検出回路１００で検出される。検出さ
れる位相差は、単位遅延回路１１０による遅延時間（単
位遅延時間ｔＤ）の整数倍の遅延時間に相当する。この
遅延時間が粗調遅延時間である。実際は、粗調遅延時間
を得る為の単位遅延回路の位置情報が信号によって得ら
れる。このようにして累積された遅延時間の合計と外部
クロック信号ＥＸ−ＣＬＫの１サイクルとの間には、最
大で、単位遅延回路１１０による遅延時間の誤差があ
る。前述の通り位相比較回路１１１は単位遅延回路１１
０の出力位相が参照クロック信号ＰＣＬＫの位相に追い
つく（同相になる）前の状態を検出するから、累積され
た遅延時間の合計は外部クロック信号ＥＸ−ＣＬＫの１
サイクルを超えない。
【００５９】図１及び図１１を参照するに、の微調測
定では、前記第１の位相差再現回路１０１が、ｔＡＣ系
レプリカ回路９１の出力に前記粗調遅延時間分の遅延を
与えた信号ＢＤＡ１を生成する。そして、微調回路９４
は、参照クロック信号ＰＣＬＫと前記信号ＢＤＡ１との
位相差に応ずる微調遅延時間の情報を生成する。
定では、前記第１の位相差再現回路１０１が、ｔＡＣ系
レプリカ回路９１の出力に前記粗調遅延時間分の遅延を
与えた信号ＢＤＡ１を生成する。そして、微調回路９４
は、参照クロック信号ＰＣＬＫと前記信号ＢＤＡ１との
位相差に応ずる微調遅延時間の情報を生成する。
【００６０】の粗調・微調再生では、参照クロック信
号ＰＣＬＫに、第２の位相差再現回路１０２で再現され
た粗調遅延時間と、微調回路９４で生成された微調遅延
時間が与えられた信号ＳＤＣＬＫを出力する。したがっ
て、クロック再生回路９の入力クロック信号ＤＣＬＫに
対して、その出力クック信号ＳＤＣＬＫは、前記粗調遅
延時間と微調遅延時間との分だけ位相が遅延される。よ
って、図１１のの記載からも明らかなように、入力ク
ロック信号ＤＣＬＫを得るまでのクロック入力回路２並
びに参照クロック信号ＰＣＬＫを得るまでのクロックバ
ッファ９０の動作遅延時間と、クロック信号ＳＤＣＬＫ
の変化に同期してデータＤＱｎが出力されるまでの出力
回路１の動作遅延時間を考慮すると、出力回路１０によ
るデータＤＱｎの出力、そして、データストローブ信号
ＤＱＳの出力は、外部クロック信号ＥＸ−ＣＬＫと同位
相にされる。外部クロック信号ＥＸ−ＣＬＫの周波数を
高くしても、それは変わりない。
号ＰＣＬＫに、第２の位相差再現回路１０２で再現され
た粗調遅延時間と、微調回路９４で生成された微調遅延
時間が与えられた信号ＳＤＣＬＫを出力する。したがっ
て、クロック再生回路９の入力クロック信号ＤＣＬＫに
対して、その出力クック信号ＳＤＣＬＫは、前記粗調遅
延時間と微調遅延時間との分だけ位相が遅延される。よ
って、図１１のの記載からも明らかなように、入力ク
ロック信号ＤＣＬＫを得るまでのクロック入力回路２並
びに参照クロック信号ＰＣＬＫを得るまでのクロックバ
ッファ９０の動作遅延時間と、クロック信号ＳＤＣＬＫ
の変化に同期してデータＤＱｎが出力されるまでの出力
回路１の動作遅延時間を考慮すると、出力回路１０によ
るデータＤＱｎの出力、そして、データストローブ信号
ＤＱＳの出力は、外部クロック信号ＥＸ−ＣＬＫと同位
相にされる。外部クロック信号ＥＸ−ＣＬＫの周波数を
高くしても、それは変わりない。
【００６１】前記の粗調測定動作は参照クロック信号
ＰＣＬＫに同期して毎回行っても、或いは４サイクル、
８サイクル、或いは１６サイクル毎に間欠的に行なって
もよい。粗調測定の結果は、その動作サイクル毎に前記
ラッチ信号ＳＷＣＬＫＣでラッチ回路１０３にラッチす
ればよい。の微調測定は粗調測定の次の１サイクルで
行なえばよい。微調測定の結果は、その動作サイクル毎
に各位相比較回路２０１−０〜２０１−５内のスタティ
ックラッチに前記ラッチ信号ＳＷＣＬＫＦでラッチすれ
ばよい。の粗調・微調再生動作は微調測定の次の１サ
イクルで行なえばよい。したがて、クロック再生回路９
は、スタンバイ状態の解除などによって動作可能になっ
てから、３サイクル後に、出力動作を外部クロック信号
ＥＸ−ＣＬＫと同相化することができる。
ＰＣＬＫに同期して毎回行っても、或いは４サイクル、
８サイクル、或いは１６サイクル毎に間欠的に行なって
もよい。粗調測定の結果は、その動作サイクル毎に前記
ラッチ信号ＳＷＣＬＫＣでラッチ回路１０３にラッチす
ればよい。の微調測定は粗調測定の次の１サイクルで
行なえばよい。微調測定の結果は、その動作サイクル毎
に各位相比較回路２０１−０〜２０１−５内のスタティ
ックラッチに前記ラッチ信号ＳＷＣＬＫＦでラッチすれ
ばよい。の粗調・微調再生動作は微調測定の次の１サ
イクルで行なえばよい。したがて、クロック再生回路９
は、スタンバイ状態の解除などによって動作可能になっ
てから、３サイクル後に、出力動作を外部クロック信号
ＥＸ−ＣＬＫと同相化することができる。
【００６２】図１２にはクロック再生回路の位相同期動
作タイミングの一例が示される。図１２においてＳ１
は、微小遅延回路９２の出力ＦＤＡが単位遅延回路１１
０を単位遅延時間ｔＤ毎に伝達していく様子を示した信
号である。信号ＨＩＴｎは参照クロック信号ＰＣＬＫの
立ち上がりにほぼ同期してハイレベルになる。サイクル
Ｃ１のＤＥＬ１が粗調遅延時間である。粗調遅延時間Ｄ
ＥＬ１の情報はラッチ回路１３０にラッチされ、また、
単位遅延回路１２０に入力される信号ＮＤＭＹに粗調遅
延時間ＤＥＬ１が与えられる。これにより、第１の位相
差再現回路１０１の出力信号ＢＤＡ１は、参照クロック
信号ＰＣＬＫに対して時間ｔＡＣ及び粗調時間ＤＥＬ１
の分だけ遅延された信号とされる。更に、信号ＢＤＡ１
は微調回路９４に入力され、参照クロック信号ＰＣＬＫ
との位相差に基づいて微調遅延時間ＤＥＬ２が計測され
る。サイクルＣ２のＤＥＬ２が、計測された微調遅延時
間である。この微調遅延時間に応ずる情報はラッチされ
信号２０２として可変遅延回路２００−６に与えられ
る。サイクルＣ３では前記ラッチ１３０に保持された粗
調遅延時間ＤＥＬ１の情報に従って選択された単位遅延
回路１４０に参照クロック信号ＰＣＬＫが入力され、第
２の位相差再現回路１０２で粗調遅延時間ＤＥＬ１が与
えられた信号ＢＤＡ２が形成され、この信号ＢＤＡ２に
可変遅延回路２００−６で微調遅延時間ＤＥＬ２が与え
られる。これにより、サイクルＣ３において、参照クロ
ック信号ＰＣＬＫに対して粗調遅延時間ＤＥＬ１及び微
調遅延時間ＤＥＬ２分だけ遅延されたクロック信号ＳＤ
ＣＬＫが生成される。したがって、外部クロック信号Ｅ
Ｘ−ＣＬＫと同相化してデータＤＱｎの出力とデータス
トローブ信号ＤＱＳの出力を行なうことができる。
作タイミングの一例が示される。図１２においてＳ１
は、微小遅延回路９２の出力ＦＤＡが単位遅延回路１１
０を単位遅延時間ｔＤ毎に伝達していく様子を示した信
号である。信号ＨＩＴｎは参照クロック信号ＰＣＬＫの
立ち上がりにほぼ同期してハイレベルになる。サイクル
Ｃ１のＤＥＬ１が粗調遅延時間である。粗調遅延時間Ｄ
ＥＬ１の情報はラッチ回路１３０にラッチされ、また、
単位遅延回路１２０に入力される信号ＮＤＭＹに粗調遅
延時間ＤＥＬ１が与えられる。これにより、第１の位相
差再現回路１０１の出力信号ＢＤＡ１は、参照クロック
信号ＰＣＬＫに対して時間ｔＡＣ及び粗調時間ＤＥＬ１
の分だけ遅延された信号とされる。更に、信号ＢＤＡ１
は微調回路９４に入力され、参照クロック信号ＰＣＬＫ
との位相差に基づいて微調遅延時間ＤＥＬ２が計測され
る。サイクルＣ２のＤＥＬ２が、計測された微調遅延時
間である。この微調遅延時間に応ずる情報はラッチされ
信号２０２として可変遅延回路２００−６に与えられ
る。サイクルＣ３では前記ラッチ１３０に保持された粗
調遅延時間ＤＥＬ１の情報に従って選択された単位遅延
回路１４０に参照クロック信号ＰＣＬＫが入力され、第
２の位相差再現回路１０２で粗調遅延時間ＤＥＬ１が与
えられた信号ＢＤＡ２が形成され、この信号ＢＤＡ２に
可変遅延回路２００−６で微調遅延時間ＤＥＬ２が与え
られる。これにより、サイクルＣ３において、参照クロ
ック信号ＰＣＬＫに対して粗調遅延時間ＤＥＬ１及び微
調遅延時間ＤＥＬ２分だけ遅延されたクロック信号ＳＤ
ＣＬＫが生成される。したがって、外部クロック信号Ｅ
Ｘ−ＣＬＫと同相化してデータＤＱｎの出力とデータス
トローブ信号ＤＱＳの出力を行なうことができる。
【００６３】《ＳＤＲＡＭ》図１３には前記クロック再
生回路９を適用した半導体装置の具体的な一例としてＤ
ＤＲ形式のＳＤＲＡＭを示す。同図に示されるＳＤＲＡ
Ｍは、特に制限されないが、公知の半導体集積回路製造
技術によって単結晶シリコンのような一つの半導体基板
に形成される。このＳＤＲＡＭは、複数個のメモリバン
クを有するが、代表的に１つのメモリバンクを構成する
１個のメモリアレイ３００が図示されている。メモリア
レイ３００は、クロック信号の立ち上がりに同期したデ
ータ出力の対象とされる偶数ブロックと、クロック信号
の立ち下がりに同期したデータ出力の対象とされる奇数
ブロックとを有し、各ブロックは複数メモリマットから
成る。夫々のブロックには、マトリクス配置されたダイ
ナミック型のメモリセルを備え、同一列に配置されたメ
モリセルの選択端子は列毎にワード線に結合され、同一
行に配置されたメモリセルのデータ入出力端子は行毎に
相補データ線に結合される。奇数側ブロックの各マット
に対応して、相補データ線ＤＬｏ、センスアンプＳＡ
ｏ、ＹゲートＹＧｏ、コモンデータ線ＳＩＯｏ、Ｙ選択
信号ＹＳｏ、ＹデコーダＹＤｏ、マット選択スイッチＩ
ＯＳｏを有する。ＭＩＯｏは各マットに共通化されたメ
インデータ線であり、メインアンプＭＡｏに接続され、
その出力はリードデータ線ＲＤｏからデータラッチＤＬ
ｏに与えられる。偶数側ブロックの各マットに対しても
同様に、相補データ線ＤＬｅ、センスアンプＳＡｅ、Ｙ
ゲートＹＧｅ、コモンデータ線ＳＩＯｅ、Ｙ選択信号Ｙ
Ｓｅ、ＹデコーダＹＤｅ、マット選択スイッチＩＯＳｅ
を有する。メインデータ線ＭＩＯｅは各マットに共通化
されたメインデータ線であり、メインアンプＭＡｅに接
続され、その出力はリードデータ線ＲＤｅからデータラ
ッチＤＬｅに与えられる。
生回路９を適用した半導体装置の具体的な一例としてＤ
ＤＲ形式のＳＤＲＡＭを示す。同図に示されるＳＤＲＡ
Ｍは、特に制限されないが、公知の半導体集積回路製造
技術によって単結晶シリコンのような一つの半導体基板
に形成される。このＳＤＲＡＭは、複数個のメモリバン
クを有するが、代表的に１つのメモリバンクを構成する
１個のメモリアレイ３００が図示されている。メモリア
レイ３００は、クロック信号の立ち上がりに同期したデ
ータ出力の対象とされる偶数ブロックと、クロック信号
の立ち下がりに同期したデータ出力の対象とされる奇数
ブロックとを有し、各ブロックは複数メモリマットから
成る。夫々のブロックには、マトリクス配置されたダイ
ナミック型のメモリセルを備え、同一列に配置されたメ
モリセルの選択端子は列毎にワード線に結合され、同一
行に配置されたメモリセルのデータ入出力端子は行毎に
相補データ線に結合される。奇数側ブロックの各マット
に対応して、相補データ線ＤＬｏ、センスアンプＳＡ
ｏ、ＹゲートＹＧｏ、コモンデータ線ＳＩＯｏ、Ｙ選択
信号ＹＳｏ、ＹデコーダＹＤｏ、マット選択スイッチＩ
ＯＳｏを有する。ＭＩＯｏは各マットに共通化されたメ
インデータ線であり、メインアンプＭＡｏに接続され、
その出力はリードデータ線ＲＤｏからデータラッチＤＬ
ｏに与えられる。偶数側ブロックの各マットに対しても
同様に、相補データ線ＤＬｅ、センスアンプＳＡｅ、Ｙ
ゲートＹＧｅ、コモンデータ線ＳＩＯｅ、Ｙ選択信号Ｙ
Ｓｅ、ＹデコーダＹＤｅ、マット選択スイッチＩＯＳｅ
を有する。メインデータ線ＭＩＯｅは各マットに共通化
されたメインデータ線であり、メインアンプＭＡｅに接
続され、その出力はリードデータ線ＲＤｅからデータラ
ッチＤＬｅに与えられる。
【００６４】データラッチＤＬｏ，ＤＬｅの出力はセレ
クタＲＤＳで選択され、出力バッファ５から外部に出力
される。また、これに同期してバッファ４からデータス
トローブ信号ＤＱＳが出力される。
クタＲＤＳで選択され、出力バッファ５から外部に出力
される。また、これに同期してバッファ４からデータス
トローブ信号ＤＱＳが出力される。
【００６５】外部アドレス信号ＡＤＤはアドレスバッフ
ァＡＤＢに与えられ、内部Ｘアドレス信号（ロウアドレ
ス信号）ＸＡは図示を省略するＸアドレスデコーダに供
給され、図示を省略するワード線を経由してメモリセル
を選択する。選択されたメモリセルの記憶情報は相補デ
ータ線に微小電位差を形成し、その電位差をセンスアン
プで増幅する。内部Ｙアドレス信号（カラムアドレス信
号）ＹＡはプリデコーダＰＹＤを通して前記Ｙデコーダ
ＹＤｅ，ＹＤｏに与えられ、Ｙゲートを介して、センス
アンプの増幅出力を選択する。このようにして読み出さ
れたデータはメインアンプで増幅され、データラッチに
与えられる。
ァＡＤＢに与えられ、内部Ｘアドレス信号（ロウアドレ
ス信号）ＸＡは図示を省略するＸアドレスデコーダに供
給され、図示を省略するワード線を経由してメモリセル
を選択する。選択されたメモリセルの記憶情報は相補デ
ータ線に微小電位差を形成し、その電位差をセンスアン
プで増幅する。内部Ｙアドレス信号（カラムアドレス信
号）ＹＡはプリデコーダＰＹＤを通して前記Ｙデコーダ
ＹＤｅ，ＹＤｏに与えられ、Ｙゲートを介して、センス
アンプの増幅出力を選択する。このようにして読み出さ
れたデータはメインアンプで増幅され、データラッチに
与えられる。
【００６６】ＳＤＲＡＭは外部クロック信号ＥＸ−ＣＬ
Ｋに同期動作される。ＣＬＫＢは外部クロック信号ＥＸ
−ＣＬＫを受けるクロックバッファである。コマンドデ
コーダＣＤは、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号ＣＳｂ（サフィックスｂはそれが付された
信号がローイネーブルの信号又はレベル反転信号である
ことを意味する）、カラムアドレスストローブ信号ＣＡ
Ｓｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライ
トイネーブル信号ＷＥを入力し、それら信号のレベルや
変化のタイミングなどに基づいてＳＤＲＡＭの動作モー
ド及び上記回路の動作を制御するための内部タイミング
信号を形成する。クロックバッファＣＬＫＢ及びコマン
ドデコーダＣＤは、クロックイネーブル信号ＣＫＥがア
サートされた状態でクロック信号ＥＸ−ＣＬＫを有効と
みなす。クロック信号ＥＸ−ＣＬＫはＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該クロッ
ク信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。
Ｋに同期動作される。ＣＬＫＢは外部クロック信号ＥＸ
−ＣＬＫを受けるクロックバッファである。コマンドデ
コーダＣＤは、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号ＣＳｂ（サフィックスｂはそれが付された
信号がローイネーブルの信号又はレベル反転信号である
ことを意味する）、カラムアドレスストローブ信号ＣＡ
Ｓｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライ
トイネーブル信号ＷＥを入力し、それら信号のレベルや
変化のタイミングなどに基づいてＳＤＲＡＭの動作モー
ド及び上記回路の動作を制御するための内部タイミング
信号を形成する。クロックバッファＣＬＫＢ及びコマン
ドデコーダＣＤは、クロックイネーブル信号ＣＫＥがア
サートされた状態でクロック信号ＥＸ−ＣＬＫを有効と
みなす。クロック信号ＥＸ−ＣＬＫはＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該クロッ
ク信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。
【００６７】チップセレクト信号ＣＳｂはそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。
【００６８】ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通
常のＤＲＡＭにおける対応信号とは機能が相違され、コ
マンドサイクルを定義するときに有意の信号とされる。
常のＤＲＡＭにおける対応信号とは機能が相違され、コ
マンドサイクルを定義するときに有意の信号とされる。
【００６９】次にコマンドによって指示されるＳＤＲＡ
Ｍの動作モードには、ロウアドレスストローブ・バンク
アクティブコマンド、カラムアドレス・リードコマンド
等がある。
Ｍの動作モードには、ロウアドレスストローブ・バンク
アクティブコマンド、カラムアドレス・リードコマンド
等がある。
【００７０】前記ロウアドレスストローブ・バンクアク
ティブコマンドは、ロウアドレスストローブの指示とメ
モリバンクの選択を有効にするコマンドであり、ＣＳ
ｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレ
ベルによって指示され、このときロウアドレス信号とメ
モリバンク選択信号が取り込まれる。取り込動作は上述
のようにクロック信号の立ち上がりエッジに同期して行
われる。例えば、当該コマンドが指定されると、それに
よって指定されるメモリバンクにおけるワード線が選択
され、当該ワード線に接続されたメモリセルが夫々対応
する相補データ線に導通される。
ティブコマンドは、ロウアドレスストローブの指示とメ
モリバンクの選択を有効にするコマンドであり、ＣＳ
ｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレ
ベルによって指示され、このときロウアドレス信号とメ
モリバンク選択信号が取り込まれる。取り込動作は上述
のようにクロック信号の立ち上がりエッジに同期して行
われる。例えば、当該コマンドが指定されると、それに
よって指定されるメモリバンクにおけるワード線が選択
され、当該ワード線に接続されたメモリセルが夫々対応
する相補データ線に導通される。
【００７１】前記カラムアドレス・リードコマンドは、
バーストリード動作を開始するために必要なコマンドで
あると共に、カラムアドレスストローブの指示を与える
コマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、Ｒ
ＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このと
きカラムアドレス信号が取り込まれる。これによって取
り込まれたカラムアドレス信号はバーストスタートアド
レスとして図示を省略するカラムアドレスカウンタに供
給される。これによって指示されたバーストリード動作
においては、その前にロウアドレスストローブ・バンク
アクティブコマンドサイクルでメモリバンクとそれにお
けるワード線の選択が行われており、当該選択ワード線
のメモリセルは、クロック信号に同期してカラムアドレ
スカウンタから出力されるアドレス信号に従って順次選
択されて連続的に読出される。連続的に読出されるデー
タ数は上記バーストレングスによって指定された個数と
される。また、出力バッファ４，５からのデータ読出し
開始と、データストローブの出力は、ＣＡＳレイテンシ
ーで規定されるクロック信号ＣＬＫのサイクル数を待っ
て行われることになる。その制御は出力制御回路８を介
して行われる。
バーストリード動作を開始するために必要なコマンドで
あると共に、カラムアドレスストローブの指示を与える
コマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、Ｒ
ＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このと
きカラムアドレス信号が取り込まれる。これによって取
り込まれたカラムアドレス信号はバーストスタートアド
レスとして図示を省略するカラムアドレスカウンタに供
給される。これによって指示されたバーストリード動作
においては、その前にロウアドレスストローブ・バンク
アクティブコマンドサイクルでメモリバンクとそれにお
けるワード線の選択が行われており、当該選択ワード線
のメモリセルは、クロック信号に同期してカラムアドレ
スカウンタから出力されるアドレス信号に従って順次選
択されて連続的に読出される。連続的に読出されるデー
タ数は上記バーストレングスによって指定された個数と
される。また、出力バッファ４，５からのデータ読出し
開始と、データストローブの出力は、ＣＡＳレイテンシ
ーで規定されるクロック信号ＣＬＫのサイクル数を待っ
て行われることになる。その制御は出力制御回路８を介
して行われる。
【００７２】バッファ回路４，５に設けられたセレクタ
ＱＳＳ，ＤＳはデータ出力動作の最初にデータＤＱｎ及
びデータストローブ信号ＤＱＳを共にローレベルとする
ＤＤＲ形式のＳＤＲＡＭにおけるプリアンブル出力の仕
様を満足する為のものである。図４で説明したように、
信号ＰＲＥＡとプリアンブルパス（Preamble path）に
よってＴＡＰｎをカラムアドレス・リードコマンドによ
る動作の指示から２サイクル目で出力可能にするのはそ
のためである。
ＱＳＳ，ＤＳはデータ出力動作の最初にデータＤＱｎ及
びデータストローブ信号ＤＱＳを共にローレベルとする
ＤＤＲ形式のＳＤＲＡＭにおけるプリアンブル出力の仕
様を満足する為のものである。図４で説明したように、
信号ＰＲＥＡとプリアンブルパス（Preamble path）に
よってＴＡＰｎをカラムアドレス・リードコマンドによ
る動作の指示から２サイクル目で出力可能にするのはそ
のためである。
【００７３】図１３において出力制御回路８が出力する
制御信号ＣＮＴ１，ＣＮＴ２はバッファ回路４，５を出
力動作可能にする為の制御信号である。例えば、制御信
号ＣＮＴ１，ＣＮＴ２がハイレベルにされることによっ
てバッファ４，５は出力動作可能にされ、ローレベルの
ときは高出力インピーダンス状態にされる。制御信号Ｃ
ＮＴ３はプリアンブル出力の為のスイッチ制御信号であ
る。
制御信号ＣＮＴ１，ＣＮＴ２はバッファ回路４，５を出
力動作可能にする為の制御信号である。例えば、制御信
号ＣＮＴ１，ＣＮＴ２がハイレベルにされることによっ
てバッファ４，５は出力動作可能にされ、ローレベルの
ときは高出力インピーダンス状態にされる。制御信号Ｃ
ＮＴ３はプリアンブル出力の為のスイッチ制御信号であ
る。
【００７４】図１４には図１３に示されるＳＤＲＡＭの
データ読み出し動作の一例が示される。クロックイネー
ブル信号ＣＫＥがハイレベルに反転されてパワーダウン
モードが解除され、ロウアドレスストローブ・バンクア
クティブコマンド（ＡＣＴＶ）が発行される。これによ
ってロウ系のワード線選択動作が開始される。これと共
に、次のサイクルでコマンドデコーダＣＤよりイネーブ
ル信号がクロック再生回路９に与えられ、クロック再生
回路９によるクロック再生動作が開始される。次いで、
カラムアドレス・リードコマンド（ＲＥＡＤ）が発行さ
れることにより、カラム選択動作が開始される。クロッ
ク再生回路９は、前述のように、動作開始から３サイク
ルで位相同期が完了された信号ＳＤＣＬＫを生成するこ
とができる。即ち、サイクルＣ１で前記粗調測定、サイ
クルＣ２で前記微調測定、サイクルＣ３で前記粗調・微
調再生を行なうことができる。位相引き込みの為のロッ
ク期間は３サイクルで済む。サイクルＣ４以降、クロッ
ク信号ＥＸ−ＣＬＫに同期してデータＤＱｎとデータス
トローブ信号ＤＱＳを順次出力することができる。
データ読み出し動作の一例が示される。クロックイネー
ブル信号ＣＫＥがハイレベルに反転されてパワーダウン
モードが解除され、ロウアドレスストローブ・バンクア
クティブコマンド（ＡＣＴＶ）が発行される。これによ
ってロウ系のワード線選択動作が開始される。これと共
に、次のサイクルでコマンドデコーダＣＤよりイネーブ
ル信号がクロック再生回路９に与えられ、クロック再生
回路９によるクロック再生動作が開始される。次いで、
カラムアドレス・リードコマンド（ＲＥＡＤ）が発行さ
れることにより、カラム選択動作が開始される。クロッ
ク再生回路９は、前述のように、動作開始から３サイク
ルで位相同期が完了された信号ＳＤＣＬＫを生成するこ
とができる。即ち、サイクルＣ１で前記粗調測定、サイ
クルＣ２で前記微調測定、サイクルＣ３で前記粗調・微
調再生を行なうことができる。位相引き込みの為のロッ
ク期間は３サイクルで済む。サイクルＣ４以降、クロッ
ク信号ＥＸ−ＣＬＫに同期してデータＤＱｎとデータス
トローブ信号ＤＱＳを順次出力することができる。
【００７５】《微調回路の別の例》図１５には微調回路
を構成する可変遅延回路及び固定遅延回路の別の例が示
される。図５乃至図７の説明では固定遅延回路２００−
０〜２００−５及び可変遅延回路２００−６は、相互に
同じトランジスタ配列の回路とし、サイズの異なるトラ
ンジスタを遅延量に応じて単数又は複数個選択するよう
にした。図１５の例は、固定遅延回路及び可変遅延回路
に用いるｐチャンネル型トランジスタＷｐ０〜Ｗｐ６、
ｎチャンネル型トランジスタＷｎ０〜Ｗｎ６毎に、サイ
ズを１種類とする。固定遅延回路については、図１５の
（Ａ）、（Ｂ）に例示されるように、オン状態にすべき
トランジスタを必要な数だけ配置して遅延時間を決定す
る。固定遅延回路にはオフ状態のトランジスタは存在し
ない。可変遅延回路は、図１５の（Ｃ）に示されるよう
に、当該同一サイズのトランジスタの選択個数を制御信
号Ｎ１〜Ｎ５、／Ｎ１〜／Ｎ５で決めて遅延時間を制御
する。
を構成する可変遅延回路及び固定遅延回路の別の例が示
される。図５乃至図７の説明では固定遅延回路２００−
０〜２００−５及び可変遅延回路２００−６は、相互に
同じトランジスタ配列の回路とし、サイズの異なるトラ
ンジスタを遅延量に応じて単数又は複数個選択するよう
にした。図１５の例は、固定遅延回路及び可変遅延回路
に用いるｐチャンネル型トランジスタＷｐ０〜Ｗｐ６、
ｎチャンネル型トランジスタＷｎ０〜Ｗｎ６毎に、サイ
ズを１種類とする。固定遅延回路については、図１５の
（Ａ）、（Ｂ）に例示されるように、オン状態にすべき
トランジスタを必要な数だけ配置して遅延時間を決定す
る。固定遅延回路にはオフ状態のトランジスタは存在し
ない。可変遅延回路は、図１５の（Ｃ）に示されるよう
に、当該同一サイズのトランジスタの選択個数を制御信
号Ｎ１〜Ｎ５、／Ｎ１〜／Ｎ５で決めて遅延時間を制御
する。
【００７６】また、特に図示はしないが、固定遅延回路
及び可変遅延回路に用いる夫々のトランジスタのサイズ
を図６で説明したように相異させる。そして、固定遅延
回路及び可変遅延回路の何れにおいても、選択するトラ
ンジスタは１個だけとする。さらにこのとき、固定遅延
回路については、図１５で説明したように、オン状態に
すべきトランジスタだけ配置し、固定遅延回路にはオフ
状態のトランジスタを存在させないようにしてもよい。
及び可変遅延回路に用いる夫々のトランジスタのサイズ
を図６で説明したように相異させる。そして、固定遅延
回路及び可変遅延回路の何れにおいても、選択するトラ
ンジスタは１個だけとする。さらにこのとき、固定遅延
回路については、図１５で説明したように、オン状態に
すべきトランジスタだけ配置し、固定遅延回路にはオフ
状態のトランジスタを存在させないようにしてもよい。
【００７７】また、トランジスタサイズに２のべき乗の
重みを付け、選択するトランジスタの種類に応じて遅延
時間を決定するように構成してもよい。
重みを付け、選択するトランジスタの種類に応じて遅延
時間を決定するように構成してもよい。
【００７８】また、固定遅延回路及び可変遅延回路は遅
延時間の制御に容量素子を用いて構成してもよい。例え
ば、図１６に例示されるように、前記固定遅延回路及び
可変遅延回路の夫々に、信号伝達経路にスイッチトラン
ジスタＳＭ０〜ＳＭｓを介して容量素子Ｃ０〜Ｃｓを設
ける。固定遅延回路に対してはスイッチトランジスタＳ
Ｍ０〜ＳＭｓの選択端子Ｎ０〜Ｎｓは、必要な遅延時間
に応じて電源電圧又は接地電圧に固定する。可変遅延回
路の複数個のスイッチトランジスタＳＭ０〜ＳＭｓは前
記複数ビットの検出信号２０２（Ｍ０〜Ｍｓ）によって
スイッチ制御すればよい。容量素子Ｃ０〜Ｃｓの容量値
は夫々同一値であっても、或いは所定の重みを持って変
化されていてもよい。容量値が同一の場合には、図１７
の（Ｂ）に例示されるように、複数個の固定遅延回路Ｆ
ＴＤ０〜ＦＴＤｓに対して夫々異なる遅延時間を得るた
めに、オン状態にするスイッチトランジスタＳＭ０〜Ｓ
Ｍｓの数を固定遅延回路毎に変えればよい。個々の容量
値が相異する場合には、図１７の（Ａ）に例示されるよ
うに、オン状態にするスイッチトランジスタを１個と
し、固定遅延回路ＦＴＤ０〜ＦＴＤｓ毎にオン状態にす
るスイッチトランジスタを変えればよい。
延時間の制御に容量素子を用いて構成してもよい。例え
ば、図１６に例示されるように、前記固定遅延回路及び
可変遅延回路の夫々に、信号伝達経路にスイッチトラン
ジスタＳＭ０〜ＳＭｓを介して容量素子Ｃ０〜Ｃｓを設
ける。固定遅延回路に対してはスイッチトランジスタＳ
Ｍ０〜ＳＭｓの選択端子Ｎ０〜Ｎｓは、必要な遅延時間
に応じて電源電圧又は接地電圧に固定する。可変遅延回
路の複数個のスイッチトランジスタＳＭ０〜ＳＭｓは前
記複数ビットの検出信号２０２（Ｍ０〜Ｍｓ）によって
スイッチ制御すればよい。容量素子Ｃ０〜Ｃｓの容量値
は夫々同一値であっても、或いは所定の重みを持って変
化されていてもよい。容量値が同一の場合には、図１７
の（Ｂ）に例示されるように、複数個の固定遅延回路Ｆ
ＴＤ０〜ＦＴＤｓに対して夫々異なる遅延時間を得るた
めに、オン状態にするスイッチトランジスタＳＭ０〜Ｓ
Ｍｓの数を固定遅延回路毎に変えればよい。個々の容量
値が相異する場合には、図１７の（Ａ）に例示されるよ
うに、オン状態にするスイッチトランジスタを１個と
し、固定遅延回路ＦＴＤ０〜ＦＴＤｓ毎にオン状態にす
るスイッチトランジスタを変えればよい。
【００７９】容量を用いる場合は抵抗の場合とは逆に、
遅延を得る為にスイッチトランジスタをオン状態にしな
ければならない。換言すれば、遅延時間が最も少ない設
定状態ではスイッチトランジスタを全てオフにする状態
を選択することができる。したがって、固定遅延回路が
ｎ個ある場合、可変遅延回路はｎ−１ビットの位相比較
信号で制御することができる。その場合の位相比較回路
として図１８のＭＣＣを採用することができる。このＭ
ＭＣは、先ず、それぞれ異なる遅延時間を発生する前記
固定遅延回路ＦＴＤ０〜ＦＴＤｓの出力と前記参照クロ
ック信号ＰＣＬＫとの位相差を、位相比較回路ＰＣ０〜
ＰＣｓで比較する。次に、ＰＣ（ｔ−１）とＰＣｔの出
力から論理演算回路ＬＣｔ（ｔ＝１〜ｓ）を経由して、
可変遅延回路におけるスイッチトランジスタの前記選択
信号Ｍ１〜Ｍｓを発生し、オン状態にするスイッチトラ
ンジスタの数を制御する。また、別の例として、ＬＣ１
〜ＬＣｓが相補の選択信号Ｍ１〜Ｍｓ、／Ｍ１〜／Ｍｓ
（記号／は論理反転を意味する）を発生するＭＣＣを用
いれば、電流源トランジスタを用いた可変遅延回路にお
いて、オン状態にするトランジスタの数を制御すること
もできる。前記回路ＭＭＣにおいて位相比較回路ＰＣを
図４のようにナンドゲートＮＡＮＤ３，ＮＡＮＤ４によ
り構成し、論理演算回路ＬＣを図４のようにノアゲート
ＮＯＲ１，ＮＯＲ２及びクロックドインバータＣＩＶ
１，ＣＩＶ２により構成すれば、前記固定遅延回路ＦＴ
Ｄ０〜ＦＴＤｓの出力に応じてスイッチトランジスタの
選択信号Ｍ１〜Ｍｓの内の一つを選択レベルトするデコ
ード論理を回路ＭＭＣによて実現できる。ＭＭＣの具体
的な回路構成はデコード論理に限定されず、図８と同様
の論理構成を利用することも可能である。
遅延を得る為にスイッチトランジスタをオン状態にしな
ければならない。換言すれば、遅延時間が最も少ない設
定状態ではスイッチトランジスタを全てオフにする状態
を選択することができる。したがって、固定遅延回路が
ｎ個ある場合、可変遅延回路はｎ−１ビットの位相比較
信号で制御することができる。その場合の位相比較回路
として図１８のＭＣＣを採用することができる。このＭ
ＭＣは、先ず、それぞれ異なる遅延時間を発生する前記
固定遅延回路ＦＴＤ０〜ＦＴＤｓの出力と前記参照クロ
ック信号ＰＣＬＫとの位相差を、位相比較回路ＰＣ０〜
ＰＣｓで比較する。次に、ＰＣ（ｔ−１）とＰＣｔの出
力から論理演算回路ＬＣｔ（ｔ＝１〜ｓ）を経由して、
可変遅延回路におけるスイッチトランジスタの前記選択
信号Ｍ１〜Ｍｓを発生し、オン状態にするスイッチトラ
ンジスタの数を制御する。また、別の例として、ＬＣ１
〜ＬＣｓが相補の選択信号Ｍ１〜Ｍｓ、／Ｍ１〜／Ｍｓ
（記号／は論理反転を意味する）を発生するＭＣＣを用
いれば、電流源トランジスタを用いた可変遅延回路にお
いて、オン状態にするトランジスタの数を制御すること
もできる。前記回路ＭＭＣにおいて位相比較回路ＰＣを
図４のようにナンドゲートＮＡＮＤ３，ＮＡＮＤ４によ
り構成し、論理演算回路ＬＣを図４のようにノアゲート
ＮＯＲ１，ＮＯＲ２及びクロックドインバータＣＩＶ
１，ＣＩＶ２により構成すれば、前記固定遅延回路ＦＴ
Ｄ０〜ＦＴＤｓの出力に応じてスイッチトランジスタの
選択信号Ｍ１〜Ｍｓの内の一つを選択レベルトするデコ
ード論理を回路ＭＭＣによて実現できる。ＭＭＣの具体
的な回路構成はデコード論理に限定されず、図８と同様
の論理構成を利用することも可能である。
【００８０】以上説明したクロック再生回路９を適用し
た半導体装置１若しくはＳＤＲＡＭによれば以下の作用
効果を得ることができる。
た半導体装置１若しくはＳＤＲＡＭによれば以下の作用
効果を得ることができる。
【００８１】〔１〕微調回路９４によれば、複数個の固
定遅延回路２００−０〜２００−５に対して1個の可変
遅延回路２００−６を用いるだけで、固定遅延回路の数
に応ずる階調数若しくは分解能で位相制御を行なうこと
ができる。これにより、遅延時間の微調整にＳＭＤや格
子状遅延回路（ＳＱＵＡＤ）を用いた場合に比べて回路
構成を簡素化することができる。ＰＬＬやＤＬＬを用い
た構成に比べて位相同期までのロック動作時間を短縮で
きる。位相制御の精度も向上させることができる。
定遅延回路２００−０〜２００−５に対して1個の可変
遅延回路２００−６を用いるだけで、固定遅延回路の数
に応ずる階調数若しくは分解能で位相制御を行なうこと
ができる。これにより、遅延時間の微調整にＳＭＤや格
子状遅延回路（ＳＱＵＡＤ）を用いた場合に比べて回路
構成を簡素化することができる。ＰＬＬやＤＬＬを用い
た構成に比べて位相同期までのロック動作時間を短縮で
きる。位相制御の精度も向上させることができる。
【００８２】〔２〕前記固定遅延回路及び可変遅延回路
は、インバータＩＶ０，ＩＶ１の動作電流の制御によっ
て遅延時間を決めるから、インバータの直列段数によて
遅延時間を制御する場合に比べて、制御可能な遅延時間
幅の最小値を更に小さくすることが可能になる。この点
においても、位相制御の精度を向上させることができ
る。
は、インバータＩＶ０，ＩＶ１の動作電流の制御によっ
て遅延時間を決めるから、インバータの直列段数によて
遅延時間を制御する場合に比べて、制御可能な遅延時間
幅の最小値を更に小さくすることが可能になる。この点
においても、位相制御の精度を向上させることができ
る。
【００８３】〔３〕遅延時間の制御に容量素子Ｃ０〜Ｃ
ｓを用いる場合には、動作電流制御に比べて、検出回路
２０１による検出信号のビット数を減らすことができ
る。
ｓを用いる場合には、動作電流制御に比べて、検出回路
２０１による検出信号のビット数を減らすことができ
る。
【００８４】〔４〕検出回路２０１にラッチ回路（ＣＩ
Ｖ１１，ＣＩＶ１２，ＮＡＮＤ１３）を設けることによ
り、検出回路による位相差の検出動作を間欠的に行うこ
とが可能になり、低消費電力に寄与できる。
Ｖ１１，ＣＩＶ１２，ＮＡＮＤ１３）を設けることによ
り、検出回路による位相差の検出動作を間欠的に行うこ
とが可能になり、低消費電力に寄与できる。
【００８５】〔５〕クロック再生回路を粗調回路９３と
微調回路９４の２段階構成にすることにより、位相調整
幅を広げることができる。また、粗調整と微調整の２段
階で位相制御を行うから、微調整を行う固定遅延回路２
００−０〜２００−５及び可変遅延回路２００−６から
成る微調整回路９４による調整の階調数を少なくして
も、比較的広い位相調整範囲を確保でき、しかも上述の
如く、小さな回路規模でそれを実現することができる。
微調回路９４の２段階構成にすることにより、位相調整
幅を広げることができる。また、粗調整と微調整の２段
階で位相制御を行うから、微調整を行う固定遅延回路２
００−０〜２００−５及び可変遅延回路２００−６から
成る微調整回路９４による調整の階調数を少なくして
も、比較的広い位相調整範囲を確保でき、しかも上述の
如く、小さな回路規模でそれを実現することができる。
【００８６】〔６〕粗調回路９３にＳＭＤ構成を採用す
ることにより、位相引き込み時間を短縮することができ
る。
ることにより、位相引き込み時間を短縮することができ
る。
【００８７】〔７〕前記可変遅延回路２００−６により
与えることができる遅延時間の最大調整幅よりも小さい
遅延時間を有する回路によって、前記微小遅延回路のよ
うな第２の既定遅延回路９２を構成すれば、可変遅延回
路２００−６による調整幅が大きくなり、外部クロック
信号の動作帯域を高周波側に拡大することが容易にな
る。
与えることができる遅延時間の最大調整幅よりも小さい
遅延時間を有する回路によって、前記微小遅延回路のよ
うな第２の既定遅延回路９２を構成すれば、可変遅延回
路２００−６による調整幅が大きくなり、外部クロック
信号の動作帯域を高周波側に拡大することが容易にな
る。
【００８８】〔８〕前記位相差検出回路１００によって
検出された位相差をラッチして前記第２の位相差再現回
路１０２に与える第１のラッチ回路１０３と、前記第１
のラッチ回路１０３のラッチ動作に同期して前記検出回
路２０１による検出信号をラッチして前記可変遅延回路
２００−６に与える第２のラッチ回路（ＣＩＶ１１，Ｃ
ＩＶ１２，ＮＡＮＤ１３）とを採用すれば、位相差の検
出動作を間欠的に行って更に低消費電力の実現に寄与す
ることができる。
検出された位相差をラッチして前記第２の位相差再現回
路１０２に与える第１のラッチ回路１０３と、前記第１
のラッチ回路１０３のラッチ動作に同期して前記検出回
路２０１による検出信号をラッチして前記可変遅延回路
２００−６に与える第２のラッチ回路（ＣＩＶ１１，Ｃ
ＩＶ１２，ＮＡＮＤ１３）とを採用すれば、位相差の検
出動作を間欠的に行って更に低消費電力の実現に寄与す
ることができる。
【００８９】
〔９〕前記出力回路１０が外部ロック信号
ＥＸ−ＣＬＫと同位相でデータストローブ信号ＤＱＳを
出力可能であるから、そのようなストローブ信号ＤＱＳ
を半導体装置１をアクセスする回路に与えることによっ
てシステム設計等が更に容易になる。
ＥＸ−ＣＬＫと同位相でデータストローブ信号ＤＱＳを
出力可能であるから、そのようなストローブ信号ＤＱＳ
を半導体装置１をアクセスする回路に与えることによっ
てシステム設計等が更に容易になる。
【００９０】〔１０〕クロック再生装置９を適用したＳ
ＤＲＡＭによれば、ＰＬＬやＤＬＬをを用いた構成に比
べて内部クロックを外部クロックに同期させるまでのロ
ック動作時間を短縮でき、ＳＭＤや格子状遅延回路（Ｓ
ＱＵＡＤ）を用いた構成に比べてクロック再生のための
回路構成も簡素化でき、また、電力消費を低減でき、更
に、動作周波数の向上によるクロックサイクル時間の短
縮幅も広げることが可能になる。
ＤＲＡＭによれば、ＰＬＬやＤＬＬをを用いた構成に比
べて内部クロックを外部クロックに同期させるまでのロ
ック動作時間を短縮でき、ＳＭＤや格子状遅延回路（Ｓ
ＱＵＡＤ）を用いた構成に比べてクロック再生のための
回路構成も簡素化でき、また、電力消費を低減でき、更
に、動作周波数の向上によるクロックサイクル時間の短
縮幅も広げることが可能になる。
【００９１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９２】例えば、単位遅延回路は図３及び図４で説
明したナンドゲート構成に限定されず、インバータやノ
アゲート等その他の論理ゲートを用いて構成してもよ
い。また、位相比較の回路構成も図８などで説明したナ
ンドゲートのスタティックラッチ・接続形態の回路によ
って実現する場合に限定されず適宜変更可能である。ま
た、固定遅延回路や可変遅延回路のスイッチトランジス
タの並列段数は図５などに例に限定されず、適宜増減す
ることができる。また、本発明はＤＤＲ形態のＳＤＲＡ
Ｍに適用する場合に限定されず、シングルデータレート
のＳＤＲＡＭ、クロック同期型のＳＲＡＭ、そのような
メモリをオンチップしたマイクロコンピュータやシステ
ムＬＳＩ等の半導体装置に広く適用することができる。
明したナンドゲート構成に限定されず、インバータやノ
アゲート等その他の論理ゲートを用いて構成してもよ
い。また、位相比較の回路構成も図８などで説明したナ
ンドゲートのスタティックラッチ・接続形態の回路によ
って実現する場合に限定されず適宜変更可能である。ま
た、固定遅延回路や可変遅延回路のスイッチトランジス
タの並列段数は図５などに例に限定されず、適宜増減す
ることができる。また、本発明はＤＤＲ形態のＳＤＲＡ
Ｍに適用する場合に限定されず、シングルデータレート
のＳＤＲＡＭ、クロック同期型のＳＲＡＭ、そのような
メモリをオンチップしたマイクロコンピュータやシステ
ムＬＳＩ等の半導体装置に広く適用することができる。
【００９３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９４】すなわち、遅延時間の微調整にＳＭＤや格
子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べて回路
構成が簡単な位相制御回路、そしてクロック再生回路を
実現することができる。
子状遅延回路（ＳＱＵＡＤ）を用いた構成に比べて回路
構成が簡単な位相制御回路、そしてクロック再生回路を
実現することができる。
【００９５】遅延時間の微調整にＳＭＤや格子状遅延回
路（ＳＱＵＡＤ）を用いた構成に比べて少ない遅延段数
で、高分解能の微小遅延を発生できる位相制御回路、そ
してクロック再生回路を実現することができる。
路（ＳＱＵＡＤ）を用いた構成に比べて少ない遅延段数
で、高分解能の微小遅延を発生できる位相制御回路、そ
してクロック再生回路を実現することができる。
【００９６】ＰＬＬやＤＬＬに比べて位相同期までのロ
ック動作時間を短縮できる位相制御回路、そしてクロッ
ク再生回路を実現することができる。
ック動作時間を短縮できる位相制御回路、そしてクロッ
ク再生回路を実現することができる。
【００９７】クロック信号に同期動作される半導体装置
の電力消費を低減することができる。
の電力消費を低減することができる。
【００９８】外部クロック信号に同期してデータの入出
力を行う半導体装置において動作周波数の向上によるク
ロックサイクル時間の短縮幅を広げることが可能な半導
体装置、更には半導体メモリを実現することができる。
力を行う半導体装置において動作周波数の向上によるク
ロックサイクル時間の短縮幅を広げることが可能な半導
体装置、更には半導体メモリを実現することができる。
【図１】本発明に係る位相制御回路の一例であるクロッ
ク再生回路を示すブロック図である。
ク再生回路を示すブロック図である。
【図２】図1のクロック再生回路を適用した半導体装置
の一例を示すブロック図である。
の一例を示すブロック図である。
【図３】位相差検出回路に含まれる単位遅延回路と第１
の位相差再現回路に含まれる単位遅延回路を夫々示す論
理回路図である。
の位相差再現回路に含まれる単位遅延回路を夫々示す論
理回路図である。
【図４】位相差検出回路に含まれる位相比較回路とラッ
チ１３０の一例を示す論理回路図である。
チ１３０の一例を示す論理回路図である。
【図５】前記微調回路の詳細な一例を示す回路図であ
る。
る。
【図６】固定遅延回路及び可変遅延回路を構成する各電
流源トランジスタのサイズの関係を示す説明図である。
流源トランジスタのサイズの関係を示す説明図である。
【図７】複数個の固定遅延回路における電流源トランジ
スタのスイッチ状態の態様を例示する説明図である。
スタのスイッチ状態の態様を例示する説明図である。
【図８】微調回路に含まれる検出回路の位相比較回路を
詳細に示す論理回路図である。
詳細に示す論理回路図である。
【図９】図８の位相比較回路の動作態様説明図である。
【図１０】微調回路による位相制御動作の動作タイミン
グの一例を示すタイミングチャートである。
グの一例を示すタイミングチャートである。
【図１１】クロック再生回路による位相同期動作を粗調
遅延時間及び微調遅延時間の配分の観点から示した動作
説明図である。
遅延時間及び微調遅延時間の配分の観点から示した動作
説明図である。
【図１２】クロック再生回路の位相同期動作タイミング
の一例を示すタイミングチャートである。
の一例を示すタイミングチャートである。
【図１３】クロック再生回路を適用した半導体装置の具
体的な一例であるＤＤＲ形式のＳＤＲＡＭの一部を示す
ブロック図である。
体的な一例であるＤＤＲ形式のＳＤＲＡＭの一部を示す
ブロック図である。
【図１４】図１３に示されるＳＤＲＡＭのデータ読み出
し動作の一例を示すタイミングチャートである。
し動作の一例を示すタイミングチャートである。
【図１５】微調回路を構成する可変遅延回路及び固定遅
延回路の別の例を示す説明図である。
延回路の別の例を示す説明図である。
【図１６】固定遅延回路及び可変遅延回路の遅延時間の
制御に容量素子を用いる例を示す回路図である。
制御に容量素子を用いる例を示す回路図である。
【図１７】図１６の構成を採用した複数個の固定遅延回
路に対して夫々異なる遅延時間を得るためのスイッチト
ランジスタの状態を示す説明図である。
路に対して夫々異なる遅延時間を得るためのスイッチト
ランジスタの状態を示す説明図である。
【図１８】可変遅延回路の遅延時間を制御する複数個の
トランジスタのうちオン状態にするトランジスタの数を
制御するための位相比較・論理演算用の回路の別の例を
示すブロック図である。
トランジスタのうちオン状態にするトランジスタの数を
制御するための位相比較・論理演算用の回路の別の例を
示すブロック図である。
１ 半導体装置 ２ クロック入力回路 ＥＸ−ＣＬＫ 外部クロック信号 ３ 内部回路 ４，５ 出力バッファ ８ 出力制御回路 ９ クロック再生回路 １０ 出力回路 ９０ クロックバッファ ９１ 第１の既定遅延回路 ９２ 第２の既定遅延回路 ９３ 粗調回路 ９４ 微調回路 ＤＣＬＫ 内部クロック信号 ＰＣＬＫ 参照クロック信号 １００ 位相差検出回路 １０１ 第１の位相差再現回路 １０２ 第２の位相差再現回路 １０３ ラッチ回路 １１０ 単位遅延回路 １１１ 位相比較回路 １２０ 単位遅延回路 １３０ ラッチ １４０ 単位遅延回路 ＢＤＡ１ 第１のクロック信号 ２００−０〜２００−５ 固定遅延回路 ２００−６ 可変遅延回路 ２０１ 検出回路 ２０１−１〜２０１−５ 位相比較回路 ２０２ 検出信号 Ｗｐ０〜Ｗｐ６ ｐチャンネル型電流源トランジスタ Ｗｎ０〜Ｗｎ６ ｎチャンネル型電流源トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA03 BA21 CA13 5B079 BC01 CC02 CC08 CC14 DD06 DD13 DD17 DD20
Claims (25)
- 【請求項１】 第１のクロック信号を夫々入力し、入力
した第１のクロック信号に夫々異なる所定の遅延時間を
与える複数個の固定遅延回路と、 前記複数個の固定遅延回路から出力されるクロック信号
と前記第１のクロック信号に対して位相が相異された第
２のクロック信号とを入力し、前記第２のクロック信号
に対する第１のクロック信号の位相差に応ずる複数ビッ
トの検出信号を生成する検出回路と、 前記検出回路から前記複数ビットの検出信号を並列に入
力し、第３のクロック信号に、前記入力された検出信号
に応ずる前記位相差の遅延を与える可変遅延回路と、を
含んで成るものであることを特徴とする位相制御回路。 - 【請求項２】 前記固定遅延回路及び可変遅延回路の夫
々は、電流源トランジスタのスイッチ状態に応じて動作
電流が決定される電流制御型インバータから成り、 前記可変遅延回路は前記電流源トランジスタを複数個並
列に有し、前記複数個の電流源トランジスタは前記複数
ビットの検出信号によってスイッチ制御されるものであ
ることを特徴とする請求項１記載の位相制御回路。 - 【請求項３】 前記固定遅延回路及び可変遅延回路の夫
々は、信号伝達経路にスイッチトランジスタを介して容
量素子を有して成り、 前記可変遅延回路は前記容量素子及びスイッチトランジ
スタを複数個並列に有し、前記複数個のスイッチトラン
ジスタは前記複数ビットの検出信号によってスイッチ制
御されるものであることを特徴とする請求項１記載の位
相制御回路。 - 【請求項４】 前記第２のクロック信号の１周期以上の
期間毎に前記検出信号をラッチして前記可変遅延回路に
与えるラッチ回路を有して成るものであることを特徴と
する請求項２又は３記載の位相制御回路。 - 【請求項５】 前記第１のクロック信号は前記第２のク
ロック信号に第１の遅延時間と第２の遅延時間が与えら
れたクロック信号であり、 前記第３のクロック信号は前記第２のクロック信号に前
記第２の遅延時間が与えられたクロック信号であること
を特徴とする請求項４記載の位相制御回路。 - 【請求項６】 外部クロック信号が入力されるクロック
端子と、クロック端子に接続されたクロック入力回路
と、クロック入力回路に接続された請求項１乃至５の何
れか１項記載の位相制御回路と、前記位相制御回路に接
続されたデータ出力回路と、前記データ出力回路に接続
され外部にデータを出力するデータ端子と、を半導体チ
ップに含み、 前記第３のクロック信号は前記外部クロック信号に対し
て所定時間遅延されたクロック信号であり、 前記データ出力回路は、前記位相制御回路の前記可変遅
延回路から出力される信号に同期し前記外部ロック信号
と同位相で前記データを出力する回路であることを特徴
とする半導体装置。 - 【請求項７】 前記データ出力回路は、前記位相制御回
路の前記可変遅延回路から出力される信号に同期し前記
外部ロック信号と同位相でデータストローブ信号を出力
可能な回路であることを特徴とする請求項６記載の半導
体装置。 - 【請求項８】 外部クロック信号を入力して内部クロッ
ク信号を生成するクロック入力回路と、前記内部クロッ
ク信号に同期して動作を行う内部回路と、前記内部回路
の動作結果を外部に出力する出力回路と、前記出力回路
による出力動作の位相を前記外部クロック信号の位相に
合わせるためのクロック再生回路とを含む半導体装置で
あって、 前記クロック再生回路は、前記内部クロック信号に同期
する参照クロック信号に夫々所定の遅延時間を与え直列
形態で接続された第１及び第２の既定遅延回路と、 前記第２の既定遅延回路の出力と前記参照クロック信号
との位相差を検出する位相差検出回路と、 前記位相差検出回路によって検出された位相差を前記第
１の既定遅延回路の出力クロック信号に与える第１の位
相差再現回路と、 前記第１の位相差再現回路から出力される第１のクロッ
ク信号を夫々入力し、入力した第１のクロック信号に夫
々異なる所定の遅延時間を与える複数個の固定遅延回路
と、 前記複数個の固定遅延回路から出力されるクロック信号
と前記参照クロック信号とを入力し、前記参照信号に対
する第１のクロック信号の位相差に応ずる複数ビットの
検出信号を生成する検出回路と、 前記位相差検出回路によって検出された位相差を前記参
照クロック信号に与える第２の位相差再現回路と、 前記検出回路から前記複数ビットの検出信号を並列に入
力し、前記第２の位相差再現回路の出力クロック信号
に、前記入力された検出信号に応ずる前記位相差の遅延
を与える可変遅延回路と、を含み、 前記出力回路は可変遅延回路の出力クロック信号に同期
して出力動作の位相を前記外部クロック信号の位相に合
わせるものであることを特徴とする半導体装置。 - 【請求項９】 前記第１の既定遅延回路は、前記クロッ
ク入力回路において外部クロック信号から前記内部クロ
ック信号が生成され且つ当該内部クロック信号から前記
参照信号が生成されるまでの動作遅延時間と、前記可変
遅延回路の出力クロック信号を入力して前記出力回路に
出力動作させるときの動作遅延時間との合計遅延時間に
相当する信号伝播遅延時間を有するものであることを特
徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記第２の既定遅延回路は、前記可変
遅延回路により与えることができる遅延時間の最大調整
幅よりも小さい遅延時間を有するものであることを特徴
とする請求項９記載の半導体装置。 - 【請求項１１】 前記位相差検出回路は、前記第２の既
定遅延回路の出力を順次伝播させる単位遅延回路を直列
形態で複数個有し前記参照クロック信号の信号状態に最
も近似する前記単位遅延回路の出力の位置を選択する進
行方向遅延回路であり、 前記第１の位相差再現回路は、前記進行方向遅延回路と
同じ若しくは実質的に同じ遅延特性を持つ直列形態の単
位遅延回路を逆向きに複数個有し前記進行方向遅延回路
で選択された出力位置に応ずる単位遅延回路段数と同じ
段数を後段に持つ単位遅延回路の入力位置を選択し、選
択した入力位置に前記第１の既定遅延回路の出力を与え
る第１の逆方向遅延回路であり、 前記第２の位相差再現回路は、前記進行方向遅延回路と
同じ若しくは実質的に同じ遅延特性を持つ直列形態の単
位遅延回路を逆向きに複数個有し前記進行方向遅延回路
で選択された出力位置に応ずる単位遅延回路段数と同じ
段数を後段に持つ単位遅延回路の入力位置を選択し、選
択した入力位置に前記参照クロック信号を与える第２の
逆方向遅延回路であることを特徴とする請求項１０記載
の半導体装置。 - 【請求項１２】 前記固定遅延回路及び可変遅延回路の
夫々は、電流源トランジスタのスイッチ状態に応じて動
作電流が決定される電流制御型インバータから成り、 前記可変遅延回路は前記電流源トランジスタを複数個並
列に有し、前記複数個の電流源トランジスタは前記複数
ビットの検出信号によってスイッチ制御されるものであ
ることを特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 前記固定遅延回路及び可変遅延回路の
夫々は、信号伝達経路にスイッチトランジスタを介して
容量素子を有して成り、 前記可変遅延回路は前記容量素子及びスイッチトランジ
スタを複数個並列に有し、前記複数個のスイッチトラン
ジスタは前記複数ビットの検出信号によってスイッチ制
御されるものであることを特徴とする請求項１１記載の
半導体装置。 - 【請求項１４】 前記位相差検出回路によって検出され
た位相差を前記第２のクロック信号の１周期以上の期間
毎にラッチして前記第２の位相差再現回路に与える第１
のラッチ回路と、前記第１のラッチ回路のラッチ動作に
同期して前記検出回路による検出信号をラッチして前記
可変遅延回路に与える第２のラッチ回路と、を有して成
るものであることを特徴とする請求項８記載の半導体装
置。 - 【請求項１５】 前記出力回路は、前記クロック再生回
路の前記可変遅延回路から出力される信号に同期し前記
外部ロック信号と同位相でデータストローブ信号を出力
可能な回路であることを特徴とする請求項８記載の半導
体装置。 - 【請求項１６】 外部クロック信号を入力して内部クロ
ック信号を生成するクロック入力回路と、前記内部クロ
ック信号に同期してメモリ動作を行う内部回路と、前記
内部回路のメモリ動作によってメモリセルから得られた
データを外部に出力する出力回路と、前記出力回路によ
る出力動作の位相を前記外部クロック信号の位相に合わ
せるためのクロック再生回路とを含む半導体メモリであ
って、 前記クロック再生回路は、前記内部クロック信号に同期
する参照クロック信号に夫々所定の遅延時間を与え直列
形態で接続された第１及び第２の既定遅延回路と、 前記第２の既定遅延回路の出力を順次伝播させる単位遅
延回路を直列形態で複数個有し前記参照クロック信号の
信号状態に最も近似する前記単位遅延回路の出力の位置
を選択する進行方向遅延回路と、 前記進行方向遅延回路と同じ若しくは実質的に同じ遅延
特性を持つ直列形態の単位遅延回路を逆向きに複数個有
し前記進行方向遅延回路で選択された出力位置に応ずる
単位遅延回路段数と同じ段数を後段に持つ単位遅延回路
の入力位置を選択し、選択した入力位置に前記第１の既
定遅延回路の出力を与える第１の逆方向遅延回路と、 前記逆方向遅延回路から出力される第１のクロック信号
を夫々入力し、入力した第１のクロック信号に夫々異な
る一定の遅延時間を与える複数個の固定遅延回路と、 前記複数個の固定遅延回路から出力されるクロック信号
と前記参照クロック信号とを入力し、前記参照信号に対
する第１のクロック信号の位相差に応ずる複数ビットの
検出信号を生成する検出回路と、 前記進行方向遅延回路と同じ若しくは実質的に同じ遅延
特性を持つ直列形態の単位遅延回路を逆向きに複数個有
し前記進行方向遅延回路で選択された出力位置に応ずる
単位遅延回路段数と同じ段数を後段に持つ単位遅延回路
の入力位置を選択し、選択した入力位置に前記参照クロ
ック信号を与える第２の逆方向遅延回路と、 前記検出回路から前記複数ビットの検出信号を並列に入
力し、前記第２の逆方向遅延回路の出力クロック信号
に、前記入力された検出信号に応ずる前記位相差の遅延
を与える可変遅延回路と、を含み、 前記出力回路は可変遅延回路の出力クロック信号に同期
してその出力動作の位相を前記外部クロック信号の位相
に合わせるものであることを特徴とする半導体メモリ。 - 【請求項１７】 前記第１の既定遅延回路は、前記クロ
ック入力回路において外部クロック信号から前記内部ク
ロック信号が生成され且つ当該内部クロック信号から前
記参照信号が生成されるまでの動作遅延時間と、前記可
変遅延回路の出力クロック信号を入力して前記出力回路
に出力動作させるときの動作遅延時間との合計遅延時間
に相当する信号伝播遅延時間を有するものであることを
特徴とする請求項１６記載の半導体メモリ。 - 【請求項１８】 前記第２の既定遅延回路は、前記可変
遅延回路により与えることができる遅延時間の最大調整
幅よりも小さい遅延時間を有するものであることを特徴
とする請求項１６記載の半導体メモリ。 - 【請求項１９】 前記固定遅延回路及び可変遅延回路の
夫々は、電流源トランジスタのスイッチ状態に応じて動
作電流が決定される電流制御型インバータから成り、 前記可変遅延回路は前記電流源トランジスタを複数個並
列に有し、前記複数個の電流源トランジスタは前記複数
ビットの検出信号によってスイッチ制御されるものであ
ることを特徴とする請求項１６記載の半導メモリ。 - 【請求項２０】 前記固定遅延回路及び可変遅延回路の
夫々は、信号伝達経路にスイッチトランジスタを介して
容量素子を有して成り、 前記可変遅延回路は前記容量素子及びスイッチトランジ
スタを複数個並列に有し、前記複数個のスイッチトラン
ジスタは前記複数ビットの検出信号によってスイッチ制
御されるものであることを特徴とする請求項１６記載の
半導体メモリ。 - 【請求項２１】 前記進行方向遅延回路で選択された出
力位置の情報を前記第２のクロック信号の１周期以上の
期間毎にラッチして前記第２の逆方向遅延回路における
前記入力位置の情報として与える第１のラッチ回路と、
前記第１のラッチ回路のラッチ動作に同期して前記検出
回路による検出信号をラッチして前記可変遅延回路に与
える第２のラッチ回路と、を有して成るものであること
を特徴とする請求項１６記載の半導体メモリ。 - 【請求項２２】 前記出力回路は、前記クロック再生回
路の前記可変遅延回路から出力される信号に同期し前記
外部ロック信号と同位相でデータストローブ信号を出力
可能な回路であることを特徴とする請求項１６記載の半
導体メモリ。 - 【請求項２３】 変化タイミングが夫々異なる複数の信
号と基準クロック信号の所定サイクルにおける信号とを
比較して検出信号を出力する制御回路と、前記検出信号
に基づいて前記基準クロック信号に対応した信号を出力
する出力回路とを備えた信号発生回路であって、 前記信号発生回路は、夫々遅延時間調整部を備えた複数
の遅延回路を備え、 前記複数の遅延回路の1個は前記出力回路内に設けられ
た第1遅延回路であり、 前記複数の第1遅延回路を除く他の前記複数の遅延回路
は前記制御回路内に設けられた複数の第2遅延回路であ
り、 前記複数の第2遅延回路は共通の入力信号を受けて変化
タイミングが夫々異なる前記複数の信号を出力し、 前記第1遅延回路の遅延調整部は前記検出信号に基づい
て可変制御されるものであることを特徴とする信号発生
回路。 - 【請求項２４】 前記信号発生回路は半導体装置に含ま
れ、 前記半導体装置は、半導体装置外部から外部クロック信
号が入力されるクロック端子と前記半導体装置の外部に
データを出力するデータ端子と前記データ端子に接続さ
れたデータ出力回路とを含み、 前記基準クロック信号は前記外部クロック信号に対応し
た信号であり、 前記データ出力回路は、前記信号発生回路の前記出力回
路から出力される前記信号に応答し、前記外部クロック
信号と同期したタイミングで前記データを出力するもの
であることを特徴とする請求項２３記載の信号発生装
置。 - 【請求項２５】 前記複数の遅延回路の各々は主遅延部
を更に有し、前記主遅延部と前記遅延調整部とにより各
遅延回路の遅延時間が夫々設定されるものであることを
特徴とする請求項２３記載の信号発生回路。
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