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TW200814057A - Semiconductor memory and memory system - Google Patents

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TW200814057A
TW200814057A TW096126134A TW96126134A TW200814057A TW 200814057 A TW200814057 A TW 200814057A TW 096126134 A TW096126134 A TW 096126134A TW 96126134 A TW96126134 A TW 96126134A TW 200814057 A TW200814057 A TW 200814057A
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TW
Taiwan
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memory
circuit
signal
switch
control circuit
Prior art date
Application number
TW096126134A
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English (en)
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TWI340386B (en
Inventor
Hiroyuki Kobayashi
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200814057A publication Critical patent/TW200814057A/zh
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Publication of TWI340386B publication Critical patent/TWI340386B/zh

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Description

200814057 九、發明說明： 【發明所屬之技術領域3 發明領域 本發明係有關於具有記憶體胞元之半導體記憶體及具 5有半導體記憶體與控制器之記憶體系統。
L 先前U 發明背景 於諸如動態隨機存取記憶體(DRAM)之半導體記憶體 中，記憶體胞元係經由根據字線之電壓操作之傳送閘極， 10連接於一對互補位元線中之一者。於讀取操作中，保留於 吕己憶體胞元之資料係輸出於此對位元線中之一者。此對位 疋線中之另一者係於讀取操作前設定為預先充電電壓。而 後，此對位元線間之電壓差係藉由感測放大器放大並輸出 為讀取資料。一般而言，於動態隨機存取記憶體(dram) 15之待用期間，位元線係設定為預先充電電壓且字線係設定 為接地電壓或類似物。 舉例σ之，g故p早係因字線與位元線間之短路而發生 時，不良字線係藉由冗餘字線替換。任擇地，不良位元線 對係藉由几餘位元線對替換。然而，即使於故障解除後， 予線與位元線間之短路仍然實體地餘留。如此一來，於故 障解除後，洩漏電流仍會經由短路部份自預先充電電壓線 流向接地線。若洩漏電流於動態隨機存取記憶體(dram) 變大，此動態隨機存取記憶體(DRAM)將作為瑕疵構件而移 200814057 為減少伴隨字線與位元線間之短路之待用電流故障， 其提議配置電阻器元件於預先充電電壓線與位元線間之技 術(例如曰本未審查專利申請案第Hei 8-263983號）。其已提 議配置電阻器元件於預先充電電壓線與感測放大器間之技 5 術(例如日本未審查專利申請案公開第Hei 11-149793號）。更 詳言之，其已提議僅於啟動字線前之特定期間將預先充電 電壓線連接於位元線與感測放大器之技術（例如日本未審 查專利申請案公開第Hei 4-47588號及日本未審查專利申請 案公開第Hei 6-52681號）。 10 然而，當電阻器元件配置於預先充電電壓線與位元線 之間或配置於預先充電電壓線與感測放大器之間時，因增 加電阻值以減少洩漏電流之故，預先充電操作將變慢且存 取週期時間將變長。 再詳言之，於諸如動態隨機存取記憶體(dram)之半導 15體§己憶體中，其藉由令彼此相鄰之記憶體區塊共享感測放 大器’減少感測放大器之數目以減少晶片尺寸。然而，並 未有提議用以減少共享感測放大器型半導體記憶體的伴隨 字線與位元線間之短路之洩漏電流的方法。 【項明内容^】 20 發明概要 本發明之一目的係用以減少共享感測放大器型半導體 己L體的伴隨字線與位元線間之短路之洩漏電流。本發明 一目的係用以輕易地識別具有字線與位元線間之洩漏 故障的不良記憶體區塊。 6 200814057 於本發明之實施例中，半導體記憶體具有一對記情體 區塊、由此等記憶體區塊共享之感測放大器'及用以將感 測放大器連接於每-記憶體區塊之位元線之連接切換器。 每-記憶體區塊具有數個記憶聽胞元，及連接於此等記憶 5體胞兀之字線及位元線。預先充電切換器可將位元線連接 於預先充電線。切換器控制電路可控制預先充電切換器之 #作並設定切斷功能，以於未實施記憶體胞元之存取操作 的待用期間，關閉連接切換器。由於位元線及預先充電切 換器間之連接及位元線與感測放大器間之連接於待用期間 10係為切斷，因此當短路故障出現於字線與位元線之間時， 其可防止自子線流向預先充電電壓線之洩漏電流或類似 物。 於本發明之另一較佳實施例中，半導體記憶體具有用 以儲存關於具有介於字線與位元線間之洩漏故障的不良記 15憶體區塊的資訊的洩漏記憶體單元。根據保留於洩漏記憶 體單元之資訊，切斷功能係對對應於不良記憶體區塊之連 接切換器設定，且對對應於未有洩漏故障的良好記憶體區 塊之連接切換器釋放。藉由實施與僅對不良記憶體區塊設 定切斷有關之連接切換器的操作，其玎防止連接切換器之 20浪費操作，以減少待用電流。 於本發明之另一較佳實施例中，待用期間係藉由可接 收外部存取要求及内部存取要求之外部待用期間，與禁止 外部存取要求之接收且僅接收内部存取要求的内部待用期 間構成。切斷功能係設定對内部待用期間設定且外部待用 200814057 ，月間釋放此可減少要需低電流消耗之内部待用期間之待 用電流。 於本發明之另一較佳實施例中，響應於測試要求，測 試電路可控制切換器控制電路之操作，以開啟所有記憶體 5區塊^連接切換器，並於其後關閉每一記憶體區塊之連接 切換器壬擇地’響應於測試要求，測試電路可控制切換 ㈣制電路之操作’以關_有記籠區塊之連接切換 為’並於其後開啟每_記憶體區塊之連接切換器。於此範 例中於字線與位辑間具㈣漏輯之*良記憶體區塊 10可根據對連接切換器之每一操作所測量的待用電流值之差 異而輕易地識別。 於本么明之另一車父佳實施例中，操作控制電路可控制 預先充電切換器之操作時序及字線之啟動時序。測試電路 可控制操作控制電路之操作，使得預先充電切換器係響應 15於存取要求而藉由切換器控制電路關閉之時間與字線啟動 之日守間之間的時間期間係設定為在測試模式較一般操作模 式更長。任擇地，測試電路可控制操作控制電路之操作， 使得操作控制電路可於預先充電切換器藉由切換器控制電 2響應於存取要求而_後，連續地啟動字線與感測放大 20 g，且字線啟動之時間與感測放大器啟動之時間之間的時 間期間係設定為在測試模式較一般操作模式更長。上文所 述之操作可使具有與字線有關之親故障的位元線的電壓 產生較大之改變。如此一來，其可輕易地識別於字線與位 π線之間具有洩漏故障之不良記憶體區塊。 8 200814057 圖式簡單說明 本發明之本質、原則、及用途可於參考後附圖式閱讀 下文之詳細說明而更為明顯，於此等圖式中，相同之部件 係以相同之元件標號標示，其中： 5 第1圖係顯示本發明之第一實施例之方塊圖； 第2圖係顯示第1圖所示之記憶體核心概要之方塊圖； 第3圖係顯示第2圖中以虛線框標示之區域之詳細說明 的電路圖； 第4圖係顯示第一實施例之記憶體系統之方塊圖； 10 第5圖係顯示第一實施例之操作之時序圖； 第6圖係顯示第5圖中以虛線框標示之區域之操作的詳 細說明的時序圖； 第7圖係顯示本發明之第二實施例之方塊圖； 第8圖係顯示第二實施例之操作之時序圖； 15 第9圖係顯示第三實施例之操作之時序圖； 第10圖係顯示本發明之第四實施例之方塊圖； 第11圖係顯示第四實施例之操作之時序圖； 第12圖係顯示第五實施例之操作之時序圖； 第13圖係顯示本發明之第六實施例之方塊圖； 20 第14圖係顯示第六實施例之操作之時序圖； 第15圖係顯示第七實施例之操作之時序圖； 第16圖係顯示第八實施例之操作之時序圖； 第17圖係顯示第九實施例之操作之時序圖； 第18圖係顯示本發明之第十實施例之方塊圖； 9 200814057 第19圖係顯示第十實施例之操作之時序圖； 第20圖係顯示本發明之第十一實施例之方塊圖； 第21圖係顯示第十一實施例之操作之時序圖； 第22圖係顯示本發明之第十二實施例之方塊圖； 5 第23圖係顯示第十二實施例之操作之時序圖； 第24圖係顯示第十三實施例之操作之時序圖； 第25圖係顯示本發明之第十四實施例之方塊圖； 第26圖係顯示第十四實施例於更新期間之操作之時序 圖， 10 第27圖係顯示本發明之第十五實施例之方塊圖； 第28圖係顯示本發明之第十六實施例之方塊圖； 第29圖係顯示本發明之第十七實施例之方塊圖； 第30圖係顯示本發明之第十八實施例之方塊圖； 第31圖係顯示本發明之第十九實施例之方塊圖； 15 第32圖係顯示第31圖所示之記憶體核心之主要部份的 詳細說明的電路圖； 第33圖係顯示第十九實施例之操作之時序圖； 第34圖係顯示本發明之第二十實施例之記憶體核心的 主要部份的詳細說明的電路圖； 20 第35圖係顯示本發明之第二十一實施例之方塊圖； 第36圖係顯示第35圖所示之操作控制電路及切換器控 制電路之操作的流程圖； 第37圖係顯示第35圖所示之操作控制電路及切換器控 制電路之其他操作的流程圖； 10 200814057 第38圖係顯示本發明之第二十二實施例之方塊圖； 第39圖係顯示第二十二實施例之操作之概要的時序 圖， 第40圖係顯示記憶體核心之記憶體區塊之詳細說明的 5 方塊圖； 第41圖係顯示本發明之第二十三實施例之方塊圖； 第42圖係顯示第二十三實施例之記憶體系統的方塊 圖， 第43圖係顯示記憶體核心之另一範例之電路圖； 10 第44圖係顯示記憶體核心之另一範例之電路圖； 第45圖係顯示記憶體核心之另一範例之電路圖； 第46圖係顯示記憶體核心之另一範例之電路圖； 第47圖係顯示記憶體核心之另一範例之電路圖； 第48圖係顯示本發明之第二十四實施例之方塊圖； 15 第49圖係顯示第48圖之振盪控制電路及要求控制電路 之詳細說明的電路圖； 第50圖係顯示第二十四實施例之操作之時序圖； 第51圖係顯示第二十四實施例之自行更新模式之操作 的時序圖； 20 第52圖係顯示第二十四實施例之省電模式之操作的時 序圖， 第53圖係顯示本發明之第二十五實施例之方塊圖； 第54圖係顯示第二十五實施例之自行更新模式之操作 的時序圖； 11 200814057 第55圖係顯示第二十五實施例之省電模式之操作的時 序圖， 第56圖係顯示第二十六實施例之振盪控制電路及要求 控制電路之詳細說明的電路圖； 5 第57圖係顯示第二十六實施例之操作之時序圖； 第58圖係顯示本發明之第二十七實施例之方塊圖； 第59圖係顯示第二十七實施例之自行更新模式之操作 的時序圖； 第60圖係顯示第二十八實施例之操作之方塊圖； 10 第61圖係顯示第二十九實施例之操作之方塊圖； 第62圖係顯示第三十實施例之操作之方塊圖； 第63圖係顯示第62圖之要求控制電路之詳細說明的電 路圖， 第64圖係顯示第三十一實施例之操作之方塊圖； 15 第65圖係顯示第三十一實施例之部份更新區域之示意 圖， 第66圖係顯示第三十一實施例之自行更新模式之操作 的時序圖； 第67圖係顯示第三十一實施例之自行更新模式之操作 20 的時序圖； 第68圖係顯示第三十二實施例之自行更新模式之操作 的時序圖； 第69圖係顯示自行更新模式之操作之另一範例的時序 圖， 12 200814057 第70圖係顯示省電楹4 + 4品& ^ 矛 1电衩式之刼作的之另一範例的時序 圖；以及 第71圖係顯示自行更新模式之操作的之另-範例的時 序圖。 5 【實施方式】 較佳實施例之詳細說明 本發明之實施例將參考圖式於下文說明。於圖式中顯 示為粗線之信號線係由數條線構成。同時，粗線所連接之 區塊之部份構成數個電路。與信號名稱相同之符號係用於 10傳送此信號之信號線。以/標示於前之信號表示負邏輯。以 Z標示於後之信號表示正邏輯。圖式中之雙同心圓表示外部 端子。 第1圖顯示本發明之第一實施例。舉例言之，半導體記 憶體MEM係為快速週期隨機存取記憶體(FCRAM)。快速週 15期隨機存取記憶體(FCRAM)係具有動態隨機存取記憶體 (DRAM)之記憶體胞元及靜態隨機存取記憶體(SRAM)之介 面的偽靜態隨機存取記憶體(SRAM)。記憶體MEM具有命令 解碼器10、更新計時器12、更新要求產生電路14、更新位 址計數器16、位址緩衝器18、資料輸入/輸出緩衝器20、位 20址選擇電路22、操作控制電路24、切換器控制電路26、及 記憶體核心28。如於第4圖所示，將於稍後說明者，記憶體 MEM與中央處理單元(CPU)構成記憶體系統。 命令解碼器10可輸出根據晶片致動信號CE1及作為用 以實施記憶體核心28之存取操作的讀取命令RD、寫入命令 13 200814057 WR或類似物之命令信號CMD之邏輯位準確知之命令。讀取 命令RD及寫入命令WR係用以實施對記憶體核心28之存取 操作的外部存取要求。舉例言之，命令信號CMD包括寫入 致動信號/WE及輸出致動信號/OE。 5 更新計時器12具有可以預定週期輸出振盪信號〇8(：:之 振盪器。更新要求產生電路14可分割振盪信號osc之頻 率，以產生更新要求RREQ(内部存取要求）。更新位址計數 器16連續地產生與更新要求RREQ同步化之更新位址信號 RRAD。更新位址信號RRAD係用以選擇將於稍後說明之字 10 線WL之列位址信號。 位址緩衝器18可接收位址信號AD並將接收位址輸出 為列位址信號RAD及行位址信號CAD。行位址信號cAD係 供應以選擇位元線BL及/BL。資料輸入/輸出緩衝器2〇可經 由資料端子DQ接收寫入資料信號並將接收資料信號輸出 15至資料匯流排DB。資料輸入/輸出緩衝器2〇亦可經由資料匯 流排DB自記憶體胞元MC接收讀取資料信號，並將接收資 料信號輸出至資料端子DQ。 位址選擇電路22可於應實施更新操作時選擇更新位址 信號RRAD (REFZ = H)，並於不應實施更新操作時選擇列 20位址信號®^0 (REFZ = L)，且於其後將選擇信號輸出至記 十思體核心28以作為内部列位址信號irad。 操作控制電路24可輸出字線啟動信號WLZ、感測放大 器啟動信號LEZ、切換器控制信號bto、及預先充電控制信 號BRS0，以令記憶體核心28響應於讀取命令rd、寫入命令 14 200814057 WR、或更新要求RREQ，實施讀取操作、寫入操作、或更 新操作。字線啟動信號WLZ可控制字線WL之啟動時序及感 測放大器啟動信號LEZ之啟動時序及感測放大器SA。切換 器控制信號ΒΤ0係用以控制將於下文說明之連接切換器BT 5之開啟或關閉的基本時序信號。預先充電控制信號BRS0係 用以控制將於下文說明之預先充電電路PRE之開啟或關閉 的基本時序信號。 操作控制電路24可於實施更新操作時將更新信號 REFZ改變為高邏輯位準(H)，並於未實施更新操作時將更 10新信號REFZ改變為低邏輯位準(L)。操作控制電路24具有用 以決定讀取命令RD、寫入命令WR、及更新要求rreq之優 先順序之仲裁器（未顯示）。舉例言之，當操作控制電路24 同時接收讀取命令RD及更新要求RREQ時，優先權係給予 更新要求RREQ。響應於讀取命令RD之讀取操作係暫停至 15更新操作完成為止。相反地，當更新要求RREQ係於讀取操 作期間供應時，響應於更新要求RREQ之更新操作係暫時地 暫停。 切換器控制電路26可根據切換器控制信號bT〇及預先 充電控制信號BRS0輸出切換器控制信號BT及預先充電控 20 制信號BRS。如將於稍後說明之第2圖所示，切換器控制传 遽BT係由BT0L-BT3L及BT0R-BT3R構成且預先充電护:制 信號BRS係由BRS0L-BRS3L及BRS0R-BRS3R構成。切換器 控制電路26之操作將參考將於稍後說明之第5及6圖於下文 說明。 15 200814057 記憶體核心28具有列解碼器rDEc、行解碼器CDEC、 預先充電電路PRE(預先充電切換器）、連接切換器Βτ、感測 放大器SA、行切換器CSW、讀取放大器RA、寫入放大器 WA、及數個z丨思體區塊rblk。舉例言之，其可形成4個記 5憶體區塊RBLK。每一記憶體區塊RBLK具有數個記憶體胞 元MC、連接於記憶體胞元撾(：之排列於一方向之字線、 及連接於記憶體胞元MC之排列於垂直於此方向之一方向 的位元線BL及/BL。記憶體胞元MC具有用以將資料保留為 包％之電谷裔及用以將電容器之一端連接於位元線 10 BL(或/BL)之傳輸電晶體。電容器之另一端係連接於預先充 電電壓線VPR。代之以預先充電電壓線vpR，電容器之另 一端可連接於胞元板電壓線VCP(未顯示）。傳輸電晶體之閘 極係連接於字線WL。取決於字線WL之選擇，其實施讀取 操作、寫入操作、及更新操作中之一者。列位址解碼器RDEc 15可解碼内部列位址信號IRAD，以選擇字線WL·中之一者。 行位址解碼|§CDEC可解碼行位址信號CAD，以選擇位元線 對BL及/BL，對數係對應於資料端子Dq之位元數目。感測 放大器SA可放大藉由位元線對BL及/BL讀取之資料信號之 信號數量差值。行切換器csw可將對應於行位址信號CAD 20之位元線對BL&/BL連接於讀取放大器RA及寫入放大器 WA。於讀取存取操作期間，讀取放大器RA可放大經由行 切換裔CSW輸出之互補讀取資料。於寫入存取操作期間， 寫入放大器WA可放大經由資料匯流排DB供應之互補寫入 資料’並將放大資料供應於位元線對BL及/BL。 16 200814057 第2圖顯示第1圖所示之記憶體核心之概要。預先充電 電路PRE、連接切換器BT、行切換器CSW、及感測放大器 SA係配置於每一記憶體區塊RBLK0-3之兩側。亦即，配置 於一對相鄰記憶體區塊RBLK(諸如RBLK0-1)間之感測放大 5 器SA係由此對記憶體區塊RBLK共享（共享感測放大器型）。 每一感測放大器SA係與感測放大器啟動信號PSA及 NSA(PSA0-4、NSA0-4)同步化地操作。感測放大器啟動信 號PSA及NSA係與自第1圖所示之操作控制電路24輸出之感 測放大器啟動信號LEZ同步化的信號。感測放大器啟動信 10 號PSA及NSA之信號線係對感測放大器SA之每一區塊佈 線。每一行切換器CSW可將感測放大器SA之互補輸出連接 於與行切換器信號CL(CL0-CL4)同步化之資料線DT及 /DT。行切換器信號CL之信號線係對對應於資料端子DQ之 位元數目的行切換器CSW之每一群組佈線。 15 每一連接切換器BT係以與切換器控制信號 BT(BT0L-BT3L、BT0R-BT3R)同步化之方式操作。切換器 控制信號BT之信號線係對連接切換器BT之每一區塊佈 線。以與預先充電控制信號BRS(BRS0L-BRS3L、 BRS0R-BRS3R)同步化之方式，每一預先充電電路pre將位 20元線BL及/BL連接於預先充電電壓線VPR。預先充電控制信 號BRS之信號線係對預先充電電路prE之每一區塊佈線。 顯示於記憶體區塊RBLK0-3之圓形標記與叉形標記表 示字線WL與位元線BL(或/BL)間是否有洩漏故障。舉例言 之，於本實施例中，記憶體區塊RBLK0/2(不良記憶體區塊） 17 200814057 具有洩漏故障且記憶體區塊rBLK1/3(良好記憶體區塊）並 未具有洩漏故障。 第3圖顯示第2圖中以虛線框表示之區域之詳細說明。 為方便說明之故’於第3圖中，經由連接切換器BT連接於位 5元線BL或/BL之資料線亦稱為位元線BL及/BL。記憶體區塊 RBLK2之記憶體胞元MC之箭號指示洩漏故障出現於記憶 體胞元MC之字線與位元線間。連接於字線wl之記憶體胞 元MC係連接於位元線BL及/BL中之一者。如此一來，舉例 言之，於存取連接於位元線BL之記憶體胞元MC時，位元線 10 /BL係作用為參考電壓線(預先充電電壓）。 連接切換器BT係由nMOS電晶體構成。nMOS電晶體之 源極/汲極中之一者係連接於位元線BL(或/BL)且nMOS電 晶體之源極/汲極中之另一者係連接於感測放大器SA。 nMOS電晶體之閘極接收切換器控制信號bt(BT1R、 15 BT2L)。於接收位於高邏輯位準之切換器控制信號BT之同 時，連接切換器BT將記憶體區塊RBLK之位元線BL及/BL 連接於感測放大器SA。 每一預先充電電路PRE係由用以將互補位元線BL及 /BL之每一者連接於預先充電電壓線VPr之一對nMOS電晶 20 體及用以彼此連接位元線BL及/BL之nMOS電晶體構成。預 先充電電路PRE之nMOS電晶體之閘極可接收預先充電控 制信號BRS(BRS1R、BRS2L)。於接收位於高邏輯位準之預 先充電控制信號BRS之同時，預先充電電路PRE供應預先充 電電壓VPR於位元線BL及/BL並等化位元線BL及/BL之電 18 200814057 壓。 感測放大器SA係由一對輸入及輸出係彼此連接之 CMOS反相裔構成。母一 CMOS反相為’之輸入（電晶體閘極) 係連接於位元線BL(或/BL)。每一CMOS反相器係由圖式之 5 橫向方向一起排列成線之nMOS電晶體及pMOS電晶體構 成。每一CMOS反相器之pMOS電晶體之源極可接收感測放 大器啟動信號PSA(PSA2)。每一CMOS反相器之nMOS電晶 體之源極可接收感測放大器啟動信號NSA(NSA2)。當感測 放大器SA操作時，感測放大器啟動信號PSA係設定為高位 10 準電壓，且當感測放大器SA並未操作時，感測放大器啟動 信號PSA係設定為預先充電電壓VPR。當感測放大器SA操 作時，感測放大器啟動信號NSA係設定為低位準電壓（例如 接地電壓），且當感測放大器SA並未操作時，感測放大器啟 動信號NSA係設定為預先充電電壓VPR。 15 行切換器CSW係由將位元線BL連接於資料線DT之 nMOS電晶體及將位元線/BL連接於資料線/DT之nMOS電 晶體構成。每一nMOS電晶體之閘極可接收行切換器信號 CL(CL2)。於讀取操作期間，藉由感測放大器S放大之位元 線BL或/BL之讀取資料信號係經由行切換器CSW傳送至資 20 料線DT或/DT。於寫入操作期間，經由資料線DT或/DT供 應之寫入資料信號係經由位元線BL或/BL寫入於記憶體胞 元MC。資料線DT及/DT係連接於讀取放大器RA及寫入放大 器WA 〇 第4圖顯示第一實施例之記憶體系統。與第4圖所示者 19 200814057 相同之§己憶體系統將於下文之第二至二十一實施例說明。 記憶體系統係形成為集積於矽基板之系統級封裝（SIp)。此 系統級封裝（SIP)具有如第丨圖所示之記憶體MEM、快閃記 憶體FLASH、用以存取快閃記憶體FLASHi記憶體控制器 5 MCNT、及控制全部系統之cpu(控制器）。cPU、記憶體 MEM、及記憶體控制器MCNT係藉由系統匯流排SBUS彼此 連接。系統級封裝（SIP)係經由外部匯流排連接於系統 SYS。CPU輸出晶片致動信號CE1、存取命令CMD、位址信 號AD、及寫入資料信號DQ以存取記憶體MEM並自記憶體 10 MEM接收讀取資料信號DQ。 第5圖顯示第一實施例之操作。於此範例中，響應於晶 片致動信號CE1係為啟動之啟動期間actp之外部存取要求 (讀取命令RD或寫入命令WR)或内部存取要求（更新要求 RREQ) ’外部存取操作(讀取操作rd或寫入操作WR)或自行 15更新操作SREF係連續地實施於良好記憶體區塊RBLK1及 不良記憶體區塊RBLK2。然而，於此圖式中，其並未顯示 於啟動期間ACTP產生之更新要求RREQ。同時，響應於晶 片致動信號CE1係為未啟動之自行更新期間SREFp(自行更 新模式）之内部存取要求（更新要求RREQ)，内部存取操作 20 (自行更新操作SREF)係連續地實施於良好記憶體區塊 RBLK1及不良記憶體區塊RBLK2。舉例言之，讀取命令RD 或寫入命令WR之最小供應區間為8〇ns且更新要求rreQ之 供應區間為16ms。 啟動期間ACTP係可接收外部存取要求rd及WR之外 20 200814057 部待用期間，且自行更新期間SREFP係禁止外部存取要求 RD及WR之接收且僅接收内部存取要求rreQ之内部待用 期間。於本實施例中，如將於稍後說明之第6圖所示者，切 斷功能係對啟動期間ACTP及自行更新期間srefP之所有 5記憶體區塊RBLK〇-3設定。切斷功能係於未實施記憶體 MEM之RD、WR、或SREF之存取操作的同時，用以關閉連 接切換器BT及預先充電電路PRE之功能，且係藉由第丨圖所 示之切換器控制電路26設定。藉由於啟動期間ACTp及自行 更新期間SREFP中之一未實施存取操作RD4WI^^未實施 10自行更新操作SREF之期間對所有記憶體區塊RBLK設定切 斷功能，切換器控制電路26可消除識別不良記憶體區塊 RBLK之需要。如此一來，切換器控制電路％之電路規模可 k小。同時，用以儲存有關不良記憶體區塊RBLKi資訊之 電路可變為不需要。 15 第6圖顯示第5圖之存取操作之詳細說明。此處，存取 操作係讀取操作RD、寫入操作職、及自行更新操作sref 中之-者。第6圖顯示作為一範例之第5圖之以虛線框標示 的記憶體區塊RBLK2之存取操作。 於存取知作係實施以釋放實施存取操作之記憶體區塊 RBLK之位％線扯及脱與預先充電電壓線間之連接 的同時’第1圖所示之操作控制電路24可將預先充電控制信 號BRS0保持為低邏輯位準（第6圖⑷)。於存取操作係實施以 關閉未實施存取操作之共享感測放大器SA之-對記t咅體區 塊觀的記憶體區獻臟的連接切換請的同時了操作 21 200814057 控制電路24亦可將切換器控制信號BT0保持為低邏輯位準 (第 6圖（b))。 顯示於第1圖之切換器控制電路26可根據未實施存取 操作之待用期間之預先充電控制信號BRS0設定切斷功能 5並可將所有預先充電控制信號BRS設定為低邏輯位準。此 可防止位元線BL或/BL與預先充電電壓線VPR經由預先充 電電路PRE之連接。如此一來，即使洩漏故障出現於字線 WL與位元線BL或/BL之間且位元線BL或/BL之電壓於待用 期間降為低於預先充電電壓VPR，其可防止洩漏電流流動 10於字線WL及預先充電電壓線vpr之間。 根據未實施存取操作之待用期間之切換器控制信號 BT ’切換器控制電路26亦可設定切斷功能並將所有切換器 控制信號BTZ設定為低邏輯位準（第6圖（d))。此可防止於待 用期間設定為預先充電電壓VPR之感測放大器啟動信號線 15 PSA或NSA經由感測放大器SA與位元線BL或/BL之連接。 因此，其可防止待用電流之增加。 更詳言之，若字線WL之未啟動位準係負電壓且洩漏故 障係出現於字線WL與位元線BL或/BL之間，於待用期間， 位元線BL或/BL之電壓可變為負的。若第3圖所示之感測放 20 大器SA之pMOS電晶體的閘極電壓變為負的，則pMOS電晶 體係為導通且電流自感測放大器啟動信號PSA及NSA(電壓 VPR)流向位元線BL及/BL(負電壓）。任擇地，若位元線BL 及/BL中之一者變為負電壓且另一者變為等於預先充電電 壓VPR，則感測放大器SA之nMOS電晶體之一者之源極變 22 200814057 為負電壓且nMOS電晶體係為導通。此將導致電流自感測放 大器啟動信號PSA及NSA(電壓VPR)流向位元線bl及 /BL(負電壓）。藉由於待用期間關閉連接切換器bt，其可防 止此種錯誤電流之流動。 5 另一方面，切換器控制電路26可與存取操作之開始同 步化地釋放切斷功能並暫時地僅將對應於實施存取操作之 記憶體區塊RBLK2之預先充電控制信號BRS2L及BRS2R設 定為高邏輯位準，直至字線WL啟動為止（第6圖（e))。此可 將與存取操作有關之位元線BL或/BL之電壓於存取操作前 10 亦於位元線之電壓因洩漏故障之故而低於預先充電電壓 VPR時設定為預先充電電壓VPR。 更詳言之，切換器控制電路26可與存取操作之開始同 步化地釋放切斷功能並僅將對應於實施存取操作之記憶體 區塊RBLK2之切換器控制信號BT2L及BT2R於字線 15 動前設定為高邏輯位準（第6圖（f))。此可將與存取操作有關 之位元線BL及/BL連接於感測放大器SA。 而後，其啟動字線WL(第6圖（g))且資料係自記憶體胞 元MC讀取至位元線BL及/BL中之一者（第6圖（h))。其次，其 啟動感測放大器啟動信號PS A2及NS A2且放大位元線BL& 20 /BL間之電壓差值（第6圖（i))。當感測放大器SA操作時，行 切換器信號CL2改變為高邏輯位準且位元線BL及/BL之資 料係讀取至資料線DT及/DT(第6圖(j))。 其次，其未啟動字線WL且其未啟動感測放大器啟動信 號PSA2及NSA2(第6圖（k))。於感測放大器SA停止其操作 23 200814057 後，切換器控制電路26暫時地將預先充電控制信號brs2l 及BRS2R設定為高邏輯位準（第6圖⑴）。此可將位元線财 /BL之電壓重置為預先充電電壓VpR(第6圖⑽）。同時，於 感測放大器SA停止其操作後，切換器控制電路财將切換 5器控制信號BT2L及BT2R啟動為低邏輯位準（第6圖⑻）。而 後，存取操作完成。於存取操作後之待用期間，切換器控 制電路26設定切斷功能並將所有預先充電控制信號刪及 切換器控制信號BTZ設定為低邏輯位準（第6圖（〇))。此將關 閉所有預先充電電路PRE及連接切換器BT以減少待用電 10 流。 於上文所述之第-實施例中，由於連接切換器BT及預 先充電電路PRE係於未實施存取操作RD、WR、或sREFi 待用期間關閉，因此其可防⑽漏電流自字線肌流向預先 充電電壓線VPR，即使短路故障出現於字線WL與位元線肌 15或/BL之間。因此，記憶體MEM之電流消耗，特別係待用 電流之電流消耗可減少。 第7圖顯示本發明之第二實施例。相同之符號及標號係 附接於與第-實施例所詳細說明者相同之構件並省略其詳 細說明。於本實例中，切換器控制電路26A係代之以第一實 2〇施例之切換器控制電路26而形成。同時，溶絲電路3〇(浅漏 記憶體單元)係新近形成。其餘構件係與第一實施例相同。 熔絲電路30使用内建熔絲程式儲存具有介於字元線 WL及位元線BL(或/BL)間之茂漏故障的不良記憶體區塊 RBLK的位址資訊。熔絲電路3〇輸出儲存位址資訊為區塊位 24 200814057 址FAD。熔絲電路30可使用儲存有不良記憶體區塊rbKL之 區塊位址的冗餘熔絲電路替換具有冗餘記憶體區塊 RB L K (未顯示）之不良記憶體區塊rb L K或者可與冗餘熔絲 電路隔離地形成一電路。 5 切換器控制電路26A僅對藉由不良區塊位aFAD指示 之不良記憶體區塊RBLK設定切斷功能且對良好記憶體區 塊RBLK釋放切斷功能。基本上，切斷功能僅需對不良記憶 體區塊RBLK設定。切換器控制電路26A可監看列位址信號 RAD並於對不良記憶體區塊RBLK實施存取操作RD、WR、 10或SREF時，如第一實施例般地釋放切斷功能。當對良好記 憶體區塊RBLK實施存取操作RD、WR、或SREF時，切換 器控制電路26A如前所述地控制預先充電電路pRE及連接 切換器BT之操作。 第8圖顯示第二實施例之操作。不良記憶體區塊rBLK 15之位置及一序列之存取操作RD、WR、及SREF係與第一實 施例所述者相同。此處將省略與第一實施例所述者相同之 操作之詳細說明。不良記憶體區塊RBLK〇&2之操作係與第 一實施例所述者相同。 於良好記憶體區塊RBLK1及3中，預先充電控制信號 20 BRS(BRS1L' 1R、3L、及3R)及切換器控制信號BT(BT1L、 1R、3L、及3R)於未實施存取操作之待用期間係設定為高邏 輯位準（第8圖（a)及(b))。預先充電控制信號BRS僅於存取操 作期間改變為低邏輯位準（第8圖（(：)）。於相鄰記憶體區塊 RBLK貫施存取操作時，切換器控制信號BT(BT1R、bT3l) 25 200814057 改變為低邏輯位準，以關閉連接於實施放大操作之感測放 大器SA之連接切換器BT。（第8圖（d)及(e))。 同時於上文所述之第二實施例中，其可獲得與前文之 第一實施例所詳細說明者相同之優點。更詳言之，於本實 5施例中，其可防止連接切換器BT之浪費操作以更為減少藉 由僅對不良$己丨思體區塊RBLK設定切斷功能之待用電流。 第9圖顯示第三實施例之操作。相同之符號及標號係附 接於與第一及第二實施例所詳細說明者相同之構件並省略 其詳細說明。於本實施例中，於未實施存取操fRD、WR、 10或SREF之期間，用以關閉連接切換器BT之切斷功能亦對良 好記憶體區塊RBLK設定。其餘構件係與第二實施例（第8圖） 相同。良好§己憶體區塊RBLK1及3之預先充電控制信號brs 亦於切斷功能设疋時保持為南邏輯位準。除切換器控制電 路26A之操作不同外，本實施例之記憶體MEM係與第二實 15 施例（第7圖）所述者相同。 亦於上文所述之第三實施例中，其可獲得與前文所述 之弟一實施例及弟一實施例相同之優點。更詳言之，於本 實施例中，切換器控制電路之邏輯可加以簡化，此係因用 於良好記憶體區塊RBLK1及3與不良記憶體區塊RBLK(^2 2〇 之連接切換器BT之操作可變為相同之故。 第10圖顯示本發明之第四實施例。相同之符號及標號 係附接於與前文之第一及第二實施例所詳細說明者相同之 構件並省略其詳細說明。於本實施例中，切換器控制電路 26C係代之以第一實施例之切換器控制電路26而形成。其餘 26 200814057 構件係與第一實施例相同。 切換器控制電路26C可僅於自行更新期間srefp設定 切斷功能，其中晶片致動信號CE1係未啟動且於啟動期間 ACTP釋放切斷功能，其中晶片致動信號CE1係啟動。自行 5更新期間SREFP係内部待用期間，其中外部存取要求RD及 WR之接收係為禁止且僅有内部存取要*SREF係可接收。 啟動期間ACTP係外部待用期間，其中外部存取要求rd及 WR與内部存取要求SREF可被接收。 第11圖顯示第四實施例之操作。不良記憶體區塊RB LK 10之位置及存取操作RD、WR、及SREF序列係與第一實施例 相同。與第一實施例相同之操作之詳細說明將加以省略。 自行更新期間SREFP之操作係與第一實施例（第5圖）所述者 相同。啟動期間ACTP之操作係與第二實施例（第8圖）之良好 吕己憶體區塊RBLK所述者相同。亦即，於啟動期間ACTp， 15預先充電控制信號BRS可僅於存取操作期間改變為低邏輯 位準。當存取操作實施於相鄰記憶體區塊仙⑻寺，對應於 連接至實施放大操作之感測放大器SA之連接切換器B丁之 切換裔控制信號BT改變為低邏輯位準。 、同時亦於上文所叙第四實_巾，其可獲得與前文 所述之第-及第二實施例相同之優點。更詳言之，於本實 〇中自於切換讀制電路26之切換控制可輕易地於啟 動期間ACTP實施，因此其可藉由切換器控制電路^之切換 =制:止較長之存取時間。不僅如此，於啟動期間Bp ’讀取操作RD及寫入操作WR係最頻繁地實施者且因此 27 200814057 電流消耗係相對地大。因此，伴隨字線WL與位元線61^或 /BL間之茂漏故障的洩漏電流之影響較為輕微。另一方面， 於自行更新期間SREFP，更新要求pREQ係每丨61^供應且因 此自行更新操作SREF係僅於每16ms實施。因此，若洩漏故 5障出現於字線貿匕與位元線BL或/BL之間，其間之洩漏故障 對待用電流具有較大的影響。 第U圖顯示第五實施例之操作。相同之符號及標號係 附接於與前述實施例所詳述者相同之構件並省略其詳細說 明。於本實施例中，用以關閉連接切換器BT之切斷功能係 10設定於未有存取操作RD或WR實施於啟動期間ACTP之期 間。其餘構件係與第四實施例相同（第丨丨圖）。除切換器控制 電路26C之操作不同外，本實施例之記憶體MEM係與第四 實施例相同。同時，於上文所述之第五實施例中，其可獲 得與前述實施例相同之優點。 15 第13圖顯示本發明之第六實施例。相同之符號及標號 係附接於與前述實施例所詳述者相同之構件並省略其詳細 況明。於本實施例中，切換器控制電路26E係代之以第四實 施例之切換器控制電路26C而形成。同時，其形成與第二實 靶例相同之熔絲電路30。其餘構件係與第四實施例相同。 2〇 切換器控制電路26E可僅於晶片致動信號CE1未啟動 之自行更新期間SREFP(内部待用期間）對不良記憶體區塊 RBLK0及2没定切斷功能。切換器控制電路26£可對良好記 體區塊RBLK釋放切斷功能並於晶片致動信號cm啟動 之啟動期間ACTP(外部待用期間）釋放切斷功能。 28 200814057 第14圖顯示第六實施例之操作。不良記憶體區塊RBLK 之位置與存取操作RD、WR、及SREF之序列係與第一實施 例相同。與第一實施例相同之操作之詳細說明將加以省 略。啟動期間ACTP之操作係與第四實施例（第丨丨圖）相同。 5 於本實施例中，當自行更新操作SREF係實施於不良記 k體區塊RBLK2時，切斷功能不僅對不良記憶體區塊 RBLK2釋放，且亦對其他不良記憶體區塊RBLK〇釋放。此 可々切換裔控制電路26E之邏輯變得更為簡單。更詳言之， 於待用期間，由於更新要求RREQ之發生相對地不頻繁，因 1〇此若洩漏故障出現於字線WL與位元線BL之間，位元線BL 及/BL之電壓降為低於預先充電電壓VpR。藉由暫時地對每 更新要求RREQ實施預先充電操作，其可最小化位元線 BL及/BL自預先充電電壓VPR之電壓移位。因此，開始自行 更新操作時暫時地實施之預先充電操作可變短且自行更新 操作日守間可受為與項取操作時間及寫入操作時間相等。亦 即，其可藉由操作控制電路24防止時序控制變得更為複雜。 亦如於上文之第六實施例所述，其可獲得與前述實施 例相同之優點。更詳言之，於本實施例中，位元線bl&/bl 之預先充電操作可於所有不良記憶體區塊RBLK〇&2藉由 〇對所有不良兄憶體區塊RBLK0及2與每一更新要求rreq釋 放切斷功能而對每一更新要求RREQ實施。此可最小化自行 更新期間SREFP之位元線BL及/BL之移位。 第15圖顯示第七實施例之操作。相同之符號及標號係 附接於與前述實施例所詳述者相同之構件並省略其詳細說 29 200814057 明。於本實施例中，用以關閉連接切換器BT之切斷功能係 設定於未有存取操作RD或WR實施於啟動期間ACTP之期 間。其餘構件係與第六實施例（第14圖）相同。除切換器控制 電路26Ε之操作不同外，本實施例之記憶體ΜΕΜ係與第六 5實施例所述者相同（第13圖）。亦與上文所述之第七實施例相 同者，其可獲得與前述實施例相同之優點。 第16圖顯示第八實施例之操作。相同之符號及標號係 附接於與丽述實施例所詳述者相同之構件並省略其詳細說 明。於本實施例中，切斷功能係僅對不良記憶體區塊rblk〇 10及2釋放，其中自行更新操作SREF係實施於自行更新期間 SREFP。當未有自行更新操作實施且連接切換器Βτ及預先 充電電路PRE之關閉狀態維持時，切斷功能之設定係對不 良記憶體區塊RBLK0及2維持。其餘之構件係與第六實施例 (第14圖）相同。除切換器控制電路細之操作不同外，本實 15施例之記憶體ΜΕΜ係與第六實施例⑻湖所述者相同。' 亦如於上文之第八實施例所述者，其可獲得與前述實施例 相同之優點。 第17圖顯示第九實施例之操作。相同之符號及標號係 附接於與前述實施例所詳述者相同之構件並省略其詳細說 明。於本實施例中，切斷功能係僅對不良記憶體區塊rblk〇 及2釋放，其中自行更新操作SR_實施於自行更新期間 SREFP。當未實施自行更新操作且連接切換器町及預先充 電電路PRE之關閉狀態維持時，切斷功能之設定係對不良 記憶體區塊RBLK0及2維持。其餘構件係與第七實施例（第 30 200814057 15圖）相同。除切換器控制器電路26E之操作不同外，本實 施例之記憶體MEM係與第六實施例（第13圖）所述者相同。 亦如於上文之第九實施例所述，其可獲得與前述實施例相 同之優點。 5 第18圖顯示本發明之第十實施例。相同之符號及標號 係附接於與前述實施例所詳述者相同之構件並省略其詳細 說明。於本實施例中，切換器控制電路26F係代之以第四實 施例（第10圖）之切換器控制電路26c而形成。同時，其新近 形成模式暫存器32(設定電路）。其餘構件係與第四實施 10 同。 模式暫存器32可儲存自行更新期間SREFP開始之時間 與切斷功能設定的時間之間的自行更新要之次 數，並輸出儲存次數為次數信號8^。舉例言之，當模式暫 存器設定命令MRS係藉由命令解碼器1〇接收時，模式暫存 15 器32儲存諸如位址信號AD之值為上述之次數。 切換裔控制電路26F具有用以計數更新要求之次數之 計數器COUNT。計數器COUNT係於自行更新期間SREFp 開始時重置且計數操作係實施至更新要求rReq之次數變 為與次數信號SN所指示之值相等為止。切換器控制電路 2〇 26F可於計數器C0UNT之計數器值變為與次數信號SN所指 示之值相等時設定切斷功能。 第19圖顯示第十實施例之操作。相同之符號及標號係 附接於與前述實施例所詳述者相同之構件並省略其詳細說 明。除切斷功能係於第二更新要求RREQ於自行更新期間 31 200814057 SREFP發生後設定之外，本實施例之操作係與第四實施例 (第11圖）所述者相同。亦即，模式暫存器32可輸出指示，，二 次”之數字信號SN。 亦如於上文之第十實施例所述，其可獲得與前述實施 5例相同之優點。更詳言之，於本實施例中，其可防止切斷 功能於晶片致動信號CE1暫時地未啟動之時設定之後立刻 釋放。換言之，切斷功能可於藉由等待至更新要求RREQK 切斷功能設定前發生預定次數為止可信賴地進入自行更新 模式之後設定。因此，其可防止切換器控制電路26F重複地 10且浪費地設定/釋放切斷功能，藉此減少記憶體MEM之電流 消耗。 第20圖顯示本發明之第十一實施例。相同之符號及標 號係附接於與前述實施例所詳述者相同之構件並省略其詳 細說明。於本實施例中，切換器控制電路26G係代之以第四 15實施例（第10圖）之切換器控制電路26C而形成。其餘構件係 與第四實施例相同。 切換器控制電路26G可於響應於更新要求rreq之第 一更新操作SREF於自啟動期間ACTP切換為自行更新期間 SREFP之後實施後設定切斷功能。切換器控制電路26G亦可 20在從自行更新期間SREFP切換為啟動期間ACTP後響應於 第一存取要求RD、WR、或SREF釋放切斷功能。切換器控 制電路26G可接收列位址信號IRAD以對每一記憶體區塊 RBLK0-3設定及釋放切斷功能。 第21圖顯示第十一實施例之操作。相同之符號及標號 32 200814057 係附接於與前述實施例所詳述者相同之構件並省略其輝細 說明。本實施例之基本操作係與第四實施例（第11圖）所述者 相同。然而，在本實施例中，切斷功能係響應於啟動期間 ACTP之第一存取要求RD或WR而釋放（第21圖⑷及⑽。同 5時，切斷功能係與自行更新期間SREFP之第一自行更新操 作SREF之完成同步化地設定（第21圖（(〇及((1))。切斷功能係 對每一記憶體區塊RBLK0-3設定及釋放。 同時亦如於上文之第十一實施例所述者，其可獲得與 前述實施例相同之優點。更詳言之，於本實施例中，其可 10防止切換器控制電路26G之浪費操作，以藉由僅對實施存取 操作RD、WR、或SREF之記憶體區塊RBLK設定及釋放切 斷功能而減少電流消耗。 弟22圖顯示本發明之弟十二實施例。相同之符號及梗 號係附接於與前述實施例所詳述者相同之構件並省略其蝉 15細說明。於本實施例中，切換器控制電路26H係代之以第六 實施例（第13圖）之切換器控制電路26E而形成。其餘構件係 與弟六實施例相同。 切換器控制電路26H釋放響應於自行更新期間SREFp 之更新要求RREQ實施自行更新操作SREF之記憶體區塊 2〇 RBLK之切斷功能，並設定響應於下一更新要求RREQ實施 自行更新操作SREF之記憶體區塊rBlk之切斷功能。 第23圖顯示第十二實施例之操作。相同之符號及標號 係附接於於前述實施例所詳述者相同之構件並省略其詳細 說明。本實施例之基本操作係與第八實施例（第16圖）所述者 33 200814057 相同。然而，在本實施例中，對於記憶體區塊RBLK2之切 斷功能係響應於對應於自行更新期間§11]£171>之記憶體區塊 RBLK2之更新要求RREq而釋放（第23圖（^)。響應於下一更 新要求RREQ(對應於記憶體區塊RBLK3)，其設定對於記憶 5體區塊RBLK2之切斷功能（第23圖⑻）。由於記憶體區塊 RBLK3係良好記憶體區塊，因此切斷功能並未設定亦未釋 放（第23圖（c))。 同時亦如於上文之第十二實施例所述，其可獲得與前 述實施例相同之優點。更詳言之，於本實施例中，其可防 10止切換器控制電路26H之浪費操作，以藉由響應於更新要求 RREQ對一記憶體區塊RB lk釋放切斷功能並對另一記憶體 區塊RBLK設定切斷功能而減少電流消耗。 第24圖顯示第十三實施例之操作。相同之符號及標號 係附接於與前述實施例所詳述者相同之構件並省略其詳細 15說明。本實施例之基本操作係與第十二實施例（第23圖）所述 者相同。然而，於本實施例中，連接切換器BT之切斷功能 係設定於未有存取操作RD、WR、或SREF實施於啟動期間 ACTP之期間。啟動期間ACTP之操作係與第五實施例（第12 圖）所述者相同。同時亦如於上文之第十三實施例所述，其 2〇可獲得與前述實施例相同之優點。
第25圖顯示本發明之第十四實施例。相同之符號及標 號係附接於與前述實施例所詳述者相同之構件並省略其詳 細說明。於本實施例中，更新位址計數器161及切換器控制 電路261係代之以更新位址計數器16及切換器控制電路26H 34 200814057 而形成。其餘構件係與第十二實施例相同。 更新位址計數器161具有用以指定設定為計數器之高 位階位元之記憶體區塊RBLK的區塊位址位元，以廣泛地對 每一記憶體區塊RBLK實施自行更新操作SREF。 5 第26圖顯示第十四實施例之自行更新期間SREFP之操 作。相同之符號及標號係附接於與前述實施例所詳述者相 同之構件並省略其詳細說明。除切斷功能之設定時序及釋 放時序不同外，本實施例之操作係與第十二實施例（第23圖） 所述者相同。 10 切換器控制電路261可響應於用於每一不良記憶體區 塊RB LK0及2之第一更新要求RREq釋放(REL)切斷功能並 於元成隶後之更新操作後設定（SET)切斷功能。切換器控制 電路261可一直對良好記憶體區塊RBLK丨及3釋放(REL)切 斷功能。切斷功能可響應於對應記憶體區塊RBLK之所有更 15新操作之完成或響應於下一記憶體區塊RBLK之第一更新 要求RREQ而設定。同時亦如於上文之第十四實施例所述， 其可獲得與前文所述實施例相同之效果。 第27圖顯示本發明之第十五實施例。相同之符號及標 號係附接於與前述實施例所詳述者相同之構件並省略其詳 20細說明。本實施例係藉由對第一實施例（第1圖）增加負電壓 產生電路34而組構。其餘構件係與第一實施例相同。 負電壓產生電路34可產生係為字線WL之未啟動位準 之電壓的負電壓VNEG。當第3圖所顯示之連接切換器bt係 為關閉時，切換器控制電路26可供應負電壓VNEG予連接切 35 200814057 換器BT之閘極。亦如於上文之第十五實施朗述，立可獲 得與前述實施例相同之優點。更詳言之，當關連接切換 器料’連接切換㈣可於切斷功能係藉由使用負電壓 V為閘極電壓而設料可信賴地關閉。因此，記憶體 疆之電流消耗，特別係待用電流可減少。 10 A _射本發明之第十六實施例。相同之符號及標 號係附接於與前述實施例所詳述者相同之構件並省略其詳 細說明。於本實_巾，⑽器控彻26】係代之以第十五 實施例（第27圖)之切換器控制器％而形成。同時，其新近增 力模式暫存益32J。其餘構件係與第十五實施例相同。模式 暫存器32;之基本規格係與第十實施例（第_)所述者相 同0 八舉例言之，模式暫存器32J具有根據與模式暫存器設定 p 7 MRS起供應之位址信號AD之值設定的選擇位元 SEL模式暫存器32j可輸出具有設定為選擇位元之邏 輯值之選擇信號SEL。當選擇位元SEL係為低邏輯位準時， 切換器控制電路26J將供應予連接切換器BT之閘極之電壓 。又疋為接地電壓，以關閉連接切換器BT。當選擇位元 係為高邏輯位準時，切換器控制電路26J將供應予連接切換 2〇為BT之閘極之電壓設定為負電壓νΝΕα，以關閉連接切換 !§BT。亦如於上文之第十六實施例所述者，其可獲得與前 述貫知例相同之優點。更詳言之，供應予連接切換器Βτ之 閘極之電壓值可自數個電壓值中選擇。如此一來，當洩漏 故障出現於字線W L與位元線B L之間時，其可詳細分析故障 36 200814057 原因。 第29圖係本發明之第十七實施例。相同之符號及標號 係附接於與厨述實施例所詳述者相同之構件並省略其詳細 說明:本實施例係、藉由新近增加模式暫存器32K(暫存器電 5路)予第二實施例（第7圖）而組構。其餘構件係與第二實施例 相同。 舉例言之，模式暫存器32K具有根據與模式暫存器設定 命令順—起供應之位址信號AD之值設定的不良位址位 元^不良位址係儲存於不良位址位元時，模式暫存哭UK ίο將該設定不良位址輸出為暫時不良位址FAD2。當未有不良 位址儲存於不良位址位糾，模式暫存H32K將於溶絲電路 3〇程式化之不良位址FAD輸出為不良位aFAD2。切換器控 制電路26A之操作係與第一實施例所述者相同。 亦如於上文之第十七實施例所述者，其可獲得與前述 15實施例相同之優點。更詳言之，藉由再寫入模式暫存器 32K，其可令任意記憶體區塊RBLK作用為不良記憶體區 塊，無論於熔絲電路30程式化之值。因此，當洩漏故障出 現於字線WL與位元線BL之間時，其可詳細分析故障之原 因。詳言之，於程式化熔絲電路3〇後，藉由遮蓋熔絲電路 20 30之資訊，其可詳細分析故障原因。 第30圖顯示係本發明之第十八實施例。相同之符號及 標號係附接於與前述實施例所詳述者相同之構件並省略其 詳細說明。於本實施例中，切換器控制電路26L係代之以第 一實施例（第1圖）之切換器控制電路26而形成。其餘構件係 37 200814057 與第一實施例相同。 切換器控制電路26L具有可實施與振盪信號〇sc(時序 4吕號）同步化之移位操作之移位暫存器。移位暫存器SFTR 具有對應於每一記憶體區塊RBLK0-3之四記憶體級。每一 5纪憶體級可輸出儲存邏輯值。舉例言之，於記憶體MEM啟 動時，一 §己彳思體級係设疋為鬲邏輯位準且其餘記憶體級係 設定為低邏輯位準。最後記憶體級之輸出係連接於第一記 fe體級之輸入。而後，舉例言之，移位暫存器可實施 與振盪信號OSC之上升邊緣同步化之移位操作，以連續地 10 移位輸出高邏輯位準之記憶體級。 切換器控制電路26L可對對應於輸出高邏輯位準之與 移位暫存态SFTR之移位操作同步化之記憶體級的記憶體 區塊RBLK實施減充電操作。除對藉由設定切斷功能之存 取操作外，此可致動預先充電電路PRE週期性地實施預先 15充電操作，即使預先充電電路PRE係為關閉。 附帶地，舉例言之，熔絲電路3〇可形成於記憶體 MEM，以週期性地僅對不良記憶體區塊RBLK實施預先充 包^作。或者，預先充電操作可與振盪信號〇§(：同步化地 對所有圯憶體區塊RBLK實施，而未形成切換器控制電路 20 26L之移位暫存器SFTR。預先充電操作亦可響應於代之以 振盪b虎OSC之更新要求rrEq而實施。同時，用以實施預 先充電操作之專用振盪器可形成於記憶體MEM。 亦如於上文之第十八實施例所述者，其可獲得與前述 列相同之優點。料言之，藉由週期性地實施預先充 38 200814057 電操作，其可最小化位元線BL及/BL之電壓自預先充電電 壓VPR之移位。因此，暫時地於開始自行更新操作時實施 之預先充電操作可變短且自行更新操作時間可等於讀取操 作時間與寫入操作時間。亦即，其可防止操作控制電路^ 5 之時序控制變得更為複雜。 第31圖顯示本發明之第十九實施例。相同之符號及標 號係附接於於前述實施例所詳述者相同之構件並省略其詳 細說明。於本實施例中，切換器控制電路26M及記憶體核 心28M係代之以第-實施例（第旧）之切換器控制電路^及 1〇記憶體核^28而形成。其餘構件係與第—實施例相同。 記憶體核心28M係藉由增加次預先充電電路spR珥次 預先充電切換器）予第一實施例之記憶體核心28而組構。除 切換器控制電路26M可輸出用於操作次預先充電電路spRE 之次預先充電控制信號SBRS外，切換器控制器電路26M係 15 與第一實施例之切換器控制電路26相同。 第32圖顯示第31圖所示之記憶體核心28M之詳細說 明。排除次預先充電電路SPRE之組態係與第一實施例（第3 圖）所述者相同。此預先充電電路SPRE係配置於藉由二連接 切換器BT與感測放大器SA及行切換器Csw夾置之位置。次 20預先充電電路SPRE具有一對用以將互補位元線BL及/BL* 之母一者連接於預先充電電壓線vpR2nM〇s電晶體。 nMOS電晶體之閘極可接收次預先充電控制信號 SBRS(BRS2)。於接收位於高邏輯位準之次預先充電控制信 號SBRS之同時，次預先充電電路spRE可供應預先充電電壓 39 200814057 VPR予位元線BL及/BL。 第33圖顯示第十九實施例之操作。相同之符號及標號 係附接於與前述實施例所詳述者相同之構件並省略其詳細 說明。其基本操作係與第一實施例（第5圖）所述者相同。然 5 而，除於對應感測放大器SA正在進行操作外，次預先充電 控制信號SBRS係保持為高邏輯位準。如此一來，除對應感 測放大裔SA正在進行插作之期間外，次預先充電電路spre 係為開啟’藉此供應預先充電電壓VPR予藉由連接切換器 BT夾置之位元線BL及/BL。附帶地，次預先充電控制信號 10 SBRS之波形具有與切換器控制信號bt反相之邏輯。 亦如於上文之第十九實施例所述者，其可獲得與前述 實施例相同之優點。更詳言之，藉由此預先充電電路 SPRE，其可防止連接於感測放大器sA與行切換器csw之位 元線BL及/BL變為浮動狀態，即使係切換功能已設定之 15時。因此，暫時地於開始存取操作RD、WR、或SREF時實 施之預先充電操作可變短。詳言之，此對不常實施存取操 作SREF之自行更新期間SREFP係為有效的。據此，自行更 新操作時間可設定為與讀取操作時間及寫入操作時間相 專。亦即，其可防止彳呆作控制電路24之時序控制變得更為 20 複雜。 第34圖顯不本發明之第二十實施例之記憶體核心的主 要部份的詳細說明。相同之符號及標號係附接於與前述實 施例所詳述者相同之構件並省略其詳細說明。本實施例與 第一實施例（第3圖）之差異處為預先充電電路pRE。其餘構 40 200814057 件係與第一實施例相同。 於預先充電電路PRE中，用以抑制電流之電流抑制元 件ICNT係配置於用以供應預先充電電壓VpR予位元線 及/BL之nMOS電晶體與預先充電電壓線vpR之間。舉例古 5之，電流抑制元件1CNT係為高電阻元件或電晶體。其使用 閘極寬度W與頻道長度L之比W/L較小之電晶體。舉例言 之，電晶體可為抑降型。當使用增強型時，臨界電壓係設 定為較低之值。 亦如於上文之第二十實施例所述者，其可獲得與前述 實施例相同之優點。更詳言之，藉由插人電流抑制元件 ICNT於預先充電電壓線VPR與位元線扯及胤之間其可 減；洩漏故障出現於字線WL與位元線BL之間且位元線 BL(或/BL)係連接於預先充電電壓線vpR時之洩漏數量。 第35圖顯示第二十一實施例。相同之符號及標號係附 15接於與前述實_所詳述者相同之構件並省略其詳細說 明。於本實施例中’操作控制電路細及切換器控制電路 肅係代之以第—實施例（第丨圖）之操作控制電路24及切換 器控制電路26而形成。同時’其增加模式暫存器规及測試 电路36N。其餘構件係與第—實施例相同。模式暫存器顶 2〇之基本規格係與第十實施例（第所述者相同。 舉例言之’模式暫存器32N具有根據與模式暫存器設定 T 7 MRS(K要求）_起供應之位址⑽值之值設定之 測.式位兀tsi·2。模式暫存器32N可輸出設定以作為測試信 旒TS1-2之測试位元如_2之邏輯值。測試位元顶係於第一 200814057 =試實施時設定且测試位元TS2係於第二測試實施時設 定。舉例言之，模式暫存器設定命令MR係由LSI測試器測 試記憶體MEM供應。 ^ 測試電路則可根據測試信號TS1 _2輸出測試控制信號 5 TCNT予操作控制電路細及切換器控制電路施。操^ 制電路2W係響應於存取要求RD、WR、及RREQ而操作， 且亦可響應於測試控制信號TCNT而操#。切換器控制電路 26N可於未實施存取操作之㈣設定切斷功能，且於接收測 忒控制h^TCNTa寺，根據測試控制信號TCNT設定/釋放切 10斷功能。 第36圖顯示第35圖所示之切換器控制電路26N之操作 流程。於此範例中，其僅設定模式暫存器32N之測試位元 tsi並實施第一測試。根據測試信號TS1(測試要求卜測試 電路36N可輸出用以實施第一測試之測試控制信號丁^^^丁予 15操作控制電路24N及切換器控制電路26N。 首先，於步驟S10中，切換器控制電路26N對所有記憶 體區塊RBLK釋放切斷功能。於此狀態中，LSI測試器測試 記憶體MEM測量待用電流（電源供應器電流）。若洩漏故障 出現於字線WL與位元線BL之間，待用電流較大。操作控制 2〇電路24N可於實施第一測試之同時遮蓋更新要求RREQ。附 帶地，自行更新操作SREF可響應於更新要求RREQ而實施。 其次，於步驟S12、S14、S16、及S18中，切換器控制 電路26N可個別地設定記憶體區塊RBLK0-3之切斷功能。亦 即，連接切換器BT係於每一記憶體區塊RBLK中關閉。於 42 200814057 步驟S12至S18之每一者中，LSI測試器可測量待用電流。若 記憶體區塊RBKL具有出表現於字線WL及位元線BL間之 洩漏故障，則待用電流變小，若切斷功能係對記憶體區塊 RBKL設定。 5 其後’於步驟sl〇測量之待用電流與於步驟S12至S18 測量之待用電流間之差值係使用諸如LSI測試器判定。若電 流差值大於預定值（決定值），記憶體區塊RBLK係判定為具 有介於字線WL與位元件BL間之故障。於此情形中，其實施 詳細測試或對故障實施緩解處理。 10 第37圖顯示第35圖所示之操作控制電路24N及切換器 控制笔路26N之另一柄作流程。於此範例中，其僅設定模式 暫存器32N之測试位元TS2並實施第二測試。根據測試信號 TS2(測試要求）’測試電路36N可輸出用以實施第二測試之 測試控制信號TCNT予操作控制電路24N與切換器控制電路 15 26N。 首先，於步驟S20，切換器控制電路26N可對所有記憶 體區塊RBLK設定切斷功能。於此狀態中，[si測試器測試 記憶體MEM可測試待用電流（電源供應器電流）。由於所有 連接切換器BT係為關閉，因此待用電流並未變大，即使洩 20漏故障出現於字線WL與位元線之間。操作控制電路24N可 於實施第二測試之同時遮蓋更新要求RREQ。附帶地，自行 更新操作SREF可響應於更新要求RREq而實施。 其次’於步驟S22、S24、S26、及S28中，切換器控制 電路26N可個別地釋放記憶體區塊RBLK〇-3之切斷功能。亦 43 200814057 即，連接切換器BT係開啟於每一記憶體區塊RBLK〇_3。於 步驟S22至S28之每一者中，LSI測試器可測量待用電流。若 記憶體區塊RBKL具有表出現於字線WL及位元線BL間之 洩漏故障，則待用電流變大，若切斷功能係對記憶體區塊 5 RBKL釋放。 而後，於步驟S20測量之待用電流與於步驟S22至S28 測量之待用電流間之差值係使用諸如LSI測試器判定。若電 流差值大於預定值（決定值），記憶體區塊RBLK係判定為具 有介於字線WL與位元件BL間之故障。於此情形中，其實施 10 詳細測試或對故障實施緩解處理。 亦如於上文之第二十一實施例所述者，其可獲得與前 述實施例相同之優點。更詳言之，其可藉由測試電路36N， 輕易地檢測具有介於字線WL與位元線61^間之洩漏故障之 記憶體區塊RBLK。 15 第38圖顯示第二十二實施例。相同之符號及標號係附 接於與前述實施例所詳述者相同之構件並省略其詳細說 明。於本實施例中，測試電路36P、操作控制電路24p、及 切換器控制電路26P係代之以第二十一實施例（第35圖）之測 試電路36N、操作控制電路24N、及切換器控制電路26n而 20形成。其餘構件係與第二十一實施例相同。 於接收測試信號TS1-2時，測試電路36P可輸出用以實 施第二測試或第四測試之測試控制信號T c ν τ。操作控制電 路24P可響應於存取要求RD、WR、或rREq而操作，且可 響應於測試控制信號TCNT而操作。於接收用以實施第三測 44 200814057 試之測試控制信號TCNT時，操作控制電路24P可自一般操 作模式改變為測試模式，並設定介於預先充電切換器PRE 響應於存取要求RD、WR、或RREQ而關閉之時間與將字線 WL啟動為長於未實施測試之一般操作模式之時間之間的 5 時間期間。亦即，於實施第三測試之同時，介於預先控制 信號BRS0改變為低邏輯位準之時間與字線啟動信號WLZ 改變為高邏輯位準之時間之間的時間期間係設定為長於一 般操作模式之時間。 於接收用以實施第四測試之測試控制信號TCNT時，操 1〇 作控制電路24P自一般操作模式改變為測試模式，並將介於 字線WL響應於存取要求rd、WR、或RREQ而啟動之時間 與感測放大器SA啟動的時間之間之時間期間設定為更長。 亦即，於實施第四測試之同時，介於字線啟動信號WLZ改 變為高邏輯位準之時間與感測放大器啟動信號LEZ改變為 15高邏輯位準之時間之間的時間期間係設定為長於一般操作 模式之時間。於接收用以實施第三或第四測試之測試控制 信號TCNT時，舉例言之，切換器控制電路26P可釋放切斷 功能。附帶地，其可不釋放切斷功能。 第39圖顯示第二十二實施例之操作概要。一般操作模 20 式NRML之波形係與第一實施例（第6圖）所述者相同。於第 三測試TEST3中，介於預先充電控制信號BRS改變為低邏輯 位準之時間與啟動字線WL之時間之間的時間T1係設定為 長於一般操作期間NRML之時間。如此一來，舉例言之， 若洩漏故障出現於字線WL與位元線BL之間，於預先充電控 45 200814057 制信號BRS改變為低邏輯位準之後，位元線BL之電壓自預 先充電電壓VPR下降為字線WL之重置電壓(舉例言之，接地 電壓）。因此，於字線WL啟動且資料自記憶體胞元MC讀取 至位元線BL時，位元線BL之電壓係低於位元線/BL之電壓 5 (=VPR)。因此，正確資料信號並未於讀取操作rd放大，且 其可檢測字線WL與位元線BL間之洩漏故障。 相同地，於第四測試TEST4中，介於字線WL啟動之時 間與感測放大器啟動信號LEZ改變為高邏輯位準之時間之 間的時間T2係長於一般操作模式NRML之時間。如此一 10 來，舉例言之，若洩漏故障出現於字線WL與位元線BL之 間，於字線WL啟動後之自記憶體胞元MC讀取至位元線BL 之資料之電壓下降為字線WL之重置電壓（舉例言之，接地 電壓）。因此，於感測放大器啟動信號LEZ啟動且感測放大 器SA開始放大操作時，位元線BL之電壓係低於位元線/BL 15 之電壓(=VPR)。因此，正確資料信號並未於讀取操作rD放 大，且其可檢測介於字線WL與位元線BL間之洩漏故障。 若切斷功能並未釋放，預先充電控制信號BRS與切換 器控制信號BT具有與第三及第四測試TEST3-4之一般操作 模式NRML相同之波形。 20 第40圖顯示記憶體核心28之記憶體區塊RBLK之詳細 說明。舉例言之，每一記憶體區塊RBLK具有256條字線 WL0-255、2條冗餘字線RWL0-1、1024對位元線對BL及 /BL、及一對冗餘位元線RBL及/RBL。字線WL與位元線BL 或/BL之交會點之圓圈標示記憶體胞元MC。於實施第三測 46 200814057 試TEST3及第四測試TEST4前·，邏輯1資料係寫入所有記憶 體胞元MC。 舉例言之，若洩漏故障出現於連接於在圖式中以黑色 圓圈標示之記憶體胞元MC之字線WL3及位元線BL2之間， 5 故障係可於字線WL0、WL3、WL4、WL7、及以此類推係 啟動以存取連接於位元線BL2之記憶體胞元MC之時檢測。 相形之下，於存取連接於位元線/BL2之記憶體胞元mc時， 由於位元線BL2係作用為參考位元線且於放大操作期間改 變為低邏輯位準，因此其未檢測出故障。 右故卩早出現於子線WL與位元線BL之間，則其需提供 由冗餘位元線對RBL及/RBL實施之緩解(行緩解），以代替 由冗餘字線RWL0-1實施之緩解（列緩解）。此係因讀取故障 (再寫入故障）係發生於連接於具有洩漏故障之位元線BL2 之5己丨思體胞元MC。為實施行緩解，其僅需導致較冗餘字線 15 RWL0-1之數目更多之字線故障。更詳言之，經由記憶體胞 元MC連接於位元線BL2之字線WL(WL0、WL3、WL4、及 以此類推）需存取三次以上。若連續地存取字線WL，其可 藉由連續地存取二次或多於字線WL之冗餘字線rwL+2之 數目，以強迫地提供行緩解。 20 亦如於上文之第二十二實施例所述者，其可獲得與前 述實施例相同之優點。更詳言之，行緩解可於洩漏故障出 現於子線WL與位元線BL之間時強迫地提供。此可改善緩解 效率亦可改善記憶體MEM之良率。 第41圖顯示第二十三實施例。相同之符號及標號係附 47 200814057 接於與前述實施例所詳述者相同之構件並省略其詳細說 明。於本實施例中，測試電路36Q係代之以第二十二實施例 (第测）之測試電路36P而形成。_，其新近形成測試輸 出端子TOUT。其餘構件係與第二十二實施例所述者相同。 5 贼電路36Q具有藉由輸出測試存取要求予操作控制 電路24P以存取數個子線WL而實施第三測試TEST3及第四 測試T E S T 4之功能。測試電路3 6 q亦具有藉由於實施第二十 二實施例所說明之第三測試TEST3或第四測試丁^丁4時，經 由資料匯流排DB接收讀取資料以檢測故障之發生的功 10能。更詳言之，測言式電路36Q具有可於錢故障檢測於字線 WL與位兀線BL之間時，輸出故障檢測信號τ〇υτ予測試輸 出端子tout之功能。亦即，測試電路36Q可作用為内建自 行測試(BIST)電路。 第42圖顯示第二十三實施例之記憶體系、统。其省略與 15第4圖所示者相同之構件之詳細說明。絲於本實施例之記 憶體系統之CPU具有可輸出存取要求及測試要求予記憶體 MEM並接收來自記憶體MEM之故障檢測信號τ〇υτ(測試 結果)之功能。舉例言之，藉由經模式暫存器設定命令MRS 再寫入模式暫存器32N之測試位元TS1_2,記憶體MEM可確 20知測试要求。於記憶體MEM確知測試要求時，記憶體MEM 藉由測試電路36Q實施自行測試。 同時亦如於上文之第二十三實施例所說明者，其可獲 得與4述實施例相同之優點。更詳言之，藉由具有BIST功 月&之測试電路36Q，其可自動地實施第三測試TEST3及第四 48 200814057 測试TEST4 ’且測試結果係經由測試輸出端子τ〇υτ輸出予 記憶體系統之CPU(控制ϋ )，使得具有介於字線WL與位元 線BL間之洩漏故障之記憶體區塊rblk可不使用諸如LSI 測試器之高價裝置加以檢測。因此，其可減少測試成本。 5 於前文所說明之第二十實施例（第34圖）中，其說明記憶 體核心係藉由配置電流抑制元件ICNT於預先充電電路pRE 而組構之範例。然而，本發明並未受限於此實施例。舉例 言之’如第43圖所示，使用於第十九實施例（第32圖）之次預 先充電電路SPRE可加入於第34圖所示之記憶體核心。亦如 10第44圖所示，預先充電電路PRE可自第十九實施例（第32圖） 之記憶體核心移除。更詳言之，如第45圖所示，電流抑制 元件ICNT可配置於第44圖之記憶體核心的次預先充電電 路SPRE。同時，如第46圖所示，共同地連接位元線BL及/BL 之nMOS電晶體可增加於第44圖之記憶體核心的次預先充 15電電路SPRE。同時，如第47圖所示，共同地連接位元線BL 及/BL之nMOS電晶體可增加於第45圖之記憶體核心的次預 先充電電路SPRE。除此之外，次預先充電電路SPRE及電流 抑制元件ICNT可加入於每一實施例。若加入次預先充電電 路SPRE，其可移除預先充電電路PRE。 20 於前文所述之實施例中，其已說明將本發明適用於偽 SRAM之FCRAM之範例。然而，本發明並未限於此等實施 例。舉例言之，本發明可適用於DRAM或SDRAM。於此等 情形中，響應於外部更新要求之外部更新操作係實施為外 部存取操作。更詳言之，本發明可適用於SRAM、非依電性 49 200814057 記憶體、及類似物。 第48圖顯示本發明之第二十四實施例。相同之符號及 標號係附接於與前述實施例所詳述者相同之構件並省略其 詳細說明。舉例言之，於本實施例中，半導體記憶體mem 5係為SDRAM。記憶體MEM包括時鐘緩衝器微、命令解碼 為10R、振盪控制電路42R、更新計時器12R、更新要求產 生電路14、要求控制電路44R、更新位址計數器16、位址緩 衝器18、資料輸入/輸出緩衝器2〇、位址選擇電路22、操作 控制電路24R、切換器控制電路26R、及記憶體核心28。如 10第4圖所示，記憶體MEM與CPU組構記憶體系統。 §日守麵致動#號CKE係為高邏輯位準時，時鐘緩衝器 40R可輸出作為内部時鐘信號ICLK之時鐘信號CLK。内部 時鐘#號1(：1^係供應予諸如命令解碼器1〇R、位址緩衝器 、資料輸入/輸出緩衝器2〇、及操作控制電路24R之與時 15鐘#號CLK同步化操作之電路。當時鐘致動信號CKE係為 低邏輯位準時，時鐘緩衝器40r停止輸出内部時鐘信號 ICLK。當内部時鐘信號iclk停止時，記憶體MEM進入接 收外部存取要求及類似物之輸入電路（例如命令解碼器 10R、位址緩衝器18、及資料輸入/輸出緩衝器2〇)並未啟動 20之省電模式。由於輸入電路之未啟動，其可減少輸入電路 之電源供應器電流，導致記憶體MEM之電力消耗之實質減 少。由於時鐘致動信號CKE自低邏輯位準改變為高邏輯位 準，3己丨思體MEM離開省電模式，以返回一般操作模式。 命令解碼器10R可輸出根據作為用以實施記憶體核心 50 200814057 28之存取操作之讀取命令rd、寫入命令…以、更新命令REF 或類似物之命令信號CMD之邏輯位準確知的命令。同時， 命令解碼器10R可於命令信號CMD指示自行更新命令之進 入日守啟動自行更新模式信號SELFZ，並於命令信號CMDF 5指不自行更新命令之離開時未啟動自行更新模式信號 SELF。於供應内部時鐘信號iclk之同時，命令解碼器i〇r 未啟動省電模式信號PDZ，並於停止供應内部時鐘信號 ICLK時’啟動省電模式信號pdz。命令rd、WR、及REF 係用以實施記憶體核心28之存取操作之外部存取要求。舉 10例言之，命令信號CMD包括晶片選擇信號/cs、列位址選通 信號/RAS、行位址選通信號/CAS、及寫入致動信號/we。 於自行更新模式信號SELFZ或省電模式信號PDZ啟動 之同時’振盪控制電路24R啟動振盪致動信號〇ENz。於振 盪致動信號OENZ啟動以輸出振盪信號〇sc(時序信號)之同 15時’其可操作更新計時器12R(信號產生電路），且於振盪致 動信號OENZ未啟動之同時，停止其操作。要求控制電路44r 可輸出更新要求信號RREQZ或與更新要求信號RREq同步 化之預先充電要求信號PREQZ。省電模式信號PDZ係如第 49圖所示地使用以遮蓋更新要求信號RREQZ之輸出。 20 更新位址計數器16可實施與更新操作之完成同步化產 生之更新結束信號信號RENDZ同步化之計數操作，並再新 更新位址信號RRAD。更新結束信號RENDZ係藉由操作控 制電路24R產生。位址選擇電路22可輸出作為内部列位址信 號IRAD之更新位址信號RRAD予記憶體核心28以響應於更 51 200814057 新要求信號RREQZ之啟動實施更新操作。操作控制電路 24R可輸出控制信號WLZ、LEZ、ΒΤ0、及BRS0，以令記憶 體核心28響應於讀取命令RD、寫入命令WR、更新命令 REF(外部存取要求）、或更新要求信號rreQZ(内部存取要 5 求），實施讀取操作、寫入操作、或更新操作。更詳言之， 操作控制電路24R可輸出用以響應於預先充電要求信號 PREQZ預先充電位元線BL及/BL之預先充電控制信號 BRS0。 讀取命令RD、寫入命令WR、及更新命令REF係供應於 10 一般操作模式。更新要求信號RREQZ係產生於自行更新模 式。預先充電要求信號PREQZ係產生於自行更新模式及省 電模式。 響應於預先充電控制信號BRS0，切換器控制電路26R 可將並未於自行更新模式實施自行更新操作之記憶體區塊 15 RBLK之預先充電控制信號BRS(來自BRS0L/0R、 BRS1L/1R、BRS2L/2R、及BRS3L/3R之三對）設定為僅於預 定期間為高邏輯位準。同時，響應於預先充電控制信號 BRS0 ’切換器控制電路26R可將所有記憶體區塊RBLK之預 先充電控制信號BRS設定為僅於預定期間為高邏輯位準。 20實施自行更新操作之記憶體區塊RBLK之預先充電控制信 號BRS的波形係與第6圖所述之BRS2L及BRS2之波形相 同。一般操作模式之切換器控制電路26R之操作係與第5圖 及第6圖所示之位於啟動期間aCT者相同。 第49圖顯示第48圖之振盪控制電路42R與要求控制電 52 200814057 路44R之詳細說明。振盪控制電路42R係由或（〇R)電路構 成。要求控制電路44R具有可接收省電信號PDZ與更新要求 j吕號RREQ之反相邏輯之及(AND)電路。於省電信號pDz係 為未啟動之同時，要求控制電路44R可輸出作為預先充電要 5求信號PREQZ2更新要求信號RREQ，並輸出與更新要求信 號RREQ同步化之更新要求信。亦即，如第5〇圖 所示’預先充電要求信號PREqZ係與自行更新模式和省電 模式之更新要求信號RREq同步化地產生。更新要求信號 RREQZ係僅與自行更新模式之更新要求信號狀叫同步化 10地產生且其產生於省電模式係為禁止的。 第50圖顯示第二十四實施例。自行更新模式信號 SELFZ係僅於自行更新期間SELFp啟動。省電模式信號pDZ 係僅於省電期間PDP啟動。因此，振盪信號〇sc係僅於自行 更新期間SELFP及省電期間PDP輸出，且並未於一般操作模 15式期輸出。換言之，相較於偽SRAM，一般操作模 式之自行更新操作係僅響應於外部更新要求rEF而實施於 SDRAM。響應於週期性地退化於記憶體mem之更新要求 信號RREQZ(内部存取要求），自行更新操作係僅實施於自 行更新期間SELFP。 20 於自行更新期間SELFP，要求控制電路44R可響應於更 新要求信號RREQ而輸出更新要求信號RREQZ及預先充電 要求信號PREQZ。於省電期間PDP，要求控制電路44R可響 應於更新要求信號rrEq而僅輸出預先充電要求信號 PREQZ，並禁止更新要求信號RREQZ之產生。附帶地，於 53 200814057 本實施例中，切斷功能並未取決於操作模式且係對所有記 憶體區塊RBLK0-3設定。 一般操作模式係許可外部存取要求RD、WR、及REF 之接收之外部操作模式。自行更新模式及省電模式係禁止 5外部存取要求RD' WR、及REF之接收之内部操作模式。 第51圖顯示第二十四實施例之自行更新模式之操作。 與第5圖所述者相同之操作之詳細說明係加以省略。如同前 述實施例，第51圖以X符號標示之不良記憶體區塊係以冗餘 電路（冗餘字線或冗餘位元線）替換具有洩漏故障之字線WL 1〇或位元線BL&/BL。實施自行更新操SREF之記憶體區塊 RBLK係響應於對每一更新要求信號1111£(^產生之更新位 址信號RRAD而連續地切換。自行更新操作811£17之波形係 與弟5圖所示者相同。 更詳言之，於本實施例中，未實施自行更新操作311£17 15之記憶體區塊RBLK接收可響應於預先充電要求信號 PREQZ而暫時地改變為高邏輯位準之預先充電控制信號 BRS。位元線BL及/BL之預先充電操作係藉此而實施。自行 更新操作SREF係較自行更新模式不頻繁地實施於每一記 憶體區塊RBLK。如此一來，若設定切斷功能，預先充電控 2〇制信號BRS係長時間地設定為低位準。一般而言，並未影 響普通操作之微小洩漏路徑存在於位元線BL&/BL與接地 線VSS之間。由於洩漏路徑之故，浮動狀態之位元線BL與 /BL之電壓位準自預先充電位準vpR隨時間經過逐漸地減 少。 54 200814057 然而，於本實施例中，預先充電操作係週期性地實施。 據此，子線WL與位元線BL(或/BL)間之短路實質地存在， 且即使係設定切斷功能之時，位元線BL及/BL之電壓位準 可保持為預先充電位準VPR。換言之，即使短路實質地存 5在於字線WL與位元線BL(或/BL)之間，洩漏電流可藉由切 斷功能而最小化且位元線BL及/BL之電壓位準可保持為預 先充電位準VPR。因此，其可防止從自行更新模式返回一 1 又拉作模式後之自行更新操作SREF或存取操作rd、WR、 或REF的感測放大器SA之誤動作。更詳言之，其可防止保 10持邏輯” 之記憶體胞元MC之讀取邊界之減少。 第52圖顯示第二十四實施例之省電模式之操作。於省 電模式中，其禁止外部存取要求RD、WR、及尺卯之接收， 並禁止更新要求信號RREQZ(内部存取要求）之產生。如此 一來，預先充電要求信號PREQZ係響應於更新要求信號 15 RREQ而產生。響應於預先充電要求信號PREQZ，所有記憶 體區塊RBLK0-3接收暫時地改變為高邏輯位準之預先充電 控制信號BRS。而後，預先充電操作係實施於所有記憶體 區塊RBLK。如此一來，如同自行更新模式，即使短路實質 地存在於字線WL與位元線BL(或/BL)之間，其可藉由切斷 20 功能乘小化戌漏電流，且位元線BL及/BL之電壓位準可保 持為預先充電位準VPR。 亦如於上文之第二十四實施例所述者，其可獲得與前 述實施例相同之優點。更詳言之，於本實施例中，其設定 切斷功能且位元線BL及/BL之電壓位準可保持為預先充電 55 200814057 位準VPR，即使位元線BL及脱之浮動期間較長。因此，其 可防止於由自行更新模式或省電模式返回至一般模式後之 存取操作RD、WR、或REF之感測放大器SA的誤動作。 第53圖顯示本發明之第二十五實施例。相同之符號及 5標號係附接於與前述第-、第二、及第二十四實施例所詳 述者相同之構件並省略其詳細說明。於本實施例中，切換 器控制電路27R係代之以第二十四實施例之切換器控制電 路26R而形成。同時，如同第二實施例，記憶體mem具有 熔絲電路3 0 (洩漏記憶體單元）。其餘構件係與第二十四實施 1〇例相同。亦即，舉例言之，記憶體MEM可為SDRAM。如 第4圖所示，記憶體MEM係與cpu構成記憶體系統。 於本實施例中，如同第二實施例，炼絲電路3〇輸出指 示不良記憶體區塊RBLK之區塊位址FAD。熔絲電路3〇可使 用儲存不良記憶體區塊RBLK之區塊位址之冗餘熔絲電路 15而以冗餘記憶體區塊RRBLK(未顯示）或可與冗餘熔絲電路 分別形成之電路替換不良記憶體區塊RBLK。切換器控制電 路27R可僅對不良記憶體區塊RBLK設定切斷功能且對任意 良好記憶體區塊RBLK釋放切斷功能。 第54圖顯示第二十五實施例之自行更新模式之操作。 20 與前文之第5及51圖所述者相同之操作之詳細說明將省 略。於本實施例中，於良好記憶體區塊RBLK1及3中，除自 行更新操作SREF之期間外，預先充電控制信號BRS係於自 行更新模式保持為高邏輯位準。於不良記憶體區塊RBLK0 及2中，預先充電控制信號BRS係響應於預先充電要求信號 56 200814057 PREQZ而暫㈣改變為高邏輯位準。於預先充電控制信號 BRS係為高邏輯位準以供應縣充電電壓vpRjf位元線扯 及/BL之同時’其開啟第3圖所示之預先充電電路pRE。 第55圖顯示第二十五實施例之省電模式之操作。與前 5文之第52圖所述者相同之操作的詳細說明將加以省略。同 時於省電模式中’如同自行更新模式，僅響應於不良記憶 體區塊RBLK0及2之預先充電要求信號pREQZ，預先充電控 制#號BRS暫時地改變為高邏輯位準。於良好記憶體區塊 RBLK1及3中，預先充電控制信號BRS係於省電模式保持為 10高邏輯位準。如此一來，預先充電電路pre僅於不良記憶 體區塊RBLK0及2中開啟/關閉。 同時於上文所述之第二十五實施例，其可獲得與第 一、第二、及第二十四實施例相同之優點。更詳言之，於 本實施例中，藉由僅對不良記憶體區塊RBLK設定切斷功 15能，其可防止連接切換器BT及預先充電電路pre之浪費操 作且可更為減少待用電流。 第56圖顯示第二十六實施例之振盪控制電路42R及要 求控制電路45R之詳細說明。相同之符號及標號係附接於與 前述第一及第二十四實施例所詳述者相同之構件並省略其 2〇詳細說明。於本實施例中，要求控制電路45R係代之以第二 十四實施例之要求控制電路44R而形成。其餘構件係與第二 十四實施例所述者相同。亦即，舉例言之，記憶體MEM可 為SDRAM。如第4圖所示之記憶體MEM與CPU構成記憶體 系統。 57 200814057 要求控制電路45R具有位於接收第49圖所示之省電模 式信號之反相器與NAND閘極間之脈波調整電路pLS(遮蓋 電路）。脈波6周整笔路？!^(遮盍電路)係藉由用以延遲省電致 動信號PDENX之未啟動時序直至省電模式信號pDZ的未啟 5 動時序之後的延遲電路DLY1與AND電路組構。 第57圖顯示第二十六實施例之操作。第57圖顯示響應 於時鐘致動#號(1^£之啟動，記憶體MEM自省電模式(PDP) 離開而移向一般操作模式(NRMP)之範例。省電致動信號 PDENX之未啟動時序係因脈波調整電路pLS(第57圖⑷）而 10延遲。如此一來，於自省電模式離開之後，更新要求信號 RREQZ(内部存取要求)之產生於延遲電路DLY1(第57圖作)） 之延遲時間T1係為禁止的。 未有更新要求信號RREQZ係產生於省電模式與一般操 作模式。然而，如第57圖之括弧部份所示，於自省電模式 15切換為一般操作模式時，若更新要求信號RREQ係自更新要 求產生電路147輸出，則更新要求信號RREQZ可於自省電模 式離開時輸出（第57(c)圖）。另一方面，於一般操作模式中， 諸如視取命令1〇)之外部存取要求係與記憶體MEM之内部 操作不同步地供應予記憶體MEM(第57圖（d))。如此一來， 2〇外部存取要求與内部存取要求RREQZ將於-般操作模式開 始時相衝突且其需防止此種衝突。 亦如於上文之第二十六實施例所述者，其可獲得與第 及第一十四實施例相同之優點。更詳言之，於本實施例 中’藉由於一預定時間禁止自省電模式切換為一般操作模 58 200814057 式時之更新要求信號RREQZ之產生，其可防止外部存取要 求與内部存取要求RREQZ間之衝突且如此一來即可防止記 憶體MEM之誤動作。 第58圖顯示本發明之第二十七實施例。相同之符號及 5私號係附接於與前述第一及第二十四實施例所詳述者相同 之構件並省略其詳細說明。於本實施例中，記憶體核心28S 係藉由5己丨思體區塊RBLK而構成。如此一來，記憶體核心 28S並未具有用以將記憶體區塊RBLK連接於感測放大器 SA之連接切換器Βτ。同時，用以控制記憶體核心28§之操 10作之操作控制電路24S及切換器控制電路26S與第二十四實 靶例所述者相異之處在於其未輸出切換器控制信號6丁。更 詳言之，記憶體MEM具有與更新計時器12R相分離之用以 於預定週期輸出預先充電要求信號pREQZ之專用預先充電 计柃态46S。如此一來，預先充電要求信號pREQZi週期可 15不考慮振遷信號OSC之週期而設定。由於預先充電計時器 46S可獨立地設定，因此用以自更新要求信號rreq產生更 新要求信號RREQZ及預先充電要求信號pREQZ之要求控 制包路4411(第48圖）係不需要的。亦即，舉例言之，記憶體 MEM係SDRAM。如第4圖所示，記憶體MEM與cpu構成記 20憶體系統。 預先充電計時器46S可於省電模式及自行更新模式週 期性地輸出預先充電要求信。更新計時器12R可僅 於自仃更新模式週期性地輸出振盪信號〇sc。除預先充電 要求UPREQZ並未與振靈信號〇sc同步化外，記憶體 59 200814057 MEM之基本操作係與第5〇圖所述者相同。 第59圖顯示第二十七實施例之自行更新模式之操作。 於本實施例中’更新要求信號rREqZ及預先充電要求信號 PREQZ係彼此不同步地產生（第59圖⑻及⑻）。操作控制電 5路243可產生與更新要求信號RREQZ及預先充電要求信號 PREQZ同步化之預先充電控制信號BRS(第59圖⑷及⑷）。 然而，更新要求信號RREQZ與預先充電要求信號PREQZ可 能重疊。於此等情形中，操作控制電路24S可遮蓋預先充電 要求信號PREQZ並可僅響應於更新要求信號PREQZ產生預 10 先充電控制信號BRS(第59圖（e))。 亦如於上文之第二十七實施例所述者，其可獲得與第 一及弟一十四實施例相同之優點。更詳言之，於本實施例 中，預先充電要求信號PREQZ之週期可不考慮振盪信號 OSC之週期而設定。如此一來，舉例言之，記憶體mem之 15電力消耗可藉由將預先充電信號PREQZ之週期設定為較長 而減少。換言之，預先充電要求信號PREQZ之產生週期可 根據位元線BL及/BL之'/¾漏電流量而設定。 第60圖顯示本發明之第二十八實施例。相同之符號及 標號係附接於與前述第一及第二十四實施例所詳述者相同 20 之構件並省略其詳細說明。於本實施例中，要求控制電路 44T係代之以第二十四實施例之要求控制電路44R而形成。 同時，記憶體MEM具有熔絲電路48T(程式電路）。其餘構件 係與第二十四實施例所述者相同。亦即，舉例言之，記惊 體MEM係SDRAM。如第4圖所示，記憶體MEM與CPU構成 200814057 記憶體系統。 熔絲電路48T可根據内建熔絲之程式狀態輸出預先充 电遮蓋b唬PMSK。舉例言之，於熔絲切斷之同時，預先充 電遮蓋信號PMSK係設定為高邏輯位準，且於熔絲並未切斷 5之同時，預先充電遮蓋信號PMSK係設定為低邏輯位準。於 接收係為咼邏輯位準之預先充電遮蓋信號，要求控 制電路44T停止預先充電要求信號1>1^卩2之產生。據此，其 禁止省電模式之預先充電操作。除響應於更新要求信號 RREQZ之操作外’其禁止自行更新模式之預先充電操作。 1〇於本實施例中，若位元線BL及/BL之洩漏電流之數量係於 誤用記憶體MEM後藉由評估操作測試《待用冑流或類似 物而判疋為非常微小，其程式化熔絲電路48T之内部狀態。 預先充電要求信號PREQZ之產生可藉此停止且如此一來， 預先充電電路PRE之操作頻率可減少。因此，其可減少省 15電模式與自行更新模式之記憶體MEM之電力消耗。 舉例δ之’於接收位於高邏輯位準之預先充電遮蓋信 號PMSK時，要求控制電路44Τ可僅於自行更新模式停止預 先充電要求信號PREQZ之產生。位元線BL&/BL係藉此藉 由自行更新模式之自行更新操作而設定為預先充電電壓 20 VpR，並響應於省電模式之預先充電要求信號PREQZ而設 定為預先充電電壓VPR。因此，其可防止位元線BL&/BL 於省電模式維持於浮動狀態並可防止於從自行更新模式返 回一般操作模式後之存取操作RD、wR、或REF之感測放大 器SA的誤動作。 200814057 亦如於上文之第二十八實施例所述，其可獲得與前文 第一及第二十四實施例相同之優點。更詳言之，於本實施 例中，省電模式與自行更新模式之電力消耗可依據製造記 憶體MEM之特性而更為減少。 5 第61圖顯示本發明之第二十九實施例。相同之符號及 標號係附接於與前述第一、第二十四、及第二十八實施例 所詳述者相同之構件並省略其詳細說明。於本實施例中， 命令解碼器10U與要求控制電路44T係代之以第二十四實 施例之命令解碼器10R及要求控制電路44R而形成。同時， 10 §己憶體MEM具有模式暫存器5〇u(暫存器電路）。其餘構件係 與第一十四貫施例相同。亦即，舉例言之，記憶體MEM係 SDRAM。如第4圖所示，記憶體MEM與cpu構成記憶體系 統。 命令解碼器10U係藉由增加用以解碼模式暫存器設定 15 °卩7 MRS之功能予第二十四實施例之命令解碼器10R而構 成模式暫存器50U可根據與模式暫存器設定命令MRS 一起 仏應之位址^號RAD(外部資料)之值，設定内建記憶體單元 之值记憶體單元標示預先充電遮蓋位元PMSK。舉例言 之，模，暫存器50U可於設定，，〇，，於預先充電遮蓋位元 K0寸，輸出位於低邏輯位準之預先充電遮蓋信號 PMSK，並於設定，，Γ於預先充電遮蓋位元PMSK時，輪 出位於高邏輯位準之預先充電遮蓋信號PMSK。模式暫存^ 50U亦具有用以設定諸如叢發長度及資料潛伏等記憶體 之操作規格之記憶體單元。要求控制電路44τ之操作 62 200814057 係與第二十八實施例所述者相同。 亦如於上文之第二十九實施例所述者，其可獲得與第 一、第二十四、及第二十八實施例相同之優點。更詳言之， 於本實施例中，由於模式暫存器50U可於測試記憶 5後設定，因此，舉例言之，預先充電要求信號pREQZ之輸 出之禁止/許可可於組裝記憶體MEM後設定。因此，舉例言 之’位元線BL及/BL之有關洩漏電流之可靠性可使用已長 時期使用之記憶體MEM加以評估。 第62圖顯示本發明之第三十實施例。相同之符號及標 10號係附接於與前述第一及第二十四實施例所詳述者相同之 構件並省略其詳細說明。於本實施例中，要求控制電路44V 係代之以第二十四實施例之要求控制電路44R而形成。要求 控制電路44V可輸出更新選擇信號REFSEL予位址選擇電路 22。其餘構件係與第二十四實施例相同。亦即，舉例言之， 15記憶體MEM係為SDRAM。如第4圖所示，記憶體MEM係與 CPU構成記憶體系統。 第63圖顯示第62圖所示之要求控制電路44V之詳細說 明。要求控制電路44V具有連續地延遲更新要求信號 RREQ(時序信號)之串級延遲電路dlY2、DLY3(第一延遲電 20 路）、及DLY4(第二延遲電路）。更新選擇信號REFSEL係自 接收延遲電路D LY 2之輸出與省電模式信號P D Z之反相邏 輯的AND電路輸出。預先充電要求信號PREqZ係自延遲電 路DLY3輪出。更新要求信號RREQZ係自接收延遲電路 DLY4之輸出與省電模式信號PDZ之反相邏輯的ANd電路 63 200814057 輸出。響應於更新選擇信號REFSEL之啟動（例如高邏輯位 準），位址選擇電路22可於預定期間輸出作為内部位址信號 IRAD之更新位址信號RRAD予記憶體核心28。於更新選擇 信號REFSEL未啟動（例如低邏輯位準）之同時，位址選擇電 5 路22可輸出作為内部位址信號irad之列位址信號RAD予 記憶體核心28。 於本實施例中，響應於更新要求信號RREQ，更新選擇 信號REFSEL、預先充電要求信號pREQZ、及更新要求信號 RREQZ係連續地於自行更新模式產生。如此一來，於更新 10位址信號RRAD輸出予記憶體核心28之後，位元線BL及/BL 之預先充電開始以開始自行更新操作。據此，舉例言之， 其可防止於列解碼器RDEC解碼更新位址信號RRAD前開 始自行更新操作。 亦如於上文之第三十實施例所述，其可獲得與第一及 15 弟一十四貫施例相同之優點。更詳言之，於本實施例中， 其可防止自行更新模式之誤動作。 第64圖顯示本發明之第三十一實施例。相同之符號及 標號係附接於與前述第一、第二十四、及第二十九實施例 所詳述者相同之構件並省略其詳細說明。於本實施例中， 2 〇命令解碼器10 U及要求控制電路4 4 W係代之以第二十四實 施例之命令解碼器10R及要求控制電路44R而形成。同時， 記憶體MEM具有模式暫存器5〇u。更新位址計數器16可實 施與於藉由延遲電路DLY5延遲更新要求信號RREQ後獲得 之h號同步化之計數操作。延遲電路DLY5之延遲時間係較 64 200814057 自更新要求信號RREQ輸出之時間至列解碼器rdEC完成更 新位址信號R R A D之解碼之時間的期間更長。其餘構件係與 第二十四實施例所述者相同。亦即，舉例言之，記憶體MEM 係為SDRAM。如第4圖所示，記憶體MEM與CPU構成記憶 5體系統。對本實施例之記憶體MEM而言，其可設定實施自 行更新操作之記憶體區塊RBLK之數目。亦即，記憶體MEM 具有部份更新功能。 模式暫存器50U具有數個記憶體單元。記憶體單元之二 位元標示部份設定位元PSET0-1。模式暫存器50U可根據設 10定予記憶體單元之值，輸出部份設定信號PSET0-1。將於稍 後說明之部份更新區域PREFA係藉由部份設定位元 PSET(M設定。部份更新區域PREFA係實施更新操作之記憶 體區塊RBLK。部份更新區域PREFA將參照第65圖詳細說 明。 15 要求控制電路44W係藉由增加根據部份設定信號 PSET0-1及更新位址信號RRAD4_5遮蓋更新要求信號 PREQZ之輸出的功能予第二十四實施例之要求控制電路 44R而組構。如同第二十四實施例，響應於更新要求信號 RREQZ ’預先充電要求信號pREQZ係藉由所有記憶體區塊 20 RBLK而輸出。 第65圖顯示部份更新區域PREFA。陰影記憶體區塊 RBLK係+可實施自行更新操作之部份更新區域pREFA。於 白色記憶體區塊rBLK中，其禁止更新操作。可保留之資料 谷置與電力消耗係隨部份更新區域pREFA2大小之增加而 65 200814057 增加。相反地，可保留之資料容量與電力消耗係隨部份更 新區域PREFA之大小之減少而減少。 右精由相:式暫存器設定命令MRS设疋之部份設定信號 PSET0-1之二值皆為低邏輯位準L，所有記憶體區塊 5 RBLK0-3係於部份更新區域PREFA設定（全部）。若部份設定 信號PSET0-1具有值Η及L，記憶體區塊RBLK0-1係於部份 更新區域PREFA設定（1/2)。若部份設定信號PSET0-1具有值 L及Η，僅有記憶體區塊RBLK0係於部份更新區域prefa設 定（1/4)。若部份設定信號PSET0-1之二值皆為高邏輯位準 10 Η，其禁止所有記憶體區塊RBLK0-3之更新操作（零）。 附帶地，記憶體區塊RBLK0-3係藉由自位址選擇電路 22輸出之列位址信號IRAD之二位元IRAD4-5選擇。舉例言 之，當部份更新區域PREFA係設定為”全部”時，且若列 位址信號IRAD4-5具有值Η及L，其選擇記憶體區塊 15 RBLK0。類似地，若歹丨J位址信號IRAD4-5具有值η及l、L 及Η、與Η及Η，其個別地選擇記憶體區塊RBLK1、RBUC2、 及RBLK3。當其設定另一部份更新區域prefA時，其夢由 要求控制電路44W判定實施自行更新操作之列位址信號 IRAD4-5之值與記憶體區塊RBLK間之關係，如第66圖所 20 示0 第66圖顯示第三十一實施例之自行更新模式之操作。 若部份設定信號PSET0-1具有位準L及L，所有記憶體區塊 RBLK0-3係於部份更新區域PREFA設定（全部）。於此情开〉 中，要求控制電路44W產生與所有更新要求信號RReq;^ 66 200814057 化之更新要求信號RREQZ。而後，與更新要求信號RREQZ 同步化，其連續地實施藉由更新位址信號RRAD4-5之邏輯 值選擇之記憶體區塊RBLK0-3之自行更新操作。第66圖之 REFBLK標示實施自行更新操作之記憶體區塊RBLK之數 5 目° 若部份設定信號PSET0-1具有位準Η及L，記憶體區塊 RBLK0-1係設定為部份更新區域PREFA(l/2)。於此情形 中，要求控制電路44W僅於更新位址信號RRAD5係位於高 邏輯位準時，產生與更新要求信號RREQ同步化之更新要求 10 信號RREQZ。而後，其連續地實施記憶體區塊RBLK0-1之 僅藉由更新位址信號RRAD4之邏輯值選擇的自行更新操 作。 若部份設定信號PSET0-1具有位準L及Η，僅有記憶體 區塊RBLK係於部份更新區域PREFA設定（1/4)。於此情形 15 中，要求控制電路44W僅於更新位址信號RRAD4-5係位於 高邏輯位準時，產生與更新要求信號RREQ同步化之更新要 求信號RREQZ。而後，其連續地實施記憶體區塊RBLK0之 藉由更新位址信號RRAD4-5之反相邏輯的值選擇之自行更 新操作。 20 若部份設定信號PSET0-1具有位準Η及Η，其未設定部 份更新區域PREFA。於此情形中，要求控制電路44W禁止 更新要求信號RREQZ之輸出。如此一來，其禁止所有記憶 體區塊RBLK0-3之更新操作。亦即，不存在更新區塊 REFBLK(零）。 67 200814057 乂弟67圖顯示第三十—實施例之自行更新模式之操作。 與剛文之弟5及51圖所述者相同之操作的詳細說明將加以 省略。於此範例中’部份更新區域係於記憶體區塊 位址信號RRAD並未顯*更新區塊卿财時，其未輸出更 新要求信號RREQZ(第67圖⑷）。響應於更新要求信號 RREQ ’預先充電操作（預先充電控制信號BRs之高位準脈 波)係實施於所有記憶體區塊RBLK0_3。 RBLK〇领定0/2部份）。如此一來，其僅於記憶體區塊 RBLK0-1貫施自行更新操作贿(第67圖⑷及⑻卜當更新 10 亦如於上文之第三十一實施例所述者，其可獲得與第 一及第二十四實施例所述者相同之優點。更詳言之，於本 貫施例中，於具有部份更新功能之記憶體MEM中，洩漏電 流可藉由切斷功能而最小化，且自行更新模式之位元線BL 及/BL之電壓位準可保持為預先充電位準VPR。因此，其可 15防止從自行更新模式返回一般操作模式後之存取操作 RD、WR、或REF之感測放大器SA的誤動作。 第68圖顯示本發明之第三十二實施例之自行更新模式 之操作。相同之符號及標號係附接於與前述第一、第二十 四、及第三十一實施例所詳述者相同之構件並省略其詳細 20說明。於本實施例中，響應於預先充電要求信號PREQZ之 預先充電操作係僅藉由於部份更新區域PREFA設定之記憶 體區塊RBLK0-1實施。並未於部份更新區域PREFA設定之 記憶體區塊RBLK2-3並未於自行更新模式接收預先充電控 制信號BRS且如此一來其並未實施預先充電操作。因此， 200814057 本實施例之切換器控制電路（未顯示）係藉由增加用以判定 根據部份設定信號PSET0-1實施預先充電操作之記憶體2 塊RBLK與將預先充電控制信號BRS輸出予第三十一實施 例之切換器控制功能26R之功能而組構。 5 亦如於上文之第二十二實施例所述，其可獲得與第 一、弟一十四、及第三Η 實施例相同之優點。 於鈾文所述之弟二至弟二十三實施例中，如同第二十 四至第二十六及第二十八至第三十二實施例，預先充電操 作可響應於更新要求信號RREQ而實施於自行更新模式。 10 於前文所述之第二十七實施例（第58圖）中，其詳細說明 預先充電計時器46S係週期性地產生預先充電要求信號 PREQZ之範例。然而，本發明並非僅限於此。舉例言之， 預先充電要求信號PREQZ之週期可藉由提供諸如記憶體 MEM之熔絲電路的程式電路及根據程式狀態之預先充電 15 計時器46S之調整操作而改變。舉例言之，於製造記憶體 MEM後之初始狀態中，程式電路係設定為禁止預先充電要 求信號PREQZ之輸出之值。藉由根據記憶體MEM之待用電 流之值程式化程式電路，其可防止感測放大器SA之誤動作 且可最小化每一記憶體MEM之省電模式及自行更新模式 20 的電力消耗。待用電流之強度可使用LSI測試器或類似物於 記憶體MEM之製造後評估。 於前文所述之第二十四至第三十一實施例中，其詳細 說明所有記憶體區塊RBLK之預先充電操作係響應於預先 充電要求信號PREQZ而暫時地實施之範例。然而，本發明 69 200814057 並非僅限於此。舉例言之，暫時地實施預先充電操作之記 憶體區塊RBLK可對每一預先充電要求信號preQZ連續地 移位。 苐69圖係對應於第51圖及記憶體區塊以且暫時地對每 5 一預先充電要求信號PREQZ實施如同RBLK2、3、1之預先 操作移位。舉例言之，於接收預先充電要求信號PREqZ時 操作以輸出指示記憶體區塊RBLK0-3中之一者之移位暫存 器可設置於切換器控制電路26R，以移位暫時地實施預先充 電操作之記憶體區塊RBLK。 10 第70圖對應於第52圖且第71圖對應於第54圖。於第70 圖及第71圖中’如同第69圖，暫時地實施預先充電操作之 記憶體區塊對每一預先充電要求信號PREQZ如RBLK2、3、 1般地移位。然而，於第71圖中，由於其一直實施記憶體區 塊RBLK1及3之預先充電操作，因此其隱藏響應於預先充電 15要求信號PREQZ之暫時預先充電操作。藉由自第71圖移除 自行更新操作SREF，其可獲得省電期間PDP之操作時序。 於前文所述之實施例中，X標記係附接於介於字線〜[ 與位元線BL(或/BL)間之具有洩漏故障之記憶體區塊 RBLK。於具有洩漏故障之記憶體區塊RBLK中，產生浅漏 20故^之字線WL係藉由冗餘字線RWL替換。任擇地，產生浅 漏故障之位元線對BL及/BL係藉由冗餘位元線對及 /RBL替換。冗餘字線RWL或冗餘位元線對rbL及/RBL係配 置於每一記憶體區塊RBLK或專用冗餘記憶體區塊 RRBLK。 200814057 可適用本發明之半導體記憶體並不限於半導體記憶體 晶片（半導體記憶體裝置）且可為安裝於系統級封裝（sip)之 半導體記憶體，如第4圖所示，或晶片疊晶片（c〇c)，或實 現於系統LSI之半導體記憶體核心（半導體記憶體巨集）。或 5者，其亦可接受實現於CPU之内建記憶體。 此等實施例之許多特徵及優點係可自詳細說明加以理 解’且如此一來其可藉由後附申請專利範圍涵蓋落入本發 明之真實精神與領域内之實施例的所有特徵及優點。更詳 吕之’由於熟於此技者可瞭解許多修改及變化，因此其並 10未希冀將本發明限制於此處所介紹及說明之特定組構與操 作中’且據此所有適當之修改與等效物係落入本發明之範 圍中。 【囷式簡單說明】 第1圖係顯示本發明之第一實施例之方塊圖； 15 第2圖係顯示第1圖所示之記憶體核心概要之方塊圖； 第3圖係顯示第2圖中以虛線框標示之區域之詳細說明 的電路圖； 第4圖係顯示第一實施例之記憶體系統之方塊圖； 第5圖係顯示第一實施例之操作之時序圖； 2〇 苐6圖係顯示第5圖中以虛線框標示之區域之操作的詳 細說明的時序圖； 第7圖係顯示本發明之第二實施例之方塊圖； 第8圖係顯示第二實施例之操作之時序圖； 第9圖係顯示第三實施例之操作之時序圖； 71 200814057 第ίο圖係顯示本發明之第四實施例之方塊圖； 第11圖係顯示第四實施例之操作之時序圖； 第12圖係顯示第五實施例之操作之時序圖； 第13圖係顯示本發明之第六實施例之方塊圖； 5 第14圖係顯示第六實施例之操作之時序圖； 第15圖係顯示第七實施例之操作之時序圖； 第16圖係顯示第八實施例之操作之時序圖； 第17圖係顯示第九實施例之操作之時序圖； 第18圖係顯示本發明之第十實施例之方塊圖； 10 第19圖係顯示第十實施例之操作之時序圖； 第20圖係顯示本發明之第十一實施例之方塊圖； 第21圖係顯示第十一實施例之操作之時序圖； 第22圖係顯示本發明之第十二實施例之方塊圖； 第23圖係顯示第十二實施例之操作之時序圖； 15 第24圖係顯示第十三實施例之操作之時序圖； 第25圖係顯示本發明之第十四實施例之方塊圖； 第26圖係顯示第十四實施例於更新期間之操作之時序 圖； 第27圖係顯示本發明之第十五實施例之方塊圖； 20 第28圖係顯示本發明之第十六實施例之方塊圖； 第29圖係顯示本發明之第十七實施例之方塊圖； 第30圖係顯示本發明之第十八實施例之方塊圖； 第31圖係顯示本發明之第十九實施例之方塊圖； 第32圖係顯示第31圖所示之記憶體核心之主要部份的 72 200814057 詳細說明的電路圖； 第33圖係顯示第十九實施例之操作之時序圖； 第34圖係顯示本發明之第二十實施例之記憶體核心的 主要部份的詳細說明的電路圖； 5 第35圖係顯示本發明之第二十一實施例之方塊圖； 第36圖係顯示第35圖所示之操作控制電路及切換器控 制電路之操作的流程圖； 第37圖係顯示第35圖所示之操作控制電路及切換器控 制電路之其他操作的流程圖； 10 第38圖係顯示本發明之第二十二實施例之方塊圖； 第3 9圖係顯示第二十二實施例之操作之概要的時序 圖； 第40圖係顯示記憶體核心之記憶體區塊之詳細說明的 方塊圖； 15 第41圖係顯示本發明之第二十三實施例之方塊圖； 第42圖係顯示第二十三實施例之記憶體系統的方塊 圖， 第43圖係顯示記憶體核心之另一範例之電路圖； 第44圖係顯示記憶體核心之另一範例之電路圖； 20 第45圖係顯示記憶體核心之另一範例之電路圖； 第46圖係顯示記憶體核心之另一範例之電路圖； 第47圖係顯示記憶體核心之另一範例之電路圖； 第48圖係顯示本發明之第二十四實施例之方塊圖； 第49圖係顯示第48圖之振盪控制電路及要求控制電路 73 200814057 之詳細說明的電路圖； 第50圖係顯示第二十四實施例之操作之時序圖； 第51圖係顯示第二十四實施例之自行更新模式之操作 的時序圖； 5 第52圖係顯示第二十四實施例之省電模式之操作的時 序圖， 第53圖係顯示本發明之第二十五實施例之方塊圖； 第54圖係顯示第二十五實施例之自行更新模式之操作 的時序圖； 10 第55圖係顯示第二十五實施例之省電模式之操作的時 序圖， 第56圖係顯示第二十六實施例之振盪控制電路及要求 控制電路之詳細說明的電路圖； 第57圖係顯示第二十六實施例之操作之時序圖； 15 第58圖係顯示本發明之第二十七實施例之方塊圖； 第59圖係顯示第二十七實施例之自行更新模式之操作 的時序圖； 第60圖係顯示第二十八實施例之操作之方塊圖； 第61圖係顯示第二十九實施例之操作之方塊圖； 20 第62圖係顯示第三十實施例之操作之方塊圖； 第63圖係顯示第62圖之要求控制電路之詳細說明的電 路圖； 第64圖係顯示第三十一實施例之操作之方塊圖； 第65圖係顯示第三十一實施例之部份更新區域之示意 74 200814057 第66圖係顯示第三十—實施例之自行更新模式之操作 的時序圖； 第67圖係顯示第三十一實施例之自行更新模式之操作 5 的時序圖； 第68圖係顯示第三十二實施例之自行更新模式之操作 的時序圖； 第69圖係顯示自行更新模式之操作之另一範例的時序 圖， 10 第7〇圖係顯示省電模式之操作的之另-範例的時序 圖；以及 第71圖係顯示自行更新模式之操作的之另一範例的時 序圖。 【主要元件符號說明】 10、10R、10U…命令解碼器 12、12R···更新計時器 14…更新要求產生電路 16、161…更新位址計數器 18…位址緩衝器 20…資料輸入/輸出緩衝器 22···位址選擇電路 24、24N、24P、勝··操作控制 電路 26、26A、26C、26E、26F、26G、 26H、261、26J、26L、26M、26P、 26R、26S···切換器控制電路 28、28M、28S···記憶體核心 30、48T···溶絲電路 32、32J、32K、32N、50U…模式 暫存器 34…負電壓產生電路 36N、36P、36Q···測試電路 75 200814057 40R…時鐘緩衝器 42R…振盪控制電路 44R、44T、44V、44W、45R···要 求控制電路 46S···預先充電計時器 ACTP…啟動期間 AD…位址信號 BL、/BL···位元線 BRS 、 BRS0L-BRS3L 、 BRS0R-BRS3R、BRS0···預先充 電控制信號 BT…連接切換器、切換器控制信 號 ΒΤ0 、 BT0L-BT3L 、 BT0R-BT3R、BTZ···切換器控制 信號 CAD…行位址信號 CDEC…行解碼器 CEl···晶片致動信號 CKE…時鐘致動信號 CL、CL0-CL4…行切換器信號 CLK…日寺鐘信號 CMD…命令信號 COUNT…計數器 /CS···晶片選擇信號 CSW…行切換器 DB…資料匯流排 DLY 卜 DLY2、DLY3、DLY4、 DLY5…延遲電路 DQ···資料端子、資料信號 DT、/DT…資料線 FAD…區塊位址 ICLK…内部時鐘信號 ICNT…電流抑制元件 IRAD…内部列位址信號 LEZ…感測放大器啟動信號 MC…記憶體胞元 MEM…記憶體 MRS···模式暫存器設定命令 NRML·——般操作模式 NSA > NSA0-4 > PSA ^ PSA0-4· · · 感測放大器啟動信號 76 200814057 /OE…輸出致動信號 OENZ…振盪致動信號 OSC…振盡信號 PDENX…省電致動信號 PDZ…省電模式信號 PLS…脈波調整電路 PMSK…預先充電遮蓋信號 PRE…預先充電電路、預先充電 切換器 PREFA···部份更新區域 PREQ、、PREQZ、RREQ…更新 要求 PSET0-1…部份設定信號 RAD…列位址信號 /RAS…列位址選擇信號 RBLK、RBLK0-3···記憶體區塊 REF…更新命令 REFZ…更新信號 REFSEL···更新選擇信號 RENDZ…更新結束信號 RD···讀取命令 RDEC…列解碼器 RRAD…更新位址信號 RREQ…更新要求 RWL···冗餘字線 SA···感測放大器 SEL···選擇位元、選擇信號 SELF、SELFZ…自行更新模式信 號 SN…次數信號 SPRE…次預先充電電路 SREF…自行更新操作 SREFP…自行更新期間 TCNT…測試控制信號 TOUT…故障檢測信號 TS1-2…測試位元 VCP…胞元板電壓線 VNEG…負電壓 VPR…預先充電電壓線 /WE…寫入致動信號 WL···字線 WLZ…字線啟動信號 77 200814057 WR···寫入命令

Claims (1)

  1. 200814057 十、申請專利範圍： 1· 一種半導體記憶體，其包含： 一對各自具有數個記憶體胞元及連接於該等記憶 體胞7L之字線與位元線之記憶體區塊； 用以將該等位元線連接於一預先充電線之預先充 電切換器； 由該等記憶體區塊共享之一感測放大器； 用以將該感測放大器連接於該等記憶體區塊之該 等位元線中之每—者的連接切換器 ;以及 控制該等預先充電切換器之一操作且亦設定一用 以於未實施該等記憶體胞元之存取操作的一期間關閉 该連接切換器之切斷功能的一切換器控制電路。 2·如申請專利範圍第1項所述之半導體記憶體，其中： "亥切換裔控制電路於設定該切斷功能之同時關閉 5亥預先充電切換器、於存取操作期間開啟對應於進行存 取之该纪憶體區塊之該連接切換器以釋放該切斷功 能、以及於一存取操作開始時暫時地開啟對應於進行存 取之该§己憶體區塊之該預先充電切換器。 3·如申叫專利範圍第2項所述之半導體記憶體，其中： 該切換器控制電路於該存取操作完成時暫時地開 啟對應於進行存取之該記憶體區塊之該預先充電切換 器。 4·如申凊專利圍第！項所述之半導體記憶體，其更包含： 一儲存關於具有介於該字線與該位元線間之一洩 79 200814057 漏故障之一不良記憶體區塊的資訊的洩漏記憶體單 元，其中： 根據保留於該洩漏記憶體單元之資訊，該切斷功能 係對對應於該不良記憶體區塊之該連接切換器設定，且 5 係對對應於一不具有該洩漏故障之良好記憶體區塊之 該連接切換器釋放。 5.如申請專利範圍第4項所述之半導體記憶體，其更包含： 可接收外部存取要求與内部存取要求之一外部待 用期間，以及禁止外部存取要求之接收而僅可接收内部 10 存取要求之一内部待用期間，其中： 該切斷功能係設定於一未有存取操作實施於該内 部待用期間之期間且係於該外部待用期間釋放。 6. 如申請專利範圍第1項所述之半導體記憶體，其更包含： 可接收外部存取要求與内部存取要求之一外部待 15 用期間，以及禁止外部存取要求之接收而僅可接收内部 存取要求之一内部待用期間，其中： 該切斷功能係設定於一未有存取操作實施於該内 部待用期間之期間且係於該外部待用期間釋放。 7. 如申請專利範圍第6項所述之半導體記憶體，其中： 20 該切斷功能係於自該外部待用期間切換為該内部 待用期間後、於該内部存取要求至少產生一次後設定。 8. 如申請專利範圍第7項所述之半導體記憶體，其更包含： 一用以於設定該切斷功能前設定該等内部存取要 求之數目之設定電路。 80 200814057 9. 如申請專利範圍第6項所述之半導體記憶體，其中： 該切斷功能係於自該外部待用期間切換為該内部 待用期間後、於一響應於該内部存取要求之第一存取操 作實施後設定；以及 5 該切斷功能係於自該内部待用期間切換為該外部 待用期間後、響應於該第一外部或内部存取要求而釋 放。 10. 如申請專利範圍第1項所述之半導體記憶體，其更包含： 可接收外部存取要求與内部存取要求之一外部待 10 用期間，以及禁止外部存取要求之接收而僅可接收内部 存取要求之一内部待用期間，其中： 該切斷功能係響應於該内部存取要求，對於該内部 待用期間響應於該内部存取要求實施該存取操作之記 憶體區塊釋放，且係響應於一下一内部存取要求而設 15 定。 11. 如申請專利範圍第1項所述之半導體記憶體，其更包含： 一用以產生一負電壓之負電壓產生電路，其中： 該連接切換器係由nMOS電晶體組構；以及 於該連接切換器關閉時，該切換器控制電路可供應 20 藉由該負電壓產生電路產生之該負電壓予該nMOS電晶 體之一閘極。 12. 如申請專利範圍第1項所述之半導體記憶體，其中： 該洩漏記憶體單元包括： 一用以儲存該等不良記憶體區塊之位置之熔絲電 81 200814057 路；以及 一可再寫入地儲存暫時不良記憶體區塊之該等位 置之暫存器電路，其中： 該暫存器電路之儲存值係較該熔絲電路之儲存值 5 更優先地輸出為有關該等不良記憶體區塊之資訊。 13. 如申請專利範圍第1項所述之半導體記憶體，其更包含： 一用以週期性地產生一時序信號之信號產生電 路，其中： 於設定該切斷功能之同時，該切換器控制電路可與 10 該時序信號同步化地開啟該預先充電切換器。 14. 如申請專利範圍第13項所述之半導體記憶體，其更包 含： 一許可外部存取要求之接收之外部操作模式，以及 一禁止該等外部存取要求之接收之内部操作模式，其 15 中： 該信號產生電路僅於該内部操作模式產生該時序 信號。 15. 如申請專利範圍第14項所述之半導體記憶體，其中： 該内部操作模式包括： 20 一用以響應於週期性地產生之内部存取要求更新 該等記憶體胞元之自行更新模式；以及 一未啟動接收該等外部存取要求之輸入電路之省 電模式。 16. 如申請專利範圍第15項所述之半導體記憶體，其更包 82 200814057 含： 一要求控制電路，其可產生該内部存取要求，並產 生一用以響應於該自行更新模式之該時序信號開啟該 預先充電切換器之一預先充電要求，並響應於該時序信 5 號產生該預先充電要求，並禁止該省電模式之該内部存 取要求之產生。 17.如申請專利範圍第16項所述之半導體記憶體，其中： 該要求控制電路包括一自該省電模式離開後、於一 預定時間期間禁止該内部存取要求之產生之遮蓋電路。 10 18.如申請專利範圍第16項所述之半導體記憶體，其更包 含： 一用以產生一指示欲更新之記憶體胞元之更新位 址信號的更新位址計數器；以及 一位址選擇電路，其可於一更新選擇信號啟動之同 15 時選擇該更新位址信號、於該更新選擇信號未啟動之同 時選擇一外部位址信號、並將選擇位址信號輸出予該等 記憶體區塊，其中： 該要求控制電路包括第一及第二串級延遲電路，其 可連續地延遲該時序信號、響應於該時序信號產生該更 20 新選擇信號、響應於該第一延遲電路之一輸出信號產生 該預先充電要求、並響應於該第二延遲電路之一輸出信 號產生該内部存取要求。 19.如申請專利範圍第13項所述之半導體記憶體，其更包 含： 83 200814057 一儲存關於具有介於該字線與該位元線間之一洩 漏故卩早之一不良記憶體區塊的資訊的洩漏記憶體單 元，其中： 根據保留於該洩漏記憶體單元之資訊，該切斷功能 係對對應於該*良記憶體區塊之該連接城器設定，且 係對對應於-不具有該茂漏故障之良好記憶體區塊釋 放；以及 除實施一存取操作之一期間之部份外，該切換器控 制电路持續地關閉該不良記憶體區塊之該預先充電切 換器，且除實施-存取操作之-期間外，該切換器控制 電路持續地開啟該良好記憶體區塊之該預先充電切換 器。 2〇·如申料·圍第13項所述之半導體記憶體，其更包 含： 一程式電路，其内部狀態係可加以程式化，其中： 一用以與該時序信號同步化地開啟該預先充電切 換器之功能係於該程式電路進行程式化之同時停止。 i·如申W專利㈣第13項所述之半導體記憶體，其更包 含： 根據外部資料設定之一暫存器電路，其中： 一用以與該時序信號同步化地開啟該預先充電切 換器之功能係於該暫存器電路設定為一預定值之同時 停止。 2_如申明專利範圍第1項所述之半導體記憶體，其更包含： 84 200814057 配置於將該感測放大器之_資料輸人/輸出節點 連接於該預先充電線之該科接切換器間的次預先充 電切換器，其中： 5 10 15 20 /㈣換㈣制電路係於狀該切斷功能之同時開 啟該次預先充電切換器。 23. 如申清專利範圍第旧所述之半導體記憶體，其中： 5亥存取操作包括對應於自該半導體記憶體外部供 應之-外部存取要求之_外部存取操作，以及對應於產 生於該半導體記憶體内部之一内部存取要求之一内部 存取操作。 24. 如申請專利範圍第1項所述之半導體記憶體，其更包含： 用X抑制％桃之配置於該預先充電切換器與該 預先充電線之間的電流抑制元件。 25. 如申請專利範圍第1項所述之半導體記憶體，其更包含： ^試電路，討響應於—用簡量—制電流之 哭並於：啟所有該等記憶體區塊之該等連接切換 二，並於其後控制該切換器控制電路之該操作，以對該 f思體區塊中之每-者關閉該連接切換器。 26.如申料利細第1销述之半導敎㈣，其更包含： 一測試電路，其可f應於—心測量 一測試要求關閉所有該箄$用冤， 瓜之 哭，體區塊之該等連接切換 等制該切換器控制電路之該操作，㈣該 ，心〜A中之母—者開啟該連接切換器。 27·如申請專利範圍第〗項所述之半導體記憶體，其更包含·· 85 200814057 用以控制該預先充電切換器之一操作時序及該字 線之一啟動時序的一操作控制電路；以及 一測試電路，其可控制該操作控制電路之該操作， 使得-測試模式之介於該預先充電切換器響應於_存 取要求而關閉之時間與該字線啟動之時間之間的一時 間期間係設定為較一個一般操作模式更長。 、 28. 如申請專利範圍第27項所述之半導體記憶體，其中： 該測試電路可控彻操作㈣電路之職作，以響 應於一測試要求實施該等記憶體區塊中之每一者之— 操作測試，並將該測試結果輸出至該半導體記憶體之外 部。 29. 如申請專利範圍第！項所述之半導體記憶體，其更包含： 一控制該預先充電切換器之―操作時序及該字線 之一啟動時序的操作控制電路；以及 一測試電路，其可控制該操作控制電路之該操作， 使得在該縣充電切換H響應於—存取要求而關閉 j補作控制電路連續地啟動該字線及該感測放大 冽4模式之该子線啟動之時間與該感测放大器 啟動之時間之間的一時間期間係設定為較-個-般操 作模式之時間期間更長。 30·如申請專利範圍第29項所述之半導體記紐，其中： 該測試電路可控制該操作控制電路之該操作，以響 應於一測試要求實施該等記憶體區塊中之每一者之一 喿乍貝丨"式並將s亥測試結果輸出至該半導體記憶體之外 86 200814057 部。 31. —種半導體記憶體，其包含： 具有數個記憶體胞元及連接於該等記憶體胞元之 字線與位元線之一記憶體區塊； 5 將該等位元線連接於一預先充電線之預先充電切 換器； 連接於該記憶體區塊之一感測放大器； 週期性地輸出一振盪信號之一計時器；以及 響應於存取操作之開始及該振盪信號，暫時地開啟 10 該等預先充電切換器之一切換器控制電路。 32. 如申請專利範圍第31項所述之半導體記憶體，其更包 含： 許可外部存取要求之接收之一外部操作模式以及 禁止該等外部存取要求之接收之一内部操作模式，其 15 中： 該内部操作模式包括： 用以響應於週期性地產生之内部存取要求，更新該 等記憶體胞元之一自行更新模式；以及 未啟動接收該等外部存取要求之輸入電路之一省 20 電模式，其中 該計時器係操作於該自行更新模式及該省電模式。 33. —種記憶體系統，其包含一半導體記憶體及具有用以控 制對該半導體記憶體之存取之一存取控制單元的一控 制器，其中： 87 200814057 該半導體記憶體包括： —對各自具有數個記憶體胞元及連接於該等記情 體胞元之字線與位元線之記憶體區塊； 用以將該等位元線連接於一預先充電線之預先電 切換器； ％ 由該等記憶體區塊共享之一感測放大器； 用以將該感測放大器連接於該等記憶體區塊之該 等位7L線中之每一者的連接切換器； 用以儲存關於具有介於該字線與該位元線間之一 浅漏故p早之一不良記憶體區塊的資訊的一洩漏記憶體 單元；以及 一切換器控制電路，其可控制該預先充電切換器之 操作，且亦可設定一切斷功能，以於一未實施該等記 t體胞元之存取操作之期間至少關閉對應於該不良記 憶體區塊之該連接切換器。 34·如申請專利範圍第33項所述之記憶體系統，其中： 該半導體記憶體更包括： 从役制該預先充電切換器之 1 呆作時序及該 字線之一啟動時序的操作控制電路；以及 -測試電路’其可控制該操作控制電路之該操作， 使得-測試模式之介於該預先充電切換器響應於—存 取要求而關閉之時間與該字線啟動的時間之間的—時 間期間係設定為較”操作模式更長，響應於—測 試要求實施該等記憶體區塊中之每_者之—操作測 20 200814057 試，以及將該測試結果輸出於該半導體記憶體之外部， 其中： 該控制器之該存取控制單元輸出該存取要求及該 測試要求並接收該測試結果。 5 35.如申請專利範圍第33項所述之記憶體系統，其中： 該半導體記憶體更包括： 一控制該預先充電切換器之一操作時序及該字線 之一啟動時序的操作控制電路；以及 一測試電路，其可控制該操作控制電路之該操作， 10 使得於該預先充電切換器響應於一存取要求而關閉之 後，該操作控制電路連續地啟動該字線及該感測放大 器，且一測試模式之介於該字線啟動的時間與該感測放 大器啟動的時間之間的一時間期間係設定為較一個一 般操作模式更長，且響應於一測試要求，該測試電路操 15 作於自該一般操作模式切換為該測試模式之時，實施該 等記憶體區塊中之每一者之一操作測試，以及將該測試 結果輸出於該半導體記憶體之外部，其中： 該控制器之該存取控制單元輸出該存取要求及該 測試要求並接收該測試結果。 89
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