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JP2007012141A - 半導体記憶装置 - Google Patents

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仁史 池田
Iku Mori
郁 森
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Abstract

【課題】 半導体記憶装置のチップサイズを増大させることなく微小なビット線リークを容易に検出する。
【解決手段】 イコライズ回路は、イコライズ制御信号の活性化に応答して、ビット線対を相互に接続するとともにビット線対をプリチャージ電圧線に接続する。イコライズ制御回路は、第１タイミング信号の活性化に応答してイコライズ制御信号を非活性化させる。ワード線駆動回路は、第２タイミング信号の活性化に応答してワード線のいずれかを活性化させる。タイミング制御回路の第１信号生成回路は、第１タイミング信号を生成する。タイミング制御回路の第２信号生成回路は、第１タイミング信号の活性化に伴ってイコライズ制御信号の非活性化後に第２タイミング信号を活性化させる。第２信号生成回路の遅延制御回路は、テストモード時に第２タイミング信号の活性化タイミングを通常モード時より遅くする。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に、半導体記憶装置におけるビット線リークを検出するためのテスト技術に関する。
ＤＲＡＭ（Dynamic Static Random Access Memory）等の半導体記憶装置では、ビット線とワード線とのショート等によるビット線リークが存在すると、以下に示すように、リード動作により誤ったデータが読み出される場合がある。半導体記憶装置のスタンバイ状態では、ビット線対を相互に接続するとともにビット線対をプリチャージ電圧線に接続するイコライズ回路へのイコライズ制御信号が活性化されている。このため、ビット線対の電圧は、ビット線プリチャージレベルに設定されている。また、半導体記憶装置のスタンバイ状態では、複数のワード線のいずれかを活性化させるワード線駆動回路へのワード線制御信号が非活性化されている。このため、全てのワード線は接地電圧に非活性化されている。
半導体記憶装置がスタンバイ状態からアクティブ状態に遷移すると、イコライズ回路へのイコライズ制御信号が非活性化される。これにより、ビット線対はフローティング状態になる。このとき、例えば、ビット線対の一方とワード線とのショートが存在すると、全てのワード線が接地電圧に設定されているため、ビット線対の一方の電圧がビット線プリチャージレベルから低下する。この後、ワード線駆動回路へのワード線制御信号が活性化され、ビット線対の一方に接続されるメモリセルに対応するワード線がワード線高レベル電圧に活性化される。これにより、ビット線対の一方に接続されるメモリセルにデータ”１”が記憶されている場合、ビット線対の一方の電圧がメモリセルに蓄積されていた電荷により上昇する。
そして、ビット線対の電圧差を増幅するセンスアンプへのセンスアンプ制御信号が活性化されると、選択されたメモリセルに接続されているビット線の電圧およびビット線対の他方の電圧はそれぞれビット線高レベル電圧および接地電圧に増幅され、リード動作により正しいデータが読み出される。ビット線とワード線とのショートが存在している場合、そのビット線の電圧は、ビット線プリチャージレベルより低下しているため、メモリセルからデータ”１”が読み出されてもビット線対の他方の電圧より高くならない。この状態でセンスアンプへのセンスアンプ制御信号が活性化されると、選択されたメモリセルに接続されているビット線の電圧およびビット線対の他方の電圧はそれぞれ接地電圧およびビット線高レベル電圧に増幅されるため、リード動作により誤ったデータが読み出される。リード動作により正しいデータが読み出されるか否かは、ワード線を活性化する際のビット線の電圧低下量により決まるため、ビット線のリーク電流の大きさに依存する。
ビット線リークが存在する半導体記憶装置は、製品出荷後にビット線およびワード線間のショート抵抗値の低下等により不具合を起こす可能性があり、市場不良を引き起こすおそれがある。従って、製造工程でのテストにおいて、ビット線リークの有無を検査し、ビット線リークが検出された場合には、リークを有するビット線を冗長回路への置き換え等により無効にする必要がある。
特許文献１には、複数のブロック（メモリセルアレイ）を有し、互いに隣接する２個のブロックがセンスアンプを共有する半導体記憶装置において、テストモード時に、プリチャージコマンドの入力から所定時間の経過後に全てのイコライズ制御信号を非活性化させて、選択されるブロックのビット線対がフローティング状態になる期間を通常モード時より長くすることで、微小なビット線リークを検出する技術が開示されている。また、特許文献２には、半導体記憶装置において、テストモード時にワード線駆動回路の活性化からセンスアンプの活性化までの期間を通常モード時より長くすることで、微小なビット線リークを検出する技術が開示されている。
特開２００１−７６４９８号公報 特開２００２−１５５９８号公報
特許文献１では、通常モード時には、選択されるブロックに対応するイコライズ制御信号のみが動作するが、テストモード時には、全てのイコライズ制御信号が動作する。イコライズ制御信号の高レベル電圧として昇圧電圧が使用されることが多いため、特許文献１では、テストモード時に、電源回路の電流供給能力を大きくする、あるいは外部端子を介して高電圧を供給する等の特別な制御動作が必要となる。また、特許文献１では、テストモード時に通常モード時の数倍の電流が消費されるため、配線抵抗による電源電圧の低下を防ぐために内部電源線を太くする必要がある。さらに、特許文献１では、前述のようなテストモードを実現するために、イコライズ制御信号の生成回路内に素子を追加し、ワード線駆動回路内に新たな信号線を配線する必要がある。以上のような対策を実施すると、半導体記憶装置のチップサイズが増大してしまう。
また、特許文献１では、テストモード時に、選択されないブロックに対応するイコライズ制御信号は、通常モード時とは違って、選択されるブロックに対応するワード線駆動回路の活性化直前で活性化される。このため、テストモード時に、内部電源線の電圧降下に起因してワード線が正常に活性化されない等の理由から、リード動作により誤ったデータが読み出される可能性がある。このため、リード動作により誤ったデータが読み出された場合に、ビット線リークが原因であるか否かの切り分けが困難である。
本発明の目的は、チップサイズを増大させることなく微小なビット線リークを容易に検出できる半導体記憶装置を提供することにある。
本発明の半導体記憶装置の一形態では、複数のメモリセルは、複数のワード線とビット線対との交差位置にそれぞれ設けられる。イコライズ回路は、イコライズ制御信号の活性化に応答して、ビット線対を相互に接続するとともにビット線対をプリチャージ電圧線に接続する。イコライズ制御回路は、第１タイミング信号の活性化に応答してイコライズ制御信号を非活性化させる。ワード線駆動回路は、第２タイミング信号の活性化に応答してワード線のいずれかを活性化させる。タイミング制御回路の第１信号生成回路は、第１タイミング信号を生成する。タイミング制御回路の第２信号生成回路は、第１タイミング信号の活性化に伴ってイコライズ制御信号の非活性化後に第２タイミング信号を活性化させる。第２信号生成回路の遅延制御回路は、テストモード時に第２タイミング信号の活性化タイミングを通常モード時より遅くする。
このような構成の半導体記憶装置では、テストモード時に、ビット線対の相互接続の解除およびビット線対とプリチャージ電圧線との接続の解除からワード線の活性化までの期間を、通常モード時に比べて長くできる。ビット線対がフローティング状態になる期間が長くなるため、例えば、ビット線対の一方にビット線リークが存在する場合、ビット線対の一方に接続されるメモリセルに対応するワード線の活性化までに、ビット線対の一方の電圧を十分に低下させることができる。このため、リード動作により誤ったデータが読み出され、ビット線対の一方の微小なビット線リークを検出できる。
また、第２タイミング信号の活性化タイミングが遅らせることを除いて、通常モード時の動作とテストモード時の動作とは同一である。このため、通常モード時の消費電流とテストモード時の消費電流とはほぼ同一である。この結果、テストモード時に、電源回路の電流供給能力を大きくする、外部端子を介して高電圧を供給する、あるいは内部電源線を太くする等の対策を不要にでき、半導体記憶装置のチップサイズの増大を回避できる。
さらに、第２タイミング信号の活性化タイミングを遅らせることを除いて、通常モード時の動作とテストモード時の動作とは同一であるため、テストモード固有の動作がリード動作に与える影響はほとんどない。このため、テストモード時にリード動作より誤ったデータが読み出された場合に、ビット線リークが原因であるか否かの切り分けが容易である。従って、ビット線リークを容易に検出できる。
本発明の半導体記憶装置の前記一形態における好ましい例では、遅延制御回路の第１遅延回路は、第１タイミング信号を第１時間遅らせて出力する。遅延制御回路の第２遅延回路は、通常モード時に第１遅延回路の出力信号を第２タイミング信号として出力し、テストモード時に第１遅延回路の出力信号を第２時間遅らせて第２タイミング信号として出力する。すなわち、第２信号生成回路は、テストモード時に第１タイミング信号の活性化から第２タイミング信号の活性化までの期間を第２時間の追加により長くする。従って、ビット線対の相互接続の解除およびビット線対とプリチャージ電圧線との接続の解除からワード線の活性化までの期間を容易に調整できる。
本発明の半導体記憶装置の前記一形態における好ましい例では、遅延制御回路の遅延回路は、第１タイミング信号を遅らせて出力する。遅延制御回路の選択回路は、通常モード時に遅延回路の出力信号を第２タイミング信号として出力し、テストモード時に外部端子を介して供給される外部制御信号を第２タイミング信号として出力する。従って、テストモード時に第２タイミング信号の活性化タイミングを外部制御信号により調整できる。このため、より微小なビット線リークを検出するために、ビット線対の相互接続の解除およびビット線対とプリチャージ電圧線との接続の解除からワード線の活性化までの期間を非常に長くする必要がある場合に有効である。
本発明の半導体記憶装置の別形態では、第１および第２ブロックは、複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルをそれぞれ有する。第１イコライズ回路は、第１イコライズ制御信号の活性化に応答して、第１ブロックのビット線対を相互に接続するとともに第１ブロックのビット線対をプリチャージ電圧線に接続する。第２イコライズ回路は、第２イコライズ制御信号の活性化に応答して、第２ブロックのビット線対を相互に接続するとともに第２ブロックのビット線対をプリチャージ電圧線に接続する。イコライズ制御回路は、第１ブロックの選択時に第１タイミング信号の活性化に応答して第１イコライズ制御信号を非活性化させ、第２ブロックの選択時に第１タイミング信号の活性化に応答して第２イコライズ制御信号を非活性化させる。センスアンプは、第１および第２ブロックに共通して設けられ、第１および第２ブロックのいずれかのビット線対の電位差を増幅する。第１スイッチ回路は、第１スイッチ制御信号の活性化に応答して第１ブロックのビット線対をセンスアンプに接続する。第２スイッチ回路は、第２スイッチ制御信号の活性化に応答して第２ブロックのビット線対をセンスアンプに接続する。スイッチ制御回路は、第２ブロックの選択時に第１スイッチ制御信号を非活性化させ、第１ブロックの選択時に第２スイッチ制御信号を非活性化させる。第１ワード線駆動回路は、第１ブロックの選択時に第２タイミング信号の活性化に応答して第１ブロックのワード線のいずれかを活性化させる。第２ワード線駆動回路は、第２ブロックの選択時に第２タイミング信号の活性化に応答して第２ブロックのワード線のいずれかを活性化させる。タイミング制御回路の第１信号生成回路は、第１タイミング信号を生成する。タイミング制御回路の第２信号生成回路は、第１タイミング信号の活性化に伴って第１または第２イコライズ制御信号の非活性化後に第２タイミング信号を活性化させる。スイッチ制御回路は、通常モードでの第１ブロックの選択時に第１タイミング信号の活性化に応答して第２スイッチ制御信号を非活性化させ、通常モードでの第２ブロックの選択時に第１タイミング信号の活性化に応答して第１スイッチ制御信号を非活性化させる。スイッチ制御回路は、テストモードでの第１ブロックの選択時に第２タイミング信号の活性化に応答して第２スイッチ制御信号を非活性化させ、テストモードでの第２ブロックの選択時に第２タイミング信号の活性化に応答して第１スイッチ制御信号を非活性化させる。
このような構成の半導体記憶装置では、テストモード時に、例えば、第１ブロックが選択される場合、第２ブロックのビット線対は、第１ブロックのワード線が活性化される直前まで、センスアンプ（すなわち、第１ブロックのビット線対）に接続されている。従って、例えば、第２ブロックのビット線対の一方にビット線リークが存在する場合、第１ブロックにおけるビット線対の相互接続の解除およびビット線対とプリチャージ電圧線との接続の解除から第１ブロックのビット線対の一方に接続されるメモリセルに対応するワード線の活性化までの期間に、第１ブロックにおけるビット線対の一方の電圧を低下させることができる。このため、リード動作により誤ったデータが読み出され、第２ブロックのビット線対の一方におけるビット線リークを検出できる。
本発明の半導体記憶装置では、チップサイズを増大させることなく微小なビット線リークを容易に検出できる。
以下、図面を用いて本発明の実施形態を説明する。なお、端子と端子を介して供給される信号とには、同一の符号を使用する。信号線と信号線に供給される信号とには、同一の符号を使用する。電圧線と電圧線に供給される電圧とには、同一の符号を使用する。信号名の先頭に”／”が付いていない信号は正論理の信号であり、信号名の先頭に”／”が付いている信号は負論理の信号である。
図１は、本発明の半導体記憶装置の一実施形態を示している。半導体記憶装置１０は、例えばＤＲＡＭとして形成されており、コマンド入力回路１１、コマンドデコーダ１２、アドレス入力回路１３、プリデコーダ１４、テスト制御回路１５、タイミング制御回路１６、データ入出力回路１７およびメモリコア１８を有している。コマンド入力回路１１は、コマンド入力端子ＣＭＤを介してコマンド信号ＣＭＤを受信し、受信した信号を内部コマンド信号ＩＣＭＤとして出力する。
コマンド信号ＣＭＤは、クロック信号ＣＫ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢ等で構成されている。内部コマンド信号ＩＣＭＤは、内部クロック信号ＩＣＫ、内部チップイネーブル信号ＩＣＥ、内部アウトプットイネーブル信号ＩＯＥ、内部ライトイネーブル信号ＩＷＥ、内部アッパーバイト信号ＩＵＢおよび内部ロウアーバイト信号ＩＬＢ等で構成されている。
コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してアクティブコマンドを検知したときに、アクティブ信号ＡＣＴを一時的に活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してプリチャージコマンドを検知したときに、プリチャージ信号ＰＲＥを一時的に活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してリードコマンドを検知したときに、リード信号ＲＥＡＤを一時的に活性化させる。コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤを解読してライトコマンドを検知したときに、ライト信号ＷＲＩＴＥを一時的に活性化させる。
アドレス入力回路１３は、アドレス入力端子ＡＤを介して複数ビットのアドレス信号ＡＤを受信し、受信した信号を複数ビットの内部アドレス信号ＩＡＤとして出力する。プリデコーダ１４は、内部アドレス信号ＩＡＤを受信し、受信した信号に応じて複数本のロウデコード信号ＲＡＤのいずれか、または複数本のコラムデコード信号ＣＡＤのいずれかを活性化させる。
テスト制御回路１５は、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤに基づいて、テスト用ワード線タイミング信号ＴＷＴ、複数ビットのテストモード信号ＴＭＡおよびテストモード信号ＴＭＢ、ＴＭＣをそれぞれ生成する。タイミング制御回路１６は、アクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、テスト用ワード線タイミング信号ＴＷＴおよびテストモード信号ＴＭＡ、ＴＭＢに基づいて、ロウブロック制御信号ＢＬＫＯＮ、ワード線制御信号ＷＬＯＮ、センスアンプ制御信号ＳＡＯＮ、リードアンプ制御信号ＲＡＯＮおよびライトアンプ制御信号ＷＡＯＮをそれぞれ生成する。テスト制御回路１５およびタイミング制御回路１６の詳細については、図３で説明する。
データ入出力回路１７は、複数ビットのコモンデータバスＣＤＢを介してメモリコア１８からのリードデータを受信し、受信したデータをデータ入出力端子ＤＱに出力する。データ入出力回路１７は、データ入出力端子ＤＱを介してメモリコア１８へのライトデータを受信し、受信したデータをコモンデータバスＣＤＢに出力する。メモリコア１８は、コラムデコーダＣＤ、ロウブロックＲＢＬＫ０〜ＲＢＬＫ３、ワードデコーダＷＤ０〜ＷＤ３、制御回路ＣＣ０〜ＣＣ４、周辺回路ＰＣ０〜ＰＣ４、リードアンプＲＡおよびライトアンプＷＡを有している。
図２は、図１における１個の周辺回路とその周辺回路を挟んで隣接する２個のロウブロックとを示している。ロウブロックＲＢＬＫｉ（ＲＢＬＫｉ＋１）は、複数のワード線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）（ｊ＝０〜ｎ）と複数組のビット線対ＢＬｉ、／ＢＬｉ（ＢＬｉ＋１、／ＢＬｉ＋１）との交差位置にマトリクス状に配置される複数のメモリセルＭＣｉ，ｊ（ＭＣｉ＋１，ｊ）を有している。メモリセルＭＣｉ，ｊ（ＭＣｉ＋１，ｊ）は、ダイナミックメモリセルであり、対応するビット線ＢＬｉ（ＢＬｉ＋１）またはビット線／ＢＬｉ（／ＢＬｉ＋１）とセルプレートとの間に直列に接続されるトランスファトランジスタ（ｎＭＯＳトランジスタ）およびキャパシタで構成されている。メモリセルＭＣｉ，ｊ（ＭＣｉ＋１，ｊ）を構成するトランスファトランジスタのゲートは、対応するワード線線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）に接続されている。
ワード線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）は、ワードコーダＷＤｉ（ＷＤｉ＋１）により、ワード線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）に対応するロウデコード信号ＲＡＤの活性化期間に、ワード線制御信号ＷＬＯＮの活性化に応答して活性化される。ワード線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）は、ワードコーダＷＤｉ（ＷＤｉ＋１）により、ワード線制御信号ＷＬＯＮの非活性化に応答して非活性化される。なお、ワード線ＷＬｉ，ｊ（ＷＬｉ＋１，ｊ）の高レベル電圧として、メモリセルＭＣｉ，ｊ（ＭＣｉ＋１，ｊ）を構成するトランスファトランジスタのオン抵抗を下げるために、昇圧電圧が使用される。
周辺回路ＰＣｉ＋１は、複数のイコライズ回路ＥＱＣＬｉ＋１、複数のイコライズ回路ＥＱＣＲｉ＋１、複数のビット線トランスファスイッチＢＴＬｉ＋１、複数のビット線トランスファスイッチＢＴＲｉ＋１、複数のコラムスイッチＣＳＷｉ＋１および複数のセンスアンプＳＡｉ＋１を有している。イコライズ回路ＥＱＣＬｉ＋１（ＥＱＣＲｉ＋１）は、ビット線対ＢＬｉ、／ＢＬｉ（ＢＬｉ＋１、／ＢＬｉ＋１）をプリチャージ電圧線ＶＰＲにそれぞれ接続するための２個のｎＭＯＳトランジスタと、ビット線対ＢＬｉ、／ＢＬｉ（ＢＬｉ＋１、／ＢＬｉ＋１）を相互に接続するための１個のｎＭＯＳトランジスタとで構成されている。イコライズ回路ＥＱＣＬｉ＋１（ＥＱＣＲｉ＋１）を構成する３個のトランジスタのゲートは、イコライズ制御信号ＥＱＬＬｉ＋１（ＥＱＬＲｉ＋１）を受けている。
イコライズ制御信号ＥＱＬＬｉ＋１（ＥＱＬＲｉ＋１）は、制御回路ＣＣｉ＋１により、ロウブロックＲＢＬＫｉ（ＲＢＬＫｉ＋１）に対応するロウデコード信号ＲＡＤのいずれかの活性化期間に、ロウブロック制御信号ＢＬＫＯＮの活性化に応答して非活性化される。イコライズ制御信号ＥＱＬＬｉ＋１（ＥＱＬＲｉ＋１）は、制御回路ＣＣｉ＋１により、ロウブロック制御信号ＢＬＫＯＮの非活性化に応答して活性化される。なお、イコライズ制御信号ＥＱＬＬｉ＋１（ＥＱＬＲｉ＋１）の高レベル電圧として、イコライズ回路ＥＱＣＬｉ＋１（ＥＱＣＲｉ＋１）を構成するｎＭＯＳトランジスタのオン抵抗を下げるために、昇圧電圧が使用される。
ビット線トランスファスイッチＢＴＬｉ＋１（ＢＴＲｉ＋１）は、ビット線対ＢＬｉ、／ＢＬｉ（ＢＬｉ＋１、／ＢＬｉ＋１）をセンスアンプＳＡｉ＋１にそれぞれ接続するための２個のｎＭＯＳトランジスタで構成されている。ビット線トランスファスイッチＢＴＬｉ＋１（ＢＴＲｉ＋１）を構成する２個のｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＭＵＸＬｉ＋１（ＭＵＸＲｉ＋１）を受けている。
スイッチ制御信号ＭＵＸＬｉ＋１（ＭＵＸＲｉ＋１）は、テストモード信号ＴＭＣが非活性化されている場合、制御回路ＣＣｉ＋１により、ロウブロックＲＢＬＫｉ＋１（ＲＢＬＫｉ）に対応するロウデコード信号ＲＡＤのいずれかの活性化期間に、ロウブロック制御信号ＢＬＫＯＮの活性化に応答して非活性化される。スイッチ制御信号ＭＵＸＬｉ＋１（ＭＵＸＲｉ＋１）は、テストモード信号ＴＭＣが活性化されている場合、制御回路ＣＣｉ＋１により、ロウブロックＲＢＬＫｉ＋１（ＲＢＬＫｉ）に対応するロウデコード信号ＲＡＤのいずれかの活性化期間に、ワード線制御信号ＷＬＯＮの活性化に応答して非活性化される。スイッチ制御信号ＭＵＸＬｉ＋１（ＭＵＸＲｉ＋１）は、制御回路ＣＣｉ＋１により、ロウブロック制御信号ＢＬＫＯＮの非活性化に応答して活性化される。なお、スイッチ制御信号ＭＵＸＬｉ＋１（ＭＵＸＲｉ＋１）の高レベル電圧として、ビット線トランスファスイッチＢＴＬｉ＋１（ＢＴＲｉ＋１）を構成するｎＭＯＳトランジスタのオン抵抗を下げるために、昇圧電圧が使用される。
コラムスイッチＣＳＷｉ＋１は、ビット線対ＢＬｉ、／ＢＬｉまたはビット線対ＢＬｉ＋１、／ＢＬｉのいずれかをローカルデータバスＬＤＢ、／ＬＤＢに接続するための２個のｎＭＯＳトランジスタで構成されている。コラムスイッチＣＳＷｉ＋１を構成する２個のｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＬを受けている。コラム選択信号ＣＬは、コラムデコーダＣＤにより、コラムデコード信号ＣＡＤに応じて活性化されている。ローカルデータバスＬＤＢ、／ＬＤＢは、ロウデコード信号ＲＡＤに応じてグローバルデータバス（図示せず）に接続される。
センスアンプＳＡｉ＋１は、電源端子がセンスアンプ起動信号線ＰＣＳｉ＋１、ＮＣＳｉ＋１に接続されるラッチ回路で構成されている。センスアンプ起動信号線ＰＣＳｉ＋１は、ラッチ回路を構成する２個のｐＭＯＳトランジスタのソースに接続されている。センスアンプ起動信号線ＮＣＳｉ＋１は、ラッチ回路を構成する２個のｎＭＯＳトランジスタのソースに接続されている。センスアンプ起動信号線ＰＣＳｉ＋１、ＮＣＳｉ＋１は、制御回路ＣＣｉ＋１により、ロウブロックＲＢＬＫｉまたはロウブロックＲＢＬＫｉ＋１に対応するロウデコード信号ＲＡＤのいずれかの活性化期間に、センスアンプ制御信号ＳＡＯＮに応答して、それぞれ高レベルおよび低レベルに活性化される。リードアンプＲＡは、リードアンプ制御信号ＲＡＯＮの活性化に応答して、グローバルデータバスのリードデータの信号量を増幅してコモンデータバスＣＤＢに出力する。ライトアンプＷＡは、ライトアンプ制御信号ＷＡＯＮの活性化に応答して、コモンデータバスＣＤＢ上のライトデータの信号量を増幅してグローバルデータバスに出力する。
図３は、図１のテスト制御回路およびタイミング制御回路を示している。図４は、図３のワード線制御回路を示している。図３において、テスト制御回路１５は、テストモード識別回路１５ａおよびテスト信号生成回路１５ｂを有している。テストモード識別回路１５ａは、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤを解読して第１テストモードエントリコマンドを検知したときに、４ビットのテストモード信号ＴＭＡ０〜ＴＭＡ３の少なくともいずれかを活性化させる。テストモード識別回路１５ａは、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤを解読して第２テストモードエントリコマンドを検知したときに、テストモード信号ＴＭＢを活性化させる。テストモード識別回路１５ａは、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤを解読して第３テストモードエントリコマンドを検知したときに、テストモード信号ＴＭＣを活性化させる。テストモード識別回路１５ａは、内部コマンド信号ＩＣＭＤおよび内部アドレス信号ＩＡＤを解読してテストモードイグジットコマンドを検知したときに、テストモード信号ＴＭＡ０〜ＴＭＡ３、ＴＭＢ、ＴＭＣのうち活性化されている信号を非活性化させる。
テスト信号生成回路１５ｂは、テストモード信号ＴＭＢの非活性化期間に、低レベルを示す信号をテスト用ワード線タイミング信号ＴＷＴとして出力する。テスト信号生成回路１５ｂは、テストモード信号ＴＭＢの活性化期間に、内部アッパーバイト信号ＩＵＢの活性化に応答してテスト用ワード線タイミング信号ＴＷＴを活性化させる。テスト信号生成回路１５ｂは、テストモード信号ＴＭＢの活性化期間に、内部アッパーバイト信号ＩＵＢの非活性化に応答してテスト用ワード線タイミング信号ＴＷＴを非活性化させる。
タイミング制御回路１６は、動作状態制御回路１６ａ、ロウブロック制御回路１６ｂ、ワード線制御回路１６ｃおよびセンスアンプ制御回路１６ｄを有している。動作状態制御回路１６ａは、アクティブ信号ＡＣＴの活性化に応答してロウアドレスストローブ信号ＲＡＳを活性化させる。動作状態制御回路１６ａは、プリチャージ信号ＰＲＥの活性化に応答してロウアドレスストローブ信号ＲＡＳを非活性化させる。ロウブロック制御回路１６ｂは、ロウアドレスストーブ信号ＲＡＳの活性化に応答してロウブロック制御信号ＢＬＫＯＮを活性化させる。ロウブロック制御回路１６ｂは、センスアンプ制御信号ＳＡＯＮの非活性化に応答してロウブロック制御信号ＢＬＫＯＮを非活性化させる。
ワード線制御回路１６ｃは、図４に示すように、インバータＩＮＶ０、ＩＮＶ１、ＮＡＮＤゲートＮＡ０〜ＮＡ３および遅延回路ＤＬＹ１、ＤＬＹ２を有している。インバータＩＮＶ０は、テストモード信号ＴＭＢを反転させて出力する。ＮＡＮＤゲートＮＡ０は、インバータＩＮＶ０の出力信号が高レベルを示すとき、ロウブロック制御信号ＢＬＫＯＮを反転させて出力する。ＮＡＮＤゲートＮＡ０は、インバータＩＮＶ０の出力信号が低レベルを示すとき、高レベルを示す信号を出力する。遅延回路ＤＬＹ１は、ＮＡＮＤゲートＮＡ１の出力信号を所定時間だけ遅らせて出力する。遅延回路ＤＬＹ２は、遅延回路ＤＬＹ１の出力信号を、テストモード信号ＴＭＡ［３：０］に対応する時間だけ遅らせて出力する。具体的には、遅延回路ＤＬＹ２は、テストモード信号ＴＭＡ［３：０］が１０進数”ａ”（ａ＝０〜１５）を示すとき、遅延回路ＤＬＹ１の出力信号を、単位時間のａ倍の時間だけ遅らせて出力する。従って、遅延回路ＤＬＹ２は、テストモード信号ＴＭＡ［３：０］が１０進数”０”を示すとき、すなわちテストモード信号ＴＭＡ０〜ＴＭＡ３の非活性化期間に、遅延回路ＤＬＹ１の出力信号を遅らせることなく出力する。
ＮＡＮＤゲートＮＡ１は、テストモード信号ＴＭＢが高レベルを示すとき、テスト用ワード線タイミング信号ＴＷＴを反転させて出力する。ＮＡＮＤゲートＮＡ１は、テストモード信号ＴＭＢが低レベルを示すとき、高レベルを示す信号を出力する。ＮＡＮ回路ＮＡ２は、ＮＡＮＤゲートＮＡ１の出力信号が高レベルを示すとき、ディレイ回路ＤＬＹ２の出力信号を反転させて出力する。ＮＡＮ回路ＮＡ２は、ＮＡＮＤゲートＮＡ１の出力信号が低レベルを示すとき、高レベルを示す信号を出力する。ＮＡＮＤゲートＮＡ３は、ロウアドレスストローブ信号ＲＡＳが高レベルを示すときに、ＮＡＮＤゲートＮＡ２の出力信号を反転させて出力する。ＮＡＮＤゲートＮＡ３は、ロウアドレスストローブ信号ＲＡＳが低レベルを示すときに、高レベルを示す信号を出力する。インバータＩＮＶ１は、ＮＡＮＤゲートＮＡ３の出力信号を反転させてワード線制御信号ＷＬＯＮとして出力する。
このような構成により、ワード線制御回路１６ｃは、テストモード信号ＴＭＡ０〜ＴＭＡ３およびテストモード信号ＴＭＢの非活性化期間に、ロウブロック制御信号ＢＬＫＯＮの活性化からディレイ回路ＤＬＹ１の遅延時間の経過後にワード線制御信号ＷＬＯＮを活性化させる。ワード線制御回路１６ｃは、テストモード信号ＴＭＡ０〜ＴＭＡ３の少なくともいずれかの活性化期間に、ロウブロック制御信号ＢＬＫＯＮの活性化からディレイ回路ＤＬＹ１の遅延時間とディレイ回路ＤＬＹ２の遅延時間との和の時間の経過後にワード線制御信号ＷＬＯＮを活性化させる。ワード線制御回路１２ｃは、テストモード信号ＴＭＢの活性化期間に、テスト用ワード線タイミング信号ＴＷＴの活性化に応答してワード線制御信号ＷＬＯＮを活性化させる。ワード線制御回路１６ｃは、テストモード信号ＴＭＡ０〜ＴＭＡ３およびテストモード信号ＴＭＢに拘わらず、ロウアドレスストローブ信号ＲＡＳの非活性化に応答してワード線制御信号ＷＬＯＮを非活性化させる。
図３において、センスアンプ制御回路１６ｄは、ワード線制御信号ＷＬＯＮの活性化から所定時間の経過後にセンスアンプ制御信号ＳＡＯＮを活性化させる。センスアンプ制御回路１６ｄは、ワード線制御信号ＷＬＯＮの非活性化から所定時間の経過後にセンスアンプ制御信号ＳＡＯＮを非活性化させる。なお、図示を省略するが、タイミング制御回路１６は、リードアンプ制御回路およびライトアンプ制御回路も有している。リードアンプ制御回路は、リード信号ＲＥＡＤの活性化に応答してリードアンプ制御信号ＲＡＯＮを一時的に活性化させる。ライトアンプ制御回路は、ライト信号ＷＲＩＴＥの活性化に応答してライトアンプ制御信号ＷＡＯＮを一時的に活性化させる。
図５は、通常モード時の動作を示している。例えば、ロウブロックＲＢＬＫｉがアクセス先として選択される場合について説明する。通常モード時には、テストモード信号ＴＭＡ０〜ＴＭＡ３は、低レベルに非活性化されている。すなわち、テストモード信号ＴＭＡ［３：０］は、”００００”を示している。また、テストモード信号ＴＭＢ、ＴＭＣも、低レベルに非活性化されている。テストモード信号ＴＭＢが非活性化されているため、テスト用ワード線タイミング信号ＴＷＴも、低レベルに非活性化されている。
この状態でアクティブコマンドＡＣＴが入力されると、ロウアドレスストローブ信号ＲＡＳが高レベルに活性化される。ロウアドレスストローブ信号ＲＡＳの活性化に応答して、ロウブロック制御信号ＢＬＫＯＮが高レベルに活性化される。ロウブロック制御信号ＢＬＫＯＮの活性化に応答して、スイッチ制御信号ＭＵＸＲｉ＋１が低レベルに非活性化される。これにより、ビット線トランスファスイッチＢＴＲｉ＋１がオフし、ビット線対ＢＬｉ＋１、／ＢＬｉ＋１がセンスアンプＳＡｉ＋１から切り離される。また、ロウブロック制御信号ＢＬＫＯＮの活性化に応答して、イコライズ制御信号ＥＱＬＬｉ＋１が低レベルに非活性化させる。これにより、イコライズ回路ＥＱＣＬｉ＋１がオフし、ビット線対ＢＬｉ、／ＢＬｉの相互接続およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続が解除される。
テストモード信号ＴＭＡ［３：０］が”００００”を示しており、かつテストモード信号ＴＭＢが低レベルに非活性化されているため、ロウブロック制御信号ＢＬＫＯＮの活性化からディレイ回路ＤＬＹ１の遅延時間の経過後に、ワード線制御信号ＷＬＯＮが高レベルに活性化される。ワード線制御信号ＷＬＯＮの活性化に応答して、例えば、ビット線ＢＬｉに接続されるメモリＭＣｉ，０に対応するワード線ＷＬｉ，０が活性化される。これにより、ビット線ＢＬｉに接続されるメモリＭＣｉ，０がデータ”１”を記憶している場合、ビット線ＢＬｉの電圧がメモリセルＭＣｉ，０に蓄積されていた電荷によりプリチャージ電圧ＶＰＲから上昇する。
そして、ワード線制御信号ＷＬＯＮの活性化から所定時間の経過後に、センスアンプ制御信号ＳＡＯＮが高レベルに活性化される。センスアンプ制御信号ＳＡＯＮの活性化に応答して、センスアンプ起動信号線ＰＣＳｉ＋１が高レベルに活性化されるとともに、センスアンプ制御信号線ＮＣＳｉ＋１が低レベルに活性化される。これにより、ビット線ＢＬｉ、／ＢＬｉは、それぞれビット線高レベル電圧および接地電圧に設定される。この状態でリードコマンドＲＥＡＤが入力されると、リード動作が実施される。
この後、プリチャージコマンドＰＲＥが入力されると、ロウアドレスストローブ信号ＲＡＳが低レベルに非活性化される。ロウアドレスストローブ信号ＲＡＳの非活性化に応答して、ワード線制御信号ＷＬＯＮが低レベルに非活性化される。ワード線制御信号ＷＬＯＮの非活性化に応答して、ビット線ＢＬｉに接続されるメモリＭＣｉ，０に対応するワード線ＷＬｉ，０が非活性化される。そして、ロウアドレスストローブ信号ＲＡＳの非活性化から所定時間の経過後にセンスアンプ制御信号ＳＡＯＮが低レベルに非活性化される。
センスアンプ制御信号ＳＡＯＮの非活性化に応答して、センスアンプ起動信号線ＰＣＳｉ＋１が低レベルに非活性化されるとともに、センスアンプ制御信号線ＮＣＳｉ＋１が高レベルに非活性化される。また、センスアンプ制御信号ＳＡＯＮの非活性化に応答して、ロウブロック制御信号ＢＬＫＯＮが低レベルに非活性化される。ロウブロック制御信号ＢＬＫＯＮの非活性化に応答して、スイッチ制御信号ＭＵＸＲｉ＋１が高レベルに活性化される。これにより、ビット線トランスファスイッチＢＴＲｉ＋１がオンし、ビット線対ＢＬｉ＋１、／ＢＬｉ＋１がセンスアンプＳＡｉ＋１に接続される。また、ロウブロック制御信号ＢＬＫＯＮの非活性化に応答して、イコライズ制御信号ＥＱＬＬｉ＋１が高レベルに活性化される。これにより、イコライズ回路ＥＱＣＬｉ＋１がオンし、ビット線対ＢＬｉ、／ＢＬｉの相互接続およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続が再開される。
図６は、第１テストモード時の動作を示している。第１テストモードエントリコマンドＴＥＳＴ１が入力されると、例えば、テストモード信号ＴＭＡ０〜ＴＭＡ３が高レベルに活性化される。すなわち、テストモード信号ＴＭＡ［３：０］が”１１１１”に設定される。この状態でアクティブコマンドＡＣＴが入力されると、ロウブロック制御信号ＢＬＫＯＮの活性化からディレイ回路ＤＬＹ１の遅延時間とディレイ回路ＤＬＹ２の遅延時間との和の時間の経過後にワード線制御信号ＷＬＯＮが高レベルに活性化されることを除いて、通常モード時と同様に動作する。従って、ロウブロック制御信号ＢＬＫＯＮの活性化からワード線制御信号ＷＬＯＮの活性化までの期間が長くなる。このため、ロウブロックＲＢＬＫｉのビット線対ＢＬｉ、／ＢＬｉがフローティング状態になる期間が長くなる。この結果、ビット線ＢＬｉにビット線リークが存在する場合、ビット線ＢＬｉの電圧が十分に低下する。従って、リード動作により誤ったデータが読み出され、ビット線ＢＬｉのビット線リークが検出される。
図７は、第２テストモード時の動作を示している。第２テストモードエントリコマンドＴＥＳＴ２が入力されると、テストモード信号ＴＭＢが高レベルに活性化される。この状態でアクティブコマンドＡＣＴが入力されると、テスト用ワード線タイミング信号ＴＷＴの活性化に応答してワード線制御信号ＷＬＯＮが高レベルに活性化されることを除いて、通常モード時と同様に動作する。従って、アッパーバイト信号／ＵＢによりテスト用ワード線タイミング信号ＴＷＴの活性化タイミングを遅らせることで、第１テストモード時と同様に、ロウブロック制御信号ＢＬＫＯＮの活性化からワード線制御信号ＷＬＯＮの活性化までの期間が長くなる。このため、ロウブロックＲＢＬＫｉのビット線対ＢＬｉ、／ＢＬｉがフローティング状態になる期間が長くなる。この結果、ビット線ＢＬｉにビット線リークが存在する場合、ビット線ＢＬｉの電圧が十分に低下する。従って、リード動作により誤ったデータが読み出され、ビット線ＢＬｉのビット線リークが検出される。
図８は、第３テストモード時の動作を示している。第３テストモードエントリコマンドＴＥＳＴ３が入力されると、テストモード信号ＴＭＣが高レベルに活性化される。この状態でアクティブコマンドＡＣＴが入力されると、ワード線制御信号ＷＬＯＮの活性化に応答してスイッチ制御信号ＭＵＸＲｉ＋１が低レベルに非活性化されることを除いて、通常モード時と同様に動作する。従って、ロウブロックＲＢＬＫｉ＋１のビット線ＢＬｉ＋１は、ロウブロックＲＢＬＫｉのビット線ＢＬｉに接続されるメモリセルＭＣｉ，０に対応するワード線ＷＬｉ，０の活性化直前まで、センスアンプＳＡｉ＋１（すなわち、ビット線ＢＬｉ）に接続されている。このため、ビット線ＢＬｉ＋１にビット線リークが存在する場合、ビット線対ＢＬｉ、／ＢＬｉの相互接続の解除およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続の解除からビット線ＢＬｉに接続されるメモリセルＭＣｉ，０に対応するワード線ＷＬｉ，０の活性化までの期間に、ビット線ＢＬｉの電圧が低下する。従って、リード動作により誤ったデータが読み出され、ビット線ＢＬｉ＋１のビット線リークが検出される。
以上のような実施形態では、第１または第２テストモード時に、ロウブロックＲＢＬＫｉのビット線対ＢＬｉ、／ＢＬｉの相互接続の解除およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続の解除からロウブロックＲＢＬＫｉのワード線ＷＬｉ，ｊの活性化までの期間を、通常モード時に比べて長くできる。ビット線対ＢＬｉ、／ＢＬｉがフローティング状態になる期間が長くなるため、例えば、ビット線対ＢＬｉにビット線リークが存在する場合、ビット線ＢＬｉに接続されるメモリセルＭＣｉ，ｊに対応するワード線ＷＬｉ，ｊの活性化までに、ビット線ＢＬｉの電圧を十分に低下させることができる。このため、リード動作により誤ったデータが読み出され、ビット線ＢＬｉの微小なビット線リークを検出できる。
また、ワード線制御信号ＷＬＯＮの活性化タイミングを遅らせることを除いて、通常モード時の動作と第１または第２テストモード時の動作とは同一である。このため、通常モード時の消費電流と第１または第２テストモード時の消費電流とはほぼ同一である。この結果、テストモード時に、電源回路の電流供給能力を大きくする、外部端子を介して高電圧を供給する、あるいは内部電源線を太くする等の対策を不要にできる。また、第１および第２テストモードを実現するために、制御回路ＣＣ０〜ＣＣ４内に素子を追加し、ワードデコーダＷＤ０〜ＷＤ３内に新たな信号線を配線する必要もない。従って、半導体記憶装置１０のチップサイズの増大を回避できる。
さらに、ワード線制御信号ＷＬＯＮの活性化タイミングを遅らせることを除いて、通常モード時の動作と第１または第２テストモード時の動作とは同一であるため、第１または第２テストモード固有の動作がリード動作に与える影響はほとんどない。このため、リード動作により誤ったデータが読み出された場合に、ビット線リークが原因であるか否かの切り分けが容易である。従って、ビット線リークを容易に検出できる。
第１テストモード時に、ワード線制御回路１６ｃは、ロウブロック制御信号ＢＬＫＯＮの活性化タイミングからワード線制御信号ＷＬＯＮの活性化タイミングまでの時間を遅延回路ＤＬＹ２の遅延時間の追加により長くする。従って、ロウブロックＲＢＬＫｉにおけるビット線対ＢＬｉ、／ＢＬｉの相互接続の解除およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続の解除からワード線ＷＬｉ，ｊの活性化までの期間を容易に調整できる。
第２テストモード時に、ワード線制御信号ＷＬＯＮの活性化タイミングをアッパーバイト信号／ＵＢにより調整できる。このため、より微小なビット線リークを検出するために、ロウブロックＲＢＬＫｉのビット線対ＢＬｉ、／ＢＬｉの相互接続の解除およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続の解除からワード線ＷＬｉ，ｊの活性化までの期間を非常に長くしたい場合（例えば、数十ｎｓ以上にしたい場合）に有効である。
第３テストモード時に、例えば、ロウブロックＲＢＬＫｉが選択される場合、ロウブロックＲＢＬＫｉ＋１のビット線対ＢＬｉ＋１、／ＢＬｉ＋１は、ロウブロックＲＢＬＫｉのワード線ＷＬｉ，ｊが活性化される直前まで、センスアンプＳＡｉ＋１（すなわち、ビット線対ＢＬｉ、／ＢＬｉ）に接続されている。従って、例えば、ビット線ＢＬｉ＋１にビット線リークが存在する場合、ロウブロックＲＢＬＫｉにおけるビット線対ＢＬｉ、／ＢＬｉの相互接続の解除およびビット線対ＢＬｉ、／ＢＬｉとプリチャージ電圧線ＶＰＲとの接続の解除からビット線ＢＬｉに接続されるメモリセルＭＣｉ，ｊに対応するワード線ＷＬｉ，ｊの活性化までの期間に、ビット線ＢＬｉの電圧を低下させることができる。このため、リード動作により誤ったデータが読み出され、ビット線ＢＬｉ＋１のビット線リークを検出できる。また、第３テストモードを第１または第２テストモードのいずれかと組み合わせることにより、ビット線ＢＬｉ＋１のビット線リークが微小な場合でも検出することができる。
なお、前述の実施形態では、ＤＲＡＭに本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ＤＲＡＭのメモリセルを有するとともに、ＳＲＡＭ（Static Random Access Memory）のインタフェースを有する擬似ＳＲＡＭに本発明を適用してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体記憶装置の一実施形態を示すブロック図である。 図１における１個の周辺回路およびその周辺回路を挟んで隣接する２個のロウブロックを示す回路図である。 図１のテスト制御回路およびタイミング制御回路を示すブロック図である。 図３のワード線制御回路を示す回路図である。 通常モード時の動作を示すタイミング図である。 第１テストモード時の動作を示すタイミング図である。 第２テストモード時の動作を示すタイミング図である。 第３テストモード時の動作を示すタイミング図である。
符号の説明
１０‥半導体記憶装置；１１‥コマンド入力回路；１２‥コマンドデコーダ；１３‥アドレス入力回路；１４‥プリデコーダ；１５‥テスト制御回路；１５ａ‥テストモード識別回路；１５ｂ‥テスト信号生成回路；１６‥メモリコア制御回路；１６ａ‥動作状態制御回路；１６ｂ‥ロウブロック制御回路；１６ｃ‥ワード線制御回路；１６ｄ‥センスアンプ制御回路；１７‥データ入出力回路；１８‥メモリコア；ＢＴＬ、ＢＴＲ‥ビット線トランスファスイッチ；ＣＣ０〜ＣＣ４‥制御回路；ＣＤ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＬＹ１、ＤＬＹ２‥遅延回路；ＥＱＣＬ、ＥＱＣＲ‥イコライズ回路；ＩＮＶ０、ＩＮＶ１‥インバータ；ＭＣ‥メモリセル；ＮＡ０〜ＮＡ３‥ＮＡＮＤゲート；ＰＣ０〜ＰＣ４‥周辺回路；ＲＢＬＫ０〜ＲＢＬＫ３‥ロウブロック；ＷＤ０〜ＷＤ３‥ワードデコーダ

Claims (4)

  1. 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
    イコライズ制御信号の活性化に応答して、前記ビット線対を相互に接続するとともに前記ビット線対をプリチャージ電圧線に接続するイコライズ回路と、
    第１タイミング信号の活性化に応答して前記イコライズ制御信号を非活性化させるイコライズ制御回路と、
    第２タイミング信号の活性化に応答して前記ワード線のいずれかを活性化させるワード線駆動回路と、
    前記第１タイミング信号を生成する第１信号生成回路と、前記第１タイミング信号の活性化に伴って前記イコライズ制御信号の非活性化後に前記第２タイミング信号を活性化させる第２信号生成回路とを有するタイミング制御回路とを備え、
    前記第２信号生成回路は、テストモード時に前記第２タイミング信号の活性化タイミングを通常モード時より遅くする遅延制御回路を備えていることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記遅延制御回路は、
    前記第１タイミング信号を第１時間遅らせて出力する第１遅延回路と、
    通常モード時に前記第１遅延回路の出力信号を前記第２タイミング信号として出力し、テストモード時に前記第１遅延回路の出力信号を第２時間遅らせて前記第２タイミング信号として出力する第２遅延回路とを備えていることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    前記遅延制御回路は、
    前記第１タイミング信号を遅らせて出力する遅延回路と、
    通常モード時に前記遅延回路の出力信号を前記第２タイミング信号として出力し、テストモード時に外部端子を介して供給される外部制御信号を前記第２タイミング信号として出力する選択回路とを備えていることを特徴とする半導体記憶装置。
  4. 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルをそれぞれ有する第１および第２ブロックと、
    第１イコライズ制御信号の活性化に応答して、前記第１ブロックのビット線対を相互に接続するとともに前記第１ブロックのビット線対をプリチャージ電圧線に接続する第１イコライズ回路と、
    第２イコライズ制御信号の活性化に応答して、前記第２ブロックのビット線対を相互に接続するとともに前記第２ブロックのビット線対を前記プリチャージ電圧線に接続する第２イコライズ回路と、
    前記第１ブロックの選択時に第１タイミング信号の活性化に応答して前記第１イコライズ制御信号を非活性化させ、前記第２ブロックの選択時に前記第１タイミング信号の活性化に応答して前記第２イコライズ制御信号を非活性化させるイコライズ制御回路と、
    前記第１および第２ブロックに共通して設けられ、前記第１および第２ブロックのいずれかのビット線対の電位差を増幅するセンスアンプと、
    第１スイッチ制御信号の活性化に応答して前記第１ブロックのビット線対を前記センスアンプに接続する第１スイッチ回路と、
    第２スイッチ制御信号の活性化に応答して前記第２ブロックのビット線対を前記センスアンプに接続する第２スイッチ回路と、
    前記第２ブロックの選択時に前記第１スイッチ制御信号を非活性化させ、前記第１ブロックの選択時に前記第２スイッチ制御信号を非活性化させるスイッチ制御回路と、
    前記第１ブロックの選択時に第２タイミング信号の活性化に応答して前記第１ブロックのワード線のいずれかを活性化させる第１ワード線駆動回路と、
    前記第２ブロックの選択時に前記第２タイミング信号の活性化に応答して前記第２ブロックのワード線のいずれかを活性化させる第２ワード線駆動回路と、
    前記第１タイミング信号を生成する第１信号生成回路と、前記第１タイミング信号の活性化に伴って前記第１または第２イコライズ制御信号の非活性化後に前記第２タイミング信号を活性化させる第２信号生成回路とを有するタイミング制御回路とを備え、
    前記スイッチ制御回路は、通常モードでの前記第１ブロックの選択時に前記第１タイミング信号の活性化に応答して前記第２スイッチ制御信号を非活性化させ、通常モードでの前記第２ブロックの選択時に前記第１タイミング信号の活性化に応答して前記第１スイッチ制御信号を非活性化させ、テストモードでの前記第１ブロックの選択時に前記第２タイミング信号の活性化に応答して前記第２スイッチ制御信号を非活性化させ、テストモードでの前記第２ブロックの選択時に前記第２タイミング信号の活性化に応答して前記第１スイッチ制御信号を非活性化させることを特徴とする半導体記憶装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5087200B2 (ja) * 2000-07-07 2012-11-28 モサイド・テクノロジーズ・インコーポレーテッド 行および列へのアクセス動作を同期させるための方法および装置
KR100761394B1 (ko) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 반도체 메모리 장치
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム
JP5490359B2 (ja) * 2007-07-11 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
KR100911197B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
US20090300439A1 (en) * 2008-06-03 2009-12-03 Christopher Haywood Method and Apparatus for Testing Write-Only Registers
KR100945805B1 (ko) * 2008-08-08 2010-03-10 주식회사 하이닉스반도체 센스 앰프를 제어하는 반도체 집적 회로
US9208902B2 (en) * 2008-10-31 2015-12-08 Texas Instruments Incorporated Bitline leakage detection in memories
US8139431B2 (en) * 2009-02-18 2012-03-20 Texas Instruments Incorporated Structure and methods for measuring margins in an SRAM bit
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP6383637B2 (ja) 2014-10-27 2018-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6682367B2 (ja) * 2016-06-08 2020-04-15 ルネサスエレクトロニクス株式会社 マルチポートメモリ、メモリマクロおよび半導体装置
CN110706732B (zh) * 2019-10-14 2021-04-13 长江存储科技有限责任公司 存储器芯片的失效分析方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215599A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶回路
JP3905999B2 (ja) 1999-09-03 2007-04-18 株式会社東芝 半導体記憶装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP4400999B2 (ja) 2000-06-29 2010-01-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2004259344A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置

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