TW200803170A - Input circuits and methods thereof - Google Patents

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200803170 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種輸入電路，特別是有關於一種 輸入電路，用以判斷於輸入腳位（input pin)上的兩或：心 I At 【先前技術】 一般而言，根據輸入信號，積體電路之邏輯輸入 位（pad)具有兩個邏輯狀態，勤高邏輯狀態與低鼓 狀悲。在一些應用中，邏輯輪入腳位可能具有浮接狀能 (floating state)，其表示邏輯輸入腳位沒有接收任二 號。因此，習知的輸入電路可用來判斷輸入腳位上二έ 個狀態’例如浮接狀態與高邏輯狀態，或者浮接狀能: 低邏輯狀態。習知的輸入電路更可用來判斷輪入腳：？ 的三個狀態，例如浮接狀態、高邏輯狀態、與低邏 態。當輸人腳位處於浮接狀態時，f知輸人電路透= 個電阻器將輸人腳位之位準拉高或拉低。例如，卷= 腳位具有浮接狀態與高邏輯狀態，且輸人㈣ 接狀態時，習知的輸入電路透過麵接於輸入腳位與接： 之間的電阻n ’將輸人腳位之位準拉低，且輪 判斷輸入腳位之位準為低邏輯位準。當輸入腳 ： 高邏輯狀態時’前述習知的輸人電路判斷輸人腳位Z 準為高邏輯位準。然而’介於輪入腳位與接地之電阻： 所形成的路徑上會產生漏電流。因此，期望提供〜種ς 0758-A32293TWF;MTKI-06-l 12;Yvonne 6 200803170 二二Π:斷輸入腳位之浮接狀態，且當輸入腳位 處於低或㊄邏輯狀態時，其可減少漏電流的產生。 【發明内容】 本發明提供-種輪人電路，包括位準決定單元以及 二二:定單元由輸入電路之輸入端接收輸入 ::二一致能信號控制的第-期間，決定輸入信 卡徇出早兀耦接輪入端。在第一期間，輪 出單兀由輸入電路之輸出端輪 準之鈐入n 广出&輸出具有已決定之電壓位 f之輪入㈣，以作為輸出信號。在接續期間之 輸出單元根據第二致能信號以拾鎖（lateh)輸入 ㈣^已衫之電壓位準，且由輸出端輸出具有已決定 之電壓位準之輸人信號，以作為輸出信號。 本發明另提供一種輸入電路，其包括位準決 ί、類比數位轉換單元、以及拾鎖（latch)模、組。位準決定 單兀由輸入電路之輸入端接收輸入信號，且在第一、期 間’根據第-致能信號來蚊輸人信號之電壓位準。類 比數位轉換單元接收具有已決定之電壓位準之輪入p 號’且在-第一期間’根據輸入信號之已決定之電壓： 準，將輸入信號轉換為數位信號。拴鎖模紕在接續於第 一期間之-第二期間’由第二致能信號控制，以拾 位信號作為輸出信號。 、 ^為使本發明之上述目的、特徵和優點能更明顯易 1，下文特舉一較佳實施例，並配合所附圖式，作詳細 0758-A32293TWF；MTKI-06-l 12;YV0nne 7 200803170 說明如下。 【實施方式】 第1圖係表示本發明實施例之輸入電路 、 輸出單元n。輸入端可以是積體電路之 f輯輪入腳位。位準決定單元1。由輸入電路? PIN接收輸入信號IN，且在致能信號抓 信號-之電厂叫在此第-期Γ中： 的輸一，以做為輸出信號二^ E^、2弟:ί：,間之弟二期間中，輪出單元11根據致能信號 有6決定的電壓位準的輪人信號ΙΝ， -輸虎OUT。根據輸出信號0U 入端PIN之狀態。 j獲件輸 在本發明實施例中，作狹 、1JT枱說之電屋位準根據一參考位 、刀為㉟電Μ位準與低電屢位準，在數位邏輯上， 为別對應邏輯高位準與邏輯低位準。 在本發明中，輸入端ΡΙΝ之兩個狀態可 j尚邏触態，或者是浮錄態與低邏減態。在下 輸入端〜之浮接狀態與低邏輯狀態為 1夕J木呪明弟1圖之實施例。 如第1圖所示，輸入電路1更包括位準維持單元 〇758-A32293TWF;MTKI-06-112;Yvonne 200803170 準維持單元12由致能信請2 17 “ ί人端PlN之電塵值。位準維持I元 雜二=人端處於浮接狀態時，輸人端PIN之電壓值受到 :::板。輸入電路i也包括時序產生單元(tlming 二1〇n Umt) 13，用以產生致能信號EN_1與EN 2。 致能信號E N— i與致能信號E N—2具有相反之㈣位準， 例如二者為高電壓位準，另一者為低電壓位準。

參閱第1圖，輸出單元11包括反向器Ua、llb、 及Uc，以及開關lid。反向器Ila及llb以串聯的方式 輕接。如第1圖所示，反向器11a耦接於節點N11與輸 入端Pm之間，且反向器11b耦接於輸出端ρ〇υτ與節點 Nil之間。開關lld受致能信號題一2所控制，且耦接反 向器11c於輸入端ΡΙΝ與節點Nil之間。 參閱第1圖’位準決定單元1〇包括開關⑽及電阻 開關K)a受到致能信號EN」的控制。開關心 1弟-端耦接參考電壓Vref。在此實施例中，由於輪入 端Pm之兩個狀態為浮接狀態與低邏輯狀態，參考電壓 vR=則為供電電壓（power v〇ltage)。相反地:假使輸 入端PIN之兩個狀態為浮接狀態與高邏輯狀態，參考電^ VR=則為接地電壓。電阻器10a之第一端耦接開關i⑽ 之第二端，且電阻器10a之第二端耦接輸入端Pin。

位準維持單元12包括開關12a及12b，以及電阻哭、 12c。開關12及12b以及電阻器12c以串聯的方式輕二 於參考電壓VREF與輸入端PIN之間。開關i2a受輪出声 075δ-A32293TWF；MTKI-06-112; Yvonne 9 200803170 ，OUT—所控制’且開關12b受致能信號颜」所控制。 H %例中’ I考電屢VREF為接地，開關12b受致 月b仏唬EN一2的反向信號所控制。 第2圖係表不苓考電壓V—與致能信號eNj間之 ^ :輸人電路1之操作將根據第1及2圖來說'"明。在 此貝把例中，所有的開關由高電壓位準信號來導通，且 由邏輯低位準信號來關閉。

參閱第2圖，在第一期間P-1，參考電壓VREF由0V 開始亡升’且具有高電壓位準，致能信號EN—1則隨著參 考电£ VREF (供電電壓）上升。當致能信號1到達 高電壓位準以導通開關時，在位準決定單元―1〇中， 於f考電壓VREF與輸人端PiN間形成第—路徑。假使輸 =端Pm處於浮接狀態，輸人信㉟IN之電壓位準則透過 第一路徑且根據參考電壓Vref而拉高。位準決定單元⑺ 則決定輸入信號，之電壓位準為高電壓位準。換句話 說，位準決定單元10決定輸入信號IN之電壓位準為參 =電壓之電壓位準。在第—期間p」，開關Ud被與致能 信號EN-1相反之致能信號EN—2閉，且具有高電壓位準 之輸入信號IN，透過反向器lla及llb而輪出至輸出端

Pout，以作為輪出信號〇υτ。由於開關12b也由致能信 號EN_2所關閉，因此位準維持單元12處於閒置狀態 (inactive) 〇 當參考電壓vREF上升至既定電壓（例如2·7ν)時， 致能信號ΕΝ—1切換至低電壓位準，以關閉開關1〇&，且 0758-A32293TWF;MTKI.〇6-112;Yvonne 10 200803170 致能信號EN_2切換至高電壓位準，以導通開關ud。參 閱第2圖’致能信號EN_1切換為低電壓位準時的奸門1 標記”TP”來標示，且在時間TP後的期間稱‘第=== P_2。在第二期間p—2 ’輸入信號IN之高電壓位準被反 向器11a及lie所拴鎖（latch)，且具有高電壓位準之輸入 信號IN透過反向器ua及nb來輸出至輪屮 』 a从土人， 铜出^ Ρ〇υτ，以

作為輸出信號OUT。因此，根據高電壓位準之輸出信號 OUT ’則可判斷輸入端pIN係處於浮接狀態。 此外，在第二期間P一2,第一路徑被關閉的開關i〇a 所切斷。由於開關12a及12b分別由輸出信號〇υτ及致 能信號ΕΝ_2導通，在位準維持單元12 +，於參考電壓 VREF與輸入端ΡΙΝ間形成第二路徑。此第二路徑將輸入信 號IN之高電壓位準的電壓值稍稍拉高，以防止輸入信號 IN之高電壓位準的電壓值受到雜訊干擾。 在第一期間P-1中，假使輪入端ΡΙΝ處於低邏輯狀 態，輸入信號IN則為低電壓位準。位準決定單元1〇因 =決定輸入信號IN為低電壓位準。由於開關ud由致能 信號Εγ所關閉，具有低電壓位準之輸入信號四則透 k反向11a及lib輸出至輸出端ρ〇υτ，以作為輸出信 號。OUT。第二路徑被關閉的開關12b切斷，因此位準維 持單元12處於閒置狀態。由於在第一期間pj導通的開 關l〇a，漏電流則產生在第一路徑。 接著，在第二期間P—2，en—B刀換為低電屢位準以 關閉開關1 〇a。第一路你R] 士 +TT幽匕σ 路位口此切所，且不再有漏電流流經 〇758-A32293TWF;MTKI.〇6-l 12;Yvonne 200803170 第一路經。致能信號ΕΝ一2則切換為高電壓位準，以導通 開關iid，輸入信號顶之低電壓位準被反向器na& Uc 拴鎖，且具有低電壓位準之輪入信號ίΝ則透過反向器Ua 及11b輸出至輸出端ρ〇υτ，以作為輪出信號〇υτ。因此， 根據低位準之輸出信號〇UT，可決定輸人端Ριν係 處於低邏輯狀態。

、此外，在第二期間Ρ一2，由於開關12a被低電壓位 準=輸出信號out關閉，位準維持單元12也處於閒置 狀心在輸入彳5號1N為低電壓位準的情況下，由於在第 二/月間P一2内，第一及第二路徑皆被切斷，因此沒有漏 ，流的產生。在一些實施例中，當輸入端Pw的兩個狀態 為二接狀態與高邏輯狀態時，參考電1 V則是具有低 電屋位準之接地電壓。假使輸人端PIN處於浮接狀態，輸 則透過位準決定單元1〇之第一路徑，並根據 茶考电壓VREF而拉低。位準蚊單元1()因此決定輸入_ =為低電^準。假使輸人端&處於高邏輯狀態: 位準決疋早兀則蚊輸人信號IN之為高電麗位準。 而上料^能信號既1及EN—2之轉態係根據供 圖係表示第1圖中時序產生單元13之 貫施例。信號產生器13,包括電壓產生器3〇、=哭^之 比較單元32、計時器33、多工器34、或閘％ : 向器36°分壓器31包括電阻器仏及3lb。比較= 包括比較器32a&D型正反器3沘，苴 車又早兀32 B係由下降緣所驅動’且產生初始具有低電 0758-A32293TWF;MTKI-06-112;Yv〇nne 200803170 制仏唬CS_1。計時器33產生初始具有低電壓位準之控 制信號CS_2。電壓產生器3〇接收供電電壓Vbat，且^ 據供電電壓VBAT產生 Vj。在此實施例中，電麼產 生，可以由能隙電壓產生器（bandgap v〇ltage generat〇r ) 來’'施在为壓裔31中’電阻器31a與31b以串聯的方 式耦接於供電電壓νΒΑτ與接地電壓GND之間。分壓器 31根據一既定比例之供電電壓Vbat與接地電壓間 之壓差來產生電壓V_2。此既定比例係根據電阻器… 及=之電阻值來決定。比較器32a之非反向端（+)接 收黾[V-1其反向端（-)接收電壓V—2。假設供雷恭 壓JBAT緩慢的上升，例如上升時間小於—丨亳秒（n；s)包 如第4圖所示。比較器32a比較電壓Vj與v_2，且產 士結果信號RS，並根據比較結果改變結果信號RS之電 1多工器之一端接收結果信號RS ’其另-端接收 [ VBAT。在弟一期間p—1，剛開始時，電壓V 2 β ;黾1 V—1，比車父态32a則將結果信號改變為低電 壓位準。接著，電壓V-2變成小於電壓V」，比較器32a 、:I將、果彳D號RS改變為高電壓位準。由於結果信 電壓位準變為高電壓位準，因為D型正反器32只有在下 降緣時會轉態，控制信號CSj維持在低電壓位準。或間 35接收皆具有低電壓位準之控制信號CSJ及CS 2,且 輸士具有低電壓位準之選擇信號S S至多卫器3 4。多工器 f著輸出—供電電壓VBAT以作為致能信號ENJ。換句話 Π兄，在第一期間P-1，致能信號隨著供電電壓VBAT而上 〇758-A32293TWP;MTKI-〇6.112;Yv〇nne n 200803170 且輸出反向 升。反向态3 6接收並反向致能信號εν 1 之致能信號ΕΝ—1以作為致能信號εν_2: 在時間τρ後，即在第二期間ρ—2中，電壓ν 成大於電壓v—!。在供電電壓Vbat等於2 7ν的時間τρ 上，比較器32a將結果信號RS改變為低電壓位準。由於 ==高㈣位準改變為低電磨位準，則在結果 化㈣上產生一個了降緣。D型正反器32因此被觸發， 且控制M CS_1隨著供電㈣Vbat變為高電壓位準。 或閘35接收具有高電壓位準之控制信號cs 古 電壓位準之控制信號Cs 2，且將呈 一 /、有低 — 且财具有间電壓位準 Π輸出至多工器34。多工器34接著輸出低電壓位 準之結果信號RS，以作為致能錢朗丨。因此， ，號」在供電電屢、為2.7 v的時間Tp上由“ =位準變為低㈣位準。反向器36接收並反向低電塵位 ^之致月心虎既1，^輸出反向之致能信號ΕΝ 1以作 為致能㈣EN-2。需注意，控號CS—2初始具有低 準：當計時器33到達時間τρ且控制信號⑴ 2處於向電壓位準時，計時器將控制信號CS2改為高 電壓位準，使得多工器34輪 -々口 信號ENJ。 輸出、、、。果MRS以作為致能 假使供電·νΒΑΤ快速地上升，如第5圖所示，由 於電壓產生器3G所產生之電壓Vj無法快速地上 =—2則永遠大於電Μ V」。比較器仏則 二 電壓位準之結果信號型正反器32因此永遠不被 〇758-A32293TWF;MTKI-〇6-112;Yvonne 200803170 ^且控制信號cs—j永遠處於低電壓位準。 低電壓位準控制信號⑴肖心，且將 奸 羊之忠擇信號SS輸出至多工器34。多工哭w 接著輸出供電雷厭v °° 34 當供電電壓VJ：AT以作為致能㈣EN—卜因此，

Vbat專於2.7V時，致能信號ΕΝ—1不备由古 低電壓位準。在此情況下，計時 ^日守*㈣器33到達時間TP時，計時器33接

控制信號C：S 2改蠻為古+颅&唯诂π夕 且接將 —文又為同电壓位準，使侍多工器輸出結果 。旒SS，以作為致能信號ΕΝ_1。 /在一些實施例中，時序產生單元13可以簡化。第6 圖係表示第1圖中昧床吝 示圆中牯序產生早兀13之另一實施例。時序 早το 13”包括計時器6〇以及反向器61。計時器 產士致能信號Εν」。當計時器⑼到達介於第—期間ρ 1 與第-期P—2間的時間τρ時，計時器6〇將致能信參 聰—1改變為低電壓位準。反向器31接收並反向致能信 ΪρΕΓ—1，且輪出反向之致能信號既1，以作為致能^ 就 hN 2 〇 士在二貝知例中，當輸入電路1應用於積體電路 時，致能信號EN一1與EN一2由積體電路之内部產生。 —第7圖係表示本發明實施例之輸入電路，其可判斷 輸^端之三個狀態，即浮接狀態、高邏輯狀f以及低 邏輯狀態。如第7 ®所示，輸人電路7包括位準決定電 路70:類比數位轉換單元7卜以及拴鎖模組72。輸入端 可以是積體電路之邏輯輸入腳位。位準決定單元7〇由輸 〇758-A32293TWF;MTKI.〇6-112;Yvonne 200803170 入電路7之輸入端PIN接收輸入信號IN，且在第一期間 當致能信號EN_1是高電位時決定輸入信號IN之電壓位 準。類比數位轉換單元71接收具有已決定之電壓位準之 輸入信號IN，且在第一期間内根據輸入信號IN已決定之 電壓位準將輸入信號IN轉換為數位信號RS。在接續於 第一期間之第二期間内，拴鎖模組72根據致能信號EN_2 來拴鎖數位信號RS，以作為輸出信號OUT。根據輸出信 號OUT，則可判斷輸入端PIN之狀態。 在本發明實施例中，電壓位準根據一參考位準而可 分為高電壓位準與低電壓位準，在數位邏輯上，分別對 應邏輯高位準與邏輯低位準。 如第7圖所示，輸入電路更包括下拉單元73。下拉 單元73耦接於輸入端IN與接地電壓GND之間。在第二 期間内，當輸入端PIN處於浮接狀態時將，下拉單元73 將輸入端Pm下拉至接地電壓GND。輸入電路7還包括 時序產生單元74，用以產生致能信號EN_1至EN_2。致 能信號EN_1與致能信號EN_2具有相反之電壓位準。 參閱第7圖，位準決定單元70包括開關70a及70d 以及電阻器70b及70c。開關70a及70由控制信號EN_1 所控制。電阻器70b與開關70a以串聯的方式耦接於供 電電壓Vbat與輸入端Pin之間。電阻器70c與開關70d 以串聯的方式耦接於輸入端Pm與接地電壓GND之間。 在此實施例中，電阻器70b及70c之電阻值相等。 參閱第7圖，類比數位轉換器71包括比較器71a及 0758-A32293TWF;MTKI-06-112;Yvomie 16 200803170

71b ’以及分壓器71c。分壓器71c耦接於供電電壓vBAT 與接地電壓GND之間，且在第一期間由致能信號ENj 控制而產生閾值電壓VTHj& vth—2。分壓器71c包括 開關71d、以及電阻器71e至71g。電阻器7u至71g以 串％的方式搞接於供電電壓VBΑτ與接地電壓gnd之 間。開關71d受到致能信號ENj的控制。閾值電壓 VTH—1產生於介於電阻器71e與71f間的節.N7ia，而 閾值電壓VTHJ產生於介於電阻器71f與71g間的節點 N71b。比較态71a由非反向端（+)接收信號IN，且由 ^向端（-)接收閾值電壓VTHj。比較器71a比較輸入 k唬IN已決定之電壓位準與閾值電壓VTHj，並根據比 較結果產生結果信號RS一卜比較器71b由非反向端（+) 接收信號IN，且由反向端（)接收閾值電壓VTH_2。比 較為71b比較輸入信號ΙΝ已決定之電壓位準與閾值電壓 VTH—2，並根據比較結果產生結果信號rs—2。結果信號 • RS—1與結果信號RS-2結合成為數位信號HS。在此實施 例中，結果信號RS—1及RS一2中每一者佔有1位元，因 此數位信號RS具有佔有2位元。· 拴鎖模組72包括拴鎖器72&及72b。拴鎖哭72&接 收來自比㈣7U之結果信號RSJ，並在第；間内根 據致能信號EN—2來择鎖結果信號RSj ’以作為拾鎖信 號OUT—1。拴鎖器72b接收來自比較器71b之結果信號 RS—2，並在第二期間内根據致能信號ΕΝ—2來拴鎖結^ 信號RS_2’以作為拴鎖信號〇υτ_2。拾鎖信號〇υτ工 0758-A32293TWF;MTKI-06-112;Yvonne 17 200803170 • 與OUT_2結合成為輸出信號OUT。在此實施例中，拴鎖 信號OUT__l及OUT_2中每一者佔有1位元，因此輸出 信號佔有2位元。 下拉單元73包括電阻器73a、開關73b及73c、以 及反或閘（XOR) 73d。電阻器73a與開關73b及73c以 串聯方式耦接於輸入端PIN與接地電壓GND之間。反或 閘73d接收拴鎖信號OUTJ及OUT_2,並產生致能信號 EN_3。開關73b受致能信號EN_2控制，且開關73c受 • 致能信號EN_3控制。 輸入電路7之操作將配合第7及2圖來說明。在此 實施例中，所有的開關根據高電壓位準信號而導通，且 根據低電壓位準信號而關閉。 參閱第2圖，在第一期間P_1，供電電壓

Vbat 由0V 開始上升且具有高電壓位準，致能信號隨著供電電壓 VBAT而上升。當致能信號ΕΝ—1到達高電壓位準時，開 關70a及70d導通。假使輸入端Pin處於浮接狀態’由於 ® 電阻器70b與70c具有相同之電阻值，輸入信號IN之電 壓位準被拉至介於供電電壓VBAT與接地電壓GND間的 中間電壓。位準決定單元70因此決定輸入信號IN之電 壓位準為中間電壓位準。同時，開關71d導通，因此可 獲得閾值電壓VTH_1大於閾值電壓VTH_2。由於閾值電 壓VTH_1大於輸入信號IN之電壓位準，比較器71a產 生低電壓位準之結果信號RS_J。由於輸入信號IN之電 壓位準大於閾值電壓VTH_2，比較器71b產生高電壓位 0758-A32293TWF;MTKI-06-112;Yvonne 18 200803170 • 準之結果信號RS_2。 當供電電壓VBAT上升至一既定電壓（例如2.7V) 時，致能信號EN_1切換至低電壓位準，且致能信號EN_2 切換至高電壓位準。參閱第2圖，致能信號EN_1切換至 低電壓位準的時間以標號”TP”來標記，且在時間TP之後 的期間稱為第二期間P_2。在第二期間PJ，拴鎖器72a 及72b被高電壓位準之致能信號ΕΝ_2觸發。拴鎖器72a 接收並拴鎖低電壓位準之結果信號RS_1，以作為拴鎖信 • 號OUTJ。拴鎖器72b接收並拴鎖高電壓位準之結果信 號RS_2，以作為拴鎖信號OUT_2。因此，根據低電壓位 準之拴鎖信號OUT_l與高電壓位準之拴鎖信號OUT_2， 可判斷出輸入端Pin處於浮接狀態。 此外，在第二期間P_2，反或閘73d接收低電壓位 準之拴鎖信號OUTj與高電壓位準之拴鎖信號OUT_2， 並產生高電壓位準之致能信號EN_3。開關73b被高電壓 位準之致能信號EN_2導通，且開關73c高電壓位準之致 • 能信號EN_3導通。因此，輸入端PIN下拉至接地電壓 GND，避免輸入端PIN浮接。 假使輸入端PIN處於低邏輯狀態，在第一期間P_1， 輸入信號IN處於低電壓位準。位準決定單元70因此決 定輸入信號IN為低電壓位準。根據上述類比數位轉換單 元71與拴鎖模組72之操作，在第二期間P_2，拴鎖器 72a拴鎖低電壓位準之結果信號RS_1以作為拴鎖信號 OUT_l，且拴鎖器72b拴鎖低電壓位準之結果信號RS 2 0758-A32293TWF;MTKI-06-112;Yvomie 19 200803170 ^ 以作為拴鎖信號〇UT_2。因此，根據低電壓位準之拴鎖 信號〇UT_l及OUT_2，可判斷出輸入端ΡΙΝ處於低邏輯 狀態。 以相同之操作，假使輸入端ΡΙΝ處於高邏輯狀態， 拴鎖器72a拴鎖高電壓位準之結果信號RS_1以作為拴鎖 信號〇UT_l，且拴鎖器72b拴鎖高電壓位準之結果信號 RS_2以作為拴鎖信號OUT_2。因此，根據高電壓位準之 拴鎖信號〇UT_l及OUT_2，可判斷出輸入端ΡΪΝ處於高 ® 邏輯狀態。 在輸入端ΡΙΝ處於低邏輯狀態與高邏輯狀態的情況 下，由於反或閘73d接收皆具有高/低電壓位準之拴鎖信 號OUT_l及OUT_2,反或閘73d則產生低電壓位準之致 能信號EN_3，以關閉開關73c。因此下拉單元73處於閒 置狀態。 在此實施例中，時序產生單元74可以第3圖之時序 產生單元13’或是第6圖之時序產生單元13”來實現。在 ® 一些實施例中，當輸入電路7應用於積體電路時，致能 信號EN_1與EN_2由積體電路之内部產生。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何所屬技術領域中具有通常知識 者’在不脫離本發明之精神和範圍内’當可做些許的更 動與潤飾，因此本發明之保護範圍當視後附之申請專利 範圍所界定者為準。 0758-A32293TWF;MTKI-06-112;Yvonne 20 200803170 【圖式簡單說明】 人端^個^^本㈣實施例之輸人電路，其可判斷輪 第2圖表示第1圖中 與颜―2間之關係；中荟考電壓VREF、致能信號_」 f3圖表示第1圖中時序產生單元之實施例； f 4圖表示當供電電麼v㈣緩慢地上升時供電電屢 VBAT與致能信號en_1間之關係； 第5圖表示當供電電壓Vbat快速地上升時供電電壓 νΒΑΤ與致能信號EN—1間之關係； 第6圖表示第！圖中時序產生單元之另—實施 以及 ^ 第7圖表示本發明實施例之輸入電路，其可判斷輸 入端之三個狀態。 別 【主要元件符號說明】 1〜輸入電路； 10- ，位準決定單元； 10a 〜開關； 10b， 〜電阻器； 1卜 /輸出單元； 11a 、1 lb、1 ic〜反向 lid 〜開關； 12〜 位準維持單元； 12a 、12b〜開關； 12c- 〜電阻器； 13、 /時序產生器； Nil· 〜節點； Pin" ^輸入端； Ρ〇υτ 輪出端； 13，， 〜時序產生器； 30〜 電壓產生器； 3卜 /分壓器； 31a ' 3lb〜電阻器； 0758-A32293TWF;MTKI-06.112;Yvoime 21 200803170 32〜較單元； 32a 32b〜D型正反器； 33- 34〜多工器； 35、 36〜反向器； 13” 6 0〜計時器； 61、 7〜輸入電路； 70、 70a、70d〜開關； 70b 71〜類比數位轉換單元 ；71a 71c〜分壓器； 71d 71e、71f、71g〜電阻器 ;72, 72a、72b〜拴鎖器； 73- 73a〜電阻器； 73b 73d〜反或閘； 74- N71a、N71b〜節點； Pin， Ρ〇υτ輸出端。 …比較器； 1十時器； 或閘； -時序產生單元； 反向器； '位準決定電路； 、70c〜電阻器； 、71 b〜比車交器； 〜開關； -栓鎖模組； '下拉單元； 、73c〜開關； /時序產生單元； ^輸入端；

0758-A32293TWF;MTKI-06-112;Yvonne 22

Claims (1)

1. 200803170 十、申請專利範圍·· 1 ·種輪入電路，包括： ㈣輸^路之—輸人端接收一 準，並中^ 弟期間決定該輸入信號之電壓位 八认，该第一期間受一第一致能信號控制， ·以及 :輪出單元，耦接該輪入端，· -钤屮、嫂j忒第一期間’該輸出單元由該輸入電路之

   敫:出具有已決定之電壓位準之該輸入信號， 以作為—輪出信號：以及 單元、在接續於該第—期間之一第二期間，該輸出 弟二致能信號以检鎖該輸入信號之已決定之 > ，且由該輸出端輸出具有已決定之電壓位 該輸入信號’以作為該輸出信號。 ▲ 2.如巾請專利範圍第1項所述之輸人電路，其中， 單元Ϊ收一參考電壓’且當該輸入端處於- 汗 ，決定該輸入信號之電壓位準為該參考電壓 之電壓位準。 毛^ 一 士申明專利範圍第2項所述之輸入電路，其中， 當該輸人端處於-低邏輯狀態，該位準決定單㈣ 輸入信號為一低電壓位準。 Λ 4·如申明專利範圍第2項所述之輸入電路，更包括 位準，持單兀，當該輪入端處於該浮接狀態時，用以 根據忒第一致此L唬及該輪出信號，來維持該輪入信號 之已決定之電壓位準的電壓值。 0758-A32293TWF；MTKI.06-112;Yv〇nne 23 200803170 5.如申請專利範圍第！項所述 该位準決定單元包括： 』入電路，其中， -第-開關，受控於該第一致能信號 之弟-端耦接-參考電壓；以及 -弟-開關 第—電阻器，該第—電阻器之— -開關之—第二端， $ ^耦接该第 輸入端。 一知輕接該

   該輸出Si利範圍第1項所述之輪入電路’其中， 一第一反向器； —一第二反向器，於該輪入端與該輸出端之間，盥 弟-反向器以串聯方式耦接於一第一節點； 一第三反向器； 一第二開關，受控於該第二致能信號，且與該第三 向印以串如方式輕接於該第一節點與該輸出端之間。 …7·如申請專利範圍第1項所述之輸入電路，其中， 人鳥致此仏號與該第二致能信號具有相反之電壓位 〇 8. 如申凊專利範圍第1項所述之輸入電路’更包括 一第二開關、一第四開關、以及一第二電阻器以串聯方 式耦接於一參考電壓與該輸入端之間，該參考電壓亦耦 接於該位準決定單元。 9. 如申請專利範圍第8項所述之輸入電路，其中， 該第三開關受控於該輪出信號，且該第四開關受控於該 〇758-A32293TWF；MTKI.〇6-112;Yvonne 24 200803170 ^ 第二致能信號。 10·如申請專利範圍第1項所述之輸入電路，更包括 一時序產生單元，用以產生該第一及第二致能信號匕其 中，該第一致能信號與該第二致能信號具有相反之電^ 位準。 U·如申請專利範圍第10項所述之輸入電路，其中， 該時序產生單元包括·· /、 鲁 ^ 一第一計時器，用以產生該第一致能信號，其中， 當該第一計時器到達介於該第一與第二期間之間的一時 間，忒第一计時器改變該第一致能信號之電壓位準.以 及 ， 一乐四反向器，用以接收該第一致能信號，並輸出 該第二致能信號。 12·如申請專利範圍第1〇項所述之輸入電路，其中， 該時序產生單元包括·· 电壓產生器，接收一供電電壓，用以根據該供電 電壓來產生一第一電壓； 刀壓為，輕接於該供電電壓與一接地電壓之間， 用以根據一既定比例之該供電電壓與該接地電壓間之壓 差來產生一第二電屢； 一比較單元，用以比較該第一與第二電壓，產生一 結果信號與一第一控制信號，且根據該比較結果來改變 該結果電壓及該第一控制電壓之電壓位準； 第一计日寸益，用以產生一第二控制信號，其中， 0758-A32293TWF;MTKI-06-l 12;Yv〇mie 25 200803170 器到達介於該第—與第二期間之間的一既 較單元尚未改變該第—控制信號電屋位 '以弟一计時器改變該第二致能信號之電壓位準；以 及 多工器，接收該供電電壓與該結果信 =及第二控制信號之電壓位準，來輸= £或a、、、口果k號以作為該第一致能信號。 13·一種輪入電路，包括··

   >位準決定單元，㈣輸人電路之-輸人端接收一 :=，用以在一第一期間’根據-第-致能信號來 決疋_入信號之電壓位準’其中，該第一期間受 一致能信號控制； 一類比數位轉換單元，接收具有已決定之電壓位準 之遠輸入仏號，用以在該—第—期間，根據該輸入信號 之已決定之電壓位準，將該輸入信號轉換為一數位信 一拴鎖模組，用以在接續於該第一期間之一第二期 間，根據-第二致能信號來拴鎖該數位信號，以作二 輸出信號。 _ 14·如申明專利範圍第13項所述之輸入電路，其中， 該輸入端之狀態根據該輸出信號來判斷。 15.如申請專利範圍第13項所述之輸入電路，其中， 該位準決定單70耦接於一供電電壓與一接地電壓之間， 且當該輸入端處於一浮接狀態時，決定該輸入信號之電 0758-A32293TWF;MTKI-06-112;Yvonn( 26 200803170 愿位!於f/電電麵额地電㈣之—位準。 括-下拉單/圍第15項所述之輸入電路，更包 早兀♦禺接於該輪入端與該接命 、， 該輸入端處於該浮接狀能；—也芏之間’當 信號將該輸人端下拉弟二期間根據該輸出 料·圍帛13韻叙以電路，並中， 该位準決定單元包括·· ，、甲

   ，一開關’受該第_致能信號控制； 第一電阻裔’與該第-開關以串聯方式耦接於一 I、％黾壓與該輪入端之間·， 、 一第二開關，受該第一致能信號控制；以及 -第二電阻器’與該第二開關以串聯方式輕接於該 輸入端與一接地電壓之間。 18.如申請專利範圍第13項所述之輸入電路，复中， 該類比數位轉換單元包括： 、 一第一分壓器，耦接於一供電電壓與一接地電壓之 間，用以在該第一期間，根據該第一致能信號產生一第 一閾值電壓與一第二閾值電壓； 一第一比較器，接收該輸入信號與該第一閾值電 壓，用以比較該輸入信號之已決定之電壓位準與該第一 電壓，並根據該比較結果產生一第一結果信號；以及 一第二比較裔，接收該輸入信號與該第二閾值電 壓，用以比較該輸入信號之已決定之電壓位準與該第二 黾壓’並根據該比較結果產生一第二結果信號； 0758-A32293TWF;MTKI-06-112;Yvonne 27 200803170 /、中ϋ亥弟一及弟二結果信號結合成為該數位信號。 上斤19·如申請專利範圍第13項所述之輸入電路，其中， 忒第一致能信號與該第二致能信號具有相反之電壓位 準〇 〇·如申睛專利範圍第13項所述之輸入電路，更包 =一第四開關、一第五開關、以及一第六電阻器，以串 %方式耦接於該輸入端與一接地電壓之間。 上· 21·如申請專利範圍第2〇項所述之輸入電路，其中， 該輸出信號經過邏輯計算後獲得一第三致能信號，該第 四開關文該第二致能信號控制，且該第五開關受該第三 致能信號控制。 一 22·如申請專利範圍第Η項所述之輸入電路，更包 =一時序產生單元，用以產生該第一及第二致能信號， 其中，該第一致能信號與該第二致能信號具有松反之電 壓位準。 23·如申睛專利範圍第22項所述之輸入電路，其中， 该時序產生單元包括： “ 一第一計時器，用以產生該第一致能信號，其中， 當該第一計時器到達介於該第一與第二期間之間的一時 間，該第一計時器改變該第一致能信號之電壓位準；以 及 一第一反向器，用以接收該第一致能信號，並輸出 該第二致能信號。 24.如申請專利範圍第22項所述之輸入.電路，其中， 〇758-A32293TWF;MTKH)6-m;Yvo聰 2〇 200803170 該時序產生單元包括·· 一電麼產生器，接收一供雷♦茂 +降+ * ^ 1八罨电壓，用以根據該供電 電壓來產生一第一電壓； -第一分壓器’耦接於該供電電壓與一接地電壓之 間3，、用以根據—既定比例之該供電電壓與該接地電麗間 之壓差來產生一第二電壓； -比較單元’用以比較該第一與第二電壓，產生— 結果信號與-第-控制信號，且根據該比較結果來改變 该結果電壓及該第一控制電壓之電壓位準； 、' 第一计日守态，用以產生一第二控制信號，其中， =第二計時器到達介㈣第—與第二期間之間的一既 定時間，該比較單元尚未改變該第一控制信號電壓位 準’該第二計時II改變該第二致能信號之錢位準；以 及 …Γ多工f ’接收該供電電壓肖該結果㈣，用以根 據該第一及第二控制信號之㈣位準，來輸出該供電電 壓或該結果信號以作為該第一致能信號。 25.—種方法，適用於一輸入電路，該輸入電路具 一輸入端，該方法包括： 决疋该輪入端上一輸入信號之電壓位準； 拾鎖该輪入信號之已決定之電壓位準； 輪出具有已決定之電壓位準之該輸入信號，以 一輸出信號；以及 马 根據該輪出信號來判斷該輸入端之狀態。 0758-A32293TWF;MTKl.〇6.112;Yv〇nne 29