2005r? A6 B6 五、發明説明（） 〔產業上之利用領#〕 本發明係有闞資料處理系统，尤其是闞於將動態型記憶 器K交錯及非交錯雙方存取之記憶器控制器者。 〔習知技術〕 交錯方式之記憶存取主要為被採用於大型電腦，但即使 是個人®腦為了提昇動態型条统記憶器之實質存取速度起 見有時也採用交錯方式之記憶存取。然而，在個人霣腦係 備有装設記憶器用之多數槽（slot)而使使用者可視其箱 要適當增設記憶器，然而，採用交錯方式之習知個人®腦 •對於記憶器之裝設方法受到限制。例如，装設用記憶器 槽分成偶數記憶庫側與奇數記憶庫側，而在装学在偁數記 憶庫側之記憶器模姐與装設在奇數記憶庫之記憶器棋组間 ，在可交錯存取時，装設在偶數記憶庫側之第1個檐之記 憶器模姐與装設在奇数記憶庫側第1個槽之記憶器模姐若 並非相同容董則不能做交錯存取。 〔本發明所欲解決之問題] 本發明之目的係在於提供·做為系統記憶器即使多數之 記憶器模姐以任何狀態由使用者加以装設或增設，經常與 Μ戚迺當装設狀態加K裝設或增設時同樣之範圃可做交錯 存取二記惶器控制器及資料處理系统者 :卜迓明之解決手段〕 為/这成上述目的起見，有閗於本發明之記惊器控制器 Γ:: . 可交？筘之5数記憶庫分開裝設冇纪S Η ™云時，妗所 0·紀.i+ii庳内之記憶單元，形成Κ與相當iil W Wi之不同.域 (請先聞坟背面之注竟事項再填寫本百) .«.· 200577 A 6 B6 五，發明説明（） 類之規定頗序排列茜成之多数記憶器圖表’而包括上述 CPU位址之p定範園之位址領域在各上述多數記憶器圈表 内檢測究竟臑於那一涸記憶器單元，而具有將被檢滴之各 記憶器單元檢測是否屬於可交錯之記憶庫之檢測功能者。 〔簧施例〕 茲就依據圄式說明本發明實施例如下。 在圖2表示有闢本發明之資料處理系統之一實施例。圖 中，資料處理系统係具有：微處理機（CPU) 10，直接記憶 位址（DMA)控制器 12，記憶 POST (Power* on Self test Program) 1 BIOS (基本输出人糸統）所箱之ROM 16’記 憶器控制器l8 ·系铳控制器3〇 ·資料匯流排锾街器（ data bus buffer) 32 ’系統時鐘振遒器20’系統S流排 22，擴充卡用之多數擴充榷（slot) _2 4 ，記憶器匯流排 26，及增設記憶器所需之多數記憶器槽（memory slot)
28。記憶器槽28係具有偶數記憶庫（bank) 28A之4個記憶 器槽 28A-0, 28A-1, 28A-2,及 28/\-3，與奇数記憶庫 28B 之4個記憶器槽28B-0, 28B-1，28B-2及28B-3。在此等 各個記憶器槽做為記憶器模姐装設有SIMM (Single inline Memory Module) ^ SIMM 係具 1¾—兩面装設型與單 ® 裝設51，而各軍面個別地分配有R A S信號、並將S I Μ Μ之單 [ΰ!' Γβ S如稱之為S憶器®元（m e m ο r y u η i t ) Π -:脚3表示有S I Μ M之裝設狀態之一例。關中，記憶器單 无a «： 1係分钊對應於纪惯器《 28 A-0之-·《之面及所剌 品〜K F同樣地，.一個記悦器單π G t 1龆記惊 ______-4 - p ί 1 Ιι'ιΧ ^ -i) (請先閑^:面之注意事項再填寫本頁) •装. .打· .^-.
S0057V A6 B6 五、發明說明（） 器槽之軍面。在圖3之情況時，在偶數記憶庫2δ A之記憶 體榷28 A-(記憶器單元〇及1)，係在各兩面裝設有装 設4M位元姐（byte)記憶器棋组之8 Μ位元姐之SIMM。在記憶 榷28A-1 (記憶器單元2及3 )係在各兩面装設有装設 1 Μ位元组記憶器模姐之2M位元組之SIMM >而在記憶器槽 28A-2及28A-3 (記憧器單元從4到7)未装有SIMM。又 ，在奇数記憶庫28B之記憶器槽28B-0 (記憶器單元8及 9)，裝設有只在單面裝設4M位元姐E憶器模姐之4M位元 姐之SIMM，在記憶器槽28B-1 (記憶器單元1Q及11)，裝 設有各兩面装了 1M位元姐記憶器棋姐之2M位元姐之SIMM’ 而在記憶器槽2SA-2及2δΑ-3 (記憶器單元從W到〖5)則 並未装有SIMM。 在圖1表示記憶器控制器18之内鄣構造。在圖1 ，暫存 器（register) 40係儲存有有關SIMM裝設狀態之資料。更 詳情係如圖3所示，在從記憶器〇到15儲存有表示裝設有 那一種容量（大小）之記憶器模姐之資枓。S I MM係儲存有 自己之識別資料，當接通系統霄源時藉由POST (Power 0 n S e 1 f Te s t)程式讓出上述識別資料同時依據所讀出之 識別資枓，對於暫存器40，如_ 3所示，寫入有闞記憶器 裝設狀態（有關記憶器單元之記憶容虽反在各紀憶庫内之 安装泣a資枓）之資枓。 在阖ί ，記憶器圆表（hi e m 〇「y m a p >形成裝ϊϊ V?·丨糸依撺暫 β Μ内之齊料，將紀憶器窜元〇到丨S，妒咔今以枏當於 丄.ίΰί 13庫数之·ί、間植類順丨¥·排列丨ίό丨说Z夕位05 _表 ......................................................装..............................打..............................♦?. {請先《讀背面之注意事項再*坏本頁) ^00577 A 6 B6 五、發明説明（） 所需之装置。記憶器圖表形成裝置42，係由第1記憶器圖 表形成裝茸42 A與第2記憶器圖表形成裝置42 B所構成。 第1記億器形成装置42A係依據暫存器4〇内之資料，而形 成將偁數記億庫28A内之記憶器單元，從小的記憶器單元 號碼到大的記憶器單元號碼之順序排列之後，將奇數記憶 庫28B内之記憶器單元*從小的記憶器單元號碼到大的記 憶器單元號碼之順序排列而成之第1記憶器圖表60A (參 閱圖4)所用者。又，第2記憶器圖表形成裝置42B ，係 依據暫存器利之資料，而形成將奇數記憧器28B内之記憶 器單元，從大的記憶器連接器號碼到小的記憶器連接器號 碼之順序排列之後·將偶數記憶庫28A内之記憶器單元* 從大的記憶器連接器號碼到小的記憶器連接器號碼之順序 排列而成之第2記憶器圖表60B (f閱画4)所用者。 g憶器軍元特定装置44，係包括從CPU 10之CPU位址或 從DMA控制器12之DMA位址（將此等位址稱為來自CPU等 厠之位址。）之規定範圍之位址領域為分別在多數記憶器 圖表60A及60B内究竟屬於那一個記憶器軍元而加K指定 所用之装置。在本實施例，上述規定範圍係1H之位址範圍 。為丁运埋1 Μ之位址範圍起見，例如即使c p u位址為從 Λ 0到；\ 3 1之32位元寬度而也忽視了從下位〇到a 1 9之2 0 位元 記惊器m元特定裝罝4 4，係由吊丨坟吊2記惊單元 持定装25 4 4 A及4 4 B所構成，第1紀IS眾元持定装置4 4 A 桁定包括來自C p 1丨等之某位址之1 Μ位址》ί «Μ自域遵從吊 』ϋ β器表6 0 Α時會歸铋之紀愠器或yu -入.第2纪憶 K t ：U).· ......................................................¾...............................打..............................^ (請先《讀背面之注意事項再填寫本頁) _57? A6 __B6 五、發明説明（） 器單元特定装置44Β>係指定同樣位址範圍之領域遵從第2 記億器圖表60Β時會歸靨之記憶器單元。 控制装置4S係具有分別由第1及第2記憶單元特定装置 44 Α及44Β所指定之記憶器單元是否靨於不同記憶庫而加 以檢測之功能，再者，若檢测到靥於不同記憶庫時則對於 兩記憶庫28A及28B Μ進行交錯存取（interleave access)之形態產生物理位址信號，若檢測出屬於同樣記 億庫時，則只對兩記憶摩28 A及2δΒ之一邊產生遵從非交 錯存取之物理位址信號。 在此，所諝進行交錯存取之型態，係供兩記憶庫中合計 1S個之各個記憶單元裝設之is支R AS信號線內之2支同時 使其成為有效。同時對供各記憶庫使用之2組4支CAS信 號線（合計8支）同時皆成為有效t按* 1姐（4支）
C AS信號線之中究竟將幾支同時成為有效，係由來自CPU 等側之位址之最下位2位元（對應於AO及A1之位元姐有效 (byte enable)線 ΒΕΟ, ΒΕΙ, BE2,及 BE3 )之值而決定 ，而]组之中變成1支到4支之任一情形。又，所謂實胞 非交错存取之形態，係ts支R A S信號線之中只將1支變成 有效，同時，對於屬於已成為有效之R A S倍If;線一邊之記 泛适之R有一姐（4支）C A S倌號線變成冇效 按，1姐 < 4· -ϋ ) CAS信號線之中究愆將摊支同時楚成灯效，係由 宋自CPU等倒之位址最下位之2位元（對應於Λ0及A1之位 ；.；；,%· ^ 3R0, B1· 1 , B K 2 , ^ ：] ) ；T ；：: Π· · ,Tri 1 SR 之中》成1支到4支之任一悄形。在抟制裝汽.if;係只從 ......................................................5it..............................打..............................線 (請先«請背面之注惫事項再填寫本百) ij〇057? Α6 Β6 五、發明説明（） CPU等之位址信號£中之All, A3, A2,與輸入對應於AO及 A1之位元有尹線ΒΕΟ, ΒΕΙ, BE2,及BE3 ，而依據此等合 計7位元之信號進行上述RAS/CAS信號線之選擇〔解碼 (decode)〕。 RAS/CAS發生器48係依據來自CPU 10之狀態信號（控制 信號線之一部分）與時鐘信號，而發生從控制裝置46输出 R AS/C AS信號所需之定時信號。又，位址多路轉接器 (address multiplex) 50係配合來自控制装置45之 RAS/CAS信號之檐出而發生10位元之位址信號所用者。即 •藉由配合RAS信號所输出之10位元位址信號與配合CAS 信號之输出所输出之10位元之位址信號之合計20位元而指 定1 Μ位址範圍内之特定記憶位置。 在圖5表示構成記憶器圖表形成琴置42Α之理輯霣路之 一例。第1記憶器圖表形成装置42 Α係具有排列成串聯之 加法器42A-1至42A-16。加法器42A-1係藉由對於鼷於第 1記憶器圖表60A之起始位址之00000000丨丨ex加上記憶器 單元0之位址大小（容量或位址範圍），而求取在第1記 憶器圖表60 A上之記憶器單元1之”起始”位址。又，加法 器4 2 A - 2：係賴由對記憶器單元1之起始位址丄紀憶器單兀 1之f . ':址大小，Μ求取在第1記愤器阔表6 0 A,卜_之記憶器 屮7G 2之起始位址。同樣地加法器4 2 Λ - 3朵i 2 Λ -1 5其功能 HJ iW, <加法器42Α- 16則係跆由對記IS器班兄1:;之起始位址 m i_ y俜器苹元！5之位址大小，求取汴m 1 ρ器阔表 ….n i二妃位器堪元Ιο之” ίώ终·· Η址 各nLi ^ Μ 7U之位址 {請先1¾¾背面之注意事項再瑱艿本π) ft t
一 X β005竹 Α6 Β6 五、發明説明（） 大小係由暫存器（register) 40給與。 在圖6 ·表示有構成第2記憶器圖表形成装置42B之埋 輯電路之一例。第2記憶器形成裝置42B係具有排列成串 聯之加法器42B-1至42B-16。加法器42B-1係藉由對於羼 於第2記憶器圃表60B之起始位址之OOOOOOOOHex加上記 憶器單元15之位址大小，求取第2記憶器圖表60B上之記 憶器單元14之起始位址。又，加法器42B-2係藉由對於記 憶器單元u之起始位址加上記憶器單元14之位址大小，以 求取在第2記憶器圖表60B上之記憶單元13之起始位址。 以下同樣地，加法器42B-16係藉由對記憶器單元Ο之起始 位址加上記憶器單元0之位址大小*以求取在第2記憶器 圖表60B上之記憶器單元0之最終位址。各記憶器單元之 位址大小係由暫存器40給與。 在圖7表示構成第1記憶器單元特定裝置44A之埋輯電 路之一例。第1記憶器單元特定装置44A係具有排列成並 聯之比較器44A-0至42A-16。在比較器44A-n (但，η = 0, 1,,,,,,15)之X输入，輸入有CPU位址，在Υ輸入有 第1記憶圖表形成裝置42A之第η個加法器•即輸入有加 法器42Α-η之输出。上述加法器之輸出，係表示在第1 記憶器60Α之記憶器單元η之起始位址。因此，比較器 44A-ri係比較在來自CPU等之位址（X)與第1記憶器圖表 60 A之記憶器單元η之起始位址（Y)，而從CPU等之位址 (X)在與第1記憶圖表δΟΑ之記憶器單元η之起始位址 (Υ)相等或大時將输出（Χ> = Υ)成為真，若CPU位址（X)為 甲 4(210X 29了/二'发） ......................................................¾...............................ίτ..............................sf {請先閲讀背面之注意本項再填寫本頁) 200571 A6 B6 五、發明説明（） 較在第1記憶器圖表60A之記憶器單元η之起始位址（Y) 更小時將（Χ<Υ)之输出成為真。 同樣地，比較器44Α-(η+ 1)係比較來自CPU等之位址 (X)與在第1記憶器圖表60A之記憶器單元（n + 1)之起始 位址（Y)，如來自CPU等之位址（X)較在第1記憶器圖表 60A之記憶器單元（n + l)之起始位址（Y)相等或較大時· 則把（Χ> = Υ)之输出成為真，若來自CPU等之位址（X)較在 第1記憶器圖表60A之記憶器單元（n + 1)之起始位址（Y) 為小時，則將（X<Y)之输出成為真。AND罨路54 A-n係若 比較器44A-n之（X> = Y)输出與比較器44A-(n + l)之（X<Y) 輸出皆為真時將選擇記憶器單元η之信號線成為有效。其 他之比較器及AND電路亦同樣地將選擇各記憶器單元之信 號線成為有效。 在圖8 *表示有構成第2記憶器單元特定裝置44B之埋 輯電路之一例。第2記憶器單元特定装置44B係具有排列 成並聯之比較器44B-0至42B-16。在比較器44B-(n + 1)( 但* n = 15, 14.....0)之X输入输人有來自CPU等之位址 ，在Y输入則输入第2記憶器圖表形成手段42B之第 (15-η)個加法器，即，加法器42B-(15-n)之输出。上述加 法器之输出係表示在第2記憶器圖表60B之記憶器單元η 之起始位址。因此，比較器44B-U + 1)係比較來自CPU等 之位址（X)與在第2記憶器圖表60B之記憶器單元η之起 始位址（Υ)，若來自CPU等之位址（X)較第2記憶器圖表 60B之記憶器單元η之起始位置（Y)相等或大時將 10 (請先《讀背面之注意事項再琪寫本页) •裝· .訂- •線. 中 4(210X 297'二发) 2005 竹 A6 __ B6 五、發明説明（） (X>Y = Y)之输出成為真，而若來自CPU等之位址（X)較在 第2記憶器圖表60B之記憶器單元η之起始位址（Y)為小 時把（Χ〈Υ)之输出成為真。 同樣地，比較器44Β-η係比較來自CPU等之位址（X)與 第2記憶器60B之記憶器單元（n-1)之起始位址（Y) *若 來自CPU等之位址（X)較在第2記憶器圖表60B之記憶器 單元（η-1)之起始位址（Y)相等或大時將（X> = Y)之输出成 為真，若來自CPU等之位址（X)較在第2記憶器圖表60Β 之記憶器單元（n-1)之起始位址（Y)為小時將（X<Y)之输 出成為真。AND電路54Β-η係比較器44Β-η之（Χ<Υ) _出 與比較器44Β-(η-1)之（Χ> = Υ)输出皆為真時將選擇記憶器 單元η之信號線成為有效，其他之比較器及AND電路亦同 樣將選擇各記憶器單元之信號線成為有效。 在圖9，表示有分別由第1及第2記憶器單元特定裝置 44 A及44B所指定之記憶器單元输出表示是否羼於不同記 憶庫信號線之交錯非交錯選擇電路80，而此電路80係包括 在控制装置46内。在圖9，於8输入OR電路80Α-1输入有 來自第1記憶器單元特定装置44A之16支記憶器單元選擇 線之中偶數記憶庫28 A内關於記憶器單元0至7之8支選 擇線，而在8输入0R電路δΟΒ-l输入有來自第2記憶器單 元特定裝置44Β之1S支記憶器單元選擇線之中之奇數記憶 庫28Β内關於記憶器單元8至15之8支選擇線。0R電路 80A-1與OR電路δΟΒ-l之输出係連接於AND電路80C之输 入側。因此，當AND電路80C之输出為真時，是為0R電路 - 11 - ......................................................it..............................^..............................痒 (請先聞讀背面之注意事項再填寫本頁) 甲 4(21〇X 297 公;Ιί) A6 B6 五、發明説明（） (請先閏#背面之注意事項再填寫本頁) 80A-1之输出與OR電路80B-1之输出皆為真時*所以包 括某CPU位址之1M位址領域（位址大小）當遵從第1記憶 器圖表60A時所歸靥之記憶器單元與遵從第2記憶器圃表 60B時所歸屬之記憶器單元，係被配置在圖4位址圖表 60C之物理位址為00600000 HexM下之位址領域之情況， 並表示其第2個記憶器單元係歸羼於各個不同之記憶庫。 在8输入OR電路80A-2输入有來自第1記憶器單元特定 裝置44A之is支記憶器單元選擇線之中之奇數記憶庫28B * .訂* 線· 内有闞記憶器單元8至I5之8支選擇線*而在8输入OR電 路80B-2输入有來自第2記憶器單元特定裝置44B之1S支 記憶器單元選擇線之中之偁數記憶庫28A内有關於記憶器 單元0至7之8支選擇線。OR電路80A-2與OR 80B-2之输 出係連接於AND電路80D之輸人側。因此，當AND電路 80D之输出為真時，為0R罨路80A-2之输出與0R電路 80B-2之輸出皆為真時，所以包括某CPU位址之1 Μ位元組 (byte)之位址領域（位址大小）遵從第1記憶器圖表 60A時所歸屬之記憶器單元與遵從第2記憶器圖表60B時 所歸屬之記憶器單元，被配置在圖4之物理位址圖表6 0C 下半部之相同物理位址領域時，表示其等2個記憶器單元 係分別歸屬於不同之記憶庫。因此，表示OR電路δΟΕ之输 出係可交錯者。 在圖10係表示控制裝置妨中之R AS產生電路90，此電路 90係依據交錯/非交錯選擇電路80之输出，當可交錯時對 於靥於分別不同記憶庫之2個記憶器單元同時输出RAS信 甲 4(210X 297乂发） _ - 12 - 200奶 A6 B6 五、發明説明（） 號•而不能交錯時只對1個記憶器單元输出R AS信號。 在画11表不有位址多路傳输表（multiplex·· address table)之一例。當出現於記憶器單元之ίο支地址銷 (address Ρίη) ΜΑ0至MA9之信號在RAS信號下降處被Η 鎖時則可獲得列位址（row address)，而在CAS信號之下 降處被閂鎖時則可獲得行位址（Column add「ess)。進行交 錯存取時，同時選擇2個記憶庫28A及28B中之記憶器單 元。圖11之表偽進行交錯存取時，具體地表示，將來自 CPU等之位址，如何分配給偶數記憶庫28A中之記憶器單 元與奇數記憶庫28B中之記憶器單元。即·具體地表示， 將來自CPU等之位址分配給第1記憶器圖表60A中之記憶 器單元與第2記憶器圖表60B中之記憶器單元。若依據圈 11之表時，來自CPU等之位址之A2為0時，選擇第1記憶 器圖表60A中之記憶器單元，當A2為1時|選擇第2記憶 器圖表60B中之記憶器單元。 又，圖11之表係具體地表示*進行非交錯存取時，如何 將來自CPU等之位址分配給偁數記憶庫28 A中之記憶器單 元與奇數記憶庫28B中之記憶器單元，即，具體地表示， 將來自CPU等之位址如何分配給第1記憶器圖表60A中之 記憶器單元與第2記憶器圖表60 B中之記憶器單元。進行 非交錯存取時，只選擇第1記憶器圃表60 A中之一個記憶 器單元與第2記憶器圖表60B中之一個記憶器單元之任一 邊。若依據圖ii之時，究竟選擇第1記憶器圖表60A中之 記憶器單4元或第2記憶器圖表60B中之記憶器單元，係由 13 甲 4(21〇X 29了’二' 萼） (請先聞讀背面之注意事項再淇寫本页) ，装· •打· ♦
A6 B6 五、發明説明（） 來自CPU等側之位址之值而定。當A11 = 0時選擇第1 記憶器圖表60 A中之記憶器單元’而All = 1時則選擇第2 記憶器圖表60B中之記憶器單元。 如依據此種本實腌例，即使以任何順序裝設SIMM於偶數 記憶庫2 8 A與奇數記憶庫2 8 B之記憶器槽（b e b 〇 r* y s U t) 經常可將最大限度範圍之記憶器位址做交錯存取。即’不 管SIMM之装設狀態如何，偶數記憶庫28 A與奇數記憶28B 之記憶容量之中較少容最之2倍容量範画具有一定可交錯 存取之效果。 又，DOS係被配置於糸铳記憶器之物理位址內之下位· 而OS/2係配置於上位等，一般運作糸統係配置在糸統記憶 器之物理位址下位或上位，但在上述實施例*係亦如圖4 之物理位址圖表60C所示，在總位址範圍之下上位置皆配 置可交錯之位址範園。因此，如運作系統就記憶有頻繁執 行之程式之位址範圍進行交錯存取，所Μ提高程式執行速 度之效果為高。 按，在上述賁施例，係形成將偁數記憶庫内之記憶庫以 昇高順序排列之後，將奇數記憶庫内之記憶器單元Μ昇高 順序排列而成之第1記憶器圖表，與和上述第1記憶器圖 表相反順序排列記憶器單元而成之第2記憶器圖表，但’ 記憶器圖表之構成為並不限於似此情況，只要各記憶器圖 表內之記憶器單元之排列不相同即可，但·如形成將偶數 記憶庫内之記憶器單元Μ昇高順序排列之後將奇數記憶庫 内之記憶器單元以昇高順序排列而成之第1記憶器圖表， (請先閲讀背面之注意事項再填窝本頁) •装· •訂· -綠· _-14 - 甲4(21〇Χ 297公;1) 0〇〇0 έ* ^ A6 B6 五、發明說明（) 與和上述第1記憶器圖表相反相順序排列記憶器單元而成 之第2記憶器画表時，如上述，因在總位址範圍之下上位 置配置可交錯之位址範範圍•所以，如就運作糸統記憶有 頻繁轨行之程式之位址範圍具有可做交錯之效果。 又，可適甩本發明並不限制於2道交錯（two way interleave)，亦可適用可交錯之記憶庫（memory bank) 2個以外數目的情況。 〔發明效果〕 如上述據本發明，做為系統記憶器即使如何將多黻記憶 器模姐Μ何種狀態由使用者加以装設或增設，經常可與最 適當装設狀態所装設或增設情況相同範圍提供可做交錯存 取之記憶器控制器及資料處理系统。 〔圖式之簡單說明〕 圖1係表示有關本發明之記憶器控制器一簧施例構成之 方瑰圖。 圖2係表示有關本發明之資料處理糸統一實施例之全艄 構成之方塊圖。 圖3係表示儲存在上述實施例之記憶器控制器之暫存器 (register)内之資料内容之一例之方塊圖。 圖4係表示上述實施例之記憶器圖表之一例之方塊画。 圖5係表示上述實胞例記憶器控制器之第1記憶器圖表 形成装置一例之方塊圖。 圖6係表示上述實施例之記憶器控制器之第2記憶器圖 表形成装置一例之方塊晒。 'f 4'210'<29Τ (請先W讀背面之注意事項再填窝本頁) •裝· _打. •線. ___- 15 - 2〇〇邮 A6 B6 五、發明説明（） 圖7係表示上述實施例之記憶器控制器之第1記憧器單 元特定裝置一例之方塊圖。 圖8係表示上述實施例之記憶器控制器之第2記愤器單 元特定裝置一例之方塊豳。 圖9係表示具有上述實腌例之記植器控制器之控制裝置 之交錯/非交錯檢測機能部分一例之方塊圖° 圖10係表示具有選擇上述實施例之記憶器控制器之控制 裝置R AS信號線之櫬能之部分一例之方塊画。 圖li係表示上述實施例之記憶器位址多路傳输表之一例 0 〔符號之說明〕 10 ： CPU (Microprocesser) 12： DMA控制器 14 ： NVRAM 16 ： ROH 18 ： 記憶器控制器 20 ： 系統時鐘振盪器 2 2 ： 系統匯流排（System bu s) 24： 擴充槽（extension slo t) 26 ： 記憶器匯流排（Memory bus) 28 ： 記憶器（memory ) 28A ： 偶數記憶庫 28B ： 奇數記憶庫 30 ： 系統控制器（system controll - 1 R - ......................................................St..............................ir..............................^ {請先閑讀背面之注意事項再承'窝本頁) 甲 4(210X 297公沒） 五、發明説明（） A6 B6 32 ： 資 料 匯 流排緩 衝器 (d a t a bus buffer) 40 ： 暫 存 器 (reg i s ter) 42 ： 記 憶 器 圖表形 成装 置 42A ： 第 1 記 憶器圖 表形 成 裝置 42B ： 第 2 記 憤器圖 表形 成 裝置 44 ： 記 憶 器 單元特 定装 置 44A ： 第 1 記 憶器單 元特 定 装置 44B ： 第 2 記 憶器單 元特 定 裝置 46 ： 控 制 裝 置 48 ： RAS/CAS信號產生器 50 ： 位 址 信 號產生 器 80 ： 交 錯 / 非交錯 選擇 電 路 90 ： RAS產生罨路 (請先《讀背面之注意事項再填寫本頁) _裝· •訂· .綠. _I_L2_- 甲 4(210X 297 7^)