TW200411903A - Memory device and method of production and method of use of same and semiconductor device and method of production of same - Google Patents

Description

200411903 玫、發明說明： 發明所屬之技術領域 本發明係關於記憶體裝置、其製造方法及其使用方法， 以及半導體裝置及其製造方法，尤其是關於可用低校準精 確度堆疊細微記憶體單元圖案等等所形成的記憶體裝置、 其製造方法及其使用方法，以及可用低校準精確度堆疊細 微圖案等等所形成的半導體裝置及其製造方法。 先前技術 現今已經研發和製造出許多記憶體裝置，像是唯讀記惊 體（ROM)、可程式唯讀記憶體（PR〇M)、靜態隨機存取記憶 體（SRAM)、動態隨機存取記憶體（Dram)、快閃記憶體、 鐵電隨機存取記憶體（FeRAM)、磁性隨機存取記憶體 (MRAM)、相位改變記憶體以及其他許多種固態記憶體裝 置。 幾乎所有上述固態記憶體裝置都使用稱之為「光微影」 的微處理技術來製備，並且具有使用金屬氧化物半導體場 效電晶體（MOS場效電晶體，此後簡稱為「M〇s電晶體」） 的記憶體單元結構。 在上述的記憶體種類、記憶體裝置種類之中，都已經研 發出進一步降低光微影内最小處理線寬，以達成較高記錄 密度以及較低價格的微處理技術。在此間也已經研發出與 這種微處理技術以及進一步記憶體單元結構、單元記錄材 料等等相容的MOS電晶體。 就微處理而言，牽涉到〇_ 1 3 μιη最小處理線寬F(設計規則

84847.DOC 200411903 或節點）的處理目前已經用於最新技術的量產。在下一代線 路圖V»又冲中線I已經降為〇 · 1 〇 p m，在更新一代中將進一步 減為 0.07 μηι、〇.〇5 μπι以及 0 03 5 μηι。 右最小處理線寬以這種方式減少，記憶體單元的尺寸就 d據此降低，如此可改善記錄密度並且記憶體的容量會更 大。 在目雨使用的光微影技術中，使用稱之為「深紫外線」 (也就是波長為248 nm的KrF雷射）的波長範圍光源當成曝 光光源。進一步在現代的處理中，使用波長為193 nm的ArF 雷射，而使用此種雷射將可達到〇1〇μιη的微處理。 進一步對於新一代而言，則可考慮使用波長為13 nm (EUV)的超紫外線之光微影以及電子投射光微影⑽心 不過，使用上述光源的光微影種類要比光源、電子束源 、鏡頭系統、光罩等等的傳統光微影種類貴。進—步，在 機械系統内需要超高的精確度，因此需要進一步改二光罩 :重疊精確度，也就是校準精確度。因此，即使微處理線 見變的更小並且改善記憶體的記錄密纟，則還是會有 資金成本或產量降低而增加成本的大問題。 ’·· 例如校準精確度大約是最小處輯寬的3Q%，若 理線寬為0.05 _，則需要〇.〇15㈣的精確度。瑕'、 對於微處理成本可低於上述Ευν和肌的技術^ 知有低能量電子投射微影（LEEPL)技術。 ° 「LEEPL」是-種使用具有和處理形狀相等 形狀開口的薄膜’並且讓低能量電子通過開口撞擊覆=

84847.DOC 200411903 處理材表面的光阻並使其曝光之方法。 在另方面，有一種不同於上述光微影的便宜微處理技 術例如 Y· Xia 和 G.M. Whitesides，「軟性微影（Soft

Lithography)」，Angew chem. int. Ed·，37(1 998)，第 550-575頁公佈的技術稱之為「軟性微影」。 在軟性微影之中，利用將事先在其表面上形成細微釋放 圖案的彈性體放置與要進行微圖案製造的基板表面上之光 阻接觸，將彈性體的釋放圖案轉移至基板上的光阻並利用 後、’、ί的蝕刻或其他處理將其形成於基板上來進行微處理。 上述彈性體由塑膠、薄無機材料等等材料所製成。因為 使用軟性材料，所以上述微影技術稱之為「軟性微影」。 另外’由 W. Hinsberg、F.A· Houle、J· Hoffnagie、μ. Sanchez、G. Wallraff、M. Morrison 和 S. Frank發表於 j· vac. SC1.TeChn〇l.B，16,第 3689 頁（1998)的「Deepultraviolet interferometric lithography as a tool f〇r assessment of chemically amplified photoresist performance」内公佈便宜 的微影方法，稱之為「干擾曝光」。 在干擾曝光之中，相位校準雷射光束利用分光器一分為 二，兩分開的光束分別從不同方向撞擊基板表面上的光阻 來製造圖案，並且兩光束會在光阻表面上彼此干擾，如此 可在光阻表面上形成具有細微週期的線圖案。 進一步，已知不僅可利用由稱之為「步進機」或「掃描 器」的傳統縮小投射曝光系統之光微影來輕易減少微處理 線寬，也可利用俗稱的接觸曝光讓光罩直接與要製造圖案

84847.DOC 200411903 的基板表面上之光阻直接接觸來降低線寬。 在此案例中，使用紫外（uv)光或電子束當成光源。 進一步，對於上述微處理技術以外可改善記錄密度並且 降低成本的技術而言，已經研發出在單一記憶體單元内進 行多數值儲存或多位元儲存技術。 例如在快閃記憶體内，藉由將電荷儲存在直接位於M〇s 電晶體閘氧化物薄膜之上的懸浮閘内來記錄資料。在此， 為了改善圮錄密度，利用俗稱的多數值儲存將2位元資料儲 存在單一單元（利用並非將儲存的電荷設定為傳統兩位階 ，而是設疋為四位階）内來改善記錄密度之已知技術。 進步，在稱為「monos」的i己憶體内，利用配置直接 位於MOS電晶體閘氧化物薄膜之上的氮化矽薄膜並儲存 位於脫離位階的電荷來記錄資料。在此，軸爯為多位元 儲存將儲存電荷的位元儲存在氮化物薄膜靠近囊電晶 體源極部分之處，錢將位元儲存在氮化物薄膜靠近则 電晶體沒極部分之處’來改善有效記錄密度之已知技術。 在上述快閃記憶體、MONOS或其他電荷料型記憶體内 丄除了微處理以外’利用多數值或多位元儲存可改善記綠 密度’但是吾人知道儲存在由絕緣膜所絕緣部分内之電荷 :因為時間消逝的戍漏現象而減少，所以會有資料維持可 罪度的問題。 在未來’所儲存的電荷會隨著微處理的進 是難以避免的問題。 ^ 更進一步，對於改善記錄密度以 牟低成本有貢獻的技

84847.DOC -10- 200411903 術而言，已經研發出堆疊多個單元層的技術。 在快閃記憶體、MONOS或其他電荷儲存類型的記憶體内 ，依照電荷儲存量而改變的MOS電晶體之閘臨界電壓會用 於再生，所以記憶體單元需要用到MOS電晶體。MOS電晶 體需要單晶矽在閘極部分上形成通道部分以及高級薄絕緣 膜，就是形成於矽基板表面上。因此，難以堆疊具有類似 效能的MOS電晶體。 據此，在使用MOS電晶體當成單元的記憶體内，難以製 造俗稱的多層記憶體或三維記憶堆疊記憶體。 在另一方面，對於多層記憶體或三維記憶體而言，例如 在美國專利第6034882號内公佈一種使用記憶體單元的 PROM，其構造為在往兩方向延伸的兩互連圖案交又位置 上提供不熔解記錄材料和與之串聯的二極體，像是pn二極 體、金屬絕緣體金屬（MIM)二極體以及Schottky二極體。 在上面的PROM内，互連與單元會往垂直於基板的方向 交互堆疊其上，構成多層記憶體或三維記憶體。在此案例 中，因為單元内使用MOS電晶體，所以相當容易堆疊單元 ，但是要持續下降二極體的臨界電壓並且進一步下降二極 體的變化已達成一致的特性就成為問題。 例如，在矽pn接合二極體内，臨界電壓大約是0.6 V，所 以對於未來下一代微處理而言，將會有臨界電壓等於或高 於周邊電路内使用的MOS電晶體操作電壓或裝置電源供 應電壓的問題。 進一步，對於MIM二極體而言，將使用電子穿隧通過絕 • · 11 -

84847.DOC 200411903 緣膜的現象，就是俗稱的「隧道效應」，所以低電壓驅動所 為的薄膜厚度會變成極薄，只有幾nm。因此需要以非常高 的精確度來控制厚度，這在實施方面是個問題。 進一步，Schottky二極體使用到金屬與半導體表面之間 的1面現象。其需要將介面狀態控制到極高的品質。因此 不適合用於多層記憶體這類的堆疊結構。 進一步’在上述pn接合二極體或Schottky二極體内，利 用在不同種類材料之間形成空乏層來形成二極體，但是叩 接占一極月豆品要大約1 〇〇 nm的距離並且Schottky二極體内 需要數十nm或以上的距離來形成空乏層。 當微處理的尺寸成為1〇〇 nm或以下，若只有二極體的厚 度變成數十nm或以上，因為記錄材料會進一步與之串聯， 處理的外觀比例變成1或以上或者2或以上，如此也會浮現 為處理產量下降的問題。 使用保險絲或非保險絲等等當成記錄材料的PROM與可 以重複記錄的RAM比較起來其結構比較簡單，並且可用簡 單的程序來製造，如此是可降低位元單位成本的記錄裝置 ，但疋只能記錄一次，所以在規格與應用方面有較大的限 制。 彙總本發明要解決的問題，用於降低記憶體裝置每位元 成本所需的微處理技術在EUV和EPL的案例中都有資金成 本高的問題’在包含微處理技術LEEPL的其他微處理方法 中’有難以根據最小處理線寬免於所需的校準精確度之問 題。 84847.DOC -12- 200411903 、'步上逑軟性微影 '干擾曝光、接觸曝光以及其他 便1：的微處理技術都適合用於處理細微線寬，但是精確校 準方面卻達不到。 發明内容 本1月的第一目的在於提供不需要高精確校準就能製造 勺。己L、裝置、製造該裝置的方法以及以相同方式製造的 記憶體裝置之使用方法。 本發明的第：目的在於提供不需要高精確校準就能製造 的半導體裝置以及製造該裝置的方法。 為了獲得第一目的，根據本發明的第一領域，其提供一 記憶體裝置，其具有由第—最小處理尺寸所形成的周邊電 :部：、堆疊在該周邊電路部分上並且具有複數個由小於 第取小處理尺寸的第二最小處理尺寸所形成的記憶體單 元之記憶體部分以及連接該周邊電路部分與該記憶體部分 的接觸部分，其中該記憶體部分利用比該第二最小處理尺 寸還要粗的校準精確度來堆疊在該周邊電路部分上。 也就是，本發明第一領域的記憶體裝置具有由第一最小 處理尺寸形成的周邊電路部分以及由小於第_最小處理尺 寸的第二最小處理尺寸形成的記憶體部分所構成之堆疊結 構。泫圯憶體部分利用比該第二最小處理尺寸還要粗的校 準精確度來堆疊在該周邊電路部分上。 較好是，該記憶體部分具有複數個往第一方向延伸的第 一互連並且具有複數個往和第一方向不同的方向延伸之第 二互連，以及該等互連與該等第二互連交錯的區域相 84847.DOC -13- 200411903 對至個別記憶體單元。 更好是，在該等第一互連與該等第二互連交錯的區域内 ’將形成連接至該等第一互連與該等第二互連的2終端裝置 ，每一該等2終端裝置都對應至個別記憶體單元。 較好是，周邊電路部分包含判斷記憶體部分與互連的連 接狀態之電路。 更好是，在接觸部分内，將連接複數個連接至該周邊電 路部分的第一接點以及複數個連接至該記憶體部分的第二 接點，該等第一接點的數量大於該等第二接點的數量，每 一第二接點至少連接到一第一接點，而每一第一接點至多 連接到一第二接點，並且一第二接點連接至複數個該等第 一互連與複數個該等第二互連之間任一互連。 為了獲得第一目的’根據本發明的第二領域，其提供一 種製造記憶體裝置的方法，包含步驟：在一半導體基板上 利用一第一最小處理尺寸形成一周邊電路部分的步驟；形 成複數個連接至該周邊電路部分的第一接點之步驟；利用 小於该弟一瑕小處理尺寸的一第二最小處理尺寸，並且關 於該周邊電路部分以比該第二最小處理尺寸粗的校準精確 度來形成堆疊於該周邊電路部分上的一記憶體部分之步驟 ;以及形成連接至該記憶體部分的複數個第二接點連接至 該等第一接點之步驟。 也就是’在上述製造本發明領域的記憶體裝置之方法内 ，該周邊電路部分利用該第一最小處理尺寸形成於該半導 體基板上’然後形成複數個連接至該周邊電路部分的第一 -14-

84847.DOC 200411903 接點。接下來，該記憶體部分利用小於該第一最小處理尺 寸的一第二最小處理尺寸，並且關於該周邊電路部分以比 該第二最小處理尺寸粗的校準精確度來堆疊於該周邊電路 部分上’然後形成連接至該記憶體部分的複數個第二接點 連接至該等第一接點。 較好是’形成該記憶體部分的步騾具有··形成複數個往 第一方向延伸的第一互連之步驟，形成裝置形成記憶體單 元如此連接至至少對應到個別記憶體單元的區域内第一互 連之步驟’以及形成往第一方向以外的方向延伸的複數個 第二互連如此可連接至裝置之步驟，並且在形成該等第一 互連的步驟内，其形成連接該等第一互連與一第二接點。 在形成第二互連的步驟中，其形成連接該等第二互連與一 第二接點。 另外，形成周邊電路部分的步驟包含形成用於判斷記憶 體部分與互連之間連接狀態的電路之步驟。 另外，形成的第一接點數量大於第二接點數量，每一第

連接至一個第二接點。

觸部分，該記憶體部分以比該第二 刀从久琢記憶體部分的接 —最小處理尺寸粗的校準 84847.DOC -15 - 200411903 精確度堆疊在該周邊電路部分上，複數個連接至該周邊電 路部分的第一接點與複數個連接至該記憶體部分的第二接 點都連接在該接觸部分内，該等第一接點的數量大於3等 第二接點的數量，每一第二接點至少連接至一個第一接點 ，並且每一第一接點至多連接至一個第二接點，該使用方 法會判斷在記憶體裝置結束製造之時或使用該記憶體裝置 之時該等第一接點與該等第二接點的連接狀態，並指派位 址給構成該記憶體部分的記憶體單元。 也就是，本發明此領域内的記憶體裝置之使用方法用於 一種記憶體裝置，其中複數個連接至該周邊電路部分的第 一接點以及複數個連接至該記憶體部分的第二接點連接在 一起，該等第一接點的數量大於該等第二接點的數量，每 一第二接點至少連接至一個第一接點，並且每一第一接點 至多連接至一個第二接點，並且包含判斷在記憶體裝置結 束製造之時或使用該記憶體裝置之時該等第一接點與該等 第二接點的連接狀態，並指派位址給構成該記憶體部分的 記憶體單元。 為了獲得第二目的，根據本發明的第四領域，其提供一 半導體裝置’其具有由第一最小處理尺寸所形成的第一半 導體部分、堆®在該第一半導體部分上並且由小於第一最 小處理尺寸的第二最小處理尺寸所形成的第二半導體部分 以及連接該第一半導體部分與該第二半導體部分的接觸部 分，其中該第二半導體部分利用比該第二最小處理尺寸還 要粗的校準精確度來堆疊在該第一半導體部分上。

84847.DOC -16- 200411903 也就是，本發明此領域的半導體裝置具有一結構，其中 由第一最小處理尺寸所形成的第一半導體部分以及由小於 第一最小處理尺寸的第二最小處理尺寸所形成之第二半導 體部分會堆疊在一起，並且該第二半導體部分利用比該第 二最小處理尺寸還要粗的校準精確度來堆疊在該第一半導 體部分上。 為了獲得第二目的，根據本發明的第五領域，其提供一 種製造半導體裝置的方法，包含步驟：在一半導體基板上 利用一第一最小處理尺寸形成一第一半導體部分的步驟； 形成複數個連接至該第一半導體部分的第一接點之步驟； 矛J用小於遠第一最小處理尺寸的一第二最小處理尺寸，並 且關於遠第一半導體部分以比該第二最小處理尺寸粗的校 -T精確度來形成堆疊於該第一半導體部分上的一第二半導 體部分之步驟；以及利用連接至該等第一接點形成複數個 連接至該第二半導體部分的第二接點之步驟。 也就是’製造本發明此領域的半導體裝置之方法利用該 第一最小處理尺寸在該半導體基板上形成該第一半導體部 分，然後形成複數個連接至該第一半導體部分的第一接點 接下來’利用小於該第一最小處理尺寸的一第二最小處 理尺寸’並且利用關於該第一半導體部分以比該第二最小 處理尺寸粗的校準精確度來形成堆疊於該第一半導體部分 上的一第二半導體部分。接下來，利用連接至該等第一接 點形成複數個連接至該第二半導體部分的第二接點。 為了獲得第一目的，根據本發明的第六領域提供一種記

84847.DOC -17- 200411903 憶體裝置，其具有周邊電路部分、具有複數個記憶體單元 堆疊在該周邊電路部分之上的記憶體部分以及連接該阄邊 電路部分和該記憶體部分的接觸部分，其中該記憶體部分 具有複數個往第一方向延伸的第一互連以及複數個往第/ 方向之外不同方向延伸的第二互連，該等第一互連與該等 第二互連交錯的區域對應至個別記憶體單元，該接觸部分 配置於該等第一互連延伸讓接觸部分連接該等第一互連的 方向内至少兩行之中，以及配置在該等第二互連延伸讓該 接觸部分連接該等第二互連與該周邊電路部分的方向内至 少兩行之中。 也就是，本發明此領域的記憶體裝置具有其中該周邊電 路部分與該記憶體部分堆疊在一起的結構。 該記憶體部分具有複數個往第一方向延伸的第一互連， 以及複數個往與第一方向不同方向延伸的第二互連。該等 第一互連與該等第二互連交錯的區域對應至個別記憶體單 在此’連接該等第一互連與該周邊電路部分的該接觸部 分配置在往该等第一互連延伸的方向内至少兩行内，並且 連接该等第二互連與該周邊電路部分的該接觸部分配置在 往該等第二互連延伸的方向内至少兩行内。 較好是，該周邊電路部分由該第一最小處理尺寸所形成 ，並且该圮憶體裝置由小於該第一最小處理尺寸的該第二 最小處理尺寸所形成。 更好是，在該等第一互連與該等第二互連交錯的區域内

84847.DOC -18- 200411903 ，將形成連接至該等第一互連與該等第二互連的2終端裝置 ， 每一該2終端裝置都對應至個別記憶體單元。 仍舊更好是，該2終端裝置為電阻層或一電阻層與一切換 層的堆疊。 為了獲得第一目的，根據本發明的第七領域提供一種記 憶體裝置，其具有周邊電路部分、具有複數個記憶體單元 堆疊在該周邊電路部分之上的記憶體部分以及連接該周邊 電路部分和該記憶體部分的接觸部分，其中該記憶體部分 具有複數個往第一方向延伸的第一互連以及複數個往第一 方向之外不同方向延伸的第二互連，該等第一互連與該等 第二互連交錯的區域對應至個別記憶體單元，並且在該等 第一互連與該等第二互連交錯連接至該等第一互連與該等 第二互連的區域内，形成由電阻值利用記錄而改變的材料 或電阻值利用記錄而改變的材料堆疊所製成之單一層以及 在單一層内操作之切換層。 也就是，本發明此領域的記憶體裝置具有其中該周邊電 路部分與該記憶體部分堆疊在一起的結構。 該記憶體部分具有複數個往第一方向延伸的第一互連， :及複數個往與第一方向不同方向延伸的第二互連。該等 第互連只d等第一互連父錯的區域對應至個別記憶體單 元。 在此，於該等第一互連與％ 由 的 /…等弟一互連交錯的區域内， 電阻值利用記錄而改變的封 〇材枓或電阻值利用記錄而改變 材料堆疊所製成之單一 在早一層内操作之切換層

84847.DOC -19- 200411903 將形成連接至该等弟一互連與該等第二互連。 為了獲得第一目的，根據本發明的第八領域，其提供一 種製造記憶體裝置的方法，包含步驟：在一半導體基板上 形成一周邊電路部分的步驟；形成複數個連接至該周邊電 路邵分的弟一接點之步驟，形成一記憶體部分之步驟，該 邵分具有複數個往弟一方向延伸的第一互連並且具有複數 個往和第一方向不同的方向延伸之第二互連的記憶體部分 ，該等第一互連與該等第二互連交錯的區域相對於個別記 憶體單元，堆疊在該周邊電路部分之上；以及利用連接至 該等第一接點形成複數個連接至該等第一互連與該等第二 互連的弟一接點之步驟’该方法進一步包含將連接至該等 第一互連的該等第二接點與該等第一接點之位置配置在該 等第一互連延伸方向内至少兩行之内，並且將連接至該等 第二互連的該等第二接點與該等第一接點之位置配置在該 等弟'一互連延伸方向内至少兩行之内。 也就是，製造本發明此領域的半導體裝置之方法在該半 導體基板上形成該周邊電路部分，然後形成複數個連接至 該周邊電路邵分的第一接點。接下來在該周邊電路部分上 ’其形成一冗憶體部分’該邵分具有複數個往第一方向延 伸的第一互連並且具有複數個往和第一方向不同的方向延 伸之第二互連的記憶體部分，該等第一互連與該等第二互 連交錯的區域利用堆疊相對至個別記憶體單元。接下來， 利用連接至該等第一接點形成複數個連接至該記憶體部分 的該等第一互連與第二互連。 -20-

84847.DOC 200411903 在此時，將連接至該等第一互連的該等第二接點與該等 第一接點之位置配置在該等第一互連延伸方向内至少兩行 之内，並且將連接至該等第一^互連的該等第二接點與該等 第一接點之位置配置在該等第二互連延伸方向内至少兩行 之内。 較好是’該周邊電路部分由一第一最小處理尺寸所形成 ，並且該記憶體裝置由小於該第一最小處理尺寸的一第二 最小處理尺寸所形成。 另外 元成'^亥$己丨思體部分的步驟包含形成該等第一互連 的步驟、形成構成該記憶體單元的裝置如此連接至至少對 應到個別記憶體單元的區域内該等第一互連之步驟，以及 形成第二互連如此連接至該裝置的步驟。 更好疋，當該裝置構成該記憶體單元，則形成2終端裝置。 仍售更好是，就該2終端裝置而言，將形成電阻層或一電 阻層與一切換層的堆疊。 實施方式 履下將參考圖式，說明本發明記憶體裝置的具體實施例 、其製造方法及其使用方法。 圖1為依,日Ί _具體實施例使用半導體或這類當成記憶 體材料的記憶體裝置之透視圖。 周邊電路部分形成於 、千淨組基板Sub上，包含字元線 WL和位元線bL的記愫秘加、，☆ 、 心岐邵义則透過絕緣膜堆疊其上。記 十思體部分與周邊雷 J邊％路邵分由接觸部分，像是字元線接點

84847.DOC '21 - 200411903 CTWL與位元線接點CTBL所連接。 周邊電路部分利用第一最小處理尺寸使用傳統已知的微 影技術形成於矽半導體基板上，例如，其包含電路（含M0S 電晶體、電阻和電容）和其他裝置並且不包括記憶體裝置内 的記憶體部分，也就是位址電路、信號偵測感應放大器電 路、記錄與/或再生脈衝控制電路等等，並且依照需求可為 資料編碼器、資料解碼器、錯誤修正、增加或其他電路與 緩衝記憶體等等。 A I思眼4 /刀田複數個配置成矩卩車模式的記憶體單元所組 成，並且以小於該第一最小處理尺寸的第二最小處理尺寸 利用叙陧‘支〜、干擾曝光、接觸曝光或其他非常用半導 體處理的便宜微處理技術來形成。 在此’該記憶體部分利用比該第二最小處理尺寸還要粗 的校準精確度來堆疊在該周邊電路部分上。 圖2為s己f思體部分内印音轉留—

"心早兀的圖解透視圖。圖式内|S 示四個記憶體單元。位元續m 、 位兀、，泉BL*竽元線WL延伸而彼此交 錯的又錯區域則變成記憶體單元。 在每一記憶體單元内，揣山、 甘μ i 夺乂由έ己錄材料製成的記錄層在 其間提供字元線WL和位元蝮RT ^ ^ 兀、，泉BI^，並且根據需求，選擇切 換層會與記錄層串聯配置 .β 、 並田成二極體等等或阻障材料製 成的阻障層等等。例如， ^ L、月豆早兀由阻障層12b、記錄層 13b、阻障層14b等等的堆叠所構成。 兄錄層與選擇切換層都且 ^ 成。 /、百兩騙的2終端裝置DE所製

84847.DOC 22- 200411903 對於構成每一記憶體單元内中 冰m⑺口己綠層的記錄材料來說，可 使用磁阻材料、相位改變材料、纟 甘 ‘、，，糸材料、非熔絲材料或 其他電阻改變材料、鐵電質、介 量改變材料等等。 荷保留或容 對磁阻材料來說，可使用在配置驗、CQ、CGFe或其他 磁鐵薄膜的兩側上由Cu或其他導電薄膜所構成結構的磁 阻材料，也就是俗稱的「巨磁阻(gmr)j結構，或在配置

NlFe、C。、c〇Fe或其他磁鐵薄膜的兩側上由从ο;絕緣薄 膜所構成結構的磁阻材料，也就是俗㈣「隨道磁 結構。 」 利用將電流通過對應至所要單元的位⑽與字元線，並 利用電流所形成的磁場讓記錄單元的磁化方向反向來記綠 資料。 ， 利用在對應至所要單元的位元線與字⑽之間供應電壓 來再生資料，並利用通過GMR或TMR裝置的電流值，也就 是電阻的改變，來識別資料。 、在此GMR或TMR裝置根據平行配置的兩種磁性薄膜的 磁化方向疋平行或不平形，在電阻值内建立差異，如此可 利用上述方法再生資料。 對於相位改變材料而言，可使用GeSbTe或AgInSbTe或其 他由包 gGe、Si、Ag、In、Sn、Te、Se、As、Bi等等所使 用的硫硒碲半導體。 這些材料具有根據溫度改變可輕易在結晶與非結晶狀態 之間改變相位，以及在儲存與再生狀態中於結晶狀態内有

84847.DOC -23 - 200411903 低電阻和在非結晶狀態内有高電阻之特性。 在-己錄之中’脈衝電流換傳遞至所要的單元内，將記錄 材料加熱到至少是結晶溫度但不到熔點的溫度。鑒於此， 在记錄之後可獲得結晶狀態。利用通過比導致結晶化的電 、衝更I並且更大的脈衝電流，並將材料加熱超過溶點 二後迅速冷卻，在記錄之後就可獲得非結晶狀態。 電泥流過電阻的焦耳熱效應用於加熱。對於電阻器而言 本貝上也可使用硫硒碲材料，獲也可使用分別串聯配置 的丁m、WN、TaN、MqN、Ti〇、w〇、Ta〇、m⑹或其他薄 膜電阻材料。 為了避免因為加熱以及兩材料之間原子移動造成金屬互 連㈣與硫騎材料之間發生反應，也可形成由氮化物材 料或氧化物材料構成的阻障層。 ，對於只能記錄-次俗稱的―次寫人型記錄材料而言，有 溶絲材料與非熔絲材料之分。 溶絲材料例如由多晶石夕、鎳絡合金或其他薄膜㈣ 1成利用⑽電泥的焦耳熱打破電阻器來記錄資料。 j溶4材料例如由無結晶石夕、多晶石夕與金屬（半導體）/絕 一屬（牛導或其他無結晶材料或透過絕緣材料 的至屬薄膜所製成。利用 列用通過记錄電流如此在非結晶材料 的案例中促進結晶化哎名 一 飞在絕緣材枓的案例中打破絕緣，並 耩此降低電阻值來記錄資料。 為了避免因為加熱而損堂 屬互連，除了電阻改變材 料以外，也可在互遠姑拉、 連材枓與孩電阻改變材料之間加入由氮

84847.DOC -24- 200411903 化物材料或氧化物材料製成的阻障層。 在鐵電質的案例中，利用將電壓供應製所要的單元將極 性反向來記錄資料。 利用將電壓供應至介電電容器將電荷儲存起來也可記錄 資料。利用將電壓供應至所要的單元，並利用電流伴隨的 極性反向或電荷移動之存在來識別資料，將資料再生。 為了避免在重複記錄與再生伴隨於鐵電質材料與互連材 料之間介面上發生原子移動而惡化，也可在介面上加入 Ru〇' Ir〇2或其他阻障層。 接下來，將說明根據具體實施例的記憶體裝置之製造方 法。 矽基板上的周邊電路部分利用第一最小處理尺寸使用傳 統已知用於製造半導體的微影技術來形成。 例如，可利用具有最低處理線寬F=〇18至〇·25 ，使用 KrF雷射的處理、！^0.1〇至〇15 μιη，使用ArF雷射的處理或 者大約0.10 μιη，使用F2雷射的處理，利用具有高校準精確 度的處理方法來形成，並且使用稱之為超υν*、電子束、 X射線等等的光源進行〇·1〇 μιη或以下的進一步處理。 接下來’其上形成厨邊電路部分的碎基板以非慣用半導 體處理的便宜微處理技術，利用小於第一最效處理尺寸的 第二最小處理尺寸形成記憶體單元。 在此’「非慣用半導體處理的便宜微處理技術」代表使用 軟性微影、干擾曝光、接觸曝光或其他方法並且不需要高 精確校準（例如比最效處理線寬還要粗的校準精確度）的處

84847.DOC -25 - 200411903 理方法。 底下’為上述材料的代表範例，將說明使用非熔絲材料 (也就是無結晶矽）當成記錄材料的案例。 圖3為依照本具體實施例記憶體裝置的記憶體部分内沿 著位元線延伸方向之剖面圖。 周邊電路部分（未顯示）形成於半導體基板l〇(Sub)上，形 成字兀線WL的第一互連π 3將透過絕緣膜等等形成於此之 上。 在母一圮憶體單元區域内，在第一互連1 1 a之上將堆疊由 氮化碎製成的阻障層12b、非結晶矽製成並形成2終端裝置 DE的記錄層13b以及由氮化矽或氮化鈦製成的阻障層14b 。而中間層絕緣膜17則埋住記憶體單元以外的區域。 進一步’形成位元線BL的第二互連i8a形成於阻障層14b 之上。 阻障層12b和14b可由相同或不同材料所製成。 在此，形成阻障層12b和14b的氮化矽薄膜具有絕緣效果 ，但是可將厚度降低至大約5到5〇 nm來減少氮含量，並且 讓堆疊像是MIM二極體。 另外，氮化鈦薄膜為導體，在此當成簡單的阻障層。 接下來，將說明具有上述結構的記憶體單元之製造方法。 首先，事先利用慣用的半導體處理所形成的矽半導體基 板10具有操作記憶體所需單元部分以外的周邊電路，例如 位址選擇電路、信號偵測電路、資料輸入與輸出電路、記 錄脈衝控制電路以及再生脈衝控制電路，具有利用圖4a 84847.DOC -26 - 200411903 用於形成沉積其上 内所示範例嘴濺方式 的導體層1 1。 第一互連（字元線） 材料為A1、CU、AU、^等等具有小電阻，其也可混合— 些添加物來改善接何的電子遷徙或可靠度。 接下來·，例如使用化學汽相沉積（CVD)等等來沉積氣化 矽形成阻障層12、沉積非結晶矽形成記錄層Η以及沉積氮 化鈦形成阻障層14。 接下來’用光阻薄膜15覆蓋阻障層14。 接下來，如圖4B内所示，將使用軟性微影、干擾曝光、 接觸曝光或其他便宜的微處理技術來獲得以第二最小處理 尺寸緣製圖案的光阻薄膜15a。光阻薄膜…為形成光罩的 a用來在第互連（字元線）方向内將下阻障層丨4、記錄 層13、阻障層12和導體層11製造圖案。 在此於叙f生微衫、干擾曝光、接觸曝光與其他微處理 技術内，並不需要像是料電路部分這樣的高#確校準。 利用比第二最小處理尺寸還要粗的校準精確度來形成圖案。 上述「高精確度」指示精確度小於微處理最小尺寸大約 20% 〇 對於上述微處理過程的代表案例而言，將參閱圖5八和 5B來說明利用軟性微影（印記方法）製造光阻薄膜的圖案之 方法。 如圖5 A内所π，其表面上所形成具有微處理圖案的戳記 1 6會與其上塗佈光阻薄膜1 5的處理基板接觸。 在此，戳圮16由一張厚度大約〇.丨至丨mm的塑膠或無機 84847.DOC •27- 200411903 材料所製成。 /用電子束微影系統等等可形成表面上的微處理圖案， 或利用電鍍、模造等等從母板將圖案轉移至戳記 得圖案。 十水设 如上述，戳記16上提供的釋放圖案會轉移至光阻薄膜。 。換5 <，光阻薄膜15的投影15p會形成於戳記16的凹陷處 16d 上。 在此時，請供應合適的溫度與壓力。 在上述將戳記16壓印在光阻薄膜15上的狀態中，當光阻 薄膜15具有紫外線凝固特性，則可透過戳記“照射紫外光 艰光阻薄膜15凝固。在此案例中，可使用由破璃、塑膠或 其他透明材料所製成的戳記1 6。 當光阻薄膜15具有熱凝固特性，則透過戳記16供應熱量 讓光阻薄膜15凝固。 在以此方式將光阻薄膜15凝固之後，將戳記16剥除，如 圖5B内所示，藉此將包含投影1 5P的釋放圖案轉移至光阻 薄艇1 5的表面。 從此狀態開始，將套用反應離子蝕刻（RIE)、電漿蝕刻、 濕式蝕刻、離子鑽銑或其他蝕刻方法，將光阻薄膜的投影 1 5p間之薄膜部分完全去除，並達到圖4B的狀態。 對於利用上述微處理方法製造光阻薄膜丨5a圖案的方法 而T，也可使用印記方法、干擾曝光或接觸曝光以外的方 法。 進一步，將形成薄膜然後處理其上光阻的程序反向，其 84847.DOC -28- 200411903 也可先將光阻製造圖案，然後形成薄膜並且稍後去除光阻 以及沉積在光阻上不必要的薄膜，即是利用俗稱的抬生製 造薄膜的圖案。 在如上述製造光阻薄膜15a的圖案之後，如圖6A内所示 ，可使用讓光阻薄膜15a與阻障層14之間蝕刻有高度選擇性 的触刻方法（例如RIE)來蝕刻阻障層14，並藉此獲得處理成 為光阻薄膜15a圖案的阻障層14a。 接下來如圖6B内所示，使用光阻薄膜15a當成光罩來餘 刻記錄層13、阻障層12以及導體層u，並藉此獲得處理成 為光阻薄膜15a圖案的記錄層13a、阻障層i2a以及第一互連 (字元線）11。此後，將去除光阻薄膜1 5a。 記錄層13、阻障層12以及導體層U的蝕刻選擇性應該足 以用於這些材料與光阻薄膜15a之間，若否，則處理中便無 阻礙可讓選取的蝕刻可在這興材料與阻障層丨乜之間安全 執行。 接下來’如圖7A内所示，利用旋轉塗佈來塗佈有機絕緣 材料或旋轉塗佈玻璃（S〇G)並凝固，或利用cvd等方式一 致沉料02、Sl0F或其他俗稱的「低k」材料，利用絕緣材 料將第互連11a、p且障層12a、記錄層…與阻障層⑷間 的空隙掩埋，藉此形成中間層絕緣膜17。 接下來，如圖7B内戶斤+，仓，丨』/土 m , 、、 口鬥所7，例如使用化學機械拋光（CMP) 去除並讓中間層絕緣滕彳7 «qi. 、 巴家胰17千滑，直到露出阻障層14a的表面。 接下來如圖8 A内所不’例如使用噴濺機來沉積形成第 二互連（位元線）的導體層18。對於材料來說，可使用第-

84847.DOC -29- 200411903 互連（字元線）1 1 a所使用的類似的材料。 接下來，在與上述相同的方式中，將使用軟性微影、干 擾曝光、接觸曝光或其他便宜的微處理技術來獲得以第二 最小處理尺寸繪製圖案的光阻薄膜19。光阻薄膜19為形成 光罩的層，用來在垂直於第一互連（字元線）方向的第二互 連（位元線）方向内將下導體層18、阻障層14a、記錄層13& 和阻障層12a製造圖案。 在此，於軟性微影、干擾曝光、接觸曝光與其他微處理 技術内，並不需要像是周邊電路部分這樣的高精確校準。 利用比第二最小處理尺寸還要粗的校準精確度來形成圖案。 接下來，使用光阻薄膜19當成RIE或其他蝕刻的光罩， 來連績處理導體層18、阻障層14a、記錄層13a以及阻障層 12a，以獲得已經製造圖案的第二互連（位元線）18a、阻障 層14b、記錄層13b以及阻障層12b。 此後，將去除光阻薄膜19並且用絕緣材料掩埋圖案製造 導致的記憶體單元間之空間，藉此根據圖3内所示的本具體 實施例開始製造記憶體裝置的記憶體部分。 如上述方式製造，欲連接至記憶體單元的字元線WL和位 元線BL會連接至矽基板上的周邊電路。 在相關技術中，暴露在矽基板上欲連接至字元線或位元 線的接觸部分利用字元線或位元線的微處理之高精確度來 校準。不過在本具體實施例内，並不需要此高精確度校準。 首先，將說明在利用軟性微影、接觸曝光或其他微處理 技術形成記憶體部分的案例中，周邊電路部分與記憶體部 84847.DOC -30- 200411903 分的校準。 圖9為連接至字元線WL或位元線BL的字元線接點、位元 線接點或其他接觸部分CT之放大圖。 每一字元線接點、位元線接點或其他接觸部分CT都連接 至字元線WL或位元線BL之間的一個互連。此後為了簡化 ，此後也稱為「第二接點CT2」。 圖10 A為字元線接點、位元線接點或其他接觸部分的設 計範例平面圖。 如圖10 A内所示，連接至矽基板上提供的周邊電路部分 的接點（為了方便，此後稱為「第一接點CTi」）以及連接 至字元線WL或位元線BL的第二接點CT2連接在一起。 在此，所提供的第一接點CTi數量大於第二接點CT2數量 ，每一第二接點CT2至少連接至一個第一接點d，並且每 一第一接點CT〗至多連接至一個第二接點ct2。 圖10B為第一接點平面圖，並且圖i〇c為第二接點 CT2的平面圖。 如圖10B内所示，第一接點CT!具有矩形形狀並且利用等 於或大於矽基板上形成的周邊電路部分設計規則之週期， 也就是第一最小處理尺寸，配置在循環重複配置的一維或 二維方向内。 另外，如圖10C内所示，第二接點(^^具有矩形形狀並 且利用大於記憶體部分設計規則的週期，也就是第二最小 處理尺寸，配置在和第一接點CTl配置方向相同循環重複 的配置方向内。 -31 -

84847.DOC 200411903 在此，於第一接點CTl與第二接點CL的配置方向中，第 一接點CTi的長度Ll、該等第一接點CTi間之空間心、第二 接點CT2的長度L2以及該等第二接點CT2間之空間h有下列 不等式（1)和（2)的關係： L 1 < S2 ⑴ SI < L2 (2) 在配置成上列尺寸的第一接點CTi與第二接點CT2内，即 使第一接點CTi和第二接點CT2末端之間的校準精確度變 成比第一最小處理尺寸粗，每一第二接點CT2至少連接至 一個第一接點CT!，並且每一第一接點匚^至多連接至一個 第二接點CT2，也就是不會連接至複數個第二接點CT2。 在另一方面，當利用干擾曝光形成記憶體部分時，因為 干擾曝光只允許形成直線圖案與相同週期的空間，所以利 用下面說明的方法連接接點。 圖11A為夺元線接點、位元線接點和其他接觸部分的其 他設計範例平面圖。 如圖11A内所示，連接至矽基板上提供的周邊電路部分 的第一接點CTi以及由字元線WL·或位元線的延伸部分 構成的第二接點CT2連接在一起。 在和圖10的接點相同方式中，所提供的第一接點cTi數 量大於第二接點CT2數量，每一第二接點CT2至少連接至一 個第一接點CTi，並且每一第一接點CT〖至多連接至一個第 二接點CT2。 圖11B為第一接點CTi的平面圖，並且圖11 c為第二接點 -32-

84847.DOC 200411903 c τ 2的平面圖。 固lie内所示，第二接點CT2由字元線WL或位元線BL 的I伸：分所構成、具有直線的形狀並且利用記憶體部分 设計規則（就是第二最小處理尺寸）重複循環配置。 在另一方面，如圖11B内所示，第一接點CTi具有矩形形 狀並且循環重冑配置#第二接點配置方向$直的配置方向 内，並且位移第二接點配置方向内預定距離（D3)的遞增量。 在此關於第一接點CT2的配置方向，在垂直於第二接 點CT2配置方向的該配置方向内彼此相鄰形成的兩第一接 點間足空間S3、關於第二接點配置方向的該等第一 接點CTii長度L3、該等第二接點Ct2的長度L4以及該等第 二接點CT2間之空間S4具有下列不等式（3)和（4)的關係： L3 < S4 (3) S3 < L4 (4) 第一接點CTi關於第二接點CT2配置方向的長度L3必須 小於第二接點CT2的設計規則，也就是第二最小處理尺寸 。當第二最小處理尺寸（直線/空間）大約是0·05 μιη，則第一 接點CTi的長度L3必須比0.025 μιη還要窄。不過對於垂直 第二接點eh配置方向的配置方向來說，第一接點CTi的間 距P3可設定為大於第二最小處理尺寸的第一最小處理尺 寸’因此就可相當容易製造圖案。處理已經不需要週期， 但是窄處理線寬已經用於傳統DRAM等等的製程中。 在配置成上列尺寸的第一接點CTl與第二接點eh内，即 使第一接點CL和第二接點eh末端之間的校準精確度變

84847.DOC •33- 200411903 成比第二最小處理尺寸粗，每一第二接點CT2至少連接至 一個第一接點CT!，並且每一第一接點(^。至多連接至一個 第二接點CT2，也就是不會連接至複數個第二接點CT2。 藉由使用上述圖10A至10C和圖11A至llc内所示的接點 万法，即使不應用高精確度校準，也可連接矽基板上周邊 電路邵分的接觸部分與記憶體部分的字元線或位元線之接 點。 请〉王意，在傳統記憶體裝置内並不會事先逐一決定接點 的位置’因此在記憶體裝置的運作中需要有新的控制演算 法以及電路。 # 例如，該方法可考慮檢查接觸部分的連接狀態，並且改 變與指派位址至構成位址電路内（形成當成運送記憶體裝 置之前檢查處理切基板上的周邊電路，或事先形成^在 矽基板上周邊電路内任何接觸情況下運作的控制演算法） a己te體部分的記憶體單元。 在此’對於改變位址電路而言，例如使”基板上形成 的PROM來改變互連圖案。 另外，可運用判斷第-接點CTi與第二接點CT2的連接狀 態’以及當使用者使用記憶體裝置時將位址指派至構成吃 憶體部分的記憶體單元之方法。 根據本發明的記憶體裝置 周邊電路部分以及由小於第 理尺寸形成的記憶體部分在 部分利用比該弟二最小處理^ ，由第一最小處理尺寸形成的 一最小處理尺寸的第二最小處 結構上會彼此堆疊。該記憶體 尺寸還要粗的校專精確度來堆

84847.DOC -34- 200411903 疊在該周邊電路部分上。利用以此方式堆疊當成個別層的 周邊電路部分與記憶體部分，微處理方法並不需要高精確 校準，並且只有在記憶體部分要最小化來放大容量時才運 用非常小的處理尺寸。 尤其是，利用由2終端裝置構成的記憶體單元，利用軟性 微影、干擾曝光、接觸曝光以及其他有非常小處理尺寸但 是校準精確度較低的微處理技術就可輕易製造。 另外，利用將連接至矽基板上提供的周邊電路部分之第 一接點（:凡與連接至字元線WL或位元線RL的第二接點CT2 連接起來，如圖10A至10C或圖11A至lie内所示，其可連 接記憶體部分以及周邊電路部分而不需要高精確校準。 圖12為顯示依照本具體實施例記憶體裝置的電路設定之 方塊圖。 由破折線圍繞的部分，也就是記憶體部分20以外的地區 會變成形成於矽半導體基板上的周邊電路部分，而其上則 形成記憶體單元陣列，也就是記憶體部分2〇。 雖然圖12内有省略，還是假設根據一個記憶體裝置（記憶 曰曰片）ί疋供複數個記憶體單元陣列。在此將隨著一個記憶 f豆裝置U己憶體晶片）提供複數個記憶體單元陣列與周邊電 路，也就是單元輸入/輸出電路22、讀取電路27、記錄電路 28、列解碼器21和行解碼器23以及位址選擇電路μ。 其也可提供用於選擇複數個記憶體單元陣列之一的單_ 陣列選擇電路25、用於和外界轉換資料的輸入/輸出介面 用糸I時儲存彳之外面輸入或輸出至外面的資料之緩衝

84847.DOC •35 - 200411903 記憶體30、用於在記錄或讀取之後修正錯誤的錯誤修正電 路29、用於控制陣列選擇（位址選擇）、錯誤修正以及轉換 緩衝記憶體與輸入/輸出介面之間資料或時脈的控制電路 2 6 ’以及$己j思體裝置（5己憶體晶片）内的其他記憶體共用電 路，也就是其由記憶體單元陣列所共享。請注意，其也可 運用一種在記憶體裝置（記憶體晶片）内提供複數個電路的 組態，或相反地可運用一種在記憶體裝置（記憶體晶片）内 提供一個記憶體單元陣列與周邊電路的組態。 吾己憶體單元睁列與周邊電路之間的接點為根據本發明的 記憶體裝置内之重要元件。在運送記憶體裝置以及當使用 者使用a己體早元之别的檢查處理内’將根據發自控制電 路的接點檢查信號，檢查石夕基板以及單元卩車列的接觸部分 上特定單元陣列接觸部分之間的接點以及進一步特定的列 和行解碼器。進一步，將檢查記憶體單元的功能是否可當 成記憶體。 利用除了電子導通之外的記錄與再生來執行檢查，在檢 查之後，有效記憶體單元的位址資訊或陣列資訊會儲存在 周邊電路或記憶體共用電路内提供的記憶體内。對於此處 所使用的記憶體而言，可使用由根據本發明的2終端裝置構 成之記憶體，或者傳統使用的SRAM、dram、快閃記憶體 、MRAM、FeRAM、熔絲型或非熔絲型記憶體或其他記憶 體。 篱二具體實施败 根據第二具體實施例使用半導體等等當成記憶體材料的

84847.DOC -36- 200411903 記憶體裝置大體上與根據第一具體實施例的記憶體裝置相 同，但是在記憶體單元的結構方面有所差異。 圖1 3為依照本具體實施例記憶體裝置的該記憶體部分内 尤憶體單元之圖解透視圖。圖式内顯示四個記憶體單元。 在根據圖2所示的第一具體實施例之記憶體裝置内，構成 &己憶體單元的阻障層1 2a、記錄層1 3a和阻障層14a都會為每 個單元製造圖案，如此相鄰的單元就會彼此完全絕緣，但 是並不一定要絕緣單元。例如，根據圖13内所示的此具 體實施例’單元可和沿著字元線WL方向延伸的相鄰單元相 連。在此案例中’在字元線WL與位元線BL延伸區域内彼 此交又的部分會變成構成記憶體單元的2終端裝置dE。 請注意，相鄰單元於記錄之時或再生之時有效果，但是 利用將1己錄脈衝電流最佳化或消除串音信號或信號偵測内 的其他錯覺，就可避免這些效果。 根據此具體實施例的記憶體裝置大體上可用和第一具體 實施例内相同的方式製造。 換吕之，在根據第一具體實施例的記憶體裝置製造方法 製造位元線BL的圖案之後，處理會結束而沒有蝕刻沿著位 元線BL圖案的下阻障層i4a、記錄層13a和阻障層12a。 在根據此具體實施例的記憶體裝置内，在與第一具體實 施例相同的方式中，利用第-最小處理尺寸形成的周邊電 路部分以及利用小於第-最小處理尺寸的第二最小處理尺 寸形成之記憶體部分會彼此堆疊，並且記憶體部分以比第 二最低處理尺寸粗的校準精確度堆叠在周邊電路部分上。 84847.DOC -37- 200411903 利用以此方式堆疊當成個別層的周邊電路部分與記憶體部 分’微處理方法並不需要高精確校準，並且只有在記憶體 邵分要最小化來放大容量時才運用非常小的處理尺寸。 實施例 根據第三具體實施例使用半導體等等當成記憶體材料的 圮憶體裝置大體上與根據第一具體實施例的記憶體裝置相 同圖14為依照本具體實施例記憶體裝置的該記憶體部分 内記憶體單元之圖解透視圖。 換Έ：之，在所有單元之間構成記憶體單元的阻障層丨2、 死錄層13與阻障層14並不分離，這些層同時形成。在此案 例中，在字元線WL與位元線BL延伸區域内彼此交叉的部 分會變成構成記憶體單元的2終端裝置DE。 根據此具體實施例的記憶體裝置大體上可用和第一具體 實施例内相同的方式製造。 換T之’在根據第一具體實施例的記憶體裝置製造方法 中沉積形成字元線的導體層之後，首先會將該層製造圖案 开y成j元線，然後連績沉積阻障層1 4、死錄層丨3和阻障 層12。然後在上面形成未製造圖案的位元線。 在根據此具體實施例的記憶體裝置内，在與第一具體膏 施例相同的方式中，利用第一最小處理尺寸形成的周邊電 路部分以及利用小於第一最小處理尺寸的第二最小處理尺 寸形成之記憶體部分會彼此堆疊，並且記憶體部分以比第 二最低處理尺寸粗的校準精確度堆疊在周邊電路部分上。 利用以此方式堆疊當成個別.層的周邊電路部分與記憶體部 84847.DOC -38 - 200411903 分，微處理方法並不需要高精確校準，並且只有在記憶體 部分要取小化來放大容量時才運用非常小的處理尺寸。 第四具體實施例 根據第四具體實施例使用半導體等等當成記憶體材料的 記憶體裝置之透視圖類似於旧根據第一具體實施例的 記憶體裝置之透視圖。 使用周邊兒路部分形成半導體基板，例如透過絕緣 膜覆蓋此層’將堆疊包含字元線WL與位元線虹的記憶體 邵分。記憶體部分與周邊電路部分由字元線接點與位 7L線接點ctbl以及其他接觸部分所連接。 周邊電路部分使用_般半導體處理用的微影技術並以第 -最小處理尺寸形成於料導體基板上，例如，其包含電 路（含MOS電晶體、電阻器以及電容器）和其他裝置，並且 不含半導體記憶體裝置内的記憶體部分，也就是位址、區 ，或在多層案例中的層選擇電路、信號偵測使用感應放大 器電路、記錄控制電路，以及在多數值組態中的多數值資 料擷取電路和多數值記綠使用封閉迴路記錄控制電路。根 據:求、進一步包含資料編碼器、資料解碼器、錯誤修正 、增加或其他電路、CPU、輸人/輸出電路、緩衝記憶體等 等。 上述記憶體部分由複數個配置矩陣樣式的記憶體單元所 構成並且由具有第二最小處理尺寸的一般半導體處理所 使用之微處理技術來處理，但是以比通常由微處理尺寸所 想像的校準精確度還要粗的校準精確度來連接至周邊電路。

84847.DOC •39- 200411903 請注意，「最小處理尺寸」表示並不是絕緣圖案的最小單 位，而是最小處理週期的1/2，即是俗稱的線和空間。 例如’當第二最小處理尺寸為5〇 nm，則—般半導體裝 置或記憶體裝置需要大約30%或小於5〇 精確度，也就 是大約1 5 nm或以下的校準精確度。 相較於此，在本發明的記憶體裝置内，並不需要這種高 校準精確度，因此可輕易獲得非常細緻的處理精確度或使 用因為校準精確度問題而不使用的微處理技術。 圖15為記憶體部分内記憶體單元的圖解透視圖。圖式内 顯7F四個記憶體單元。位元線BL和字元線WL延伸而彼此 交錯的區域則變成記憶體單元。 在每一圮憶體單元内，在字元線WL與位元線BL之間會 提供由記錄材料製成的記錄層。另外，根據需求，可提供 與記錄層㈣配置，並且由二㈣或非線性裝置製造成的 選擇切換層（此後也稱為「切換層」或「切換裝置」）。進 -步’根據需求，也可提供避免形成不必要反應產物的阻 障層。 上述記錄層與選擇切換層都由具有兩端的2終端裝置所 製成。 圖16為依照本具體實施例半導體記憶體裝置的記憶體部 分内沿著位元線延伸方向之剖面圖。 使用周邊電路部分（未顯示）形成半導體基板4〇(Sub)，透 過絕緣膜覆蓋此層，可形成料形成字元線肌的第一互連 41 a 〇

84847.DOC -40- 200411903 在每一記憶體單元區域内，第一互連41a其上堆疊形成2 終端裝置DE的記綠層42b ’例如無結晶矽製造成的電阻層 以及一極體或非線性裝置製造成的選擇切換層43b。而中間 層絕緣膜45則埋住記憶體單元以外的區域。 〔y在選擇切換層43^上，形成位元線BL·的第二互 連46a將會形成。 其也可運用在第一互連41a與第二互連術之間不提供選 擇切換層的記錄材料製造成的單一記錄層結構。另外，也 可運用根據需求提供阻障層的多層結構。 ^於上述構成每—記憶體單元内記錄層4 2 b的記錄材料 而舌’可使用溶絲材料、非炫絲材料或其他將電壓戋電、、云 脈衝供應至記錄材料時會改變其電阻的其他電阻改變材^ 上面的記憶體單元由串聯的電阻器與二極體或電阻器製 成的2終端裝置所構成。利用供應電壓或電流脈衝改變電阻 值來記錄資料，而利用偵測電阻值來再生資料。 對於構成記錄層而形成每—記憶體單元内電P且ϋ的記錄 材枓而言，可使用相位改變材料、溶絲材料、㈣絲材料 寺寺。電阻II由薄膜製造成並且由俗稱保險絲的材料所構 ^其中㈣供應電壓或電流脈衝打破全部或部分記 早几的薄膜，或者利用改變相位增加電阻，反過來說，2 溶絲型的材料會因為供應電壓或電流脈衝而絕緣破裂或全 邵或邵分記憶體單元的薄膜内相位改變，造成電阻值降低王 在應用之中，記憶體裝置可區分成只能寫人 、; 可程式刪以及可重複記錄與抹除的RAM，其可根據2用

84847.DOC -41 - 200411903 電壓或電流脈衝的方法往復改變電阻。 就相位改變材料而言，可使用由Ge、Si、Ag、In、&、 Sb、Te、Se、As、等等製造成的硫硒碲半導體。例如 ’可使用GeSbTe、AglnSbTe或其他成分。 逞些材料具有根據材料的溫度改變可輕易在結晶與非奸 晶狀態之間改變相位，以及在儲存與再生狀態中於結晶^ 怨内有低電阻和在非結晶狀態内有高電阻之特性。 在記錄之中，脈衝電流會通過所要的單元，利用材料本 身電阻所引起的焦耳熱或與相位改變材料_聯的電阻器所 引起的焦耳熱，將記錄材料加熱至至少結晶化的溫度並且 不超過熔點。鑒於此，在記錄之後可獲得結晶狀態。利用 通過比導致結晶化的電流脈衝更短並且更大的脈衝電流， 並將材料加熱超過㈣然後迅速冷卻，在記錄之後就可獲 仔非結晶狀態。 另外用選擇合適的死錄條件來形成記憶體單元内部 分薄膜屬於結晶並且剩餘部分屬於非結晶的中間狀態，如 可獲得田表面結晶或非結晶時獲得的電阻值之中間值。 為了避免m為加熱以及兩材料之間原子移動造成金屬互 連材料與㈣碲㈣之間發生反應，也以彡成減化物材 料或氧化物材料構成的阻障層。 士料構成記錄層4213的記錄材料來說，可使用只能記錄一 /人俗私的寫人-次型記錄材料，例如㈣材料或非 料。 ’万、在记錄時因為供應電壓或電流脈衝而會增加電阻值

84847.DOC -42- 200411903 這種俗稱㈣絲材料而纟，可使用多晶碎、祕合金或並 他薄膜電阻器。利用記錄電流的焦耳熱打破電錄 資料。 在常用的熔絲材料中’利用記錄中斷薄膜的連接造成理 想!=成無限大，但此處㈤「溶絲材料」包含非常窄的 把單元薄膜區域進行絕緣破裂或部分相位改變薄膜從 無結晶改變m態之情況，藉此持續增加電阻。 另外’非溶絲材料由無結晶碎、金屬（半導體v絕緣薄膜 /金屬(半導體)或其他無結晶材料製造成或透過絕緣材料 的金屬薄膜，並且可利用供應電壓或電流脈衝降低電阻值。 除了材料本身的電阻改變，其也可加人阻障層避免因為 :王屬互連反應，&電阻器的電阻不因為記錄的電阻值偏 壓而改變電阻造成受損，以便設定適合在互連材料與電阻 改變材料之間記錄與讀取的電阻值。 J· N〇n-Crystalline s〇Hds，137 &138(i99i)，第 η”·乃q 頁公佈-種利祕與許多種金屬（例如訊、_、鎳、鉛、銀 、鋁、鉻、鎂和鐵）夾住P+非結晶氫化矽結構的組改變記情 體裝置。 ~ 對於二極體而言，也可使用具有大約0.5 V或以下臨界電 壓俗稱的Schottky二極體或由金屬絕緣薄膜金屬製造成的 MIM二極體，但是較好是使用未用到不同種材料的介面現 象，並且由厚度1〇11111至5〇11111的薄膜或具有非線性電壓電 流特性的材料所製成之二極體，例如，可使用隨著溫度上 升而降低電阻的許多半導體材料製造成的薄膜裝置，^如

84847.DOC -43- 200411903 是砷化鎵的第H-VI 體以及硫紙碲元素 像是矽和鍺的第…族半導體材料、像 族半導體、像是氮化鎵的第m_v族半導 塗佈的半導體。 挤 早日9夕日日或無結晶狀態任一。因為是半導俨， 所以產生的載子數量會隨溫 疋牛導月旦 降 增加，因此電阻就會 衝#不体也可使用電阻會因為供應電壓脈衝或電流脈 、半(k溫度上升而降低電阻的材料。 ^ [知在特職類相碲無結晶半導體中，像是由 ^ 〇vshlnsky^Phys. Rev. Let,21,(1968)^145〇^ A佈由Mo電極所央住的血纟士曰 又住的共結叩TeAsSlGeP薄膜，其電阻會 f h壓脈衝時於特定臨界電壓以上突然下降，所以可 使用具有這種特性的材料。 的不Ϊ用上述二集體或非線性裝置但是只使用電阻 、歹1、’還是可利用維持複數個特定電位上陣列配置單 兀的互連’來降低記錄與讀取之時單元之間的干擾。 ，、記錄材料的電阻值可連續改變或階梯狀改變，即是可 俗稱的多數值記錄。 /用監視記錄材料的記錄狀態’也就是電阻值，在記錄 W回至1己錄電路之時記錄，來獲得依照資料的預定電阻 值，如此可達成高精確記錄。進一步，並非在記錄的同時 ，、其也可i己錄資料’然後讀出一次並重複記錄，直到獲得 依知、化號等級的預定電阻值。 己，材料可為任何只能1己錄一次的材料以及可重複記錄 的材料’像是^容絲或非溶絲。可使用慣用的二進制等級記

B4847.DOC -44- 200411903 錄或多數值記錄。 在此’在只能記錄一次以及可多數值記錄的裝置中，其 也可應用俗稱慣用的多數值位階記錄來指派所有可記錄的 多數值位階並且利用一次讀取來讀出，或可使用這種裝置 當成只有指派可記錄的多數值位階之間部分多數值位階並 且利用一次讀取來讀出，然後將剩餘可用的多數值位階指 配給第二與接下來記錄之裝置，藉此即使在重複記錄次數 受限的情況下也可重複寫入資料。 圖1 7為依照此具體實施例記憶體裝置的該記憶體部分之 字元線與位元線以及其間接點與該周邊電路部分之配置平 面圖。 複數個字元線WL與位元線BL沿身於彼此垂直的方向上 。在交錯區域上會提供2終端裝置de，並且構成記憶體單 元MC。 在此將以連接至字元線WL的接點（第一字元線接點 ctwl1)以及連接至位元線BL的接點（第一位元線接點 CTBL1)形成周邊電路部分。 在另一方面’字元線WL提供接點（第二字元線接點 CTWL2)，連接至周邊電路埠份内提供的第一字元線接點 CT\VL1。 位7C線BL提供接點（第二字元線接點CTbl2)，連接至周邊 電路璋份内提供的第一位元線接點CTbu。 在上逑構造中，字疋線接點（第一字元線接點與第 二罕兀線接點CTWL2之間的接點）配置在字元線WL沿身方

84847.DOC -45 - 200411903 向内的至少兩行内。 另外，位兀線接點（第一位元線接點（：丁儿1與第二位元線 接點ctBL2之間的接點）配置在位元線BL沿身方向内的至少 兩行内。 為此，孚元線接點與位元線接點的週期可製造大於字元 線WL與位元線BL的配置週期。 第孚元線接點CTWL1與第一位元線接點ctbl1(此後稱 為第一接點CTJ為邊長i/2Si的方形、第二字元線接點 CTWL2與第二位元線接點CTbL2(此後稱為第二接點ay為 邊長Si的方形並且第一接點CTi和第二接點（：1[2配置在最 靠近2S1的第一接點CTl與第二接點cT2之週期内。 在另一方面，記憶體部分的字元線WL和位元線B]L之互 連寬度為S2。因此週期2S2是最短的，尤其是在圖17内，將 說明S1 =2x S]的案例。 記憶體部分的記憶體單元可利用自己和字元線WL與位 元線BL校準的方式形成，因此不需要指定圖案製造時記憶 體單元的絕對位址。這足以讓記憶體單元形成於字元線WL 與位元線BL的交錯位置上。為此，在此具體實施例的記憶 體裝置内，當記憶體部分堆疊在周邊電路部分上，以週期 大於字元線WL與位元線BL的配置週期之字元線接點與位 元線接點’其校準精確度就足夠了。記憶體部分可用比想 像的記憶體部分互連週期還要粗的校準精確度來堆疊於周 邊電路上。 接下來’將說明根據具體實施例的半導體記憶體裝置之 84847.DOC -46- 200411903 製造方法。 p ’使用CMQS處理或其他慣用的半導體處理在硬半 導體基板上形成周邊電路以外操作記憶體所需的單元部八 ’例如位址選擇電路、信號偵測電路、資料輸人與輸出^ 路、記錄脈衝控制電路與再生脈衝控制電路。 包 在此，例如可利用具有最低處理線寬F=〇 i8s〇 25 _， 使用KrF雷射的處理、_〇至〇15_，使用⑽雷射的處 理或者大約〇.1()_，使用&雷射的處理，利用具有高校準 精確度的處理方法來形成記憶體裝置，並且使用稱之為超 uv光、電子束、x射線等等的光源進行〇1〇_或以下的進 一步處理。 接下來，其上形成上述周邊電路部分㈣基板會形成具 有細微記憶體單元的記憶體部分，對於形成記憶體部分的 微處理而言’如上述以及稍後將做的說明，由於記憶體部 分的組態以及記憶體部分與周邊電路部分之間的接點配置 ’並不需要在形成以上周邊電路部分之時的高校準精確度。 對於在形成以上記憶體部分的微處理技術來較好使 用LEEPL。底下，將說明使用乙別孔的案例。 如 Jpn· J. Appl. Phys.，第 38冊（1999)，Pt.l，第 7046-7051 頁内所公佈，LEEPL是一種微處理方法，沉積允許電子束 依照被處理基板附近的圖案通過之光罩，並利用通過光罩 的低能量電壓電子束將適合該電子束的光阻曝光。 如上面文件内之說明，藉由考慮光罩位置可進行大約5 〇 nm的線與空間之處理。進一步，可處理大約川至利^瓜的

84847.DOC -47- 200411903 線與空間。 LEEPL相較於其他像是EUV或EpL這些微處理技術，其 硬體組態較為簡單，如此可降低資金成本。不㉟，與傳統 光微影或EUV等等比較起來，則有產量低的問題。 泛疋因為由薄膜形成的光罩會吸收不必要的電子束，因 此累積熱1並且膨脹，如此光罩就會變形並且無法維持校 準精確度以及圖案形狀精確度。 相同的文件報告假設12叶晶圓每小時…分…公分曝光 面積允許10nm的變形，則產量會變成6〇。 相反的在此具體貫施例記憶體部分的微處理中，允許 相田大的；k +戎差或變形誤差，因此利用提升電子束的照 射量可輕易增加產量。 例如’假設電子束照射量、溫度上升、變形量等等的關 係全都為線性’當允許的變形量為2〇nm，可改善產量大約 兩折，並且進一步當允許的變形量為3〇 ，則可改善產量 大約三折。 另卜的因素是不僅曝光時間，而且校準整個晶圓所需的 時間可以縮短，對產量有所改善。 一因此’可使用資金成本相當低的LEEPL製造出產量高的 高密度記憶體單元。 這項優點對於多層中堆叠記錄記憶體單的案例特別有 效。 在記憶體部分的成形中，首先其上形成上述周邊電路部 分等等（如圖18A内所示）的咬半導體基板40具有導體層41

84847.DOC -48 - 200411903 ，用於利用噴濺形成沉積其上的第一互連（字元線）。 對於材料而言，可由具有小電阻的Μ、。、A^Ag或者

對万、兒子遷徙容忍度非常優異的高熔點金屬，像是、W Τι ' Cr或Pt來形成該層。對於改善接合的可靠度來說， 有可混合加入某些添加物。 接下來，將使用CVD等處理來沉積無結晶珍以形成記錄 :二。進-步’用該處理來沉積形成二極體、非線性裝置 等等的材料，以形成選擇切換層43。 接下來，將選擇切換層43塗上光阻薄膜44。 在此具體實施例内，it擇切換層堆疊在記錄層上，但是 選擇切換層並不絕對需要，所以可不形成。另夕卜，也可將 阻障層堆疊在記錄層之上以及/或之下。 接下來，如圖18B内所示，例如使用LEEpL或其他微處 理技術來製造圖案，以獲得光阻薄膜44a。光阻薄膜為 用來當成將第一互連（字元線）方向内的下選擇切換層“、 1己錄層42以及導體層41製造圖案的光罩之層。 在上述的微處理技術中，並不需要上述周邊電路部分形 成之時那種高精確校準。可„當粗糙的校準精確度來執 行圖末l °上述的「向精確度」指示小於記憶體單元的 微處理線寬大約20%至30%的精確度。 另外，將形成薄膜然後處理其上光阻的程序反向，立也 可先將光阻製造圖案，然後形成薄膜並且稍後去除光阻以 及沉積在光阻上不必要的薄膜，即是利用俗稱的抬生製造 薄膜的圖案。

84847.DOC -49- 200411903 接下來如圖19A内所示，光阻薄膜44a用來當成光罩來蝕 刻選擇切換層43,並形成已經處理成為光阻薄膜圖案的選 擇切換層43a。 接下來如圖19B内所示，使用光阻薄膜44a當成光罩來姓 刻記錄層42以及導體層41，來形成已經處理成為光阻薄膜 圖案的記錄層42 a和第一互連4 ia(字元線〜[)。 接下來，將去除光阻薄膜44a。 然後’如圖2GA内所示，利用旋轉塗佈來㈣有機絕緣

材料或SOG並凝固，或利用CVD等方式一致沉積Si〇2、Si〇F 或其他俗稱的「低k」材料，利用絕緣材料將第—互連4ι& 、阻障層42a與選擇切換層仏間的空隙㈣，藉此形成中 間層絕緣膜45。 接下來如圖20B内所示，例如使用CMp將中間層絕緣膜 45去除與平滑，直職出選擇㈣層…(在未提供選擇切 換層43a的案例中為記錄層42幻的表面。 斤接下來’如圖21A内所示’例如使用噴滅機來沉積形成 第二互連（位元線）的導體層46。對於材料來說，可以和第 -互連（字元線）所使用相同的方式使用許多種金屬材料。 接下來在與上述相同的方式中，使用1別孔或其他微 處理技術來製造圖案，以獲得光阻薄膜47。光阻薄膜47為 形成光罩的層，用來在垂直於第—互連（字元線）方向的第 二互連（位元線）方向内將下導體層46、選擇切換層仏與記 錄層42a製造圖案。 在上述的微處理技術内，在與上面相同的方式中，並不

84847.DOC -50- 200411903 需要形成上面周邊電路部分時的高精確校準。上述的「高 精確度」指示小於記憶體單元的微處理線寬大約2〇%至 3 0 %的精確度。 接下來，使用光阻薄膜當成RIE或其他蝕刻的光罩，連 績處理導體層46、選擇切換層43a以及記錄層42a，獲得具 有圖案的第二互連46a(位元線）、切換選擇層43|3以及記錄 層 42b。 此後，將去除光阻薄膜並且用絕緣材料掩埋圖案製造導 致的記憶體單元間之空間，藉此根據本具體實施例開始製 造記憶體裝置的記憶體部分。 接下來，將說明為何在上述記憶體裝置的製造方法中， 利用LEEPL或這類來微處理記憶體部分時不需要像是形成 周邊電路部分之時的鬲校準精確度之原因。 圖22A至22C為連接至該周邊電路部分内提供的字元線 WL與位元線BL之第一接點CTl以及連接至該等字元線界乙 或位元線BL的第二接點CT2之配置平面圖。 圖22 A顯示在第一接點CL與第二接點CT2内無校準誤差 的案例；圖22B顯示在字元線WL或位元線6乙和第二接點 cl以及事先形成的第一接點CTi之圖案校準偏移至方向 DR(圖式内的右上角方向）内接點限制之案例；並且圖22C 顯示在字元線WL或位元線BL和第二接點ct2以及事先形 成的第一接點CTi之圖案校準偏移至方向DR(圖式内的左 下角方向）内接點限制之案例。 事實上，因為接點電阻的問題以及處理精確度飄移或絕 84847.DOC -51 - 200411903 緣膜壓力公差等等的問題，所以第一接點CT^的最小尺寸 、至相連第一接點CTi的距離、至與第一接點cTi相鄰第一 接點CTi互連的兒憶體邵分之距離等等都需要特定容許誤 差。不過，在此理想的案例是假設第一接點CTi與第二接 點CT2只需要稍微接觸並且在需要絕緣的地方只需提供〇 或以上的距離即可。 在圖22B與22C内，當當上下左右位移相同量，就會發生 第一接點和第二接點CL的接點限制，這個量大約是} 5 X S2 0 因此，在SiMOOnm並且S2=5〇nm的案例中，接點形成 的最大校準誤差為75 nm。此值比5〇 nm的線與空間進行微 處理所需的校準精確度（在30%的情況下為15nm)還要粗糙。 不過，當所要的接觸部分上之接點電阻應制定為常數時 ，也就是當所要的第一接點CTl與第二接點CT2的接觸區域 應制定為常數，允許的校準誤差量變為25 nm。在此案例中 ’此值比一般所需的校準精確度還要粗糙。 進一步，在圖22A内，字元線貿!^或位元線Bl的週期並非 常數。連接至接觸部分（位於三個水平方向對準配置並且往 上方向内字元線WL或位元線BL相鄰的接觸部分之最右邊） 的字元線WL或位元線BL間之空間大於其他空間。 為此，記錄密度多少會下降。利用進一步將水平方向内 配置校準的接觸部分數量從三個往上增加，或如圖丨7内所 示利用在上述較大空間内提供一個接觸部分以及字元線 WL或位元線BL，如此便可抑制記錄密度下降。 84847.DOC -52- 200411903 圖23A至23C為連接至該周邊電路部分内提供的字元線 WL與位元線BL之第一接點CT!以及連接至該等字元線WL 或位元線BL的第二接點CT2之配置平面圖。第一接點^ 與第二接點CT2為邊長Si的矩形形狀。字元線WL與位元線 BL的交錯寬度為S2。 圖23 A顯示在第一接點CT!與第二接點c丁2内無校準誤差 的案例；圖23B顯示在字元線WL或位元線bL和第二接點 CL以及事先形成的第一接點之圖案校準偏移至方向 DR(圖式内的右上角方向）内接點限制之案例；並且圖23c 顯示在字元線WL或位元線BL和第二接點cT2以及事先形 成的第一接點圖案校準偏移至方向dr(圖式内的左 下角方向）内接點限制之案例。 在圖23B與23C内，當當上下左右位移相同量，就會發生 第接點CL和第二接點CT2的接點限制，這個量大約是2χ S 2 ° 因此，在Si =1〇〇疆並且S2= 50 nm的案例中，接點形成 的最大校準誤差為1 〇〇 nm。此值比5〇 nmW線與空間進行 微處理所需的校準精確度（在3〇%的情況下為15 nm)還要粗 縫。 在圖23A的案例中，連接至接觸部分（位於三個水平方向 對準配置並且往上方向内字元線WL4位元線81相鄰的接 觸部分之最右邊）的字元線WL或位元線BL間之空間大於 其他空間。 圖24顯示其中進一步於上述較大空間内提供一個接觸部

84847.DOC -53 - 200411903 分與字元線WL或位元線BL的設計。藉由運用此樣版，可 抑制記錄密度下降。 圖25顯示圖24内所示圖案的字元線WL堆疊兩層之設計。 換言之，第一記憶體層LY1未顯示的位元線堆疊在字元 線WL 1之上，並且在字元線與位元線之間提供具有記錄材 料的記綠層。由此來構成記憶體單元。字元線WL 1具有與 之相連的第二字元線接點CTWL2，並且連接至欲與周邊電 路部分相連的第一字元線接點CTWU。 在另一方面，對於第二記憶體層LY2來說，字元線WL2 堆疊在位元線之上，並且在位元線與字元線之間提供具有 1己綠材料的記錄層。由此來構成記憶體單元。字元線WL2 具有與之相連的第二字元線接點CTWL2，並且連接至欲與 周邊電路部分相連的第一字元線接點CTWU。 圖25内所示的組態為兩組字元線分享一組位元線的組態。 兩组字元線WL 1和WL2必須接觸周邊電路部分，如此當 如上述堆登時’接點就能錯開而不會重疊。 在上面提及的圖17、圖22A以及進一步的圖23A、圖24 與圖25内之設計，將說明對應至記憶體部分内相鄰互連的 接觸邵分配置相鄰於互連延伸方向内同一側上之末端部分 ’仁疋接觸部分的配置並不雙限於此。 例如’利用讓對應至往記憶體部分内一方向延伸的兩相 鄰互連之兩接觸部分配置在互連延伸方向内的一個末端部 分上’以及在互連延伸方向内的另一個末端部分上，這樣 也可獲得等量效果。 -54-

84847.DOC 200411903 接下來，將說明根據此具體實施例的記憶體裝置之製造 方法特定範例。 表面上形成熱氧化物薄膜的P型矽晶圓利用噴錢在其整 個表面上形成厚度100 nm的鉻薄膜。 然後表面塗上厚度1 μηΊ的正型光阻，然後用水銀燈的i 射線照射穿過對應至記憶體部分的部分上之光罩，讓光阻 顯影。 在此狀態内，將使用270°C的真空退火裝置讓光阻凝固 。光阻材料可用來當成絕緣材料。 接下來，利用RF噴濺形成厚度100 nm的無結晶矽薄膜， 利用噴濺繼續形成厚度100 nm的鎢薄膜，然後將光阻塗佈 、曝光並且顯影，以形成光阻圖案來決定無結晶矽和鸫的 圖案形狀。 使用此圖案當成光罩，使用RIE蝕刻鎢與無結晶矽，然 後去除不需要的光阻來形成測量樣本。 當絡薄膜與無結晶矽之間的接點面積為4 x 9 μπι ,形成樣 本後的電阻值為9 ΜΩ，並且電阻係數為5 X 1 〇7 Q cm。 利用將少量的氧和鋁加入無結晶矽，電阻係數會增加並 且依照加入的雜質量持續改變，最高可至5χ1〇8 Ω 的可 測量範圍。若測量裝置沒有限制，則可持續控制薄膜的電 阻係數至無結晶Si〇2的電阻係數，也就是絕緣體。 另外，相反的，當加入少量的銻或超過特定量的鋁、鈦 、鉻、鉑或其他金屬，則電阻係數會下降並且可輕易持锖 改變至1 X 1 0 Ω c m或更低。 -55-

84847.DOC 200411903 進—步，也可藉由加入金屬的量將電阻係數降低至無結 晶金屬的電阻係數，也就是大約1χ1〇_4 Ω cm。 、… 以此方式在寬廣範圍内連續改變電阻係數的能力為無結 晶半導體的特殊現象，在矽以及鍺、硫硒碲半導體，以及 進一步像是氧化Μ、氧化鶏、氧化絡以及氧化鈥的轉移金 屬氧化物也可獲得類似效果。 、即使由CVD、電鍍處理、汽相沉積或除了噴助外的類 似處理來形成無結晶薄膜，在製程方面並不需要多加費心 ’利用成分、材料以及薄膜成形條件就可在從金屬特性到 絕緣特性的廣泛範圍中控制電阻。 圖26為當將具有1 5〇 ns脈衝寬度的電壓脈衝供應至記慎 體單元（由鉻薄膜/無結晶矽薄膜/鎢薄膜所構成）的鉻薄膜 和鎢薄膜時關於供應電壓Vw的電阻值R之改變視圖。 當電壓為2.7 V或以下，記錄之前與之後並無改變，但是 田％壓為2·9 V或以上，電壓在3 乂時電阻會突然下降並且 :成5心此後，電阻會隨著電壓進一步增加而逐漸下降 至30 Ω。當使用只能記錄一次的？11〇％，可根據記錄電壓 將電阻設定為範圍從3ΜΩ至40 Ω的任意值。另外，利用在 相同记錄條件下供應具有相同極性的小電壓以及電阻值變 成1 kQ狀態之窄脈衝寬度，則可增加電阻。 圖27為利用上面圖26所說明的電壓應用將電阻值設定 至lkQ之案例中，然後重複供應上述由鉻薄膜/無結晶矽薄 膜/鎢薄膜所構成的記憶體單元内脈衝寬度2〇 脈衝以 及1 V電壓，關於脈衝電壓AT的應用時間量之電阻值尺改變

84847.DOC -56- 200411903 圖。 利用供應20脈衝可將電阻值從初始值丄扣持續改變至14 ^Ω，因此利用脈衝的時間量也可進行多數值記錄。 如圖26和圖27内所示，在上述利祕薄膜/無結晶碎薄膜 /鶏薄膜構成的記憶體單元中，利用供應電壓脈衝可反覆改 變電阻值。 進一步，即使典結晶矽薄膜加入雜質也可進行類似的電 阻改變。在此案例中，對電阻範圍來說，當加入少量鋁， 電阻會從初始值30 ΜΩ改變為40 Ω。進一步，當增加鋁， 電阻會在從100 kQ至1〇 Ω的範圍内改變。 接下來，將說明根據此具體實施例的記憶體裝置内資料 記錄與再生之方法。 圖2 8為依照此具體實施例記憶體裝置的記憶體部分内記 憶體單元陣列之等效電路圖。 在此，將說明由4 X 4記憶體單元構成的陣列，以及每一 記憶體單元都由記錄層的單一電阻改變裝置所構成之案例。 與傳統使用MOS電晶體案例不同，對於記憶體單元而言 ，為了抑制記錄或讀取時記憶體單元之間的干擾，必須控 制每一記憶體單元的電位以及記錄或讀取時的互連。 如圖28内所示，記憶體單元Axy(x，y = 1、2、3、4)配置 在由四條字元線（WL1至WL4)與四條位元線（BL1至BL4)交 錯區域内的4x4矩陣内。 每一記憶體單元的電阻初始值為ΚΩ)，並且依照資料， 記錄後的電阻為Ι^(Ω)和Rw(Q)(Ri〉Rw)。 84847.DOC -57- 200411903 叫/王思，為了簡化，假設在所有單元内1都相同。 首先’假設記錄資料只在記憶體單元Αιι内， 谁在此木例中，Vw供應至字元線WL1，而BL1則為接地位 卞，也就是為ο v，並且Vw/2供應至剩餘的字元線與位元線。 a利用這種電壓設定，V識應至An，V期電壓供應至 Αχΐ(χ -2、3、句以及Aiy(y =2、3、句的單元，並且不供應 電壓給剩餘的單元。 ^ 乂…疋5己錄所需的電壓。進一步，將應用電壓Vw/2 其電阻都不改變的材料使用於記憶體單元，例如具有圖26 内所不特性的材料，則資料只會記錄在記憶體單元八11内。 此案例的耗電量為 Vw2/Rh + SVw2/4Rxy(x =2、3、4，y =1) =( y 2 3、4)。而第二式代表未選取單元的記錄所 消耗之非必要電力。Rxy代表在記憶體單元A”記錄期間的 平均電阻值。 之後，即使將資料記錄在其他單元内’也會將類似上面 的電位給予對應至要記錄的單元Axy之字元線與位元線。 接下來，假設同時將資料記錄在複數個單元内之案例。 例如，當資料記錄在連接至字元線wu的記憶體單元 Au、Α12、Απ與Au , ^會供應至字元線WL1並且其他字 几線的電位設為ον。根據要記錄在記憶體單元Aiy(y=b 2 、3、4)内的資料，0¥或^/2會供應給位元線BLy(y =ι、2 、3、4) ° 在〇 v供應至位元線的記憶體單元中，v w會供應至記憶體 單元，如此就可記錄資料。 -58-

84847.DOC 200411903 另外’ ^ tVw/2的電壓會供應至其中Vw/2供應'至位元線 的1己憶體單元，所以不會記錄資料。 另外’只有最大的Vw/2電壓會供應至連接到字元線如 以外字元線的記憶體單元，所以不會記錄類似的資料。 在此本2例中’在將資料！己錄在所有記憶體單元内之耗電 量為4VW2/Rly(y =1、2、3、4)，也就是當所有叫^ 2 、3、4)的電位為GV時。未選取的記憶'體單元内之耗電量 為0。 在另-方面，當Vw/2供應至所有位元線，耗電量變成 EVw2/4Rxy(x =1、2、3、4 · v 1 ， 4 ’y —1、2、3、4)，並且未選取 的記憶體單元内非必要的耗電量變為”力4R”(x=2、3、4 ，y 1 2 3、4)。當二進制記錄資料「〇」與「^」均勻 分散時’非必要音辦错一 己u to早π内的平均耗電量變 1/2EVW /4Rxy(x =2、3、4 ; y =1、2、3 4、产 l 在 、 y 1 2、3、4)。在此案例中， 如上述#必要記憶體單元内的耗電量變成和單一記憶體 單元内連續記錄資料案例的耗電量一樣。 〜a 假設 Ri =200 ]^Ω以及R —1。 二、" 及Rw —16〇，並且將記錄時的電阻 設定為常數Rxy=180 kQ，虚资祖Λ· Μ ^ ”貝枓採關，並且設定ν〜=1 V並 且陣列尺寸為1 〇 χ 1 〇。在安 在此衣例中，瑕大耗電量變成ι〇χΐ〇 χ1/4/160 k =0.15 mW，祐 η 曰 at 並且瑕低耗電量變成0.06 mW。 進一步，若將陣列尺寸势令, Α/λ 叹疋為1 00 X 100，則耗電量變成 15 mW和 6 mW。 進一步’或將記錄時的雷厭m 土 一 了 7私婆脈衝應用時間設定為150 ns ’當陣列規模為100x 100，目丨丨 ίυυ則可達到l〇〇Mt/15〇ns,也就是

84847.DOC -59- 200411903 660 Mbps的記錄傳輸率。 利用減慢記錄傳輸率可抑制耗 ⑽的電壓脈衝，然後中止供應電壓脈衝15Γ利用供應150 電量與傳輸率減半。另夕卜 ns’則可將耗 j f將I料記錄至i亲垃$1丨 相同字元線的所有記憶體單元，而是只將資料 記憶體單元内並讓字元線與 广己錄在-+ 記憶體單元…可減少二=對應至未選取的 d』属/粍％ 1以及傳輸率。 為了降低耗電量而不犧牲傳輸率’則記錄材料的使用量 反應出即使電壓脈衝期間短或電壓或電流降低或電 有效。 另外，當陣列由更多的1000xl_單元所構成，簡單的 耗電量變成最大丨.5 W最小_mw，如此必須使用上述的 耗電量抑制方法。 對於其他耗電量抑制方法而言，使用切換裝置會有效。 可給予極高的電流ON-OFF比例的MOS電晶體或pn接合二 極體或其他裝置可將耗電量壓到相當低的程度，但是這種 裝置難以微處理，如此難以使用。 在此處内，使用由硫硒碲半導體製造成的切換裝置或利 用半導體電阻溫度特性的非線性裝置則方便使用，因為其 微處理程序相當容易。 形成物為 S.R. Ovshinsky 發表於 Phys. Rev. Lett.21(1968) ’第1450頁内由Mo電極等等所夾住的薄無結晶 TeAsSiGeP薄膜。上述裝置具有當供應至裝置的電壓低於 特定臨界值時電阻相當高，並且當供應臨界值或以上的電 84847.DOC -60- 200411903 壓時電阻會下降之特性。電流的ON-OFF比例可輕易製造成 3位數或以上之一。進一步，若讓電流ON，然後切斷供應 電壓，則會回到原始的高電阻狀態，如此就可重複操作該 裝置。 因為切換裝置為無結晶薄膜，所以利用改變廣泛的成分 或厚度就可適當選擇切換裝置的臨界電壓與電阻值。 例如，在厚度方面，所展現出的無結晶狀態之厚度下限 大約是5 nm或以上，在該範圍内都可使用。 利用噴濺可輕易沉積這些薄膜，因為運作原理並不是對 於不同種類材料之間介面敏感的介面現象，並且因為可再 廣泛的無結晶狀態下獲得一致的特性，所以切換裝置較適 用於本發明。 進一步，即使若無法獲得電流的大ON-OFF比例，若比例 為2，則可降低耗電量，如此效果就非常大。 從上面說明的記錄運作之時的電壓設定可看出，就是當 電壓Vw/2供應至未選取的記憶體單元，在另一方面，當資 料記錄於選取的記憶體單元内，就會供應電壓Vw。在這種 案例中，記憶體單元的電阻對於供應電壓有非線性反應， 也就是，當供應電壓Vw/2時電阻非常高，並且當供應電壓 Vw時電阻就變低。藉由此，可降低不需要的未選取單元内 之耗電量。 一般半導體材料具有電阻隨著溫度上升而下降的特性。 因此，當由半導體形成電阻時，因為電流流過導致焦耳 熱而造成溫度上升並且電阻.降低的現象。 -61 -

84847.DOC 200411903 例如，以屬於一種無結晶硫硒碲半導體的丁aGeSbs來說 ，舰度彳々0QC上升至28°C時會造成電阻下降至1/1〇。當此材 料用於部分選取的記憶體單元，若切換裝置的電阻值為 Rsw並且堆疊在此切換裝置上的記錄層之電阻值為Rrc，則 總電阻值為RSW + Rrc，並且在記錄之時供應至記錄層的電 壓與RrCVw/(rsw + RRC)成比例，而未選取的單元内之耗電 f與乂~2/(1 + Rrc)成比例。在此，因為記錄了供應至選 取單元的電壓Vw，而Vw/2則供應至未選取的單&，則在選 取單元内供應的電壓或電流脈衝比較大，因此RSw相較於 選取單元的值在未選取單元内具有較大值。因&，相較於 RSW為常數而不f選取單元與未選取單㈣案例，所供應用 來將資料記錄至選取單元的電壓則相#小，並且可讓未選 取單元内的耗電量相當少。 田可心略極短時間的熱擴散，因為焦耳熱與溫度上升不 成比例，若選取的記憶體單元内溫度上升為2代，則未選 取的記憶體單元内温度上升則為7。〇,差異大約是歡。 因：許多-階或更多的值可如電阻差異，如此可降低耗電量。 這種行為疋所有半導體材科内都會發生的現象。例如石夕 、鎵、硬化鎵、ΙΠ_ν族化合物半導體、π·νι族化合物半導 '轉移至屬氧化物半導體、硫騎半導體等等都可使用 ，典關結晶或無結晶狀態。 利用半導體材料也可構成電阻會改變的記錄材料，所以 可开/成上述利用1£錄材料來抑制耗電量的非線性裝置。 在此案例中，記憶體單元由單—薄膜構成，這方便量產a

84847.DOC -62- 200411903 紫，：万面’當提供與記綠材料的記綠層分開之非線性 裝=可串聯於字元線與位元線之間來形成記憶體單元 ^記錄材料使用絕緣破裂當成記錄機制或在半導體加入 问辰度金屬的案例中，電阻隨溫度之變化相當小。 在這種案例中，利用如上述將非線性裝置加人 則可降低耗電量。 安在上述說明中，已經說明了將二進制資料數位化記錄的 末例’但利用選擇構成記錄層的記錄材料，則可類似執行 類比記錄或多數值數位記錄。 在以上每-記錄之中，藉由根據要記綠的資料改變供應 土選取的.己憶體單元之電壓v w ’就可進行類比或多數值數 位記錄。 例如’在具有圖26内所示特性的材料内記錄四位階，根 據資料指派Vw=2·5 V、2·9ν、3·1 V和3.6V，就可記錄四 ^!，也就是2位元/單元記錄。在此，即使供應最大應用 電壓VWmax—半的電壓時，未選取的記憶體單元電阻仍舊不 會改變，這是相當重要的。 右在記錄之後因為初始電阻值或裝置形狀改變造成記錄 情況的差異而讓電阻有大改變，則不可能有多位階與穩定 的多數值記錄。 ^ 為了解決這種問題，可使用方法監視在記錄之時供應至 記憶體單元的電壓或流過記憶體單元的電流，並且利用將 信號送回記錄控制電路來記錄資料，也就是應用記錄補償。 圖29内顯示記綠補償電路的等效電路圖範例。

84847.DOC -63- 200411903 由尤憶體單元的記錄層製造成之電阻層R丨連接至其電 阻兀件R2至R6、缓衝器BF1和BF2、差分放大器DA、比較 器cp、開關sw、電源供應器vs以及電壓線路Vcc。 在此’ # fe體單元電阻層R 1的初始值設定為丨〇〇 kQ。信 唬偵測電阻器R2具有小於^的電阻值，並且由M〇s電晶體 製造成的開關SW形成於和記憶體單元連接的位元線上，這 是控制電壓脈衝應用時間的電路，如此可將記憶體單元的 電阻值設定至所要值。 當記憶體單元的電阻高時’流過位元線的電流就小，因 此通過私阻斋R2的壓降就小。因此，讀取信號電壓％電成 小於參考電壓Vref’比較器CP的輸出變成「高」，開關SW變 成ON並且電流繼續流動。 當已經記錄資料，記憶體單元的電阻以就會下降，開關 SW在乂…變成等於Vr時0FF，並且記錄終止。 請汪意’在上述電路中’設定單元的電阻必須用到參考 信號。例如’有-種使用連接至共用字元線的記憶體單元 之間-個單元當成參考單元’並使用其電阻值當成參考的 方法，或者在記錄之前使用選取的記憶體單元之電阻值當 成參考之方法。 請注意，可使用圖29的記錄電路，其也可當成讀取電路 。在此案例中輸出的信號為Vr。利用與^比較就可識別出 二進制資料或可偵測到多數值位階。 在讀取之中，與記綠案例相同的方式内，其需要控制供 應至選取的記憶體單元與未選取的記憶體單元之電壓或流

84847.DOC -64- 200411903 過此的電流。 假設記憶體單元的讀取信號連接至相同字元線之案例。 例如，當記憶體單元的讀取資料連接至字元線WL 1，首 先將字元線W L 1的電位設定至謂取電壓V r，並且對應至要 讀取的記憶體單元之位元線電位則設定至接地位階（〇v)， 其也可將所有位元線設定為接地位階。 進一步，未選取的字元線（WL2、WL3、WL4)之電位設 定為接地位階。 在此自然會設定VR之值，如此記錄材料的電阻在記錄之 前與之後都不會改變，即使VR供應至記憶體單元，在短時 間内，0 < VR < Vw。 若從選取的記憶體單元記錄資料之時電阻值為Rr，則流 過位元線BLy的電流為^!^'。因*Rr根據記錄的資料而 有所不同，在最終分析中，可利用偵測流過位元線BLy的 電流值來讀取資料。例如，當Vr =0·4 v、=2〇〇 kQ以 及Rr2=160 kQ，貝丨nR1等於2 μΑ並且lR2等於25 μΑ。 例如，當電流至電壓轉換的電阻連接至每一位元線，並 且其電阻值例如是20 ，則根據上述信號可產生4〇 mV 和50 mV的仏唬。這些信號輸出電壓與一般等等的輸 出信號比較起來較小，但是在本發明内，可一起讀出共享 、‘子兀線的位兀線〈信號，因此即使一個單元的信號偵 U時間很長’也可有效提升讀取時的資料再生速度。進一 步’因為電流讀取電路或放大器可直接沉積在每一記憶體 陣列〈下’當單元陣列不大時，可在靠近單元的地方提供

84847.DOC -65 - 200411903 的雜訊會 ，因為信 測相較之 及 寫 讀取電路或放大器，如此互連之間寄生電容造成 變小，並且可有效再生資料。 同樣也可達成多數值記錄案例中的再生。不尚 號量進一步縮小，則與一般二進制數位信號的偵 下每個單元的讀取速度會變得比較慢。 通常，PROM只能記錄一次。 記綠電路以 單元内額外 不過，對於可以多數值記錄的記錄材料、 讀取電路而言，可在已經記錄一次的記憶體 入資料。 、例如，當設定四位階，也就是當2位元的資料設定在每〜 記憶體單元内，在記錄材料的電阻隨著記錄而持續縮小的 案例中，在初始記錄上，將使用電阻的兩最高有效位階來 數位記錄二進制資料。當額外寫入資料，換言之就是第二 記錄中，利用電阻的第二與第三最高位階來記錄資料，如 此可將二進制資料數位記錄。當進一步額外寫入資料，也 说是在第三1己錄中，利用電阻的兩位階來記錄資料。因此 ’在可以4位階多數值記錄的PR〇M内，當數位記錄二進制 資料時，最多可進行三次記錄。 類似地，在可以8位階多數值記錄的pR〇M内，當數位記 錄二進制資料時，最可進行七次記錄。有16位階時，則最 夕可$己錄1 5次。也就是，在可η位階多數值記錄的prom内 ’最多可進行（N-1)次記錄。 進—步，例如在可1 6位階多數值記錄的PR〇M内，藉由 用在初始記錄内的8位階來記錄每個記憶體單元内3位元的

84847.DOC -66- 200411903 為料，並使用剩餘的8位階進行額外寫入，則可記錄每記憶 體單元3位元資料兩次，而不用管之前記錄的資料。 以此方式，可設定多數值記錄位階以及重複記錄的數量 ，並且可加寬PROM的應用範圍。 使用本發明的非揮發性記憶體來記錄與儲存用過的記錄 區塊、陣列或記憶體單元的位址資訊、重複記錄的次數、 所使用的多數值位階以及其他記錄管理資料，並由周邊電 路部分内提供的CPU等等來處理。 進步-在pr〇m内，檢查處理内的記錄與讀取測試並不 適用於所有單元。因此，難以保證高可靠度。不過在可多 數值記錄的PROM内，藉由使用兩個最高有效位階可執行 檢查過程中的記錄與再生測試。 根據本發明的記憶體裝置電路組態之方塊圖類似於圖 2 (’、’、員示根據第一具體貫施例的記憶體單元電路組態之方 塊圖）。 由破折線圍繞的部分，也就是記憶體部分20以外的地區 會變成形成於矽半導體基板上的周邊電路部分，而其上則 形成記憶體單元陣列，也就是記憶體部分2〇。 雖然圖12内有省略，還是假設根據一個記憶體裝置（記憶 體晶片）提供複數個記憶體單元陣列。在此將隨著一個記憶 f重裝置（記憶體晶片）提供複數個記憶體單元卩車列與周邊電 路’也就是單元輸入/輸出電路22、讀取電路27、記錄電路 28、列解碼器21和行解碼器23、位址選擇電路24以及方塊 選擇電路（未顯示）。

84847.DOC -67- 200411903 其也可提供用於選擇複數個記憶體單元陣列之一的單一 卩車列選擇電路25、用於和外界轉換資料的輸人/輸出介面 31、用於暫時儲存從外面輸入或輸出至外面的資料之緩衝 記憶體30、用於在記錄或讀取之後修正錯誤的錯誤修正電 路29、用於控制陣列選擇（位址選擇）、錯誤修正以及轉換 緩衝記憶體與輸入/輸出介面之間資料或時脈的控制電路 2 6，以及記憶體裝置（記憶體晶片）内的其他記憶體共用電 路，也就是其由記憶體單元陣列所共享。請注意，其也可 運用一種在記憶體裝置（記憶體晶片）内提供複數個電路的 組態，或相反地可運用一種在記憶體裝置（記憶體晶片）内 提供一個記憶體單元陣列與周邊電路的組態。 i五具體實施例 根據第五具體實施例的半導體記憶體裝置大體上與根據 第四具體實施例的記憶體裝置相同，但是在記憶體單元的 結構方面有所差異。 圖30為依照本具體實施例記憶體裝置的該記憶體部分内 記憶體單元之圖解透視圖。圖式内顯示四個記憶體單元。 在根據圖1 5所示的第四具體實施例之半導體記憶體裝置 内’構成記憶體單元的記錄層會為每個單元製造圖案，如 此相鄰的單元就會彼此完全絕緣，但是並不一定要絕緣單 元。例如，根據圖3 0内所示的此具體實施例，單元可和沿 著字元線WL方向延伸的相鄰單元相連。在此案例中，在字 元線WL與位元線BL延伸區域内彼此交叉的部分會變成構 成記憶體單元的2終端裝置de。

84847.DOC -68 - 200411903 請注意，相鄰單元於尤錄之時或再生之時有效果，伸曰 利用將記錄脈衝電流最佳化或消除_音信號或信號價測内 的其他錯覺，就可避免這些效果。 根據此具體實施例的半導體記憶體裝置大體上可用和第 四具體實施例内相同的方式製造。 挺"F之’在根據第四具體貫施例的記憶體裝置製造方、去 製造位元線B L的圖案之後’處理會結束而沒有姓刻著# 元線BL圖案的記錄層。 第六具體實施例 根據第六具體實施的1己憶體裝置大體上與根據第四具體 實施例的記憶體裝置相同。圖31為依照本具體實施例記憶 體裝置的該記憶體部分内記憶體單元之圖解透視圖。 換言之，在所有單元之間構成記憶體單元的記錄層並不 分離，這些層同時形成。在此案例中，在字元線-二與位元 線BL延伸區域内彼此交又的部分會變成構成記憶體單元 的2終端裝置DE。 根據此具體實施例的記憶體裝置大體上可用和第四具體 實施例内相同的方式製造。 換&之’在根據第四具體實施例的記憶體裝置製造方法 中沉積形成字元線的導體層之後，首先會將該層製造圖案 形成字元線’然後沉積記錄^ , t ，、匕綠層，然後在上面形成未製造圖 案的位元線B L。 本發明並不受限於上述範例。例如在此具體實施例内， 將說明製造可進行微處理但是使用半導料等#成記憶體

84847.DOC -69- 200411903 材料的記憶體裝置之記憶體部分具有低較準精確度之使用 万法，但是本發明並不受歸此。本發明也適用於重複相 同圖案並且微圖案變成必須的所有半導體裝置。 彙總本發明的效果’在根據本發明的記憶體裝置内，利 =一最小處理尺寸形成的周邊電路部分以及利用小於第 /取小處理尺寸的第二最小處理尺寸形成之記憶體部分會 彼此堆$並且記憶體部分以比第二最低處理尺寸粗的校 T精萑度堆豐在周邊電路部分上。因為以此方式周邊電路 :分與記憶體部分堆4當成個別層，微處理方法並不需要 咼精確校準’並且只有在記憶體部分要最小化來放大容量 時才運用非常小的處理尺寸。 根據本發明的記憶體裝置之製造方法，可製造出本發明 :记憶體裝置。根據本發明的記憶體裝置使用方法，可判 斷接點的連接狀態以及指派至構成記憶體部分的記憶體單 2之位址，來在料記憶體裝f之前或在使用者使用記憶 體裝置之時於檢查處理巾使用記憶體裝置。 /艮據=發明的半導體裝置，其中由第-最小處理尺寸所 形成的第一半導體部分以及由小於第一最小處理尺寸的第 二最小處理尺寸所形成之第：半導體部分會堆疊在一起， 並且孩第二半導體部分利用比該第二最小處理尺寸還要粗 ㈣準精確度來堆4在該第-半導體部分上。因為以此方 式弟一半導體部分與第二半導體部分堆疊當成個別層，微 處理方法並不需要高精確校準，並且只有第二半導體部分 才運用非常小的處理尺寸。

84847.DOC -70- 200411903 另夕卜 一卜 卜，藉由本發明的半導體裝 本發明說明的半導體裝置。 另外’根據本發明的記憶體裝 個延伸於第一方向内的第一互連 方向不同方向的第二互連，該等 父錯的區域對應至個別記憶體單 電路部分的接觸部分配置於第一 内，並且連接第二互連與周邊電 第一互連延伸方向内至少兩行内 憶體部分來放大容量時所需的高 裝置。 置之製造方法，可製造 出 置，記憶體部分具有複數 以及複數個延伸於和第一 第一互連與該等第二互連 元，連接第一互連與周邊 互連延伸方向内至少兩行 路邵分的接觸部分配置於 ’藉此不需要形成最小記 精確校準就可製造記憶體 另外，依照本發明的記憶體裝置之製造方法，可製造出 本發明說明的記憶體裝置。 雖然本發明以參考為說明所選擇的特定具體實施例來做 況明’但精通此技術的人士可了解到，在不悖離本發明基 本概念與領域的前提下還是可做許多修改。 選式簡軍說明_ 仗上述參考附圖的較佳具體實施例之說明中，將會清楚 了解到本發明的這個和其他目的及特色，其中： 圖1為依照第一具體實施例的記憶體裝置之透視圖； 圖2為依照第一具體實施例記憶體裝置的記憶體部分内 記憶體單元之圖解透視圖； 圖3為依照第一具體實施例記憶體裝置的記憶體部分内 沿著位元線延伸方向之剖面.圖；

84847.DOC -71 - 200411903 圖4A和4B為製造根據第一具體實施例的記憶體裝置之 方法步驟剖面圖； 圖5 A和5B為使用軟性微影（印記方法）的圖案製造方法 刻面圖； 圖6A和6B為延續圖4B步驟的剖面圖； 圖7八和7B為延續圖6B步驟的剖面圖； 圖8A和8B為延續圖7B步驟的剖面圖； 圖9為依照第一具體實施例記憶體裝置的字元線接點、位 元線接點或其他接觸部分之放大圖· 圖1 〇A為字兀線接點、位元線接點或其他接觸部分的設 計範例平面圖； 圖10B為第一接點的平面圖； 圖10C為第二接點的平面圖； 圖Π A為字兀線接點、位元線接點或其他接觸部分的其 他設計範例平面圖； 圖11B為該等第一接點的平面圖； 圖11C為該等第二接點的平面圖； 圖12為顯示依照第一具體實施例記憶體裝置的電路設定 之方塊圖； 圖1 3為依照第二具體實施例記憶體裝置的該記憶體部分 内記憶體單元之圖解透視圖； 圖14為依照第三具體實施例記憶體裝置的該記憶體部分 内ά己f思體早元之圖解透視圖； 圖15為依照第四具體實施例記憶體裝置的該記憶體部分

84847.DOC •72- 200411903 内記憶體單元之圖解透視圖； 圖1 6為依照第四具體實施例記憶體裝置的該記憶體部分 内沿著位元線延伸方向之剖面圖； 圖17為依照第四具體實施例記憶體裝置的該記憶體部分 之字元線與位元線以及其間接點與該周邊電路部分之配置 平面圖； 圖1 8 A和1 8B為製造根據第四具體實施例的記憶體裝置 之方法步驟剖面圖； 圖19A和19B為延續圖18B步驟的剖面圖； 圖20A和20B為延續圖19B步騾的剖面圖； 圖21A和21B為延續圖20B步騾的剖面圖； 圖22A至22C為連接至該周邊電路部分内提供的字元線 與位元線之第一接點以及連接至該等字元線或位元線的第 二接點之配置平面圖； 圖23A至23C為連接至該周邊電路部分内提供的字元線 與位7C線之第一接點以及連接至該等字元線或位元線的第 一接點之配置平面圖； 、圖24為進一步提供圖23A至23C内所是圖案的寬闊空間 之間接觸部分與字元線或位元線之設計圖； 的案例中 圖25為具有圖24内所示圖案的字元綠堆疊兩声 之設計圖；

圖26為當將具有150 體單元（由鉻薄膜/無結 鶴層時關於供應電壓的電阻值之改變视圖；

84847.DOC -73- 200411903 圖27為在重複供應具有2〇 nm脈衝寬度的脈衝和1V電壓 之案例中關於脈衝電壓應用日车田AA中a、 J呼間：r的電阻值之改變視圖； 圖28為依照第四具體實施你 、 例圮憶體裝置的記憶體部分内 圮憶體單元陣列之等效電路圖· 圖2 9為依照第四具體實祐 灵她例死憶體裝置的記綠補償電 之等效電路圖範例； 、Λ 圖3〇為依照第五具體實施例 内記憶體單元之圖解透視圖； 圖31為依照第六具體實施例 内記憶體單元之圖解透視圖。 記憶體裝置的該記憶體部分 以及 記憶體裝置的該記憶體部分 圖式代表符號說明 12b 阻障層 13b 記錄層 14b 阻障層 10 半導體基板 11a 第一互連 17 中間層絕緣膜 18a 第二互連 11 導體層 15 光阻薄膜 12 阻障層 13 記錄層 14 阻障層 15a 光阻薄膜

84847.DOC -74- 200411903 16 戳記 15p 投影 16d 凹陷處 12a 阻障層 13a 記錄層 14a 阻障層 18 導體層 19 光阻薄膜 20 記憶體部分 22 單元輸入/輸出電路 27 讀取電路 28 記錄電路 21 列解碼器 23 行解碼器 24 位址選擇電路 31 輸入/輸出介面 29 錯誤修正電路 30 緩衝記憶體 26 控制電路 25 單一陣列選擇電路 40 半導體基板 41a 第一互連 42b 記錄層 43b 選擇切換層 84847.DOC -75 - 200411903 45 中間層絕緣膜 46a 第二互連 41 導體層 42 記錄層 43 選擇切換層 44 光阻薄膜 44a 光阻薄膜 42a 記錄層 43a 選擇切換層 46 導體層 47 光阻薄膜 84847.DOC -76-

Claims (1)

1. 200411903 拾、申請專利範圍： 1 · 一種記憶體裝置，具有· 一周邊電路部分，由一第一最小處理尺寸所形成， 一記憶體部分，其堆疊於該周邊電路部分上並且具有 複數個由小於該第一最小處理尺寸的一第二最小處理尺 寸所形成之記憶體單元，以及 接觸部分，連接該周邊電路邵分與该i己憶體部分，其中 該記憶體部分利用比該第二最小處理尺寸還要粗的 一校準精確度來堆疊在該周邊電路部分上。 2·如申請專利範圍第1項之記憶體裝置，其中該記憶體部分 具有複數個往一第一方向延伸的第一互連並且具有複數 個往和該第一方向不同的方向延伸之第二互連，該等第 一互連與該等第二互連交錯的區域相對至個別記憶體單 元。 3.如申請專利範圍第2項之記憶體裝置，其中在該等第一互 連與該等第二互連交錯的區域内，將形成連接至該等第 一互連與該等第二互連的二終端裝置，每一該等二終端 裝置都對應至個別記憶體單元。 4·如申請專利範圍第1項之記憶體裝置，其中該周邊電路部 分包含判斷該記憶體部分與該等互連的連接狀態之〜電 路。 5·如申請專利範圍第2項之記憶體裝置，其中： 在該等接觸部分内，複數個連接至該周邊電路部分的 第一接點與複數個連接至該記憶體部分的第二接點會相 84847.DOC 200411903 連接， 該等第一接點的數量大於該等第二接點的數量， 母一第二接點都連接到至少一第一接點， 每一第一接點都連接到至多一第二接點，以及 一第二接點會連接至該等複數個該等第一互連與該 等複數個該等第二互連之間的任一互連。 6·如申請專利範圍第5項之記憶體裝置，其中： 泫等複數個第一接點具有矩形形狀並且循環重複配 置於配置的一維或二維方向内； S等複數個第二接點具有矩形形狀並且循環重複配置 於和該等第一接點的配置方向相同之配置方向内；以及 於該等第一接點與該等第二接點的配置方向中，該等 第一接點的長度1^、該等第一接點間之空間&、該等第 二接點的長度L2以及該等第二接點間之空間心有下列不 等式（1)和（2)的關係： LI < S2 ⑴ S1<L2 (2) 7·如申請專利範圍第5項之記憶體裝置，其中： 4等複數個第二接點具有直線形狀並且循環重複配 置於該等第二接點的配置方向内； 孩等複數個第一接點具有矩形形狀並且循環重複配 置於和孩等第二接點配置方向垂直的配置方向内，並且 位移居等第二接點配置方向内預定距離的遞增量； 關於这等第二接點的配置方向，在垂直於該等第二接 84847.DOC -2- 200411903 點配置方向的泫配置方向内彼此相鄰形成的兩第一接點 間之空間S3、關於該等第二接點配置方向的該等第一接 點之長度L3、該等第二接點的長度L4以及該等第二接點 間之空間S4具有下列不等式（3)和⑷的關係： L3 < S4 (3) S3 < L4 ⑷ 8.如申請專利範圍第7項之記憶體裝置，其中從該等複數個 第一互連與孩等複數個第二互連之延伸形成該等第二接 點。 9 · 一種記憶體裝置的製造方法，包含步驟： 在一半導體基板上利用一第一最小處理尺寸形成一 周邊電路部分的步驟； 形成複數個連接至該周邊電路部分的第一接點之步 驟； 利用小於該第一最小處理尺寸的一第二最小處理尺 寸’並且關於該周邊電路部分以比該等第二最小處理尺 寸粗的一校準精確度來形成堆疊於該周邊電路部分上的 一 A憶體邵分之步驟；以及 形成連接至該記憶體部分的複數個第二接點連接至 該等第一接點之步驟。 10·如申請專利範圍第9項之記憶體裝置製造方法，其中： 形成該記憶體部分的該步驟具有： 形成複數個延伸於一第一方向的第一互連之步驟； 形成用於形成記憶體單元的裝置，如此可連接至至少 84847.DOC 200411903 一互連之步驟 對應至個別記憶體單元的區域内之該等第 ，以及 如 形成複數個延伸於和該第-方向不_-方向内， 此可連接至該等裝置的第三互連之步驟，以及 在形成該等第—互連的該步驟中，其由連接該等第 互連與一第二接點來形成，以及 在形成該等第二互連的該步驟中，其由連接該等第二 互連與一第二接點所形成。 — 11 12. 13. 14. .如申請專利範圍第10項之記憶體裝置製造方法，進一牛 包含形成4端裝置當成構成該等記㈣單元的裝置: 如申請專利範圍第9項之記憶體裝置製造方法，其中形成 β周邊包路部分〈該步驟包含形成用於判斷該記憶體部 分與該等互連的連接狀態之電路。 如申請專利範圍第9項之記憶體裝置製造方法，其中： 琢等第一接點的形成數量大於該等第二接點的數量， 母一第二接點都連接到至少一第一接點，以及 母第接點都連接到至多一第二接點。 種记丨思體裝置的使用方法，該記憶體裝置具有由一第 最小處理尺寸所形成的一周邊電路部分、具有複數個 由小於該第一最小處理尺寸的一第二最小處理尺寸所形 成的圮憶體單元之記憶體部分，以及連接該周邊電路部 刀與琢記憶體部分的接觸部分，該記憶體部分利用比該 第一最小處理尺寸還要粗的一校準精確度來堆疊在該周 邊電路部分上， 84847.DOC -4- 200411903 複數個第一接點連接至該周邊電路部分以及複數個 第二接點連接至該記憶體部分，該等第一接點的數量大 於該等第二接點的數量，每一第二接點連接到至少一第 一接點，而每一第一接點連接到至多一第二接點， 該使用方法判斷在該記憶體裝置結束再生之時或使 用該記憶體裝置之時該等第一接點與該等第二接點之連 接狀態，並且指派位址給構成該記憶體部分的記憶體單 元。 15. —種半導體裝置，具有·· 一第一半導體邵分，由一第一最小處理尺寸所形成， 一第二半導體部分，堆疊於該第一半導體部分上並且 由小於該第一最小處理尺寸的一第二最小處理尺寸所形 成，以及 接觸部分，連接該第一半導體部分與該第二半導體部 分，其中 4第一半導體部分利用比該第二最小處j里尺寸還要 粗的一校準精確度來堆疊在該第一半導體部分上。 16· —種半導體裝置的製造方法，包含步騾： 在一半導體基板上利用一第一最小處理尺寸形成一 第一半導體部分的步驟； 形成複數個連接至該第一半導體部分的第一接點之 步騾； 利用小於該第一最小處理尺寸的一第二最小處理尺 寸’並且關於該第一半導體部分以比該第二最小處理尺 84847.DOC 200411903 寸粗的一校準精確度來形成堆疊於該第一半導體部分上 的一第二半導體部分之步驟；以及 利用連接至該等第一接點形成複數個連接至該第二 半導體邵分的第二接點之步驟。 17. —種記憶體裝置，具有： 一周邊電路部分， 一圮憶體邵分，具有複數個堆疊於該周邊電路部分上 的記憶體單元，以及 接觸部分，連接該周邊電路部分與該記憶體部分，其中 該記憶體部分具有複數個往一第一方向延伸的第— 互連並且具有複數個往和該第_方向〗同的彳向延伸之 第二互連，該等第一互連與該等第二互連交錯的區域相 對至個別記憶體單元， 該等接觸部分配置在往該等第一互連延伸的方向内 至y兩行内，讓接觸部分連接該等第一互連與該周邊電 路部分，以及配置在往該等第二互連延伸的方向内至少 兩行内，讓接觸部分連接該等第：互連與該周邊電路部 分0 18·如申請專利範圍第17項之記憶體裝置，其中： 最小處理尺寸所形成 d周邊電路邵分由該第—最小處理尺寸所形成，以及 該記憶體部分由小於該第-最小處理尺寸的該第二 19.如申請專利範圍第17項之記憶體裝置，其中在該等第— 互連與4等第—互連交錯的區立或内，將形成連接至該等 84847.DOC -6 - 200411903 第一互連與該等第二互連的二終端裝置，每一該等二終 端裝置都對應至個別記憶體單元。 2 0 ·如申清專利範圍第19項之1己憶體裝置，其中該二終端裝 置為一電阻層或一電阻層與一切換層的堆疊。 2 1. —種記憶體裝置，具有： 一周邊電路部分， 一記憶體邵分，具有複數個堆疊於該周邊電路部分上 的記憶體單元，以及 接觸部为，用於連接該周邊電路部分與該記憶體部分 ，其中 該記憶體部分具有複數個往一第一方向延伸的第一 互連並且具有複數個往和該第一方向不同的方向延伸之 第二互連，孩等第一互連與該等第二互連交錯的區域相 對至個別記憶體單元，以及 由一電阻值利用記錄而改變的材料或一電阻值利用 記錄而改變的材料堆疊所製成之單一層以及在單一層内 操作之切換層將形成連接至該等第一互連與該等第二互 連的該等第一互連與該等第二互連的交錯區域内。 22· —種記憶體裝置的製造方法，包含步驟： 在一半導體基板上形成一周邊電路部分的步驟； 形成複數個連接至該周邊電路部分的第一接點之步 驟； 形成一記憶體部分之步驟，該部分具有複數個往一第 一方向延伸的第一互連並且具有複數個往和該第一方向 84847.DOC 200411903 不同的一方向延伸之第二互連的記憶體部分，該等第一 互連與該等第二互連交錯的區域相對於個別記憶體單元 ’堆疊在該周邊電路部分之上；以及 利用連接至該等第一接點形成複數個連接至該記憶 體部分的該等第一互連與該等第二互連的第二接點之步 驟， 該方法進一步包含將連接至該等第一互連的該等第 二接點與孩等第一接點之位置配置在該等第一互連延伸 方向内至少兩行之内，並且將連接至該等第二互連的該 等第二接點與該等第一接點之位置配置在該等第二互連 延伸方向内至少兩行之内。 23.如申請專利範圍第22項之記憶體裝置製造方法，盆中. 該周邊電路部分由-第-最小處理尺寸所形成/,、以及 該記憶體部分由小於該第一最小處理尺寸的一第二 最小處理尺寸所形成。 24. 如申請專利範圍第22項之記憶體裝置製造方法，其中形 成該記憶體部分的該步驟包含形成該等第一互連的步赞 、形成構成該等記憶體單元的裝置如此連接至至少對應 到個：記憶體單元的區域内該等第—互連之步驟，以‘ 形成第二互連如此連接至該等裝置的步驟。 25. 如中請專鄕㈣24項之記憶體裝置製造方法，其 成二終端裝置當成構成該等記憶體單元的裝置。> 26. 如圍第25項之記憶體裝置製造方法，其中驾 响裝置由-電阻層或一電阻層與—切換層的堆❹ 办成。 84847.DOC