[go: up one dir, main page]

TW200402848A - Method for filling trench and relief geometries in semiconductor structures - Google Patents

Method for filling trench and relief geometries in semiconductor structures Download PDF

Info

Publication number
TW200402848A
TW200402848A TW092115895A TW92115895A TW200402848A TW 200402848 A TW200402848 A TW 200402848A TW 092115895 A TW092115895 A TW 092115895A TW 92115895 A TW92115895 A TW 92115895A TW 200402848 A TW200402848 A TW 200402848A
Authority
TW
Taiwan
Prior art keywords
filling
layer
filling layer
scope
deposited
Prior art date
Application number
TW092115895A
Other languages
English (en)
Inventor
Dietmar Temmler
Barbara Lorenz
Daniel Koehler
Matthias Foerster
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of TW200402848A publication Critical patent/TW200402848A/zh

Links

Classifications

    • H10W10/00
    • H10W20/056
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387Making the trench
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers
    • H10D1/692Electrodes
    • H10W10/01
    • H10W10/014
    • H10W10/17
    • H10W20/033
    • H10W20/054
    • H10W20/0595
    • H10W20/098
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/01Manufacture or treatment
    • H10D1/045Manufacture or treatment of capacitors having potential barriers, e.g. varactors
    • H10D1/047Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers
    • H10D1/692Electrodes
    • H10D1/711Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/712Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
    • H10P50/283

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

200402848 五、發明說明(1) ___ 本發明關於一種用來充埴 何的方法。 、‘體結構之渠溝和凹凸幾 半導體組件之連續性依比· 隨著其内形成在基板上之準文匕(sca】 mg )通常亦伴 /寬度)加大。就-。00毫凸結構的縱橫比(深度 會達成大約0. 1。的孔徑角。,、、結構級,在某些情況中 些極為陡峭的輪廓越來趫來錐。、' 孔彳k角使得要充填這 導性或絕緣性填充層開發出高< =t有特別針對眾多傳 卜極小的製程指定輪積,法(幾乎是 理想之閉合㈣(空洞):此 生。 考此4场渠溝和凹凸結構發 、此等空洞的特殊缺點在於其以一未受控 傳導性填充物的幾何斷面且因而提高二對〜式縮小 =面影響。因此,咖單元之存儲電容數 牛例來說為進行深渠蝕刻、對渠溝壁施予 ^ k方式 以一傳導性材料充填該渠溝。此傳導性填充物內"且隨後 未叉控制的方式提高其電阻。 之二洞以 就經常發生之案例來說,其中渠溝或凹凸社 物為了機能性理由而必須經表層平坦化處理或' 之填充 )回钱(淺凹蝕刻),此時填充物内的空洞依Z (局部地 會導致平垣化作業或淺凹蝕刻的速率有區域2 ^ $小而定 致平坦化區域或淺凹區之深度位置和輪廓有不 。這導 2。-般而言’空洞區域就寬度和深度來說是麫=制的起 ,。在某些情況下,這以一在一後繼層沈 ς 顯放大
第7頁 w V荼中再現 200402848 五、發明說明(2) __ 主填充物平坦化表面或淺凹表面之一不可再犯 凸結構影響到後續處理以及這些排列的泉數。形)凹 藉由在淺凹表面上進行各向異性RIE蝕刻在^之後 )的方式再次去除後續的層,其不合—入' 反應離子蝕刻 後繼層之層材料已經沈積深入空洞區二,然^這二,在亨 短路(假設有絕緣性填充層和傳導性後繼層、)或:= )’還可能在後續處理期間成為-顆繼層 迄今避免此等空洞之產生的方式為運用充 f 凸結構輪廓。在填充層之一高保〜::的 : 接縫處以無空洞方式從底部到頂部地 靖側壁的可再現設定是非常有問題 正陡 越來越無法發生作用。 疋此方法為何 同類刑以ΐ、、二芦務證明可能方式為使用一包括與主填充層 Κ =才枓(傳導性或絕緣性)之附加薄保形 以及在凹凸姓i濕ί式)去除沈積在基板表面上 凹凸、纟。構之側壁上的草皮填充層。 經改在良此二V因為在草皮填充之前進行的淺凹钮刻未 Λ,^ 八、、點。但根本上來况是草皮填充之淺凹蝕刻 、、塞;ω :口非常小。導致有殘餘物殘留在基板表面上和準 溝或凹凸結構之壁上,或者是空洞再次完全地或局iL;
200402848
五、發明說明(3) 開。 美國專利第6 3 5 9 3 0 0 A號揭示一種具備盔* 圓内的深渠電容器。該渠溝電容器包括一Y:填充之晶 該基板内之渠溝以及一完全填滿該渠溝 :形成在 矽鍺合金的傳導性填充材料。 括摻雜鍺或一 為達成一無空洞填充,將該傳導性摻雜 沈積在該渠溝内且在該基板上產生一填充層者。成石夕鍺合金 該晶圓力口熱至該填充層⑫化並完全流入該渠溝=此之後將 此一方法對多晶矽、s i 〇2或金屬填充層 為所需溫度太高。 兀不貝用,因 本發明係以此目標為基礎並提出一種用 結構之渠溝和凹凸結構的方法,#由此 充7導體 洞產生,且能以一柙罝甘右占太呻U从士 = τ罪地避免空 太菸明☆ A ρ^有成本效显的方式實現該方法。 i ΐ太ϊ 經由申請專利範圍第1項之特徵化特% 達成。本务明之一特定改進見於申請專利範圍第2項。 本發明之其他特點見於後續申請專利範圍附屬項。 依巨據本發明之方法的優點在於從一開始就達成依比例 夂卜溝和凹凸結構之-完全無空洞填充,與渠溝和凹Λ 結構之輪廓無關。特定言之,即使渠溝和凹凸、纟士 ΐ::: (因程序容差而波動)或甚至;溝和凹ί 〜構有負像(懸垂)輪廓亦能達成一無空洞填充。 此外’得以避免在前言中提到的後繼缺點,且充填 序與渠溝和凹凸結構之起始輪廓脫離關係導致理^ 中的程序穩定性提高。 、里馬
8和弱 200402848
後繼空洞、、修理步驟 得以避免。 (草皮填充)及相關問題同樣 填充物 窗輪廓 以一較佳多晶矽〜金屬 的可、结合性以及較佳接觸 設定亦有其好處。 範例實施例1 : 用在記憶體渠溝填充應用 用在隔絕間隙填充應^的 圖1 a概要繪出一半莫鹏 且欲由依據本發明之=基:該基板具備-已經製備 、 匕括具備極光滑表面之未松吨=!t 晶矽的第一填充層沈穑名吁、、巨隹3 ^ <禾播雜非 Ιέ A —雷將π Μ Μ積在朱溝和凹凸結構内❶然後最好 猎由一電水-化予蝕刻步驟在此Si層内形成一 =在此钱刻步驟”,將钕刻速率設定為使 溝冰度内2速率比在表面處的钱刻速率大幅減緩且在卞 400〜1 0 0 0毫微米的深度降到零(ARDE :與縱橫比有關的蝕 刻/RIE遲滯)。在此之後藉由氣相摻雜(最好是用胂 該經V形银刻的S i層重度摻雜。 然後藉由沈積具備一極光滑表面之未摻雜非晶矽的方 式由一第二填充層3 (圖1 d和e )充填此v形輪廓,其導電 能力係由後續積集程序之熱步驟當中As充分地從第一填充 層2向外擴散至第二填充層3内的方式實現。 ' 该二非結晶沈積的石夕填充層2,3之極光滑表面係用來以 一理想地光滑且全然無空洞的方式建構渠溝結構之填充物 内的閉合接頭。 在此範例實施例之一變異型中,第一填充層2包括以一
第10頁 200402848 五、發明說明(5) 未摻雜方式沈積有一炻止。 « is ^ ^ ; Λ 才先、/月表面的非日日矽,其在稍後藉由 摻雜。第二填充層3為-金屬層, 成。 ^ 回熔點且具備一極光滑表面的材料製 該二填充層之極本、、典 然無空洞的方式建^月表面係用來以—理想地光滑且全 也 建構木溝結構之填充物内的閉合接頭。 儲ΪίΪ;;Πί:金”(第二層3)的組合對渠溝存 方面特別有:。 穩定性/完整性和極小漏茂電流等 範例實施例2 0 ;、冓真充之個別步驟能從圖2 a〜k中看到。開始點再-欠 疋二已,製備的渠溝和凹凸結構,如圖2a所示 再_人 輔助#4^,層2内之V形輪廓的製造方式為首先將一填充 2c):隨後取在好/板?的。〇2)沈積在第-填充層2上、(圖 助層去除面上以-平坦化方式再次將該填充輔 (偏餘),直^中勢填等充向^生作用(最好是濕化學)钮刻步驟 声2之;bF M f中真充辅助層之材料的去除速率比第一填充 層材枓的去除速率高5~20倍(圖2e)。 充 間之依前此方在 1巨溝到内基/古表面上之第一填充層2完全去除的時 好到兑深产木^會有一 V形輪廊形成於第一填充層2内正 兹刻時ί僅從基板表面完全去除第一填充層2的 僅〃填充辅助層4之材料的蝕刻速率有關。
第11頁 200402848 五、發明說明(6) 在達到此處理階段之 > 向性(最好是濕化學)蝕刻停止偏敍且運用另一優勢等 溝内之填充輔助層4的材料、錯由此作業使殘留在渠 選擇性完全脫離渠溝(圖2f )_人。以相對於第一填充層2之高 在此範例實施例之一變異型中,夕 取代偏I虫作業,其中第— 夕步驟钱刻作業 別相對於其他層有高選遮、f層2和填充辅助層4係以一分 層進行蝕刻時用一指定蝕广方式交替地蝕除,在對每一 (小)厚度量。此多步:::作;除特定 之第一填充層2完全去除為止 ”直進仃到基板表面上 此程序有著許多優於單 製備兩種蝕刻液而不用屈^偏蝕的優點。因此,得 填充輔助層4之材料當t 十第—填充層2之材料或 地,在偏敍過程中餘刻\^擇^刻作用者。相反 層2和填充輔助層4之—二^概度必須就第一填充 另一優點為在_ 、 J速率比非常精確地設定。 彳炎‘,、、占馬在钱刻步驟中分別去除夕筮—,古士 p疋 充輔助層4的厚度得藉由^ 真充層2和填 校正。相反地,在偏ΛΛ 隨後非常精確地 和溫度來實現。偏银過…這必須藉由银刻液之成分 最後,依據習知枯蓺與綠々曰μ 刻步驟序列得由呈右二Λ 不同蝕刻液的循環餘 效;有兩精度之程式化自動姓刻設備非常有 後、、寅用以去除殘留在渠溝内之填充辅助層4殘餘材粗4 對於第-填充層2有高選擇性的必要㈣步驟就㈣液來目 第12頁 200402848 五、發明說明(7) 說與填充輔助層4之多步驟蝕刻作業期間所用钱刻液相 且月b以一間單方式整合在多步驟虫刻程序的程式化序
内。 工 I 在此之後如同第1範例實施例,由具備一極光滑表面 未摻雜非晶石夕的沈積以一第二填充層3 (圖2丨和k )^ V形輪廓。 λ 就填充層來說’各實施例最好使用與第1範例實施例相 同者。 、 範例實施例3 本範例實施例防止STI (淺渠隔離)填充物内發生空 洞。本範例實施例未參照圖式。 x 工 藉由一蝕刻步驟在第一填充層(最好是Si02)内 望的V形輪廓,該步驟内在隔離渠溝之深度内的去除速/ 比起STI輪廓表面之去除速率大幅降低,是以此廓 面比在其深度擴展至一較大範圍。 在表 此產生一容許用第二填充層(最好是Si02)達成完全盔 空洞填充的適宜凹凸形式。在此之後是STI隔離物平坦化… 及以一習知方式進行的後續處理。 範例實施例4 ―以下不參照®式說明相鄰閘/字元線或金屬化執條間之 隔離間隙的兩階段填充,盆中在镇 . ’、 的是V形触刻步驟。 ”中在弟-填充層沈積之後進行 将Λ在第:填:;層(最好是Si〇2)内製成期望V形輪廓最 好疋由一弟一餘刻步驟進行,其中在相鄰軌條間之隔離^
第13頁 200402848 五、發明說明(8) _ 隙之深度內ΛΛ 4- 表面的去H速率比起在間隙輪廓(間隙隔離物)之 度擴展因r此輪f在細^ 凹凸形式容許用—已第一 ::J ,好,ς且的凹凸形式。此 盔空洞填奋户弟一填充層(取好疋心〇2 )達成一完全 知、方式進:的ΐΐίί機 實現在直之:/異型t ’第一填充層係用未摻雜的Si〇2 程序之係由摻雜的Si〇2構成。藉由運用接觸窗 能讓後繼: = ; =填f隔離物之接雜的相關性,有可 近執停之ί 窗的輪廓以-至少以最為鄰 平面之dm式適切地構形。這降低該接觸窗 接觸基與軌條之間發生短路的頻率。 範例實施例5 以下不芩照圖式說明在第一填充層 刻步驟的兩階段接觸塞填充,藉此避貝後有-V形蝕 充物内發生空洞。 妾觸自之傳導性填 —第一填充層(在此例中最好是多晶矽) 错由一蝕刻步驟製成,其中在接觸窗之之V形輪廓係 比起在接觸窗輪廓之表面的去除速率大;^内的去除速率 觸窗輪廓在表面區域比在其深度擴 二二氏。因此,接 造出-更為適宜的凹凸形式,此凹凸“車:“大範圍。這創 充層(在此例中最好是金屬)達成—完=用—第二填 在本範例實施例之一變異型中,第一王埴、、二/同填充。 的且最好包括一包含一薄障壁層和一金屬、填充層亦為金屬 、充層的層堆。 第14頁 200402848 五、發明說明(9) 就接觸塞係形成為一獨立於後繼金屬化層之層系統的情況 、 來說,接觸填充物之平坦化係在之後進行且後續處理(亦 ’ 即金屬化層之沈積和形成圖案)係以一習知方式在之後進 * 行。 就接觸塞係形成為與他者同一層系統内之金屬化層之 一部分的情況來說,沈積第一填充層之後是V形蝕刻,然 後沈積第二填充層然後以一習知方式使金屬化層形成圖 案。
第15頁 200402848 圖式簡單說明 圖la〜e繪出以渠溝記憶體單元為例之兩階段渠溝填 充,其中在第一填充層沈積之後有一 V形蝕刻步驟;且 圖2a〜k繪出以渠溝記憶體單元為例之兩階段渠溝填 充,其中在第一填充層沈積之後沈積填充輔助層。 元件符號說明 1 具有渠溝或凹凸結構的半導體基板 2 第一填充層 3 第二填充層 4 填充輔助層
第16頁

Claims (1)

  1. 200402848 六、申請專利範圍 結丄的;於一半導體基板内之渠溝和凹凸 ^ . f 其特娬在於,該等渠溝和凹凸結構在一第一 ,Ί二被一甘具有高保形度和極小粗糙度的第-主填充 =4:二::後進行一深達該渠溝結構4 且右一 /乍業,以形成一 v形輪廓,且其中沈積一 ;等:、ί Γ度和極小粗糙度的-第二主填充層(3 )直到 °亥4木溝和凹凸結構被完全封閉。 直 第-2填;Π 第:項之方法, 充輔助iV) 該第-填充層上沈積-填 v ^; |現後在基板表面上以一平to几士』i k 助層去除’其中進行一性式再: :(2^ 殘留在該渠溝和凹凸結構内之二’藉此使 二相對:該第-填充層(2)之高真選充擇 除,且”中在此之後沈積該第二填充層⑴。兀王 3. 如申請專利範圍第2項之方法,盆牯饩十 輔助層(4 )包含摻雜Si〇2。 ,、特被在於該填充 4. 如申請專利範圍第1至3項中饪一馆夕士丄 在於該第-填充層沈積為一相當:;】之方法’其特徵 度之約10%至30%的厚度。 ;/木/ U凹凸結構之寬 5 ·如申請專利範圍第1或2項之方♦,甘a 士 二填充層(3 )沈積為一相當於該凹、凸=在於:亥弟 之約50 %至1〇〇 %的厚度。 凸〜構之見度
    200402848 六、申請專利範圍 6.如申請專利範圍第項之方法, 形蝕刻係由電漿化學蝕刻作業達成。 /、寺斂在' 丄其特徵在於㈣刻 ;率明顯低於在半導體基板("之表面進二之二度 在於8該圍) 9·如申請專;範圍二也沈積的多晶石夕。 填充層⑴係在該ν形钱刻之方法’其=在於該第一 i〇.如申請專利範圍第!至4項猎中由任乳一相箱擴散方式摻雜。 徵在於該第—填充層(2)包含㈣項之方法,其特 項之方法,其特 其特徵在於該金 屬層2係由如—申雙m範圍第11項之方法…_ 13.如申請專利範圍第!觸2障或^和一金屬填充層。 该第二填充層(3 曰5項之方法,其特徵在於 矽。 括非0曰形地沈積的重度摻雜多晶 晶二sV/。專利㈣13項之方法,其特徵在W 15·如申請專利範圍第1、?弋 該第二填充層( 或項之方法,其特徵在於 1…請專利範二或5項之方法,其特徵在於 第18頁 200402848
    第19頁
TW092115895A 2002-06-11 2003-06-11 Method for filling trench and relief geometries in semiconductor structures TW200402848A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10225941A DE10225941A1 (de) 2002-06-11 2002-06-11 Verfahren zur Füllung von Graben- und Reliefgeometrien in Halbleiterstrukturen

Publications (1)

Publication Number Publication Date
TW200402848A true TW200402848A (en) 2004-02-16

Family

ID=29718965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092115895A TW200402848A (en) 2002-06-11 2003-06-11 Method for filling trench and relief geometries in semiconductor structures

Country Status (7)

Country Link
US (1) US7265025B2 (zh)
EP (1) EP1525611B1 (zh)
JP (1) JP4083739B2 (zh)
KR (1) KR100628594B1 (zh)
DE (2) DE10225941A1 (zh)
TW (1) TW200402848A (zh)
WO (1) WO2003105220A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI748730B (zh) * 2020-06-15 2021-12-01 台灣積體電路製造股份有限公司 半導體結構與圖像感測器及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004020834B4 (de) 2004-04-28 2010-07-15 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur
US7109097B2 (en) * 2004-12-14 2006-09-19 Applied Materials, Inc. Process sequence for doped silicon fill of deep trenches
JP5864360B2 (ja) * 2011-06-30 2016-02-17 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
CN105826312B (zh) * 2015-01-04 2019-01-11 旺宏电子股份有限公司 半导体元件及其制造方法
CN109920760B (zh) 2017-12-12 2021-01-12 联华电子股份有限公司 半导体装置的形成方法
CN113327886A (zh) * 2021-05-28 2021-08-31 上海华力微电子有限公司 避免层间介质填充过程中形成缝隙的方法
CN113611661B (zh) * 2021-08-02 2023-06-13 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666737A (en) * 1986-02-11 1987-05-19 Harris Corporation Via metallization using metal fillets
US4833094A (en) * 1986-10-17 1989-05-23 International Business Machines Corporation Method of making a dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes
US5346585A (en) * 1993-04-20 1994-09-13 Micron Semiconductor, Inc. Use of a faceted etch process to eliminate stringers
JPH07161703A (ja) * 1993-12-03 1995-06-23 Ricoh Co Ltd 半導体装置の製造方法
US5451809A (en) * 1994-09-07 1995-09-19 Kabushiki Kaisha Toshiba Smooth surface doped silicon film formation
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6191026B1 (en) * 1996-01-09 2001-02-20 Applied Materials, Inc. Method for submicron gap filling on a semiconductor substrate
US5933746A (en) * 1996-04-23 1999-08-03 Harris Corporation Process of forming trench isolation device
US5904561A (en) * 1996-06-28 1999-05-18 Vanguard International Semiconductor Corporation Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit
US6077786A (en) * 1997-05-08 2000-06-20 International Business Machines Corporation Methods and apparatus for filling high aspect ratio structures with silicate glass
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
US6066566A (en) * 1998-01-28 2000-05-23 International Business Machines Corporation High selectivity collar oxide etch processes
US6030881A (en) * 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6074954A (en) * 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
US6124203A (en) * 1998-12-07 2000-09-26 Advanced Micro Devices, Inc. Method for forming conformal barrier layers
KR100335495B1 (ko) * 1999-11-12 2002-05-08 윤종용 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI748730B (zh) * 2020-06-15 2021-12-01 台灣積體電路製造股份有限公司 半導體結構與圖像感測器及其形成方法

Also Published As

Publication number Publication date
KR100628594B1 (ko) 2006-09-26
KR20050007599A (ko) 2005-01-19
JP4083739B2 (ja) 2008-04-30
WO2003105220A1 (de) 2003-12-18
JP2005535109A (ja) 2005-11-17
US20050148171A1 (en) 2005-07-07
US7265025B2 (en) 2007-09-04
DE50306393D1 (de) 2007-03-15
EP1525611B1 (de) 2007-01-24
DE10225941A1 (de) 2004-01-08
EP1525611A1 (de) 2005-04-27

Similar Documents

Publication Publication Date Title
JP2962410B2 (ja) 高キャパシタンス・トレンチ・セルを形成する方法
JP2000022101A (ja) トレンチ・キャパシタ構造およびその製造方法
KR20220079526A (ko) 리세싱된 피처에서의 상향식 금속화 방법
TW201131746A (en) Methods to form memory devices having a capacitor with a recessed electrode
CN111769077B (zh) 一种用于三维集成电路封装的硅通孔结构及其制造方法
CN113035729B (zh) 混合键合方法及键合用衬底
TWI345288B (en) Semiconductor devices and fabrication method thereof
TW201209966A (en) Split word line fabrication process
TW200402848A (en) Method for filling trench and relief geometries in semiconductor structures
CN102891091B (zh) 用于直接接合半导体结构的改善的接合表面
TWI358793B (en) Method of fabricating storage node of stack capaci
TWI838397B (zh) 用於形成包括具有不同介電厚度之兩個電容器的電子產品的方法和相對應的電子產品
TW462130B (en) Process for manufacture of trench DRAM capacitor buried plates
CN102832161A (zh) 用于形成硅通孔的方法
US7250336B2 (en) Method for fabricating a shadow mask in a trench of a microelectronic or micromechanical structure
CN103904213B (zh) 相变随机存取存储器件及其制造方法
TWI293794B (en) Pyramid-shaped capacitor structure
TW200415797A (en) Capacitor in an interconnect system and method of manufacturing thereof
CN104637862B (zh) 半导体结构形成方法
CN102376563B (zh) 平坦化凹槽和形成半导体结构的方法
US7888166B2 (en) Method to form high efficiency GST cell using a double heater cut
CN115116961A (zh) 动态随机存取存储器及其制造方法
TW494482B (en) Method for forming an extended metal gate using damascene process
CN100487894C (zh) 多晶硅-绝缘层-金属结构的电容及其制作方法
TW459370B (en) Method to manufacture MIM capacitor by dual damascene process