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TWI748730B - 半導體結構與圖像感測器及其形成方法 - Google Patents

半導體結構與圖像感測器及其形成方法 Download PDF

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TWI748730B
TWI748730B TW109138645A TW109138645A TWI748730B TW I748730 B TWI748730 B TW I748730B TW 109138645 A TW109138645 A TW 109138645A TW 109138645 A TW109138645 A TW 109138645A TW I748730 B TWI748730 B TW I748730B
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李汝諒
鄭有宏
杜友倫
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台灣積體電路製造股份有限公司
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Abstract

半導體結構與圖像感測器及其形成方法其可在半導體基 板的前側上形成光偵測器、電晶體及金屬內連結構。藉由非等向性蝕刻製程朝半導體基板前側穿過背側表面形成溝槽，非等向性蝕刻製程提供具有大於0.5奈米的第一方均根表面粗糙度的垂直或錐形表面。藉由在低於攝氏500度的生長溫度下對溝槽的垂直或錐形表面執行磊晶生長製程來沉積單晶半導體襯層，其在實體上被暴露出的側面可具有小於0.5奈米的第二方均根表面粗糙度。可在實體上被暴露出的側面上形成具有均勻厚度的介電金屬氧化物襯層，以提供均勻的帶負電膜，可被有利地用於減少暗電流及白畫素。

Description

半導體結構與圖像感測器及其形成方法
本發明實施例是有關於一種半導體結構與圖像感測器及其形成方法，且特別是有關於一種用於增強深溝槽中的帶電層的均勻性的磊晶半導體襯層的半導體結構與圖像感測器及其形成方法。
半導體圖像感測器用於感測電磁輻射，例如可見範圍內的光、紅外輻射及/或紫外光(ultraviolet light)。互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)圖像感測器(CMOS image sensor，CIS)及電荷耦合裝置(charge-coupled device，CCD)感測器用於各種應用(例如移動裝置中的數位相機或嵌入式相機)中。這些裝置使用電子-電洞對(electron-hole pair)的光生反應(photogeneration)而利用畫素陣列(可包括光電二極體及電晶體)來探測輻射。背照式(backside illuminated，BSI)圖像感測器是被配置成對照射在半導體基板的背側上的光進行探測的圖像感測器。在半導體基板的前側上可形成用於探測並處理 光生訊號的CMOS電路系統。
在一些實施例中，一種半導體結構包括半導體基板、單晶半導體襯層以及至少一介電金屬氧化物襯層。半導體基板包括基板半導體層，所述基板半導體層具有第一平坦表面及與所述第一平坦表面平行的第二平坦表面且含有從所述第二平坦表面朝所述第一平坦表面延伸的溝槽，其中所述基板半導體層的第一單晶半導體材料在所述溝槽的側壁處具有為第一方均根表面粗糙度的表面，所述第一方均根表面粗糙度大於0.5nm。單晶半導體襯層包含第二單晶半導體材料，所述第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度。至少一介電金屬氧化物襯層位於所述單晶半導體襯層的所述第二側表面上。
在一些實施例中，一種圖像感測器包括畫素陣列、多個溝槽、單晶半導體襯層以及至少一介電金屬氧化物襯層。畫素陣列位於包括基板半導體層的半導體基板上，其中所述畫素陣列內的每一畫素包括至少一子畫素，所述至少一子畫素中的每一子畫素包括位於所述半導體基板的前表面上的相應的光偵測器及相應的感測電路。多個溝槽在所述子畫素中的相鄰的各對子畫素之間的邊界處從所述半導體基板的背側表面朝所述前表面延伸，其中 所述基板半導體層的第一單晶半導體材料在所述多個溝槽中的溝槽的側壁處具有垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。單晶半導體襯層包含第二單晶半導體材料，所述第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度。至少一介電金屬氧化物襯層，位於所述單晶半導體襯層的所述第二側表面上。
在一些實施例中，一種形成半導體結構的方法包括在半導體基板的基板半導體層中形成溝槽，其中所述溝槽的側壁包括垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。藉由在低於攝氏500度的生長溫度下對所述溝槽的所述垂直或錐形表面執行磊晶生長製程來形成包含第二單晶半導體材料的單晶半導體襯層，其中所述單晶半導體襯層含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度。在所述單晶半導體襯層的所述第二側表面上形成至少一介電金屬氧化物襯層。
500:半導體基板
510:經薄化的半導體基板/半導體基板
600:前側感測器元件/前側元件
601:基板半導體層
602:固定光電二極體層
603:固定層
605:閘極結構/轉移閘極結構/轉移閘極電極/閘極電極
607:井
608:主動區/浮動擴散區
609:前表面/前側
612:主動區
614:閘極結構/轉移閘極結構/控制閘極結構/閘極介電質
615:閘極結構/控制閘極結構/閘極電極
620:淺溝槽隔離結構
630:轉移電晶體/電晶體
640:重置電晶體/電晶體/感測電路
650:源極跟隨器電晶體/電晶體/感測電路
660:選擇電晶體/電晶體/感測電路
661:單晶半導體襯層
670:內連層級介電層
680:金屬內連結構
682:金屬通孔結構
684:金屬線結構
689:結合緩衝層
690:載體基板
709:背側表面
711:接墊介電層
712:硬質遮罩層
719:深溝槽/溝槽
720:深溝槽隔離結構
721:介電金屬氧化物襯層
721A:第一介電金屬氧化物襯層/介電金屬氧化物襯層
721B:第二介電金屬氧化物襯層/介電金屬氧化物襯層
722:介電隔離層
740:柵格結構
742:介電柵格結構
744:金屬柵格結構
770:平坦化介電層
780:濾光片
781:第一類型濾光片
782:第二類型濾光片
783:第三類型濾光片
790:光學透鏡
800:子書素/子書素區
801:第一子畫素
801D:第一探測器區
801S:第一感測電路區
802:第二子畫素
802D:第二探測器區
802S:第二感測電路區
803:第三子畫素
803D:第三探測器區
803S:第三感測電路區
900、Pij:畫素
910:鉻層
920:氧化矽層
1000:陣列
1210、1220、1230、1240、1250:步驟
B:區域
A-A’、B-B’:垂直平面
t_max:最大厚度
t_min:最小厚度
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A是根據本公開實施例的圖像感測器的畫素陣列的第一配置的平面圖。
圖1B是根據本公開實施例的圖像感測器的畫素陣列的第二配置的平面圖。
圖2A是根據本公開實施例的示例性結構中的位於子畫素的區域內的前側感測器元件的平面圖。
圖2B是沿著圖2A所示垂直平面B-B’的示例性結構的垂直剖視圖。
圖3是根據本公開實施例的在形成於內連層級介電層中形成的金屬內連結構以及對載體基板進行貼合之後的示例性結構的垂直剖視圖。
圖4是根據本公開實施例的在對半導體基板進行薄化之後的示例性結構的垂直剖視圖。
圖5是根據本公開實施例的在半導體基板的背側上形成深溝槽之後的示例性結構的垂直剖視圖。
圖6A是根據本公開實施例的在移除硬質遮罩層及接墊介電層(pad dielectric layer)之後的示例性結構的垂直剖視圖。
圖6B是圖6A中的區域B的放大視圖。
圖7是根據本公開實施例的在形成單晶半導體襯層之後的深溝槽的一部分的放大視圖。
圖8A是根據本公開實施例的在形成至少一個介電金屬氧化物襯層及介電隔離層之後的示例性結構的垂直剖視圖。
圖8B是圖8A中的區域B的放大視圖。
圖9A是根據本公開實施例的在形成柵格結構之後的示例性結構的垂直剖視圖。
圖9B是圖9A所示示例性結構的平面圖，鉸接的垂直平面A-A’對應於圖8A所示垂直剖視圖的平面。
圖10是根據本公開實施例的在形成平坦化介電層、濾光片及透鏡之後的示例性結構的垂直剖視圖。
圖11是根據本公開實施例的在移除載體基板之後的示例性結構的垂直剖視圖。
圖12是根據本公開實施例的用於形成圖像感測器的示例性製程順序的流程圖。
圖13A是比較示例性測試樣本的示意性垂直剖視圖，比較示例性測試樣本包括形成在半導體基板中的溝槽及形成在溝槽的側壁上的兩個介電金屬氧化物襯層。
圖13B是根據本公開實施例的測試樣本的示意性垂直剖視圖，測試樣本包括形成在半導體基板中的溝槽、使用低溫磊晶製程形成的單晶半導體襯層以及形成在溝槽的側壁上的兩個介電金屬氧化物襯層。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化 本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“下方(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本公開涉及半導體裝置，具體來說涉及一種背照式互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)圖像感測器及其形成方法。
一般來說，本公開的結構及方法可用於提供具有低暗電流(low dark current)的圖像感測器並減少白畫素在圖像感測器中的形成。可在形成深溝槽之後執行磊晶製程(epitaxy process)，以形成單晶半導體襯層，單晶半導體襯層磊晶對準到半導體基板 的單晶材料。介電金屬氧化物襯層可用於深溝槽中，深溝槽環繞在半導體基板的前表面與背側表面之間延伸的每一半導體材料部分。介電金屬氧化物襯層可陷獲負電荷，以在深溝槽周圍提供耗盡區(depletion region)。單晶半導體襯層可使深溝槽的側壁上的缺陷固化，以提供具有較小方均根(root-mean-square)表面粗糙度且具有較低表面缺陷密度的半導體表面。介電金屬氧化物襯層可被形成為具有較小的缺陷密度及較小的厚度，此可被有利地用於提供更均勻的帶負電的膜，所述膜在提供表面耗盡區及抑制暗電流並防止白畫素的形成方面更有效。
具體來說，可在半導體基板的前側上形成光偵測器、電晶體及金屬內連結構。可使用非等向性蝕刻製程從半導體基板的背側朝前側形成深溝槽。非等向性蝕刻製程形成具有介於1.5微米到10微米的範圍內的深度的深溝槽。深溝槽的側壁上可能會發生顯著的表面損壞。在此種受損側壁上形成介電金屬氧化物襯層通常會導致介電金屬氧化物襯層的局部厚度發生顯著變化。此外，藉由非等向性蝕刻製程形成的深溝槽的側壁的主要部分包括非小面化表面(non-facet surface)(即不位於結晶平面中的表面)。此種表面會增大可形成在所述表面上的介電金屬氧化物襯層的平均厚度。厚的介電金屬氧化物襯層作為可提供負表面電荷的含電荷層不太有效。此外，介電金屬氧化物襯層的厚度的局部變化會導致負電荷的分佈不均勻且使光偵測器的裝置特性不可預測。
磊晶半導體沉積製程用於形成單晶半導體襯層，單晶半 導體襯層覆蓋深溝槽的側壁的非小面化表面且提供主要由小面化表面製成的表面。此外，深溝槽的側壁上的表面缺陷可被單晶半導體襯層部分固化或完全固化。另外，單晶半導體襯層的在實體上被暴露出的表面具有比藉由非等向性蝕刻製程形成的深溝槽的側壁小的表面粗糙度。形成在單晶半導體襯層的在實體上被暴露出的表面上的介電金屬氧化物襯層可具有比直接形成在深溝槽的受損側壁上的介電金屬氧化物襯層小的厚度及小的厚度變化。介電金屬氧化物襯層可由具有過量氧原子的非化學計量組成物(non-stoichiometric composition)形成，所述過量氧原子提供負電荷。藉由在形成介電金屬氧化物襯層之前形成單晶半導體襯層，介電金屬氧化物襯層可被形成為具有較小的平均厚度且具有較小的厚度變化，因此可更有效地在深溝槽周圍提供更均勻且更厚的耗盡區。介電金屬氧化物襯層用作均勻的帶負電的膜，此可被有利地用於減少圖像感測器的暗電流及白畫素。
參照圖1A及圖1B，在平面圖中分別示出圖像感測器的畫素900的陣列1000的第一配置及圖像感測器的畫素900的陣列1000的第二配置。圖像感測器可為背照式(backside illuminated，BIS)圖像感測器裝置。然而應理解，本公開的實施例可用於前照式(front side illuminated，FSI)圖像感測器中。
為從圖像感測器產生圖像，每一畫素900代表最小單位面積。在本文中，包括畫素900的陣列1000的區被稱為畫素陣列區。畫素陣列區中的畫素900可排列成列及行。舉例來說，畫素 陣列區可包括M列及N行，其中M及N是介於1到216的範圍內(例如從28到214)的整數。可使用介於1到M的範圍內的整數對畫素900的列進行連續編號且可使用介於1到N的範圍內的整數對畫素900的行進行連續編號。畫素Pij指第i列及第j行中的書素900。
每一畫素900包括可被配置成探測給定波長範圍的輻射的至少一個光偵測器。每一畫素900可包括被配置成探測相應的波長範圍的輻射的多個光偵測器，所述波長範圍在所述多個光偵測器之中可不同。在一個實施例中，每一畫素900可包括多個子畫素，所述多個子畫素中的每一者包括光偵測器與電子電路的相應組合，所述電子電路被配置成探測照射到光偵測器中的輻射。舉例來說，畫素900可包括被配置成探測紅色波長範圍(例如從635nm到700nm的範圍)中的輻射的子畫素、被配置成探測綠色波長範圍(例如從520nm到560nm的範圍)中的輻射的子畫素、以及被配置成探測藍色波長範圍(例如從450nm到490nm的範圍)中的輻射的子畫素。此種子畫素分別被稱為紅色子畫素、綠色子畫素及藍色子畫素。
一般來說，畫素900在單位探測面積的照射輻射中產生資訊。子畫素產生關於在單位探測面積的區內探測到的特定波長範圍內的照射輻射的強度的資訊。單色畫素900可僅包括單個子畫素。被配置成探測照射輻射的光譜分佈的畫素900包括具有至少兩個不同探測波長範圍的多個子畫素。畫素陣列區中的光偵測 器可包括光電二極體、互補金屬氧化物半導體(CMOS)圖像感測器、電荷耦合裝置(CCD)感測器、主動感測器、被動感測器、其他適用的感測器或其組合。
參照圖2A及圖2B，圖2A及圖2B示出圖像感測器中的位於子畫素的區域內的前側感測器元件600。為清晰起見，在圖2A中省略內連層級介電層670。半導體基板500包括基板半導體層601。前側感測器元件600包括圖像感測器的可形成在半導體基板500的前表面609上或者可形成在基板半導體層601內的所有元件。每一子畫素包括光偵測器及用於光偵測器的感測電路。可對畫素使用一組子畫素且畫素的陣列1000可如圖1A或圖1B中所示般排列或者以任何其他合適的陣列配置排列，以提供圖像感測器。
每一子畫素可形成在具有前表面609及背表面的基板半導體層601上或基板半導體層601中。基板半導體層601包含半導體材料(例如矽、鍺、矽鍺合金)、化合物半導體材料或具有不超過將被探測的光子的能量的能帶間隙(band gap)的任何其他半導體材料。可基於將由子畫素探測的光子的能量範圍來選擇基板半導體層601內的材料。在一個實施例中，基板半導體層601可包含單晶矽。可對半導體基板500使用商用單晶半導體基板。在此處理步驟中提供的半導體基板500可具有能夠承受標準的互補金屬氧化物半導體(CMOS)處理步驟的足夠高的厚度。舉例來說，半導體基板500的厚度可介於200微米到1毫米的範圍內，但也 可使用更小的厚度及更大的厚度。
可對基板半導體層601的頂部部分進行適當摻雜，以具有第一導電類型，第一導電類型可為p型或n型。舉例來說，可執行磊晶半導體沉積製程以在基板半導體層的上部部分處形成單晶磊晶半導體材料層，使得第一導電類型的摻雜劑的原子濃度介於1.0×1013/cm3到1.0×1016/cm3的範圍內，但也可使用更小的原子濃度及更大的原子濃度。單晶磊晶半導體材料層的厚度可介於1微米到10微米的範圍內。
可藉由在隨後在其中形成淺溝槽隔離結構620的區周圍進行離子植入來形成第一導電類型的井607。第一導電類型的井607中的第一導電類型的摻雜劑的原子濃度可介於1.0×1015/cm3到1.0×1018/cm3的範圍內，但也可使用更小的原子濃度及更大的原子濃度。淺溝槽隔離結構620可被形成為在子畫素內的各個元件之間提供電性隔離。
可藉由沉積包括閘極介電層與閘極電極層的層堆疊並將所述層堆疊圖案化來在半導體基板500的前表面609之上形成閘極結構(614、605、615)。層堆疊的每一圖案化部分構成閘極結構(614、605、615)，閘極結構(614、605、615)包括轉移閘極結構(transfer gate structure；614、605)及控制閘極結構(control gate structure；614、615)。轉移閘極結構(614、605)是轉移電晶體630的閘極結構且包括閘極介電質614與轉移閘極電極605的堆疊。控制閘極結構(614、615)中的每一者包括閘極介電質 614與感測電路中的其他電晶體的閘極電極615的相應層堆疊，感測電路可包括重置電晶體(reset transistor)640、源極跟隨器電晶體(source-follower transistor)650、選擇電晶體(select transistor)660以及可用於對由子畫素的光偵測器產生的訊號進行放大的其他合適的電晶體。
可使用至少一種遮罩離子植入製程(masked ion implantation process)來穿過半導體基板500的前表面609植入第二導電類型的摻雜劑。第二導電類型與第一導電類型相反。舉例來說，如果第一導電類型是p型，則第二導電類型是n型，或者反之。可藉由所述至少一種遮罩離子植入製程形成具有第二導電類型的摻雜的各種摻雜區。可在半導體基板500的前表面609之下形成第二導電類型的固定光電二極體層602，使得第二導電類型的固定光電二極體層602的周邊在平面圖中與轉移閘極電極605的邊緣交疊。可形成具有第二導電類型的摻雜的各種主動區(608、612)，主動區(608、612)包括用作轉移電晶體630的汲極區的浮動擴散區(floating diffusion region)608。第二導電類型的固定光電二極體層602在感測期間(即在子畫素出於例如拍攝幀或照片的目的而主動探測照射在子畫素上的光子時)累積電荷(例如在第二導電類型是n型的情形中累積電子)用作轉移電晶體630的源極區。主動區612包括感測電路中的各種電晶體(640、650、660)的源極區及汲極區。
可藉由第一導電類型的摻雜劑的離子植入而直接在第二 導電類型的固定光電二極體層602的頂部上形成第一導電類型的固定層603。第一導電類型的固定層603可抑制第二導電類型的固定光電二極體層602與第一導電類型的固定層603之間的介面的耗盡且使第二導電類型的固定光電二極體層602電性穩定。
可在半導體基板500的前表面609之上形成內連層級介電層670且可在每一子畫素內形成對電晶體(630、640、650、660)的各個節點進行連接的金屬內連結構680。內連層級介電層670可包含相應的介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、多孔介電材料或其組合。可在內連層級介電層670中可選地使用包含各種介電材料(例如氮化矽、氮氧化矽、碳氧化矽及/或介電金屬氧化物)的介電襯層。金屬內連結構680可包括各個金屬通孔結構682及各個金屬線結構684。舉例來說，浮動擴散區608可藉由金屬內連結構680的子集連接到源極跟隨器電晶體650的閘極電極615。光偵測器可被實施成轉移電晶體630且可連接到包括附加電晶體(640、650、660)的感測電路。
參照圖3，可在半導體基板500的前側上形成附加的內連層級介電層670及附加的金屬內連結構680。可將半導體基板500、內連層級介電層670及形成在半導體基板500、內連層級介電層670中的結構的總成的前側結合到載體基板690。可將載體基板690臨時貼合到半導體基板500與內連層級介電層670的總成，以提供對半導體基板500進行的後續薄化且提供對經薄化的半導體 基板500與內連層級介電層670的總成進行的後續處理。載體基板690可包含半導體材料、絕緣材料或金屬材料且可具有介於300微米到1mm的範圍內的厚度，但也可使用更小的厚度及更大的厚度。
一般來說，可在半導體基板500上形成前側感測器元件600的陣列。前側感測器元件600包括圖1A及圖1B中所示的畫素的陣列1000的前側元件。前側元件600的每一子畫素區域可包括相應的光偵測器，所述光偵測器包括位於半導體基板500的前表面上的轉移電晶體及相應的感測電路。每一感測電路包括電晶體。可在半導體基板500的前側上形成內連層級介電層670及金屬內連結構680。
可使用任何合適的結合方法將載體基板690結合到內連層級介電層670的前側。可用於將載體基板690結合到內連層級介電層670的示例性結合方法包括但不限於氧化物-氧化物結合(oxide-to-oxide bonding)、氧化物-半導體結合(oxide-to-semiconductor bonding)、熔融結合(fusion bonding)、混合結合(hybrid bonding)、陽極結合(anodic bonding)、直接結合(direct bonding)、其他合適的結合製程及/或其組合。其他合適的結合方式也處於本公開的預期範圍內。可選地，可使用包含中間結合材料(例如氧化矽、氮化矽或半導體材料)的結合緩衝層689提供內連層級介電層670與載體基板690之間的結合。載體基板690可直接貼合到內連層級介電層670或者可藉由結合緩衝層 689貼合到內連層級介電層670。
參照圖4，可例如藉由研磨、拋光、等向性蝕刻製程及/或非等向性蝕刻製程對半導體基板500的背側進行薄化。在薄化製程期間，載體基板690可為半導體基板500提供機械支撐。在一個實施例中，可將半導體基板500薄化成具有介於1微米到12微米的範圍內(例如從1.5微米到8微米)的厚度。在本文中，薄化製程之後的被薄化的半導體基板500被稱為經薄化的半導體基板510或半導體基板500。經薄化的半導體基板510的厚度可由隨後形成在經薄化的半導體基板510的背側上的深溝槽的最大深度來確定。在一個實施例中，經薄化的半導體基板510的厚度可被選擇成使得隨後形成在半導體基板510的背側上的深溝槽到達淺溝槽隔離結構620的近端表面。可對經薄化的半導體基板510的背側表面709進行拋光，以提供與經薄化的半導體基板510的前表面609平行的平坦水平表面。隨後可對所述示例性結構進行上下翻轉以進行進一步處理。
參照圖5，可在半導體基板510的背側表面709之上形成可選的接墊介電層711及硬質遮罩層712。可選的接墊介電層711(如果存在)可包括氧化矽層且可具有介於5nm到50nm的範圍內的厚度。硬質遮罩層712包含蝕刻遮罩材料，所述蝕刻遮罩材料隨後可被相對於接墊介電層711及/或相對於半導體基板510選擇性移除。舉例來說，硬質遮罩層712可包含氮化矽、硼矽酸鹽玻璃或金屬材料。硬質遮罩層712可具有介於50nm到800nm的 範圍內的厚度，但也可使用更小的厚度及更大的厚度。
可在硬質遮罩層712之上塗敷光阻層(未示出)且可對光阻層進行微影圖案化以形成開口，所述開口一般會複製位於開口之下的淺溝槽隔離結構620的圖案。可執行第一蝕刻製程，以藉由硬質遮罩層712及可選的接墊介電層711轉移光阻層中的圖案。可藉由執行第二非等向性蝕刻製程來對半導體基板510的未被掩蔽的部分進行蝕刻，第二非等向性蝕刻製程將光阻層及硬質遮罩層712中的開口的圖案藉由半導體基板510轉移到淺溝槽隔離結構620中的相應一個淺溝槽隔離結構620的頂表面。深溝槽719的深度可介於1微米到10微米的範圍內(例如從1.5微米到8微米)。在第二非等向性蝕刻製程期間，光阻層可被完全消耗。可穿過半導體基板510形成深溝槽719。
一般來說，基板半導體層601可具有第一平坦表面(例如前表面609)及與第一平坦表面平行的第二平坦表面(例如背側表面709)。深溝槽719可包含在基板半導體層601內。深溝槽719可穿過第二平坦表面(例如背側表面709)形成且從第二平坦表面朝第一平坦表面延伸(即朝半導體基板510的前側延伸)。在一個實施例中，淺溝槽隔離結構620可在電晶體之間在半導體基板510的前側609上位於半導體基板510中。深溝槽719中的每一者可穿過半導體基板510垂直延伸到淺溝槽隔離結構620中的相應一個淺溝槽隔離結構620。淺溝槽隔離結構620的水平表面可在每一深溝槽710的底部處在實體上被暴露出。在一個實施例中，深溝 槽719的所有底表面可為淺溝槽隔離結構620的表面。
深溝槽719可界定子畫素800的區域。每一子畫素800可位於相應的子畫素區域內，子畫素區位於畫素的區域內(即位於畫素區內)。舉例來說，畫素的區域可包括第一子畫素801的區域、第二子畫素802的區域及第三子畫素803的區域。在例示性實例中，第一子畫素801可形成在包括被配置成探測綠光的光偵測器的區域中，第二子畫素802可形成在包括被配置成探測紅光的光偵測器的區域中，第三子畫素803可形成在包括被配置成探測藍光的光偵測器的區域中。每一子畫素800可包括含有半導體基板510的圖案化柱狀部分的體積，所述體積在側向上被一組連續連接的深溝槽719包圍。畫素的畫素區包括畫素內含有的所述一組子畫素800的所有子畫素區。
參照圖6A及圖6B，可相對於半導體基板510、接墊介電層711及淺溝槽隔離結構620選擇性移除硬質遮罩層712。在例示性實例中，如果硬質遮罩層712包含氮化矽，則可執行使用熱磷酸(hot phosphoric acid)的濕式蝕刻製程來移除硬質遮罩層712。隨後，可相對於半導體基板510選擇性移除接墊介電層711。
多個深溝槽719可在相鄰的各對子畫素之間的邊界處從半導體基板510的背側表面709朝前表面垂直延伸。每一深溝槽719可具有介於1.5微米到10微米的範圍內的深度，但也可使用更小的深度及更大的深度。每一深溝槽719可具有包括垂直或錐形表面的側壁。
在一個實施例中，深溝槽719可具有弓形的垂直剖面輪廓(bowed vertical cross-sectional profile，即中間部分處的寬度比頂部部分及底部部分處的寬度大的輪廓)。深溝槽內的錐角(taper angle)可介於-10度到+10度的範圍內。在一個實施例中，深溝槽719的側壁可具有倒錐形部分(retro-tapered portion)及正錐形部分(normal-tapered portion)，倒錐形部分提供隨著距半導體基板510的背側表面709的垂直距離的增大而增大的溝槽寬度，正錐形部分提供隨著距半導體基板510的背側表面709的垂直距離的增大而減小的溝槽寬度。
在一個實施例中，基板半導體層601可包含第一單晶半導體材料。穿過基板半導體層601的半導體材料進行蝕刻的非等向性蝕刻製程可能會在深溝槽719的側壁上產生顯著的表面損壞。深溝槽的側壁可為第一單晶半導體材料的在實體上被暴露出的表面且包括在形成深溝槽719的非等向性蝕刻製程期間由離子損壞造成的結構損壞及表面變化。表面損壞可包括凹陷、突起、包括以針形形狀朝前表面609向下凹陷的小凹穴(mini-pocket)、局部非晶化或非定向區(disoriented regions)或各種其他類型的表面損壞。深溝槽719的側壁的方均根粗糙度(root-mean-square roughness)大於0.5nm且通常介於1nm到5nm的範圍內。在本文中，每一深溝槽719周圍的基板半導體層601的在實體上被暴露出的側壁的方均根粗糙度被稱為第一方均根表面粗糙度。換句話說，基板半導體層601的第一單晶半導體材料可在溝槽的側壁 處具有垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。
參照圖7，可對深溝槽719的周邊處及半導體基板510的背側表面709上的基板半導體層601的在實體上被暴露出的表面進行清潔，以移除表面氧化物(例如包括氧化矽的非化學計量組成物的原生氧化物)。舉例來說，可利用使用稀氫氟酸(dilute hydrofluoric acid)的濕式蝕刻製程或使用氣相氫氟酸(hydrofluoric acid，HF)的HF蒸汽清潔製程(HF vapor clean process)從基板半導體層601的第一單晶半導體材料的在實體上被暴露出的表面移除表面氧化物。
可藉由對基板半導體層601的第一單晶半導體材料的在實體上被暴露出的表面執行磊晶生長製程來形成包含第二單晶半導體材料的單晶半導體襯層661，單晶半導體襯層661包括深溝槽719的垂直或錐形表面。由於在半導體基板510的前側上存在金屬內連結構680，因此磊晶生長製程的製程溫度被限制成低於攝氏500度的溫度。因此，磊晶生長製程的生長溫度被限制在低於攝氏500度的溫度範圍內。本公開實施例的磊晶生長製程的生長溫度可介於攝氏400度到攝氏500度的範圍內且可介於攝氏420度到攝氏480度的範圍內。
可用於磊晶生長製程的半導體前驅體氣體(semiconductor precursor gas)可為矽烷系半導體前驅體氣體(例如矽烷或乙矽烷)。在磊晶生長製程期間可使用載氣(carrier gas) (例如氫氣、氮氣或氬氣)。在磊晶生長製程期間，矽烷系半導體前驅體氣體的分壓可介於200毫托(mTorr)到10托(Torr)的範圍內。執行磊晶生長製程的處理室內的總壓力可介於5托到300托的範圍內。
通常來說，對於矽烷系矽沉積製程，沉積溫度每降低約攝氏25度，沉積速率便降低50%或多於50%。這樣一來，在低於攝氏500度的沉積溫度下進行的磊晶生長製程會提供低沉積速率(例如低於每小時100nm的沉積速率)，此對於厚的半導體膜的沉積是不實際的。根據實施例，單晶半導體襯層661的厚度可小於20nm(例如從1.5nm到10nm)，使得可在半導體沉積工具的合理處理時間(例如小於3小時及/或小於1小時)內完成單晶半導體襯層661的沉積。矽烷系矽沉積製程已被成功地測試為在攝氏450度下具有約每小時10nm的生長速率。
第二單晶半導體材料可磊晶對準到第一單晶半導體材料。在一個實施例中，單晶半導體襯層661含有垂直延伸部分，垂直延伸部分具有在第一側上與基板半導體層601的第一單晶半導體材料的垂直或錐形表面接觸的第一側表面。如上所述，深溝槽719周圍的基板半導體層601的第一單晶半導體材料的每一垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度，第一方均根表面粗糙度通常介於1nm到5nm的範圍內。單晶半導體襯層661的垂直延伸部分具有方均根表面粗糙度小於0.5nm的第二側表面(其為在實體上被暴露出的表面)，在本文中所述方均根表面粗糙 度被稱為第二方均根表面粗糙度。在一個實施例中，單晶半導體襯層661具有介於1.5nm到10nm的範圍內的平均厚度，第一方均根表面粗糙度為第二方均根表面粗糙度的至少三倍。換句話說，第二方均根表面粗糙度可小於第一方均根表面粗糙度的三分之一。
當小面化表面(faceted surface)的形成在能量上優於不規則表面時，單晶半導體襯層661一般會形成此種小面化表面。一般來說，具有缺陷或大的表面高度變化的不規則表面在能量上並不優於小面化結晶表面(即位於具有相應的密勒指數(Miller index)的結晶平面內的表面)。在一個實施例中，每一深溝槽719的垂直或錐形表面的整個表面積的大於50%包括不含有第一單晶半導體材料的小面化表面的表面段。在此種情形中，單晶半導體襯層661可形成充足數目的結晶平面作為生長平面，使得單晶半導體襯層661的第二單晶半導體材料的第二側表面的整個表面積的大於50%包括作為第二單晶半導體材料的小面化表面(即具有相應的密勒指數且以原子厚度的解析度包含在歐基李德二維平面(Euclidean two-dimensional plane)內的結晶表面)的表面段。
在一個實施例中，藉由調整單晶半導體襯層661中的摻雜劑濃度，可有利地增大隨後形成在單晶半導體襯層661中及基板半導體層601的鄰近的部分中的耗盡區的寬度。在一個實施例中，基板半導體層601的第一單晶半導體材料及單晶半導體襯層661的第二單晶半導體材料具有p型摻雜，第二單晶半導體材料具 有比第一單晶半導體材料的與第二單晶半導體材料接觸的部分低的p型摻雜劑的原子濃度。舉例來說，第一單晶半導體材料的與第二單晶半導體材料接觸的部分可以介於1.0×1013/cm3到1.0×1015/cm3的範圍內的原子濃度包含p型摻雜劑，第二單晶半導體材料可以介於1.0×1012/cm3到1.0×1014/cm3的範圍內的原子濃度包含p型摻雜劑。
單晶半導體襯層661的表面粗糙度可小於深溝槽719周圍的基板半導體層601的側壁的表面粗糙度。這樣一來，單晶半導體襯層661的側向厚度可具有與深溝槽719周圍的基板半導體層601的側壁的表面高度變化相當的範圍。單晶半導體襯層661的最大厚度t_max與最小厚度t_min之間的差可介於1.5nm到6nm的範圍內且可介於單晶半導體襯層661的平均厚度的40%到100%的範圍內。
參照圖8A及圖8B，可在單晶半導體襯層661的第二側表面上形成至少一個介電金屬氧化物襯層721。在一個實施例中，所述至少一個介電金屬氧化物襯層721包含可將負電荷陷獲在所述至少一個介電金屬氧化物襯層721中的介電金屬氧化物材料。舉例來說，所述至少一個介電金屬氧化物襯層721內的至少一個層包含非化學計量的富氧介電金屬氧化物，所述富氧介電金屬氧化物將負電荷陷獲在所述至少一個層中。所述至少一個介電金屬氧化物襯層721可包括由負電荷陷獲介電金屬氧化物材料形成的單個層或者由不同的負電荷陷獲介電金屬氧化物材料形成的多個 層。一般來說，所述至少一個介電金屬氧化物襯層721內的每一層的均勻膜組成物(uniform film composition)及均勻膜厚度會促進負電荷的均勻分佈。然而，表面缺陷或表面粗糙度會導致所述至少一個介電金屬氧化物襯層721中的負電荷的不均勻分佈。因此，藉由使用單晶半導體襯層661降低表面粗糙度會促進所述至少一個介電金屬氧化物襯層721的均勻性及陷獲在所述至少一個介電金屬氧化物襯層721中的負電荷的均勻性。
在一個實施例中，所述至少一個介電金屬氧化物襯層721包括第一介電金屬氧化物襯層721A與第二介電金屬氧化物襯層721B的層堆疊。首先可沉積第一介電金屬氧化物襯層721A，在本文中第一介電金屬氧化物襯層721A被稱為外側介電金屬氧化物襯層。稍後可在第一介電金屬氧化物襯層721A的側壁上沉積第二介電金屬氧化物襯層721B，在本文中第二介電金屬氧化物襯層721B被稱為內側介電金屬氧化物襯層。
在一個實施例中，第一介電金屬氧化物襯層721A可包括接觸單晶半導體襯層661的氧化鋁層且具有介於0.8nm到1.6nm的範圍內的厚度並且具有小於0.1nm的方均根厚度變化。由於與藉由非等向性蝕刻製程形成在深溝槽719周圍的基板半導體層601的側壁的表面粗糙度相比，單晶半導體襯層661的表面粗糙度降低，因此在氧化鋁層與單晶半導體襯層661之間形成的介面氧化矽層可顯著減少。
在一個實施例中，第二介電金屬氧化物襯層721B(即介 電金屬氧化物襯層)包含介電常數大於7.9的介電金屬氧化物材料、具有與氧化鋁不同的材料組成物(例如氧化鉿)。第二介電金屬氧化物襯層721B可接觸第一介電金屬氧化物襯層721A(例如氧化鋁層)。
一般來說，所述至少一個介電金屬氧化物襯層721內的每一層可包含介電常數大於7.9的介電金屬氧化物材料(即“高介電常數(high-k)”介電材料)。可用於所述至少一個介電金屬氧化物襯層721的示例性介電金屬氧化物材料包括氧化鉿(hafnium oxide)、氧化鋁(aluminum oxide)、氧化鋯(zirconium oxide)、氧化鎂(magnesium oxide)、氧化鈣(calcium oxide)、氧化釔(yttrium oxide)、氧化鉭(tantalum oxide)、氧化鍶(strontium oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、氧化鋇(barium oxide)或其組合。在本公開的預期範圍內可使用其他合適的材料。可使用化學氣相沉積製程或原子層沉積(atomic layer deposition，ALD)來沉積所述至少一個介電金屬氧化物襯層721內的每一層。所述至少一個介電金屬氧化物襯層721的厚度可介於4nm到12nm的範圍內，但也可使用更小的厚度及更大的厚度。在一個實施例中，所述至少一個介電金屬氧化物襯層721包括具有介於3nm到6nm的範圍內的厚度的第一介電金屬氧化物襯層721A以及具有介於3nm到6nm的範圍內的厚度的第二介電金屬氧化物襯層721B。
所述至少一個介電金屬氧化物襯層721可被形成為提供 負電荷陷獲。舉例來說，可使用非化學計量的富氧組成物沉積所述至少一個介電金屬氧化物襯層721或者可例如使用電漿對所述至少一個介電金屬氧化物襯層721進行表面處理，以具有非化學計量的富氧表面組成物。在此種情形中，所述至少一個介電金屬氧化物襯層721可包含富氧介電金屬氧化物材料，所述富氧介電金屬氧化物材料具有帶負電的間隙氧原子(interstitial oxygen atom)及/或懸空(dangling)或斷裂(broken)的金屬氧化物鍵，從而在所述至少一個介電金屬氧化物襯層721內提供負電荷的累積。在例示性實例中，在所述至少一個介電金屬氧化物襯層721內累積的負電荷的面密度(areal density)可介於每平方釐米5.0×109個電子到每平方釐米1.0×1014個電子的範圍內(例如從每平方釐米1.0×1010個電子到每平方釐米2.0×1013個電子)。用於所述至少一個介電金屬氧化物襯層721中的介電金屬氧化物材料可比其他介電材料(例如氮化矽或氧化矽)累積更多的負電荷。所述至少一個介電金屬氧化物襯層721中的負電荷會增大第一導電類型的井607與半導體基板510的基板半導體層601的介面部分內的電洞累積(hole accumulation)。在第一導電類型的井607及半導體基板510的基板半導體層601的靠近所述至少一個介電金屬氧化物襯層721的部分內可形成耗盡區。耗盡區會減少圖像感測器的暗電流及/或白畫素。
在一些實施例中，在不增大第一介電金屬氧化物襯層721A的表面粗糙度的情況下，使第一介電金屬氧化物襯層721A 的平均厚度最小化可有利於達成在所述至少一個介電金屬氧化物襯層721中提供均勻負電荷的目的。在此種情形中，使用單晶半導體襯層661會提供第一介電金屬氧化物襯層721A(例如氧化鋁層)的厚度的此種減小。
在一個實施例中，基板半導體層601具有p型摻雜，每一光偵測器包括作為第二導電類型的固定光電二極體層602的n摻雜固定光電二極體層。所述至少一個介電金屬氧化物襯層721可包含至少一種富氧介電金屬氧化物材料及/或可實質上由至少一種富氧介電金屬氧化物材料組成物並具有淨負電荷。在一個實施例中，淨負電荷可具有從每平方釐米5.0×109個電子到每平方釐米1.0×1014個電子的面密度。
可藉由在所述至少一個介電金屬氧化物襯層721上在深溝槽719的剩餘體積中共形地沉積介電材料來形成介電隔離層722。介電隔離層722包含介電材料(例如氧化矽)。氧化矽可包括未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃(例如硼矽酸鹽玻璃)或其組合。介電金屬氧化物襯層721與介電隔離層722的組合可填充深溝槽719(具有縫隙(seam)及/或包封空腔(encapsulated cavity)或不具有縫隙及/或包封空腔)。在本文中，對深溝槽719進行填充的介電金屬氧化物襯層721與介電隔離層722的組合的垂直延伸部分被稱為深溝槽隔離結構720。介電金屬氧化物襯層721及介電隔離層722的水平延伸部分可上覆在半導體基板510的背側表面上。在介電隔離層722包含氧化矽的情形 中，氧化矽材料部分(即介電隔離層722的垂直延伸部分)可位於每一深溝槽719內且可接觸內側介電金屬氧化物襯層(即第二介電金屬氧化物襯層721B)的表面。
參照圖9A及圖9B，可在介電隔離層722的水平延伸部分之上形成柵格結構(grid structure)740。舉例來說，可在介電隔離層722的水平延伸部分之上依序形成包括介電柵格材料層與金屬反射材料層的層堆疊。介電柵格材料層可包含介電材料，例如氧化矽、多孔介電材料、聚醯亞胺或另一介電材料。介電柵格材料層的厚度可介於50nm到500nm的範圍內，但也可使用更小的厚度及更大的厚度。金屬反射材料層可包含可提供高反射率的金屬材料。舉例來說，金屬反射材料層可包含銀、鋁、銅、金或任何其他高反射金屬材料。金屬反射材料層的厚度可介於50nm到500nm的範圍內，但也可使用更小的厚度及更大的厚度。
可在金屬反射材料層之上塗敷光阻層(未示出)且可對光阻層進行微影圖案化，以在第二導電類型的固定光電二極體層602的區域內(即在第二導電類型的固定光電二極體層602與第一導電類型的井607之間包括相應的p-n接面的光偵測器的區域內)形成開口。感測電路的電晶體(例如重置電晶體640、源極跟隨器電晶體650及選擇電晶體660)的區域可被或可不被光阻層覆蓋。
可對介電柵格材料層及金屬反射材料層的未被光阻層的圖案化部分掩蔽的部分進行蝕刻，以形成穿過介電閘極材料層及金屬反射材料層的開口。介電柵格材料層的剩餘部分形成介電柵 格結構742，金屬反射材料層的剩餘部分形成金屬柵格結構744。介電柵格結構742與金屬柵格結構744的堆疊構成柵格結構740。
柵格結構740可上覆在第二導電類型的固定光電二極體層602的周邊且為位於相應的子畫素800內的每一光偵測器界定光收集區域。畫素900可包括被配置成探測不同波長的光的一組子畫素。每一畫素900可位於包括一組子畫素800的相應的畫素區內。舉例來說，畫素900可包括第一子畫素801的至少一個例子、第二子畫素802的至少一個例子及第三子畫素803的至少一個例子。在所示出的實例中，畫素可包括位於第一子畫素區中的第一子畫素801(例如綠色子畫素)、位於兩個第二子畫素區中的兩個第二子畫素802(例如兩個紅色子畫素)以及位於第三子畫素區中的第三子畫素803(例如藍色子畫素)。一般來說，畫素900可包括被配置成探測不同波長範圍的光的至少兩種類型的子畫素800的各種組合。作為另外一種選擇，圖像感測器可為包括單一類型的子畫素800的單色圖像感測器。在此種情形中，每一畫素900可僅包括單個子畫素800。
柵格結構740可將每一子畫素800劃分成探測器區及感測電路區。舉例來說，第一子畫素801可包括上覆在第一子畫素801的第二導電類型的固定光電二極體層602上的第一探測器區801D以及上覆在第一子畫素801的感測電路(640、650、660)上的第一感測電路區801S。第二子畫素802可包括上覆在第二子畫素802的第二導電類型的固定光電二極體層602上的第二探測 器區802D以及上覆在第二子畫素802的感測電路(640、650、660)上的第二感測電路區802S。第三子畫素803可包括上覆在第三子畫素803的第二導電類型的固定光電二極體層602上的第三探測器區803D以及上覆在第三子畫素803的感測電路(640、650、660)上的第三感測電路區803S。一般來說，畫素900內的所述一組子畫素800的所有子畫素800可以有益於畫素900在畫素900的陣列1000內的週期性重複的任何圖案排列。
參照圖10，可在柵格結構之上形成具有平坦頂表面的平坦化介電層770。可藉由沉積自平坦化介電材料(self-planarizing dielectric material)(例如可流動氧化物(flowable oxide，FOX))來形成平坦化介電層770。作為另外一種選擇，可沉積透明介電材料且例如藉由化學機械平坦化將透明介電材料平坦化，以提供平坦化介電層770。
可在平坦化介電層770之上塗敷各種濾光材料且可將所述各種濾光材料圖案化以形成各種濾光片780。濾光片780可包括形成在第一子畫素801的區內的第一類型濾光片781、形成在第二子畫素802的區內的第二類型濾光片782以及形成在第三子畫素803的區內的第三類型濾光片783。每一濾光材料的組成物可被選擇成使得目標波長範圍內的光穿過濾光材料而目標波長範圍外的光被濾光材料吸收。
可藉由在濾光片780之上塗敷光學透明材料並藉由將光學透明材料圖案化成具有凸表面的材料部分而在濾光片780之上 形成光學透鏡790，光學透鏡790在柵格結構740內居中地位於下伏的開口中的相應一個開口上。
一般來說，柵格結構740可上覆在半導體基板510的背側表面709上且可在子畫素中的相應一個子畫素的區域內(即在相應的子畫素區800內)具有開口陣列。濾光片780陣列可上覆在柵格結構740上且透鏡790的陣列可上覆在濾光片780的陣列上。
參照圖11，可將載體基板690及結合緩衝層689(如果存在)從內連層級介電層670拆離。在將載體基板690從半導體基板510拆離之前或之後，可將半導體基板510及半導體基板510上的裝置結構單體化成分立的圖像感測器。
參照圖12及本公開的前述圖式，根據本公開的實施例提供形成半導體結構的一般方法。參照步驟1210，可在半導體基板510的基板半導體層601的前側表面上形成前側感測器元件。參照步驟1220，可在半導體基板510的基板半導體層601中形成溝槽719。每一溝槽719的側壁包括垂直或錐形表面，垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。參照步驟1230，可藉由在低於攝氏500度的生長溫度下對溝槽719的垂直或錐形表面執行磊晶生長製程來形成包含第二單晶半導體材料的單晶半導體襯層661。單晶半導體襯層661含有垂直延伸部分，所述垂直延伸部分具有在第一側上與垂直或錐形表面接觸的第一側表面且具有第二側表面，第二側表面具有小於0.5nm的第二方均根表面粗糙 度。參照步驟1240，可在溝槽719中的每一者中的單晶半導體襯層661的第二側表面上形成至少一個介電金屬氧化物襯層721及介電隔離層722。所述至少一個介電金屬氧化物襯層721可具有均勻的厚度且可具有非化學計量的富氧組成物，非化學計量的富氧組成物將負電荷陷獲在所述至少一個介電金屬氧化物襯層721中。單晶半導體襯層661可藉由減少所述至少一個介電金屬氧化物襯層721中的組成物變化及厚度變化來增強所述至少一個介電金屬氧化物襯層721中的負電荷的均勻性。參照步驟1250，可在填充的溝槽719之上形成平坦化介電層770、濾光片780及透鏡790。
參照圖13A，比較示例性測試樣本的示意性垂直剖視圖示出形成在半導體基板中的深溝槽。由於反應離子蝕刻損壞，基板半導體層601與兩個介電金屬氧化物襯層(721A、721B)之間的介面示出大於1nm的方均根表面粗糙度。隨後沉積鉻層910及氧化矽層920，以在圖13A所示示意性垂直剖視圖中提供各層之間的對比。
參照圖13B，圖13B示出根據本公開實施例的測試樣本的示意性垂直剖視圖。在包括基板半導體層601的半導體基板中形成深溝槽719。如上所述，使用低溫磊晶製程形成單晶半導體襯層661。隨後在深溝槽的側壁上形成兩個介電金屬氧化物襯層(721A、721B)。隨後在所述兩個介電金屬氧化物襯層(721A、721B)上沉積包含氧化矽的介電隔離層722。所述兩個介電金屬氧化物襯層(721A、721B)示出與單晶半導體襯層661的平坦的 介面，單晶半導體襯層661具有小於0.5nm(例如小於0.3nm)的方均根表面粗糙度。此外，與圖13A中的基板半導體層601的側壁表面相比，圖13B中的單晶半導體襯層661的側壁表面顯示出少得多的缺陷及表面形貌特徵。另外，圖13B中的單晶半導體襯層661的表面沿著沿著單晶半導體襯層661的單晶材料的結晶平面的直線。由於圖13B中的單晶半導體襯層661的側壁的表面品質優於圖13A中的基板半導體層601的側壁的表面品質，因此與圖13A中的第一介電金屬氧化物襯層721A相比，圖13B中的第一介電金屬氧化物襯層721A顯示出更均勻的膜厚度分佈及顯著降低的表面粗糙度。與不包含本公開的單晶半導體襯層661的比較示例性圖像感測器相比，包含圖13B所示結構的圖像傳感器具有優越的暗電流及白畫素性能。
參照所有圖式且根據本公開的各種實施例，提供一種半導體結構，所述半導體結構包括半導體基板510，半導體基板510包括基板半導體層601，基板半導體層601具有第一平坦表面(例如前表面609)及與第一平坦表面平行的第二平坦表面(例如背側表面709)且含有從第二平坦表面朝第一平坦表面延伸的溝槽719，其中基板半導體層601的第一單晶半導體材料在溝槽的側壁處具有垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。半導體結構包括單晶半導體襯層661，單晶半導體襯層661包含第二單晶半導體材料，所述第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述 垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度。至少一個介電金屬氧化物襯層721可位於單晶半導體襯層661的第二側表面上。
在一些實施例中，所述垂直或錐形表面的整個表面積的大於50%的表面段包括不含有所述第一單晶半導體材料的小面化表面，所述第二單晶半導體材料的所述第二側表面的整個表面積的大於50%的表面段包括作為所述第二單晶半導體材料的小面化表面。在一些實施例中，所述至少一介電金屬氧化物襯層包括氧化鋁層，所述氧化鋁層接觸所述單晶半導體襯層且具有介於0.8nm到1.6nm的範圍內的厚度並且具有小於0.1nm的方均根厚度變化。在一些實施例中，所述至少一介電金屬氧化物襯層包含至少一富氧介電金屬氧化物材料且具有淨負電荷，氧化矽材料部分位於所述溝槽內且接觸所述至少一介電金屬氧化物襯層的表面。在一些實施例中，所述單晶半導體襯層具有介於1.5nm到10nm的範圍內的平均厚度，所述第一方均根表面粗糙度為所述第二方均根表面粗糙度的至少三倍。
根據本公開的另一方面，提供一種圖像感測器，所述圖像感測器包括：畫素(900)的陣列1000，位於包括基板半導體層(601)的半導體基板510上，其中所述畫素的陣列1000內的每一畫素900包括至少一個子畫素800，每一子畫素800包括位於半導體基板510的前表面上的相應的光偵測器630及相應的感測電 路(640、650、660)；多個溝槽719，在所述子畫素中的相鄰的各對子畫素之間的邊界處從半導體基板510的背側表面709朝前表面609延伸，其中基板半導體層601的第一單晶半導體材料在所述多個溝槽中的溝槽的側壁處具有垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度；單晶半導體襯層661，包含第二單晶半導體材料，第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度；以及至少一個介電金屬氧化物襯層721，位於單晶半導體襯層661的第二側表面上。
在一些實施例中，所述基板半導體層具有p型摻雜，所述光偵測器中的每一光偵測器包括n摻雜固定光電二極體層，所述至少一介電金屬氧化物襯層包含至少一種富氧介電金屬氧化物材料且具有淨負電荷。在一些實施例中，所述淨負電荷具有從每平方釐米5.0×109個電子到每平方釐米1.0×1014個電子的面密度。在一些實施例中，所述第二單晶半導體材料磊晶對準到所述第一單晶半導體材料，所述第一單晶半導體材料及所述第二單晶半導體材料具有p型摻雜，所述第二單晶半導體材料具有比所述第一單晶半導體材料的與所述第二單晶半導體材料接觸的部分低的p型摻雜劑原子濃度。在一些實施例中，所述至少一介電金屬氧化物襯層包括氧化鋁層，所述氧化鋁層接觸所述單晶半導體襯層且具有介於0.8nm到1.6nm的範圍內的厚度並且具有小於0.1nm 的方均根厚度變化，所述至少一介電金屬氧化物襯層包括內側介電金屬氧化物襯層，所述內側介電金屬氧化物襯層包含介電常數大於7.9的介電金屬氧化物材料、具有與氧化鋁不同的材料組成物且接觸所述氧化鋁層，氧化矽材料部分位於所述溝槽內且接觸所述內側介電金屬氧化物襯層的表面。在一些實施例中，所述單晶半導體襯層具有介於1.5nm到10nm的範圍內的平均厚度，所述第一方均根表面粗糙度為所述第二方均根表面粗糙度的至少三倍。在一些實施例中，所述垂直或錐形表面的整個表面積的大於50%的表面段包括不含有所述第一單晶半導體材料的小面化表面，所述第二單晶半導體材料的所述第二側表面的整個表面積的大於50%的表面段包括作為所述第二單晶半導體材料的小面化表面。在一些實施例中，圖像感測器還包括柵格結構、濾光片陣列以及透鏡陣列，柵格結構上覆在所述半導體基板的所述背側表面上且在所述子畫素中的相應一個子畫素的區域內具有開口陣列，濾光片陣列上覆在所述柵格結構上，透鏡陣列上覆在所述濾光片陣列上。
根據本公開的另一方面，提供一種形成半導體結構的方法，其中可藉由以下方式形成所述半導體結構：在半導體基板510的基板半導體層601中形成溝槽719，其中溝槽719的側壁包括垂直或錐形表面，所述垂直或錐形表面具有大於0.5nm的第一方均根表面粗糙度。可藉由在低於攝氏500度的生長溫度下對溝槽719的所述垂直或錐形表面執行磊晶生長製程來形成包含第二單晶半 導體材料的單晶半導體襯層661，其中單晶半導體襯層含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5nm的第二方均根表面粗糙度。可在單晶半導體襯層661的第二側表面上形成至少一個介電金屬氧化物襯層721。
在一些實施例中，所述磊晶生長製程使用選自矽烷及乙矽烷的含矽前驅體氣體，所述單晶半導體襯層具有介於1.5nm到10nm的範圍內的平均厚度，所述第一方均根表面粗糙度為所述第二方均根表面粗糙度的至少三倍。在一些實施例中，所述方法包括在所述半導體基板的前側上形成電晶體、內連層級介電層及金屬內連結構，所述溝槽是朝所述半導體基板的所述前側穿過所述半導體基板的背側表面形成。在一些實施例中，所述的方法還包括將載體基板貼合到所述內連層級介電層，在對所述載體基板進行貼合之後，對所述半導體基板進行薄化，在形成所述金屬內連結構之後，形成所述溝槽。在一些實施例中，所述的方法還包括在所述半導體基板的所述前側上形成光偵測器及用於所述光偵測器的感測電路，形成上覆在所述半導體基板的所述背側表面上的柵格結構，在所述柵格結構之上形成濾光片陣列，在所述濾光片陣列之上形成透鏡陣列。在一些實施例中，所述的方法還包括在所述半導體基板中在所述前側上直接在所述電晶體之間形成淺溝槽隔離結構，其中所述溝槽包括深溝槽，所述深溝槽穿過所述半導體基板延伸到所述淺溝槽隔離結構中的一個淺溝槽隔離結構且 具有介於1.5微米到10微米的範圍內的深度，在所述至少一介電金屬氧化物襯層上在所述深溝槽的剩餘體積中沉積介電隔離層，其中所述至少一介電金屬氧化物襯層包含至少一種富氧介電金屬氧化物材料且具有淨負電荷，位於所述深溝槽中的所述至少一介電金屬氧化物襯層及所述介電隔離層的部分構成介電隔離結構。在一些實施例中，所述垂直或錐形表面的整個表面積的大於50%的表面段包括不含有所述第一單晶半導體材料的小面化表面，所述第二單晶半導體材料的所述第二側表面的整個表面積的大於50%的表面段包括作為所述第二單晶半導體材料的小面化表面。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1210、1220、1230、1240、1250:步驟

Claims (10)

  1. 一種半導體結構，包括：半導體基板，包括基板半導體層，所述基板半導體層具有第一平坦表面及與所述第一平坦表面平行的第二平坦表面且含有從所述第二平坦表面朝所述第一平坦表面延伸的溝槽，其中所述基板半導體層的第一單晶半導體材料在所述溝槽的側壁處具有為第一方均根表面粗糙度的表面，所述第一方均根表面粗糙度大於0.5奈米；單晶半導體襯層，包含第二單晶半導體材料，所述第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5奈米的第二方均根表面粗糙度；以及至少一介電金屬氧化物襯層，位於所述單晶半導體襯層的所述第二側表面上。
  2. 如請求項1所述的半導體結構，其中：所述垂直或錐形表面的整個表面積的大於50%的表面段包括不含有所述第一單晶半導體材料的小面化表面；以及所述第二單晶半導體材料的所述第二側表面的整個表面積的大於50%的表面段包括作為所述第二單晶半導體材料的小面化表面。
  3. 如請求項1所述的半導體結構，其中所述至少一介電金屬氧化物襯層包括氧化鋁層，所述氧化鋁層接觸所述單晶半導 體襯層且具有介於0.8奈米到1.6奈米的範圍內的厚度並且具有小於0.1奈米的方均根厚度變化。
  4. 如請求項1所述的半導體結構，其中：所述至少一介電金屬氧化物襯層包含至少一富氧介電金屬氧化物材料且具有淨負電荷；以及氧化矽材料部分位於所述溝槽內且接觸所述至少一介電金屬氧化物襯層的表面。
  5. 如請求項1所述的半導體結構，其中：所述單晶半導體襯層具有介於1.5奈米到10奈米的範圍內的平均厚度；以及所述第一方均根表面粗糙度為所述第二方均根表面粗糙度的至少三倍。
  6. 一種圖像感測器，包括：畫素陣列，位於包括基板半導體層的半導體基板上，其中所述畫素陣列內的每一畫素包括至少一子畫素，所述至少一子畫素中的每一子畫素包括位於所述半導體基板的前表面上的相應的光偵測器及相應的感測電路；多個溝槽，在所述子畫素中的相鄰的各對子畫素之間的邊界處從所述半導體基板的背側表面朝所述前表面延伸，其中所述基板半導體層的第一單晶半導體材料在所述多個溝槽中的溝槽的側壁處具有垂直或錐形表面，所述垂直或錐形表面具有大於0.5奈米的第一方均根表面粗糙度； 單晶半導體襯層，包含第二單晶半導體材料，所述第二單晶半導體材料含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5奈米的第二方均根表面粗糙度；以及至少一介電金屬氧化物襯層，位於所述單晶半導體襯層的所述第二側表面上。
  7. 如請求項6所述的圖像感測器，其中：所述第二單晶半導體材料磊晶對準到所述第一單晶半導體材料；所述第一單晶半導體材料及所述第二單晶半導體材料具有p型摻雜；以及所述第二單晶半導體材料具有比所述第一單晶半導體材料的與所述第二單晶半導體材料接觸的部分低的p型摻雜劑原子濃度。
  8. 如請求項6所述的圖像感測器，還包括：柵格結構，上覆在所述半導體基板的所述背側表面上且在所述子畫素中的相應一個子畫素的區域內具有開口陣列；濾光片陣列，上覆在所述柵格結構上；以及透鏡陣列，上覆在所述濾光片陣列上。
  9. 一種形成半導體結構的方法，包括：在半導體基板的基板半導體層中形成溝槽，其中所述溝槽的側壁包括垂直或錐形表面，所述垂直或錐形表面具有大於0.5奈米 的第一方均根表面粗糙度；藉由在低於攝氏500度的生長溫度下對所述溝槽的所述垂直或錐形表面執行磊晶生長製程來形成包含第二單晶半導體材料的單晶半導體襯層，其中所述單晶半導體襯層含有垂直延伸部分，所述垂直延伸部分在第一側上具有與所述垂直或錐形表面接觸的第一側表面且具有第二側表面，所述第二側表面具有小於0.5奈米的第二方均根表面粗糙度；以及在所述單晶半導體襯層的所述第二側表面上形成至少一介電金屬氧化物襯層。
  10. 如請求項9所述形成半導體結構的方法，其中：所述方法包括在所述半導體基板的前側上形成電晶體、內連層級介電層及金屬內連結構；以及所述溝槽是朝所述半導體基板的所述前側穿過所述半導體基板的背側表面形成。
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