SU1163361A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее регистр адреса, основную пам ть, буферную пам ть, причем вход регистра адреса  вл етс  первым входом устройства, первый выход регистра адреса соединен с соответствующим входом основной пам ти, второй выход регистра адреса соединен с первым входом буферной пам ти и втЪрым входом основной пам ти, первый выход которой соединен с вторым входом буферной пам ти, третий вход которой  вл етс  вторым входом устройства, а выход буферной пам ти  вл етс  первым выходом устройства, отлишющеес  тем, что, с целью повышени  надежности устройства, оно содержит дополнительную пам ть, регистр слова, регистр поиска, блок контрол , регистр ошибок, группу элементов И, элемент ИЛИ, причем первый вход дополнительной пам ти  вл етс  третьим входом устройства, второй вход дополнительной пам ти соединен с вторым входом регистра адреса, а выход соединен с входом регистра слова, которого соединен с первым инверсным входом элементов И группы и первым входом блока контрол , второй вход которого соединен с выходом буферной пам ти, выход блока контрол  соединен с входом регистра ошибок, выход которого соединен с вторым выходом устройства, выход элемента ИЛИ  вл етс  i третьим выходом устройства, а вход соединен с выходами элементов И группы, вторые входы которых соединены с выходом регистра поиска, вход которого соединен с вторым выходом основной пам ти, третий выход которой соединен с третьим входом блока койтрол .

Description

о:

оо

00 С5

2. Устройство по п. 1, отличающеес  тем, что блок контрол  содержит две группы сумматоров по модулю два, две группы элементов И и элемент И, причем входы сумматоров по модулю два первой группы объединены и  вл ютс  первым входом блока контрол , входы элемента И объединены и  вл ютс  вторым входом блока контрол , а входы сумматора по модулю два второй группы объединены и  вл ютс  третьим входом блока контрол , выходы сумматоров

по модулю два первой группы соединены с соответствующими входами элементов И первой группы, другие входы которых соединены с соответствующими входами элемента И, выход которого подключен к одним входам элементов И второй группы, другие входы которых подключены к соответствующим выходам сумматоров по модулю два второй группы, а выходы элементов И групп  вл ютс  соответствующими выходами блока контрол .

Изобретение относитс  к вычислительной технике и .предназначено дл  организации буферной пам ти в устройствах обработки информации с иерархической организацией пам ти.

Цель изобретени  - повышение надежности устройства.

Изобретение позвол ет контролировать правильность работы буферной пам ти и исключать из работы неисправные блоки буферной пам ти динамически, без вмещательства оператора, что обеспечивает высокую надежность работы буферной пам ти.

На фиг. 1 изображена структурна  схема запоминающего устройства с самоконтролем; на фиг. 2 - функциональна  схема основной пам ти; на фиг. 3 - функциональна  схема блока контрол .

Запоминающее устройство с самоконтролем содержит регистр 1 адреса, основную пам ть 2, буферную пам ть 3, дополнительную пам ть 4, регистр 5 слова, регистр 6 поиска, блок 7 контрол , регистр 8 ощибок, группу 9 элементов И, эле.мент ИЛИ 10 (фиг. 1). Кроме того, обозначены первый 11, второй 12 и третий 13 входы устройства, первый 14, второй 15 и третий 16 выходы устройства.

Вход регистра 1 адреса  вл етс  первым входом 11 устройства, первый выход регистра 1 адреса соединен с соответствующим входом основной пам ти 2, второй выход регистра 1 адреса - с первым входом буферной пам ти 3 и вторым, входом основной пам ти 2, первый выход которой соединен с вторым входом буферной пам ти 3, третий вход которой  вл етс  вторым входом 12 устройства, а выход ,буферной пам ти 3  вл етс  первым выходом 14 устройства. Первый в.ход дополнительной пам ти 4  вл етс  третьим входом 13 устройства, второй вход дополнительной пам ти 4 соединен с вторым выходом регистра 1 адреса, а выход соединен с входом регистра 5 слова, выход которого соединен с первым инверсным

входом элементов И группы 9 и первым входом блока 7 контрол , второй вход которого соединен с выходом буферной пам ти 3. Выход блока 7 контрол  соединен с входом 5 регистра 8 ошибок, выход которого соединен е вторым выходом 15 устройства. Выход элемента ИЛИ 10  вл етс  третьим выходом 16 устройства, а вход соединен с выходами элементов И группы 9, вторые входы которых соединены с выходом регистра 6 поиска,

вход которого соединен с вторым выходом основной пам ти 2, третий выход которой соединен с третьим входом блока контрол  7. Регистр 1 адреса предназначен дл  приема и хранени  адреса обращени  к опера5 тивной пам ти.

Основна  пам ть 2 предназначена дл  хранени  и выдачи информации о нахождении запрашиваемых данных в буферной пам ти и содержит (фиг. 2) индексную пам ть 17, состо щую из /С колонок и L р дов,

0 группу компараторов 18, шифратор 19. Выход регистра 1 адреса соединен с первым входом индексной пам ти 17 и первым входом каждого компаратора из группы 18, вторые входы которых соединены с соответствующими выходами индексной пам ти 17, соединенными также с третьим входом блока 7 контрол , выходы компараторов из группы 18 соединены с входом регистра 6 поиска и входом шифратора 19, выход которого соединен с вторым входом буферной пам ти 3,

„ второй выход регистра 1 адреса соединен с вторым входом индексной пам ти Г7.

Буферна  пам ть 3 имеет блочную структуру и состоит из L р дов и К колонок и имеет емкость LX К блоков данных. Блок- это квант информации, взаимно .однозначно

соответствующий информации в оперативной пам ти. Буферна  пам ть построена по частично ассоциативному принципу: адрес колонки определ етс  частью адреса обращени  из регистра 1 адреса, нужный же р д адресуетс  по результату ассоциативного

0 поиска в основной пам ти 2. Загружаетс 

буферна  пам ть 3 по второму входу устройства 12.

Дополнительна  пам ть 4 предназначена дл  хранени  информации о деградации блоков буферной пам ти 3. Емкость ее LXK битов (К слов длиной L битов). Если i-й бит деградации в J-M слове установлен в «1, то блок данных, наход щихс  в i-м р ду и j-й колонке буферной пам ти 3,  вл етс  недоступным дл  использовани . Нулевое значение бита деградации разрешает использование соответствующего блока буферной пам ти 3.

Регистр слова 5 предназначен дл  приема и хранени  информации, считанной из дополнительной пам ти 4; разр дность - L битов.

Регистр поиска 6 предназначен дл  фиксации результата ассоциативного поиска в основной пам ти 2, разр дность - L битов.

Блок 7 контрол  предназначен дл  организации контрол  правильности работы буферной пам ти 3 и основной пам ти 2. В случае организации контрол  по паритету выходной информации из буферной пам ти 3 и основной пам ти 2 блок 7 контрол  (фиг. 3) содержит две группы 20 и 21 сумматоров по модулю два, две группы 22 и 23 элементов И и элемент И 24. Входы сумматоров по модулю два первой группы 20 объединены и  вл ютс  первым входом блока 7 контрол , входы элемента И 24 объединены и  вл ютс  вторым входом блока 7 контрол , а входы сумматора по модулю два второй группы 21 объединены и  вл ютс  третьим входом блока 7 контрол .

Выходы сумматоров по модулю два первой группы 20 соединены с соответствующими входами элементов И первой группы 22, другие входы которых соединены с соответствующими входами элемента И 24, выход которого подключен к одним входам элементов И второй группы 23, другие входы которых подключены к соответствующим выходам сумматоров по модулю два второй группы 21. Выходы элементов И групп 22 и 23  вл ютс  сс/Ьтветствующими выходами блока 7 контрол  и соединены с входом регистра 8 ощибок.

Регистр 8 ошибок предназначен дл  фиксации сбоев, обнаруженных блоком 7 контрол  и передачи в устройство обработки информации.

Устройство работает следующим образом.

При выполнении операции обращени  к оперативной пам ти адрес обращени  к оперативной пам ти поступает на первый вход И устройства (фиг. 1) и запоминаетс  в регистре 1 адреса. Младша  часть адреса, определ юща  адрес колонки, одновременно поступает на первый вход буферной пам ти 3, второй вход основной пам ти 2 и второй вход дополнительной пам ти 4. Старша  часть адреса из регистра 1 адреса поступает на первый вход основной пам ти 2, определ ющей наличие или отсутствие затребованных данных в буферной пам ти 3.

Младша  часть адреса поступает в индексную пам ть 17 (фиг. 2), где выбираетс  , одна из К колонок. Считанные L  чеек поступают на входы соответствующих компараторов 18, где сравниваютс  со старшей частью адреса. Результат ассоциативного поиска (сигналы с выходов компараторов 18) запоминаетс  в регистре 6 поиска. Одновременно сигналы с выходов компараторов 18 поступают на шифратор 19, на выходе которого формируетс  адрес р да буферной пам ти, поступающий на второй вход буферной пам ти 3. По полученному из основной пам ти 2 адресу р да и младшей части

адреса (адресующей колонку) буферна  пам ть 3 осуществл ет считывание данных, которые передаютс  на первый выход устройства 14.

Одновременно осуществл етс  считывание L битов из дополнительной пам ти 4 по младшей части адреса, которые запоминаютс  в регистре 5 слова.

Допустим, что запрашиваемые данные обнаружены в i-м р ду (i-й разр д регистра 6

, поиска установлен в единичное значение). При этом, если данный блок буферной пам ти 3 не отключен (1-й разр д регистра 5 слова сброшен в нулевое значение), на выходе i-ro элемента И группы 9 возбуждаетс  единичный сигнал, который, пройд  элемент

0 ИЛИ 10, поступает на третий выход устройства , свидетельствует о наличии действительных данных в буферной пам ти 3 и разрешает их использование.

Если же данный блок буферной пам ти отключен, то Г-и разр д регистр слова имеет

5 единичное значение (считанное из дополнительной пам ти 4) и на выходе i-ro элемента И группы 9 отсутствует единичный сигнал. В этом случае на выходе элемента ИЛИ 10 присутствует нулевой сигнал, который запрещает использование данных буферной пам  ти 3 и инициирует необходимость формировани  обращени  к оперативной пам ти. Информаци , считанна  из буферной пам ти 3 и индексной пам ти 17, вместе с контрольными разр дами поступает в блок

г 7 контрол , где осуществл етс  ее контроль по паритету.

Содержимое выбранной колонки индексной пам ти 17 (L  чеек) поступает на вход сумматоров по модулю два первой группы 20. Результаты контрол  поступают на выход

элементов И первой группы 22 и фиксируютс  в регистре 8 ошибок, если на инверсных входах этих элементов нулевые сигналы (биты деградации в регистре 5 слова установлены в нулевое значение).

Если обнаружен сбой в данных 1-й  чейки

5 индексной пам ти 17 и 1-й разр д регистра 5 слова установлен в единичное состо ние, данный сбой считаетс  недействительным (на выходе i-ro элемента И первой группы 22

нулевой сигнал), т. е. сбой не фиксируетс  в регистре 8 ошибок.

Данные из буферной пам ти 3 контролируютс  по паритету на сумматорах по модулю два второй группы 21. Результат контрол  передаетс  на выход элементов И второй группы 23, если на выходе элемента И 24 присутствует нулеввой сигнал (не все биты деградации в регистре 5 слова в единичном состо нии).

Таким образом, блокировка сбоев буферной пам ти осуществл етс  при отключении всей колонки буферной пам ти. Если в ходе обращени  к оперативной пам ти в регистре 8 ошибок зафиксирован сбой, в i-й  чейке адресуемой колонки индексной пам ти 17 (i-й разр д регистра ощибок равен единице), единичный сигнал с второго выхода 15 устройства вызывает микропрограммное прерывание , в результате которого производитс  переход на микропрограмму обработки сбоев.

Данна  микропрограмма, в случае необходимдсти , осуществл ет установку соответствующего бита в дополнительной пам ти 4. Дл  этой цели используетс  третий вход 13 устройства.

Таким образом, дальнейшее использование блока буферной пам ти, соответствующего сбойной  чейке индексной пам ти,

I

ГГГ-ТГ1

запрещаетс . Так, если в результате ассо-, циативного поиска в основной пам ти 2 i-й разр д регистра 5 слова и регистра 6 поиска установлен в единицу, на выходе 5 i-ro элемента И группы 9 устанавливаетс  нулевой сигнал, который запрещает использование данных из i-й  чейки буферной пам ти несмотр  на то, что основна  пам ть 2 показала, что запрашиваемые данные содержатс  в буферной пам ти 3.

Кроме того, единичный 1-й бит регистра 5 слова блокирует выдачу сбо - i-й  чейки индексной пам ти 17, что позвол ет после отключени  не реагировать на сбои в-данной  чейке.

Аналогично, если обнаружен сбой данных буферной пам ти 3, отключаетс  соответствующий блок данных или полностью колонка (в этом случае блокируютс  сбои, обнаруженные в выходных данных буферной пам ти 3).

Предлагаемое устройство осуществл ет контроль за правильностью работы буферной пам ти, и позвол ет исключить из работы неисправные блоки буферной пам ти динамически , без вмешательства оператора, что обеспечивает высокую Надежность работы буферной пам ти.

Фиг.2

Claims (2)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее регистр адреса, основную память, буферную память, причем вход регистра адреса является первым входом устройства, первый выход регистра адреса соединен с соответствующим входом основной памяти, второй выход регистра адреса соединен с первым входом буферной памяти и вторым входом основной памяти, первый выход которой соединен с вторым входом буферной памяти, третий вход которой является вторым входом • устройства, а выход буферной памяти является первым выходом устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит дополнительную память, регистр слова, регистр поиска, блок контроля, регистр ошибок, группу элементов И, элемент ИЛИ, причем первый вход дополнительной памяти является третьим входом устройства, второй вход дополнительной памяти соединен с вторым входом регистра адреса, а выход соединен с входом регистра слова, в^ход которого соединен с первым инверсным входом элементов И группы и первым входом блока контроля, второй вход которого соединен с выходом буферной памяти, выход блока контроля соединен с входом регистра ошибок, выход которого соединен с вторым выходом устройства, выход элемента ИЛИ является третьим выходом устройства, а вход соединен с выходами элементов И группы, вторые входы которых соединены с выходом регистра поиска, вход которого соединен с вторым выходом основной памяти, третий выход которой соединен с третьим входом блока контроля.

ns

Фиг.]

О

2. Устройство по π. 1, отличающееся тем, что блок контроля содержит две группы сумматоров по модулю два, две группы элементов И и элемент И, причем входы сумматоров по модулю два первой группы объединены и являются первым входом блока контроля, входы элемента И объединены и являются вторым входом блока контроля, а входы сумматора по модулю два второй группы объединены и являются третьим входом блока контроля, выходы сумматоров по модулю два первой группы соединены с соответствующими входами элементов И первой группы, другие входы которых соединены с соответствующими входами элемента И, выход которого подключен к одним входам элементов И второй группы, другие входы которых подключены к соответствующим выходам сумматоров по модулю два второй группы, а выходы элементов И групп являются соответствующими выходами блока контроля.