RU2269153C2 - Accumulating type adder - Google Patents
Accumulating type adder Download PDFInfo
- Publication number
- RU2269153C2 RU2269153C2 RU2003134088/09A RU2003134088A RU2269153C2 RU 2269153 C2 RU2269153 C2 RU 2269153C2 RU 2003134088/09 A RU2003134088/09 A RU 2003134088/09A RU 2003134088 A RU2003134088 A RU 2003134088A RU 2269153 C2 RU2269153 C2 RU 2269153C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- bus
- output
- trigger
- inputs
- Prior art date
Links
- 239000000126 substance Substances 0.000 abstract 1
- 238000007792 addition Methods 0.000 description 14
- 230000008033 biological extinction Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Bus Control (AREA)
Abstract
Description
Изобретение относится к области вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и в устройствах цифровой автоматики.The invention relates to the field of computer technology and can be used in computer processing devices and digital automation devices.
Известны сумматоры накапливающего типа (далее - объект), см., например, книгу М.А.Карцев. Арифметика цифровых машин. М.: Наука 1969, стр.247-252, а также двоичный накапливающий сумматор по а.с. SU 1112363А. Недостатком объекта является наличие в каждом разряде трех RS-триггеров и выполнение только одной операции - сложения.Accumulative accumulators (hereinafter referred to as the object) are known, see, for example, the book by M.A. Kartsev. Arithmetic of digital machines. M .: Nauka 1969, pp. 247-252, as well as the binary accumulating adder by a.s. SU 1112363A. The disadvantage of this object is the presence in each category of three RS-triggers and the execution of only one operation - addition.
Наиболее близким, принятым за прототип, является накапливающий сумматор по а.с. SU 1176323 A.The closest adopted for the prototype, is the accumulating adder A. with. SU 1176323 A.
Прототип выполнен на основе только двух триггерных регистров, выполняет одну операцию сложения кодов, но может работать только при определенном, строго ограниченном времени распространения сигнала сквозного переноса. Другими словами, устройство работоспособно при Тсп=2nτ≤tи, - здесь Тсп - время сквозного переноса; τ - время задержки сигнала на одном логическом элементе (ЛЭ) И (ИЛИ); n - число двоичных разрядов объекта; tи - длительность исполнительного импульса, равная времени гашения переносов.The prototype is based on only two trigger registers, performs one operation of adding codes, but can only work with a certain, strictly limited propagation time of the end-to-end signal. In other words, the device is operable when Tsp = 2nτ≤t, and here Tsp is the time of end-to-end transfer; τ is the delay time of the signal on one logical element (LE) AND (OR); n is the number of binary bits of the object; t and - the duration of the Executive pulse, equal to the time of extinguishing transfers.
Из этого следует, что при увеличении Тсп следует увеличивать время гашения переносов, т.е. снижать быстродействие работы объекта. Вторым недостатком прототипа является ограниченный перечень выполняемых операций.It follows from this that with an increase in Tsp, the extinction time of the transfers should be increased, i.e. reduce the performance of the object. The second disadvantage of the prototype is a limited list of operations.
Задачей изобретения является устранение указанных недостатков. Для этого предложен объект, содержащий в каждом разряде первый и второй RS-триггеры, восемь элементов И, три элемента ИЛИ, один элемент НЕ и семь шин управления, причем входы первого элемента И соединены с шиной управления первым сложением по модулю два и с входной шиной сумматора, входы второго элемента И соединены с шиной управления сложением по модулю два инверсного кода второго слагаемого и выходом первого элемента НЕ, вход которого соединен с входной шиной сумматора, выходы первого и второго элементов И подключены к входам первого элемента ИЛИ; входы третьего элемента И соединены с шиной управления вторым сложением по модулю два и с шиной переноса из младшего разряда, выход третьего элемента И соединен с входом второго элемента ИЛИ, выход которого соединен с первыми входами четвертого и пятого элементов И. вторые входы этих элементов И связаны с единичным и нулевым выходами второго триггера соответственно, а выходы упомянутых элементов И подключены к нулевому и единичному входам первого триггера, выходы первого триггера соединены с первыми входами шестого и седьмого элементов И, его вторые входы подключены к шине управления пересылкой кода из первого триггера во второй, выходы шестого и седьмого элементов И соединены с нулевым и единичным входами второго триггера соответственно, выход седьмого элемента И и единичный выход второго триггера соединены с первым и вторым входами третьего элемента ИЛИ, кроме того, нулевые входы первого и второго триггеров подключены к шинам установки нуля этих триггеров, отличающийся тем, что сумматор в каждом разряде содержит четвертый элемент ИЛИ и восьмую шину гашения переносов, при этом выход первого элемента ИЛИ соединен со вторым входом второго элемента ИЛИ и с третьим входом третьего элемента ИЛИ, выход которого соединен с первым входом восьмого элемента И, нулевой вход первого триггера связан с первым входом четвертого элемента ИЛИ, второй вход этого элемента соединен с выходом восьмого элемента И, а третий вход четвертого элемента ИЛИ соединен с шиной переноса из младшего разряда, выход четвертого элемента ИЛИ подключен к второму входу восьмого элемента И, восьмая шина управления переносом соединена с третьим входом восьмого элемента И.The objective of the invention is to remedy these disadvantages. To this end, an object is proposed that contains in each category the first and second RS-flip-flops, eight AND elements, three OR elements, one NOT element and seven control buses, the inputs of the first AND element being connected to the control bus of the first addition modulo two and to the input bus the adder, the inputs of the second element And are connected to the addition control bus modulo two inverse codes of the second term and the output of the first element NOT, the input of which is connected to the input bus of the adder, the outputs of the first and second elements AND are connected to the inputs of the first element NTA OR; the inputs of the third AND element are connected to the control bus of the second addition modulo two and to the transfer bus from the least significant bit, the output of the third AND element is connected to the input of the second OR element, the output of which is connected to the first inputs of the fourth and fifth elements I. The second inputs of these elements AND are connected with the unit and zero outputs of the second trigger, respectively, and the outputs of the mentioned elements And are connected to the zero and unit inputs of the first trigger, the outputs of the first trigger are connected to the first inputs of the sixth and seventh elements And, its second inputs are connected to the control bus for sending code from the first trigger to the second, the outputs of the sixth and seventh elements And are connected to the zero and single inputs of the second trigger, respectively, the output of the seventh element And and the single output of the second trigger are connected to the first and second inputs of the third element OR, in addition, the zero inputs of the first and second triggers are connected to the zero-setting buses of these triggers, characterized in that the adder in each category contains the fourth OR element and the eighth hyphenation bus, wherein the output of the first OR element is connected to the second input of the second OR element and to the third input of the third OR element, the output of which is connected to the first input of the eighth AND element, the zero input of the first trigger is connected to the first input of the fourth OR element, the second input of this element is connected to the output the eighth AND element, and the third input of the fourth OR element is connected to the transfer bus from the least significant bit, the output of the fourth OR element is connected to the second input of the eighth AND element, the eighth transfer control bus is connected to the tre im entering the eighth element I.
Кроме того, введены:In addition, introduced:
- девятая шина управления сдвигом кода влево, подключенная к четвертому входу четвертого элемента ИЛИ (п.2 формулы изобретения);- the ninth left shift code control bus connected to the fourth input of the fourth OR element (claim 2);
- девятый элемент И и десятая шина управления, которая подключена к первому входу упомянутого элемента, второй вход связан с выходом восьмого элемента И первого старшего разряда, а его выход подключен к третьему входу второго элемента ИЛИ (п.3);- the ninth element And and the tenth control bus, which is connected to the first input of the said element, the second input is connected to the output of the eighth element And the first senior bit, and its output is connected to the third input of the second OR element (p. 3);
- пятый элемент ИЛИ, первый вход которого подключен к выходу седьмого элемента И, ко второму входу упомянутого элемента ИЛИ подключена введенная одиннадцатая шина управления, а выход шестого элемента ИЛИ соединен с единичным входом второго триггера (п.4).- the fifth OR element, the first input of which is connected to the output of the seventh AND element, the entered eleventh control bus is connected to the second input of the said OR element, and the output of the sixth OR element is connected to the single input of the second trigger (item 4).
Отметим основные отличительные признаки объекта и покажем, что позволяет получить каждый из признаков.We note the main distinguishing features of the object and show what makes it possible to obtain each of the signs.
1. Соединение выхода первого элемента ИЛИ через третий элемент ИЛИ с входом восьмого элемента И обеспечивает формирование сигнала переноса при переключении триггера 1 из "единицы" в "нуль", а также при наличии сигнала переноса, поступившего по шине 19, во время tи, т.е. в разряде будет сформирован сигнал переноса одновременно с выполнением ЭО приема второго слагаемого и сложения по модулю два.1. Connection of the output of the first OR element through the third OR element with the input of the eighth AND element provides the formation of a transfer signal when switching trigger 1 from "one" to "zero", as well as when there is a transfer signal received via bus 19 during t and t .e. in the discharge, a transfer signal will be generated simultaneously with the implementation of the EO of the reception of the second term and addition modulo two.
2. Соединение выхода восьмого элемента И с входом четвертого элемента ИЛИ обеспечивает "хранение" переноса во время второго и третьего временных тактов.2. The connection of the output of the eighth AND element with the input of the fourth OR element provides for “storage” of the transfer during the second and third time clocks.
3. Подключение восьмой шины к входу восьмого элемента И разрешает его работу во время t1, t2 и t3 временных тактов.3. Connecting the eighth bus to the input of the eighth element AND allows its operation during t 1 , t 2 and t 3 time clocks.
Указанные отличия объекта (1, 2, 3) повышают быстродействие работы и позволяют исключить из состава оборудования третий триггерный регистр.The indicated differences of the object (1, 2, 3) increase the speed of work and make it possible to exclude the third trigger register from the equipment.
4. Подключение девятой шины к входу четвертого элемента ИЛИ обеспечивает выполнение операции сдвига влево.4. Connecting the ninth bus to the input of the fourth OR element provides a left shift operation.
5. Подключение выхода восьмого элемента И к входу девятого элемента И младшего разряда обеспечивает сдвиг кода вправо.5. Connecting the output of the eighth element And to the input of the ninth element And the least significant bit provides a code shift to the right.
6. Подключение одиннадцатой шины управления через пятый элемент ИЛИ к "единичному" входу второго триггера позволяет выполнить операцию логического умножения.6. Connecting the eleventh control bus through the fifth OR element to the "single" input of the second trigger allows the operation of logical multiplication.
Указанные отличия объекта (4, 5, 6) расширяют перечень выполняемых операций.The indicated differences of the object (4, 5, 6) expand the list of operations performed.
Предлагаемый объект позволяет построить сумматор накапливающего типа на основе трех ЛЭ - И, ИЛИ, НЕ, его схема формирования и распространения сигнала переноса обеспечивает повышение быстродействия работы устройства, расширяется перечень выполняемых арифметических и логических операций (вычитание, сдвиг влево, сдвиг вправо, логическое сложение, логическое умножение и инвертирование кода) практически без дополнительных затрат оборудования.The proposed object allows you to build an accumulating type adder based on three LEs - AND, OR, NOT, its transmission signal generation and distribution scheme provides increased device operation speed, the list of arithmetic and logical operations (subtraction, left shift, right shift, logical addition, logical multiplication and code inversion) with virtually no additional hardware costs.
Для пояснения работы предлагаемого объекта на чертеже приведена функциональная схема одного двоичного разряда сумматора. Каждый разряд объекта содержит RS-триггеры 1 и 2, элементы ИЗ-11, элементы ИЛИ 12-16, элемент НЕ 17, шину управления сдвигом влево 18, шину переноса из младшего разряда 19, шину гашения переносов 21, шины установки нуля триггеров 22 и 23, шину пересылки кода из первого триггера во второй 24, шину приема единицы во второй триггер 25, шину приема прямого кода 26, шину управления вторым сложением по модулю два 27, шину приема обратного кода 28, шину сдвига кода вправо 29, входную шину приема кода в данный разряд 30.To explain the operation of the proposed object, the drawing shows a functional diagram of one binary discharge adder. Each bit of the object contains RS-triggers 1 and 2, elements IZ-11, elements OR 12-16, element NOT 17, the left shift control bus 18, the transfer bus from the least significant bit 19, the transfer blanking bus 21, the zero-setting bus of the triggers 22 and 23, a code forwarding bus from the first trigger to the second 24, a unit receiving bus to a second trigger 25, a forward code receiving bus 26, two second modulo control bus 27, a reverse code receiving bus 28, a code shift bus 29 to the right, an input receiving bus code in this category 30.
1. Рассмотрим работу объекта при выполнении операции сложения двух чисел, представленных в двоичном коде. Будем считать, что код первого слагаемого хранится в триггерах 1 и 2, а код второго слагаемого поступает в сумматор по шинам 30.1. Consider the operation of the object when performing the operation of adding two numbers represented in binary code. We assume that the code of the first term is stored in triggers 1 and 2, and the code of the second term goes to the adder via buses 30.
По первому временному такту (t1) выполняется одновременно элементарные операции (ЭО) приема второго слагаемого, сложения по модулю два (первого), формирование и запоминание потенциала переноса в цепи сквозного переноса данного разряда. Для выполнения этих ЭО на шину 26 подается исполнительный импульс, на шину 21 подается потенциал разрешения прохождения сигнала переноса. Если на шине 30 имеется сигнал, соответствующий коду "1", то исполнительный импульс по цепи ЛЭ И 3, ИЛИ 12, 14 поступит на первый вход И 11. Одновременно этот импульс по цепи ИЛИ 13 поступит на первые входы ЛЭ 7, 8 и, если в триггере 2 хранится код "1", установит триггер 1 в "0". Одновременно сигнал с выхода И7 поступит на первый вход ИЛИ 15 и, далее, на второй вход И 11. Так как на трех входах И 11 присутствуют сигналы, по шине 19 в старший разряд будет поступать сигнал переноса. За счет связи выхода И 11 с входом ИЛИ 15 этот сигнал будет "храниться" до конца операции сложения.According to the first time step (t 1 ), elementary operations (EO) of the second term are simultaneously received, modulo two (first) additions are formed, the transfer potential is generated and stored in the through transfer circuit of this discharge. To perform these EOs, an actuating pulse is supplied to bus 26, and a potential for permitting the passage of a transfer signal is supplied to bus 21. If there is a signal on the bus 30 corresponding to the code “1”, then the executive pulse along the LE 3, OR 12, 14 circuit will go to the first And 11 input. At the same time this pulse along the OR 13 circuit will go to the first LE 7, 8 inputs, and, if trigger 1 stores the code "1", set trigger 1 to "0". At the same time, the signal from the output of I7 will go to the first input OR 15 and then to the second input And 11. Since there are signals at the three inputs And 11, a transfer signal will be sent to bus 19 to the senior bit. Due to the connection of the output And 11 with the input OR 15, this signal will be "stored" until the end of the addition operation.
По второму временному такту (t2) выполняется ЭО пересылки кода триггера 1 в триггер 2. Для этого на шину 24 поступает исполнительный импульс. Одновременно продолжается распространение сигнала переноса в сторону старших разрядов.According to the second time cycle (t 2 ), an EO of sending the trigger 1 code to trigger 2 is performed. For this, an executive pulse is sent to bus 24. At the same time, the propagation of the transport signal continues towards the higher digits.
По третьему временному такту (t3) выполняется ЭО сложения по модулю два (вторая). Исполнительный импульс поступает на шину 27 и, если в рассматриваемый разряд по шине 19 поступил потенциал переноса из младшего разряда, по цепи И 5, ИЛИ 13 поступит на входы И 7, 8 и проинвертирует код триггера 1. На этом операция сложения завершается. Результат суммирования будет храниться в триггерах 1.According to the third time step (t 3 ), the addition EO is performed modulo two (second). The executive pulse is supplied to bus 27 and, if the transfer potential from the least significant bit has arrived at the bit under consideration on bus 19, it will go to the inputs And 7, 8 through the AND 5, OR 13 circuit and invert trigger code 1. This completes the addition operation. The result of the summation will be stored in triggers 1.
По четвертому временному такту (t4) выполняются ЭО пересылки кода триггера 1 в триггер 2 (вторая) и гашение сигналов переносов, сформированных по t1 и t2. Операция второй пересылки выполняется аналогично первой пересылке. Элементарная операция гашения переносов выполняется за счет снятия разрешающего сигнала, присутствующего на шине 21 во время t1, t2 и t3. При этом во всех разрядах одновременно будут устранены сигналы переносов. По истечении t4 объект будет подготовлен для выполнения следующей операции сложения или других операций.According to the fourth time cycle (t 4 ), EOs are sent for sending the trigger 1 code to trigger 2 (second) and canceling the carry signals generated by t 1 and t 2 . The second transfer operation is performed similarly to the first transfer. The elementary hyphenation operation is performed by removing the enable signal present on the bus 21 during t 1 , t 2 and t 3 . In this case, in all discharges, carry signals will be simultaneously eliminated. After t 4, the object will be prepared for the next addition operation or other operations.
2. Операция вычитания выполняется аналогично выполнению сложения. Отличие состоит в том, что по t1 прием второго слагаемого производится инверсным кодом. Исполнительный импульс проходит по цепи И 4, ИЛИ 12,13 на входы И 7, 8.2. The subtraction operation is performed similarly to the addition. The difference is that, according to t 1 , the second term is received by the inverse code. The executive pulse passes through the AND 4, OR 12,13 circuit to the inputs And 7, 8.
3. Элементарная операция сдвига кода влево выполняется за три временных такта t1, t2 и t3. Код числа хранится в триггерах 1 и 2. По t1 на шину 18 подается исполнительный импульс, который через ИЛИ 15 поступает на вход И 11. На второй вход И 11 поступает сигнал "1" с выхода триггера 2, через элемент ИЛИ 14. На выходе И 11 будет сформирован и будет хранится до конца выполнения операции потенциал переноса, который по шине 19 поступит на вход И5 старшего разряда.3. The elementary operation of shifting the code to the left is performed in three time steps t 1 , t 2 and t 3 . The code of the number is stored in triggers 1 and 2. At t 1 , an executive pulse is supplied to bus 18, which is transmitted through OR 15 to input And 11. The second input And 11 receives a signal "1" from the output of trigger 2, via OR 14. the output And 11 will be generated and will be stored until the end of the operation, the transfer potential, which on the bus 19 will go to the input And5 senior discharge.
По t2 на шины 22 и 23 подаются импульсы установки триггеров 1 и 2 в нулевое состояние.By t 2 to the buses 22 and 23, impulses are sent to set the triggers 1 and 2 to the zero state.
По t3 на шину 27 подается исполнительный импульс, который по цепи И 5, ИЛИ 13, И 8 поступит на "единичный" вход триггера 1. Таким образом, код числа будет сдвинут влево на один разряд. (Для выполнения этой ЭО потребуется увеличить оборудования предлагаемого объекта на один вход ЛЭ ИЛИ и одну шину управления).By t 3 , an actuating pulse is supplied to bus 27, which, via the AND 5, OR 13, AND 8 circuit, goes to the “single” input of trigger 1. Thus, the number code will be shifted to the left by one bit. (To perform this EA, it will be necessary to increase the equipment of the proposed facility by one LE OR input and one control bus).
4. Элементарная операция сдвига кода вправо выполняется аналогично ЭО сдвига влево (t1 и t2). По t3 на шину 29 подается исполнительный импульс, который по цепи И 6, ИЛИ 13, И 8 поступит на единичный вход триггера 1. Таким образом, код числа, хранящийся в триггерах 1, будет сдвинут на один разряд вправо. (Для выполнения этой ЭО потребуется увеличить оборудование объекта на три входа ЛЭ И, ИЛИ и одну шину управления).4. The elementary operation of shifting the code to the right is performed similarly to the EO of shifting to the left (t 1 and t 2 ). By t 3 , an executive pulse is supplied to bus 29, which, through the And 6, OR 13, And 8 circuit, will be sent to the single input of trigger 1. Thus, the code of the number stored in triggers 1 will be shifted one bit to the right. (To carry out this EA, it will be necessary to increase the facility equipment by three inputs of LE AND, OR, and one control bus).
5. Элементарная операция инвертирования кода, хранящегося в триггерах 1, выполняется за два такта. По t1 на шину 28 подается исполнительный импульс. Так как прием числа не производится, то с выхода НЕ 17 на вход И 4 поступает высокий потенциал, разрешающий прохождение импульса по цепи И 4, ИЛИ 12, 13 на И 7, на "нулевой" вход триггера 1, если в триггере 2 хранится "1", и через И 8 на "единичный" вход триггера 1, если в триггере 2 хранится код "0". По t2 выполняется ЭО пересылки кода из регистра 1 в регистр 2 и гашение потенциалов переноса во всех разрядах объекта. (Для выполнения этой ЭО не требуется увеличения оборудования).5. The elementary operation of inverting the code stored in triggers 1 is performed in two clock cycles. At t 1 on the bus 28 serves Executive pulse. Since the reception of the number is not performed, the high potential is received from the output of NOT 17 to the AND 4 input, allowing the pulse to pass along the And 4, OR 12, 13 circuit to And 7, to the "zero" input of trigger 1, if it is stored in trigger 2 1 ", and through And 8 to the" single "input of trigger 1, if trigger 2 stores the code" 0 ". At t 2 , the EO of the code is transferred from register 1 to register 2 and the damping of transfer potentials in all bits of the object is performed. (To perform this EA does not require an increase in equipment).
6. Аналогичным образом выполняется ЭО сложения кодов по модулю 2. Отличие состоит в том, что исполнительный импульс подается на шину 26, а код второго слагаемого поступает по шине 30.6. Similarly, the EO of adding codes modulo 2 is performed. The difference is that the executive pulse is supplied to bus 26, and the code of the second term arrives at bus 30.
7. Операция логического сложения выполняется за три такта. По t1 на шину 23 подается импульс установки триггера 2 в "нуль". По t2 принимается код второго слагаемого. Если на шине 30 присутствует высокий потенциал, соответствующий коду "1", то исполнительный импульс по цепи И 3, И 12, 13, И 8 поступит на "единичный" вход триггера 1. (Для выполнения этой ЭО не требуется дополнительного оборудования). По t3 выполняется ЭО пересылки кода и гашения переносов.7. The operation of logical addition is performed in three cycles. By t 1 on the bus 23, the pulse is set to set the trigger 2 to zero. By t 2 , the code of the second term is received. If on the bus 30 there is a high potential corresponding to the code "1", then the executive pulse along the I 3, I 12, 13, And 8 circuit will go to the "single" input of trigger 1. (Additional equipment is not required to perform this EO). At t 3 , an EO of code forwarding and hyphenation is performed.
8. Операция логического умножения выполняется за три такта. По t1 на шину 25 подается исполнительный импульс, поступающий через ИЛИ 16 на "единичный" вход триггера 2. По t2 принимается инверсный код второго сомножителя. Исполнительный импульс подается на шину 28, который проходит по цепи И 4, ИЛИ 12, 13, И 7 на "нулевой" вход триггера 1, если инверсное значение второго сомножителя в данном разряде равно "1". Таким образом, будет выполнена операция логического умножения. (Для ее выполнения требуется увеличить оборудование устройства на два входа элемента ИЛИ). По t3 выполняется ЭО пересылки кода и гашение переносов.8. The operation of logical multiplication is performed in three cycles. At t 1 , an executive pulse is applied to bus 25, which is transmitted through OR 16 to the “single” input of trigger 2. At t 2 , the inverse code of the second factor is received. The Executive pulse is fed to the bus 28, which passes through the circuit And 4, OR 12, 13, And 7 to the "zero" input of trigger 1, if the inverse value of the second factor in this category is "1". Thus, a logical multiplication operation will be performed. (For its implementation, it is required to increase the equipment of the device by two inputs of the OR element). At t 3 , the EO of the code forwarding and the cancellation of hyphens are performed.
Таким образом, предлагаемый объект обеспечивает повышение быстродействия выполнения операций сложения (вычитания) и расширяет перечень выполняемых объектом операций в четыре раза при одинаковых затратах аппаратурных средств.Thus, the proposed object improves the performance of operations of addition (subtraction) and extends the list of operations performed by the object four times at the same cost of hardware.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003134088/09A RU2269153C2 (en) | 2003-11-24 | 2003-11-24 | Accumulating type adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003134088/09A RU2269153C2 (en) | 2003-11-24 | 2003-11-24 | Accumulating type adder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2003134088A RU2003134088A (en) | 2005-05-27 |
| RU2269153C2 true RU2269153C2 (en) | 2006-01-27 |
Family
ID=35824148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2003134088/09A RU2269153C2 (en) | 2003-11-24 | 2003-11-24 | Accumulating type adder |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2269153C2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1112363A1 (en) * | 1983-01-07 | 1984-09-07 | Предприятие П/Я В-8662 | Binary counter-type adder |
| SU1262479A1 (en) * | 1985-01-07 | 1986-10-07 | Предприятие П/Я В-8662 | Adder-accumulator |
| SU1765824A1 (en) * | 1990-08-13 | 1992-09-30 | Войсковая часть 67947 | Storing adder |
-
2003
- 2003-11-24 RU RU2003134088/09A patent/RU2269153C2/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1112363A1 (en) * | 1983-01-07 | 1984-09-07 | Предприятие П/Я В-8662 | Binary counter-type adder |
| SU1262479A1 (en) * | 1985-01-07 | 1986-10-07 | Предприятие П/Я В-8662 | Adder-accumulator |
| SU1765824A1 (en) * | 1990-08-13 | 1992-09-30 | Войсковая часть 67947 | Storing adder |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2003134088A (en) | 2005-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
| US4139894A (en) | Multi-digit arithmetic logic circuit for fast parallel execution | |
| RU2269153C2 (en) | Accumulating type adder | |
| RU2295751C2 (en) | Method and device for executing arithmetic and logical operations | |
| RU2388041C2 (en) | Method and device for adding binary codes | |
| Banerji | On the use of residue arithmetic for computation | |
| RU2288501C1 (en) | Counter-type adder | |
| RU2264646C2 (en) | Adder | |
| RU2287849C1 (en) | Method and system of executing calculation operations with minimal cost of equipment | |
| RU2306596C1 (en) | Coincidence-accumulation type adder | |
| RU2381547C2 (en) | Device for adding binary codes | |
| RU2021633C1 (en) | Multiplying device | |
| RU2308073C2 (en) | Method and device for adding | |
| RU2837596C1 (en) | Multichannel accumulator by arbitrary modules | |
| RU2262735C1 (en) | Accumulating type adder | |
| RU2799035C1 (en) | Conveyor totalizer by modulo | |
| RU2284653C2 (en) | Impulse counter | |
| RU2022339C1 (en) | Multiplier | |
| SU842794A1 (en) | Arithmetic device | |
| SU1418701A1 (en) | Counter-type adder | |
| RU2275676C1 (en) | Combination type adder | |
| RU2010312C1 (en) | Device for calculating natural log of complex number | |
| RU2505850C2 (en) | Methods of performing elementary computational operations and apparatus for realising said methods | |
| RU2292073C1 (en) | Combinative accumulating adder | |
| RU2309536C1 (en) | Reverse shift register |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20081125 |