RU2262735C1 - Accumulating type adder - Google Patents
Accumulating type adder Download PDFInfo
- Publication number
- RU2262735C1 RU2262735C1 RU2004106639/09A RU2004106639A RU2262735C1 RU 2262735 C1 RU2262735 C1 RU 2262735C1 RU 2004106639/09 A RU2004106639/09 A RU 2004106639/09A RU 2004106639 A RU2004106639 A RU 2004106639A RU 2262735 C1 RU2262735 C1 RU 2262735C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- elements
- inputs
- output
- trigger
- Prior art date
Links
- 238000013016 damping Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Logic Circuits (AREA)
- Error Detection And Correction (AREA)
Abstract
Description
Изобретение относится к области вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и в устройствах цифровой автоматики.The invention relates to the field of computer technology and can be used in computer processing devices and in digital automation devices.
Известны сумматоры накапливающего типа, см., например, книгу М.А. Карцева, Арифметика цифровых машин, М., Наука 1969, стр. 247-252, а также Накапливающий сумматор по а.с. №1418701. Недостатками противопоставляемых устройств является наличие в каждом разряде трех RS-триггеров и выполнение только одной операции - сложения (вычитания).Accumulative accumulators are known, see, for example, M.A. Kartseva, Arithmetic of digital machines, M., Science 1969, pp. 247-252, as well as the Accumulating adder by A.S. No. 1418701. The disadvantages of the opposed devices is the presence in each category of three RS-flip-flops and the execution of only one operation - addition (subtraction).
Наиболее близким аналогом, принятым за прототип, является Накапливающий сумматор по а.с. №1291968. Прототип выполнен на основе трех логических элементов И, ИЛИ, НЕ и содержит только один RS-триггер в каждом разряде. Недостатком прототипа является ограниченный перечень выполняемых операций, что не позволяет его использовать при выполнении операций умножения (деления) и основных логических операций.The closest analogue adopted for the prototype is the Accumulative adder by.with. No. 1291968. The prototype is based on three logical elements AND, OR, NOT and contains only one RS-trigger in each category. The disadvantage of the prototype is the limited list of operations that does not allow it to be used when performing operations of multiplication (division) and basic logical operations.
Задачей изобретения является устранение указанных недостатков известных сумматоров.The objective of the invention is to remedy these disadvantages of the known adders.
Для этого предложен объект, содержащий в каждом разряде один RS-триггер, восемь элементов И, семь элементов ИЛИ, три элемента НЕ и девять шин управления, причем вход и выход первого элемента НЕ i-го разряда соединены первыми входами восьмого и седьмого элементов И i-1-го разряда соответственно, вторые входы упомянутых элементов И подключены к четвертой шине, выходы седьмого и восьмого элементов И соединены с первыми входами пятого и шестого элементов И, при этом выход первого элемента ИЛИ подключен к вторым входам пятого и шестого элементов ИЛИ, выходы которых связаны с вторыми входами третьего и четвертого элементов И.For this purpose, an object is proposed that contains one RS-flip-flop, eight AND elements, seven OR elements, three NOT elements and nine control buses in each category, the input and output of the first element of NOT i-th category being connected by the first inputs of the eighth and seventh elements AND i -1-th category, respectively, the second inputs of the mentioned elements AND are connected to the fourth bus, the outputs of the seventh and eighth elements AND are connected to the first inputs of the fifth and sixth elements AND, while the output of the first OR element is connected to the second inputs of the fifth and sixth elements And, the outputs of which are connected with the second inputs of the third and fourth elements I.
В устройство введены пятая, шестая, седьмая и восьмая шина управления, при этом в каждом разряде пятая шина подключена к третьему входу пятого элемента И, шестая шина подключена к третьему входу второго элемента ИЛИ, седьмая и восьмая шины соединены с третьими входами пятого и шестого элементов ИЛИ. В каждый разряд устройства введен третий элемент НЕ, при этом вход упомянутого элемента соединен с выходом третьего элемента И, а его выход подключен к нулевому входу первого триггера. Кроме того, выход второго элемента НЕ соединен с «единичным» входом триггера.A fifth, sixth, seventh and eighth control bus is introduced into the device, with a fifth bus being connected to the third input of the fifth AND element in each category, a sixth bus connected to the third input of the second OR element, a seventh and eighth bus connected to the third inputs of the fifth and sixth elements OR. A third element NOT is introduced into each bit of the device, while the input of the said element is connected to the output of the third element And, and its output is connected to the zero input of the first trigger. In addition, the output of the second element is NOT connected to the “single” trigger input.
Отметим основные отличительные признаки объекта и покажем, что позволяет получить каждый из признаков.We note the main distinguishing features of the object and show what makes it possible to obtain each of the signs.
1. Введенные в состав оборудования пятый и шестой элементы ИЛИ, седьмой и восьмой элементы И, четвертая шина управления и соответствующие связи обеспечивают выполнение операции сдвиг кода вправо.1. The fifth and sixth elements OR, the seventh and eighth elements AND, the fourth control bus and the corresponding communications, which are included in the equipment, ensure the operation to shift the code to the right.
2. Введение пятой, шестой, седьмой и восьмой шин управления с подключением этих шин к соответствующим логическим элементам позволяют обеспечить выполнение элементарных операций (ЭО) логического сложения, логического умножения, установки триггера в «нуль», прием в триггер кода «единицы», а также инвертирования и сдвига кода влево.2. The introduction of the fifth, sixth, seventh and eighth control buses with the connection of these buses to the corresponding logic elements allows for the execution of elementary operations (EO) of logical addition, logical multiplication, setting the trigger to “zero”, receiving the “one” code into the trigger, and also inverting and shifting the code to the left.
3. Введение третьего элемента НЕ и соединение его выходов с нулевым входом первого триггера, а также подключение выхода второго элемента НЕ к «единичному» входу триггера повышает надежность работы устройства, т.к. исключает возможные «гонки» сигналов на входах пятого логического элемента И.3. The introduction of the third element NOT and the connection of its outputs to the zero input of the first trigger, as well as the connection of the output of the second element NOT to the "single" input of the trigger increases the reliability of the device, because eliminates the possible "race" of the signals at the inputs of the fifth logical element I.
Указанные отличия объекта от прототипа и других известных устройств расширяют перечень выполняемых операций (дополнительно выполняются операции сдвиг вправо, сдвиг влево, инвертирование, логическое сложение, логическое умножение, сложение по модулю два, прием кода «1»), повышают надежность работы и снижают потребление электроэнергии объекта. Указанные отличия объекта обеспечиваются при минимальных затратах оборудования. Например, операции логического сложения и умножения выполняются только за счет увеличения входов логических элементов в каждом разряде на один вход. В известных устройствах для выполнения этих операций требуется по три входа на каждую операцию и каждый двоичный разряд. Операция сдвига кода влево не требует дополнительного оборудования. Снижение числа триггеров в каждом разряде с трех единиц до двух позволяет снизить потреблении электроэнергии, несколько повысить быстродействие за счет исключения времени приема информации в триггер второго слагаемого и уменьшить суммарное число входов логических элементов, на основе которых построен объект, т.е. снизить потребное оборудование.The indicated differences between the object and the prototype and other known devices expand the list of operations performed (additionally, operations are performed to the right, left, invert, logical addition, logical multiplication, modulo two addition, receiving the code “1”), increase reliability and reduce power consumption object. The indicated differences of the facility are ensured with minimal equipment costs. For example, operations of logical addition and multiplication are performed only by increasing the inputs of logical elements in each category by one input. In known devices, these inputs require three inputs per operation and each binary bit. The operation of shifting the code to the left does not require additional equipment. Reducing the number of triggers in each category from three to two allows you to reduce power consumption, slightly improve performance by eliminating the time of receiving information in the trigger of the second term and reduce the total number of inputs of the logic elements on the basis of which the object is built, i.e. reduce equipment needed.
Для пояснения работы описываемого объекта на чертеже приведена функциональная схема двух разрядов сумматора. Каждый разряд объекта содержит RS-триггер 1, элементы ИЛИ2-7, элементы И8-15, элементы НЕ16-18, вход гашения переносов 19, вход переноса из младшего разряда 20, "единичный" выход триггера 21, вход управления операцией логического сложения 22, вход управления операцией логического умножения 23, "нулевой" выход триггера 24, вход управления сдвигом вправо 25, вход 26 управления выполнением первого сложения по модулю два, вход 27 управления вторым сложением по модулю два, вход 28 установки "нуля" триггера, вход 29 установки "единицы" триггера, вход 30 приема информации в рассматриваемый разряд.To explain the operation of the described object, the drawing shows a functional diagram of two bits of the adder. Each bit of the object contains an RS-trigger 1, elements OR2-7, elements I8-15, elements HE16-18, an offset blanking input 19, a transfer input from a low order 20, a “single” output of a trigger 21, a control input for a logical addition operation 22, control input of the operation of logical multiplication 23, the "zero" output of the trigger 24, the input of the shift control to the right 25, the input 26 of the execution control of the first addition modulo two, the input 27 of the control of the second addition modulo two, input 28 of the "zero" trigger, input 29 of the installation "units" of the trigger, input 30 receiving information and in the considered category.
Рассмотрим работу объекта при выполнении арифметических (сложение, вычитание) и логических операций. 1. Операция сложенияConsider the operation of the object when performing arithmetic (addition, subtraction) and logical operations. 1. The operation of addition
Операция выполняется за четыре временных такта - t1,2,3,4 (под тактом будем понимать исполнительный импульс с длительностью tИ). Будем считать, что код первого слагаемого (Ai) хранится в триггерах 1 как результат выполнения предыдущей операции, а код второго слагаемого поступает по входу 30.The operation is performed in four time cycles - t 1,2,3,4 (under the clock we mean the executive pulse with a duration of t And ). We assume that the code of the first term (Ai) is stored in triggers 1 as a result of the previous operation, and the code of the second term is received at input 30.
По t1 выполняется одновременно ЭО приема второго слагаемого (Bi), первое сложение по модулю два, формирование и "запоминание" возможных потенциалов переносов в разрядах объекта. Для выполнения этих ЭО на входы 19 и 26 подаются высокие потенциалы, причем на входе 19 потенциал сохраняется в течение трех тактов t1,2,3, а на вход 26 подается импульс только по t1. Если на входе 30i-ого разряда присутствует высокий потенциал, соответствующий коду "единица", то исполнительный импульс проходит по цепи И13, ИЛИ7, ИЛИ6, И11, НЕ17 на "единичный" вход триггера 1, если до прихода импульса триггер хранил код "нуля". Если же в триггере хранился код "единицы", то исполнительный импульс проходит по цепи ИЛИ3, И10, НЕ16 на "нулевой" вход триггера. Другими словами, произойдет инвертирование значения кода триггера. Если на входе 30 нет высокого потенциала, то значение кода триггера 1 не меняется. Отметим важную особенность переключения RS-триггеров в предлагаемом объекте. Если триггер переключается из одного состояния в другое без существенной временной задержки по сравнению с длительностью исполнительного импульса, то "единичный"(выход 21) и "нулевой"(выход 24) выходы "задержаны" на время tи, равное длительности импульса, поступившего на вход 26 и выходы И10, И11. Эта задержка обеспечивается за счет выключения элемента И9, если триггер переключается из "нулевого" состояния в "единичное", и продолжения на время t1, включения элемента И9 за счет поступления исполнительного импульса через элемент ИЛИ4 на вход И9, если триггер переключается из состояния "единицы" в "нуль".At t 1 , the EO of the reception of the second term (Bi) is simultaneously performed, the first addition is modulo two, the formation and “storing” of the possible transfer potentials in the object's discharges. To perform these EOs, high potentials are applied to the inputs 19 and 26, and at the input 19, the potential is stored for three clock cycles t 1,2,3 , and a pulse is fed to input 26 only along t 1 . If there is a high potential at the input of the 30th discharge corresponding to the code "one", then the executive pulse passes through the I13, OR7, OR6, I11, HE17 circuit to the "single" input of trigger 1, if the trigger kept the code "zero" before the pulse arrived . If the "unit" code was stored in the trigger, then the executive pulse passes through the circuit OR3, I10, NOT16 to the "zero" input of the trigger. In other words, the trigger code value is inverted. If there is no high potential at input 30, then the value of trigger code 1 does not change. Note an important feature of switching RS-triggers in the proposed object. If the trigger switches from one state to another without a significant time delay compared to the duration of the actuating pulse, then the "single" (output 21) and "zero" (output 24) outputs are "delayed" for a time t and equal to the duration of the pulse received at the input 26 and exits I10, I11. This delay is provided by turning off the I9 element if the trigger switches from the "zero" state to the "single" state, and continuing for a time t 1 , turning on the I9 element due to the receipt of the actuating pulse through the OR4 element to the I9 input, if the trigger switches from the " units to zero.
Одновременно с переключением триггера 1 формируется и "запоминается" потенциал переноса на элементах ИЛИ2, 3, И8. При переключении триггера из "единицы" в "нуль" исполнительный импульс с выхода И13 поступит на вход ИЛИ3, а с выхода элемента И10 поступит на вход ИЛИ2. На выходе элемента И8 будет выработан сигнал переноса в старший разряд. За счет связи с выхода И8 с входами ИЛИ2, 3 этот потенциал будет храниться в течение трех тактов (t1,2,3). При наличии кода "единицы" в i-м разряде и поступлении сигнала переноса из младшего (i-1-го) разряда в i-м разряде также будет выработан перенос в старший (i+1-й) разряд.Simultaneously with the switching of the trigger 1, the transfer potential is formed and "remembered" on the elements OR2, 3, AND8. When the trigger is switched from “one” to “zero”, the executive pulse from the output of I13 will go to the input of OR3, and from the output of the element I10 it will go to the input of OR2. At the output of the I8 element, a transfer signal to the high order will be generated. Due to the connection from the output of I8 with the inputs of OR2, 3, this potential will be stored for three clock cycles (t 1,2,3 ). If there is a “unit” code in the i-th digit and the transfer signal arrives from the lowest (i-1st) bit in the i-th bit, a transfer to the highest (i + 1-th) bit will also be generated.
По t2 будет продолжаться распространение и "запоминание" сигналов переносов во всех разрядах объекта.At t 2 , the propagation and "remembering" of carry signals in all bits of the object will continue.
По t3, после завершения максимального времени распространения сквозного переноса выполняется ЭО второго сложения по модулю два. Для выполнения этой ЭО на вход 27 подается исполнительный импульс. Если в рассматриваемый разряд из младшего разряда по входу 20 поступил сигнал переноса, то исполнительный импульс по цепи И14, ИЛИ7, ИЛИ5, 6 поступит на входы И10, 11 и проинвертирует триггер 1. В случае отсутствия переноса из младшего разряда состояние триггера 1 не меняется. На этом операция сложения закончена. Результат суммирования будет занесен в триггеры 1, но для подготовки объекта к выполнению новых операций требуется устранить потенциалы переносов, хранящихся в цепи переносов.According to t 3 , after the completion of the maximum propagation time of the end-to-end transfer, an EO of the second addition modulo two is performed. To perform this EA, an impulse is applied to input 27. If a transfer signal was received from the low-order bit at input 20 to the considered bit, then the executive pulse along the I14, OR7, OR5, 6 circuit will go to the I10, 11 inputs and invert trigger 1. In the absence of transfer from the low-order bit, the state of trigger 1 does not change. This completes the addition operation. The result of the summation will be recorded in triggers 1, but to prepare the object for new operations, it is necessary to eliminate the transfer potentials stored in the transfer chain.
По t4 выполняется гашение переносов во всех разрядах одновременно. Для этого с входа 19 снимается высокий потенциал, за счет чего выключается И8.At t 4 , hyphens are extinguished in all digits simultaneously. For this, high potential is removed from input 19, due to which I8 is turned off.
2. Операция вычитания положительных чисел выполняется аналогично выполнению сложения. Отличие состоит только в том, что на входы 30 поступает инверсный код второго слагаемого.2. The operation of subtracting positive numbers is performed similarly to the addition. The only difference is that the inverse code of the second term arrives at inputs 30.
3. ЭО сдвига кода вправо выполняется за два временных такта на каждый двоичный разряд (t1,2).3. The right shift EO is performed in two time cycles for each binary bit (t 1,2 ).
По t1 на вход 25 подается импульс сдвига кода, хранящегося в триггерах 1, вправо. Если в i-м разряде до начала выполнения операции хранился код "единица", то высокий потенциал с единичного выхода триггера по цепи элементов ИЛИ4, И9 поступает на вход 21, И15, ИЛИ6, И11, НЕ17 младшего разряда и устанавливает триггер 1 в "единицу". Если в i-м разряде хранится код "нуля", то высокий потенциал с выхода НЕ 18 поступит на второй вход И12 и по цепи элементов ИЛИ5, И10, НЕ16 поступит на "нулевой" вход триггера 1. На этом операция сдвига кода на один разряд вправо закончена. Второй такт (t2) не используется. Для сдвига кода вправо еще на один разряд на выход 25 подается очередной исполнительный импульс (такт).By t 1 to the input 25 is supplied a pulse of the shift of the code stored in the triggers 1 to the right. If the code "unit" was stored in the i-th digit before the operation was started, then the high potential from the single output of the trigger along the chain of elements OR4, I9 goes to input 21, I15, IL6, I11, HE17 of the least significant bit and sets trigger 1 to "unit " If the “zero” code is stored in the ith digit, then the high potential from the output NOT 18 will go to the second input I12 and through the chain of elements OR5, I10, NOT 16 will go to the “zero” input of trigger 1. This is the operation of shifting the code by one bit right finished. The second measure (t 2 ) is not used. To shift the code to the right by one more bit, the next executive pulse (cycle) is applied to output 25.
4. ЭО сдвига кода влево. Операция выполняется за три временных такта. По t1 на вход 19 подается высокий потенциал операции, который сохраняется в течение первого и второго тактов, одновременно на вход 28 всех разрядов подается импульс установки "нуля" триггеров 1. Этот импульс по цепи элементов ИЛИ5, И10, НЕ16 установит триггер 1 в "нуль" и по цепи ИЛИ2 поступит на первый вход И8. Так как на второй вход И8 поступает высокий потенциал с входа 19, а на третий вход упомянутого элемента И поступает высокий потенциал с "единичного" выхода триггера 1 по цепи элементов ИЛИ4, И9, то на выходе И8 будет выработан высокий потенциал, который будет "запомнен" на элементах И8, И2,3 и передан на вход 20 старшего разряда. Если в триггере 1 до прихода импульса хранился код "нуля", то выработка и запоминание переноса не произойдет.4. EO shift code to the left. The operation is performed in three time steps. By t 1 , high potential of the operation is applied to input 19, which is maintained during the first and second cycles; simultaneously, input of all bits is input to the pulse 28 for setting the “zero” triggers 1. This pulse will set trigger 1 to "through the circuit of elements OR5, I10, NOT16" zero "and the circuit OR2 will go to the first input And8. Since the high potential comes from the input 19 to the second input of I8, and the high potential comes from the "single" output of trigger 1 through the chain of elements OR4, I9 to the third input of the And element, then the high potential will be generated at the output of I8, which will be "remembered""on the elements I8, I2,3 and transferred to the input 20 of the senior discharge. If a “zero” code was stored in trigger 1 until the pulse arrived, then the transfer will not be generated and stored.
По t2 на вход 27 подается исполнительный импульс выполнения ЭО второго сложения по модулю два. Если в i-й разряд из i-1-го разряда по входу 20 поступает потенциал переноса, то исполнительный импульс по цепи И14, ИЛИ7, ИЛИ6, И11, НЕ17 поступит на "единичный" вход триггера 1 и установит его в "единицу". По t3 выполняется ЭО гашения переносов. Для чего с входа 19 снимается высокий потенциал. На этом выполнение ЭО сдвига кода влево на один разряд закончено (заметим, что для выполнения операции не требуется дополнительного оборудования).By t 2 at the input 27 is the Executive pulse of the execution of the EO of the second addition modulo two. If the transfer potential arrives at the i-th digit from the i-1-th bit at input 20, then the executive pulse along the I14, OR7, OR6, I11, NOT17 chains will go to the "single" input of trigger 1 and set it to "one". At t 3 , the echo cancellation is carried out. Why high potential is removed from input 19. On this, the completion of the EO of shifting the code to the left by one bit is completed (note that additional equipment is not required to complete the operation).
5. ЭО инвертирования кода. Операция выполняется за два временных такта.5. EO code inversion. The operation is performed in two time steps.
По t1 на входы 28 и 29 одновременно поступают исполнительные импульсы, которые по цепи ИЛИ5, 6 поступают на первые входы И10, 11. Если в триггере 1 до поступления импульсов инвертирования хранился код "единицы", то по цепи И10, НЕ16 импульс поступит на "нулевой" вход триггера и установит его в "нуль". Если же в триггере хранился код "нуля", то импульс по цепи И11, НЕ17 поступит на "единичный" вход и установит триггер в "единицу", т.е. произойдет инвертирование значения кода триггера. Второй временной такт используется для подготовки объекта к выполнению любой другой операции.At t 1 , the executive pulses simultaneously arrive at inputs 28 and 29, which are fed to the first inputs of I10, 11 via the OR5, 6 circuit. If the “unit” code was stored in trigger 1 until the inversion pulses arrived, then the pulse will go to I10, HE16 "zero" trigger input and set it to "zero". If the “zero” code was stored in the trigger, then the pulse along the I11, NOT17 circuit will go to the “single” input and set the trigger to “one”, i.e. the trigger code value is inverted. The second time step is used to prepare the object for any other operation.
6. Операция логического сложения.6. The operation of logical addition.
Операция выполняется за два временных такта. По t1 c входа 22 снимается высокий потенциал, что приводит к появлению высокого потенциала на выходе НЕ18 во всех разрядах одновременно. Одновременно на выход 26 поступает исполнительный импульс. Если в i-м разряде код второго слагаемого "единица", то исполнительный импульс по цепи элементов И13, ИЛИ7, 6, И11, НЕ17 поступает на единичный вход триггера 1. Второй такт используется для подготовки объекта к выполнению любой другой операции. (Заметим, что для выполнения ЭО логического сложения требуется увеличить оборудование всего на один вход элемента И на каждый двоичный разряд. В известных устройствах для выполнения этой операции требуется три входа на логические элементы в каждом разряде).The operation is performed in two time steps. By t 1 from input 22, a high potential is removed, which leads to the appearance of a high potential at the output of HE18 in all discharges simultaneously. At the same time, an output pulse is supplied to output 26. If the code of the second term is “one” in the ith digit, then the executive pulse along the chain of elements I13, OR7, 6, 11, 17 is applied to the trigger input 1. The second clock cycle is used to prepare the object for any other operation. (Note that to perform EO logical addition, it is necessary to increase the equipment by only one input of AND element for each binary bit. In known devices, to perform this operation, three inputs to logical elements in each bit are required).
7. Операция логического умножения.7. The operation of logical multiplication.
Операция выполняется за два временных такта. По t1 на входы 23 всех разрядов объекта подается высокий потенциал. Этот потенциал по цепи ИЛИ4, И9 поступает на первый вход И10. Одновременно по входам 30 поступает обратный код второго слагаемого, а на вход 26 подается исполнительный импульс. Если в i-м разряде инверсный код второго сомножителя равен "единице", то исполнительный импульс по цепи элементов ИЛИ7, 5, И10, НЕ16 поступит на "нулевой" вход триггера 1 и установит его в "нуль". Операция логического умножения двух кодов выполнена. Время второго такта используется для подготовки объекта к выполнению других операций. (Для выполнения ЭО требуется увеличить оборудование на один вход элемента ИЛИ. В известных устройствах требуется три входа).The operation is performed in two time steps. By t 1 at the inputs 23 of all bits of the object is fed a high potential. This potential is connected to the first input of I10 through the circuit OR4, I9. At the same time, a reverse code of the second term is received at inputs 30, and an executive pulse is supplied to input 26. If in the i-th category the inverse code of the second factor is equal to “one”, then the executive pulse along the circuit of elements OR7, 5, 10, NOT16 will go to the “zero” input of trigger 1 and set it to “zero”. The operation of logical multiplication of two codes is completed. The time of the second clock is used to prepare the object for other operations. (To perform EO, you need to increase the equipment by one input of the OR element. In known devices, three inputs are required).
8. ЭО приема кода "единицы".8. EO reception code "unit".
Операция выполняется за два временных такта. По t1 на вход 29 поступает исполнительный импульс, который по цепи ИЛИ6, И11, НЕ17 поступает на "единичный" вход триггера 1 и устанавливает его в "единицу". Время второго такта используется для подготовки объекта к выполнению других операций.The operation is performed in two time steps. On t 1, an input pulse is received at input 29, which, through the circuit OR6, 11, NOT17, is fed to the “single” input of trigger 1 and sets it to “one”. The time of the second clock is used to prepare the object for other operations.
9. Операции сложения кодов по модулю два и гашение переносов рассмотрены при выполнении операции сложения. Для выполнения этих ЭО не требуется дополнительного оборудования, кроме одного входа логического элемента И.9. The operations of adding codes modulo two and cancellation of hyphens are considered during the operation of addition. To perform these EO does not require additional equipment, except for one input of the logical element I.
Таким образом, предлагаемый объект позволяет расширить перечень выполняемых операций по сравнению с прототипом в три раза при минимальных затратах оборудования.Thus, the proposed facility allows you to expand the list of operations in comparison with the prototype three times with minimal equipment costs.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004106639/09A RU2262735C1 (en) | 2004-03-05 | 2004-03-05 | Accumulating type adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004106639/09A RU2262735C1 (en) | 2004-03-05 | 2004-03-05 | Accumulating type adder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2004106639A RU2004106639A (en) | 2005-08-10 |
| RU2262735C1 true RU2262735C1 (en) | 2005-10-20 |
Family
ID=35844943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004106639/09A RU2262735C1 (en) | 2004-03-05 | 2004-03-05 | Accumulating type adder |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2262735C1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1291968A1 (en) * | 1985-07-22 | 1987-02-23 | Предприятие П/Я В-8662 | Adder-accumulator |
| SU1418701A1 (en) * | 1987-01-04 | 1988-08-23 | Предприятие П/Я В-8662 | Counter-type adder |
| RU2043650C1 (en) * | 1993-07-12 | 1995-09-10 | Давыдкин Алексей Александрович | Accumulating adder |
| US5691931A (en) * | 1995-06-07 | 1997-11-25 | Hitachi America, Ltd. | Low power adder for accumulation |
| RU2099776C1 (en) * | 1994-09-30 | 1997-12-20 | Предприятие по транспортировке и поставкам газа "Уралтрансгаз" | Digital adder |
-
2004
- 2004-03-05 RU RU2004106639/09A patent/RU2262735C1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1291968A1 (en) * | 1985-07-22 | 1987-02-23 | Предприятие П/Я В-8662 | Adder-accumulator |
| SU1418701A1 (en) * | 1987-01-04 | 1988-08-23 | Предприятие П/Я В-8662 | Counter-type adder |
| RU2043650C1 (en) * | 1993-07-12 | 1995-09-10 | Давыдкин Алексей Александрович | Accumulating adder |
| RU2099776C1 (en) * | 1994-09-30 | 1997-12-20 | Предприятие по транспортировке и поставкам газа "Уралтрансгаз" | Digital adder |
| US5691931A (en) * | 1995-06-07 | 1997-11-25 | Hitachi America, Ltd. | Low power adder for accumulation |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2004106639A (en) | 2005-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
| EP0467524A2 (en) | Lookahead adder | |
| RU2262735C1 (en) | Accumulating type adder | |
| EP0499412B1 (en) | Serial-input multiplier circuits | |
| RU2374672C1 (en) | Device for construction of programmable digital microprocessor systems | |
| EP0571693B1 (en) | Fast adder chain | |
| RU2261469C1 (en) | Accumulation-type adder | |
| RU2262736C1 (en) | Combination-accumulation type adder | |
| RU2381547C2 (en) | Device for adding binary codes | |
| RU2278411C1 (en) | Accumulating-type adder | |
| RU2308801C1 (en) | Pulse counter | |
| RU2264646C2 (en) | Adder | |
| RU2275676C1 (en) | Combination type adder | |
| RU2269153C2 (en) | Accumulating type adder | |
| RU2288501C1 (en) | Counter-type adder | |
| RU2797163C1 (en) | Pipeline calculator | |
| RU2295751C2 (en) | Method and device for executing arithmetic and logical operations | |
| RU2386998C1 (en) | Method and device for binary-coded decimal multiplication | |
| RU2284653C2 (en) | Impulse counter | |
| SU643870A1 (en) | Parallel-action arithmetic device | |
| SU928344A1 (en) | Device for division | |
| RU2306596C1 (en) | Coincidence-accumulation type adder | |
| SU1112363A1 (en) | Binary counter-type adder | |
| RU2287849C1 (en) | Method and system of executing calculation operations with minimal cost of equipment | |
| RU2292073C1 (en) | Combinative accumulating adder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20090306 |