RU2030792C1

RU2030792C1 - Computing device

Info

Publication number: RU2030792C1
Authority: RU
Inventors: А.П. Великий; И.А. Жуков; А.М. Карцев; Л.Я. Нагорный; Г.П. Тарасов
Original assignee: Жуков Игорь Анатольевич; Карцев Александр Маркович
Priority date: 1991-07-01
Filing date: 1991-07-01
Publication date: 1995-03-10

Abstract

FIELD: digital computer engineering. SUBSTANCE: device has bit-by-bit arithmetic unit, shift version analyzer unit, key register, first switching unit, second switching unit, shift unit, carry shaping unit, group of OR gates, result shaping unit, and output data coder. EFFECT: enlarged functional capabilities due to addition of transfer cryptography function for data transmitted. 9 dwg, 3 tbl

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств ЦВМ, работающих в системах счисления с большими основаниями. The invention relates to digital computing and can be used in the construction of arithmetic digital computers that work in number systems with large bases.

Известны устройства, в которых связь между разрядами осуществляется цепью распространения переносов. Devices are known in which the connection between the discharges is carried out by a transport propagation chain.

Известен параллельный комбинационный сумматор, который содержит n полных одноразрядных сумматоров, входы переносов которых подключены к первым входам элементов И переноса, вторые входы которых соединены с дополнительной входной шиной. Выходы элементов И переноса подключены к первым входам элементов ИЛИ переноса, вторые входы которых (за исключением элемента ИЛИ переноса старшего разряда) соединены с выходом элемента И, первый вход которого соединен со входом переноса младшего разряда, а второй - с выходом элемента НЕ. Ко второму входу элемента ИЛИ переноса старшего разряда подключен выход элемента И. Выходы элемента ИЛИ переноса подключены ко входам переносов старших разрядов [1]. Known parallel combiner adder, which contains n full single-digit adders, the inputs of transfers of which are connected to the first inputs of elements AND transfers, the second inputs of which are connected to an additional input bus. The outputs of the AND transfer elements are connected to the first inputs of the OR transfer elements, the second inputs of which (with the exception of the high-order OR element) are connected to the output of the AND element, the first input of which is connected to the low-order transfer input and the second to the output of the NOT element. The output of the element I is connected to the second input of the OR element for the transfer of the senior bit. The outputs of the OR element of the transfer are connected to the inputs of the transfers of the higher digits [1].

Известен параллельный сумматор с одновременным переносом, который содержит блок формирования поразрядных сумм и поразрядных переносов, в состав которого входят четыре элемента образования поразрядных сумм и поразрядных переносов, блок формирования переносов во все разряды, в состав которого входят три элемента формирования переноса в старший и два последующих разряда соответственно, блок формирования результата, в состав которого входят четыре элемента учета переносов [2]. Known parallel adder with simultaneous transfer, which contains a unit for the formation of bitwise amounts and bitwise transfers, which includes four elements for the formation of bitwise amounts and bitwise transfers, a unit for the formation of transfers in all bits, which includes three elements for the formation of the transfer to the senior and two subsequent discharge, respectively, the result formation unit, which consists of four elements of the transfer accounting [2].

Наиболее близким к изобретению является вычислительное устройство, описанное в работе [3]. Устройство содержит блок поразрядной арифметики, блок сдвига, блок формирования переносов, группу элементов ИЛИ, блок формирования результата, причем первая и вторая группы входов блока поразрядной арифметики, входы блока сдвига, первые группы входов блока формирования переносов и блока формирования результата подключены ко входам устройства, первая и вторая группы входов группы элементов ИЛИ подключены соответственно ко вторым группам выходов блока поразрядной арифметики и группы элементов ИЛИ, вторая и третья группы входов блока формирования результата подключены соответственно к выходам блока формирования переносов и группы элементов ИЛИ. Closest to the invention is the computing device described in [3]. The device comprises a bitwise arithmetic unit, a shear unit, a hyphenation unit, a group of OR elements, a result formation unit, the first and second groups of inputs of the bitwise arithmetic unit, the inputs of the shear unit, the first groups of inputs of the hyphenation unit and the result unit are connected to the device inputs, the first and second groups of inputs of the group of OR elements are connected respectively to the second groups of outputs of the block of bitwise arithmetic and the group of elements OR, the second and third groups of inputs of the block of pho The result formations are connected respectively to the outputs of the hyphenation unit and the group of OR elements.

Недостатком прототипа являются органичные функциональные возможности, поскольку он выполняет только арифметическую операцию сложения и логическую операцию сдвига р-ичного числа на один эквивалентный двоичный разряд вправо. The disadvantage of the prototype is organic functionality, since it performs only the arithmetic addition operation and the logical operation of shifting the number by one equivalent binary digit to the right.

Целью изобретения является расширение функциональных возможностей устройства за счет добавления функции криптографического преобразования передаваемой информации. The aim of the invention is to expand the functionality of the device by adding the function of cryptographic conversion of the transmitted information.

Поставленная цель достигается тем, что вычислительное устройство, содержащее блок поразрядной арифметики, блок сдвига, блок формирования переносов, группу элементов ИЛИ и блок формирования результата, причем первая и вторая группы входов блока поразрядной арифметики подключены соответственно ко второй и третьей группам входов устройства, а первые группы входов блока формирования переносов и блока формирования результата подключены к первой группе входов устройства, первая и вторая группы входов группы элементов ИЛИ подключены соответственно ко вторым группам выходов блока поразрядной арифметики и группы элементов ИЛИ, вторая и третья группы входов блока формирования результата подключены соответственно к выходам блока формирования переносов и группы элементов ИЛИ, содержит блок анализа вариантов сдвига, регистр ключа, первый, второй блоки коммутации и шифратор выходной информации, причем первые и вторые группы входов блока анализа вариантов сдвига и первого блока коммутации подключены соответственно к пятой и шестой группам входов устройства, третья группа входов первого блока коммутации - к выходу блока анализа вариантов сдвига, вход регистра ключей подключен к седьмому входу устройства, первая и вторая группы входов второго блока коммутации соответственно - к четвертой группе входов устройства и выходу регистра ключей, первая, вторая и третья группы входов шифратора выходной информации подключены соответственно к выходам блока формирования результата анализа вариантов сдвига и второго блока коммутации. This goal is achieved in that the computing device containing a bitwise arithmetic unit, a shift unit, a hyphenation unit, a group of OR elements, and a result formation unit, the first and second groups of inputs of the bitwise arithmetic unit are connected respectively to the second and third groups of device inputs, and the first groups of inputs of the hyphenation unit and the result formation unit are connected to the first group of device inputs, the first and second groups of inputs of the group of elements OR are connected respectively to the second groups of outputs of the bitwise arithmetic block and the group of OR elements, the second and third groups of inputs of the result formation block are connected respectively to the outputs of the hyphenation block and the group of OR elements, it contains a shift option analysis block, key register, the first, second switching blocks, and the output encoder information, the first and second groups of inputs of the block of analysis of the shift options and the first switching unit connected respectively to the fifth and sixth groups of inputs of the device, the third group of inputs s of the first switching unit - to the output of the shift option analysis unit, the key register input is connected to the seventh input of the device, the first and second groups of inputs of the second switching unit, respectively - to the fourth group of device inputs and the key register output, the first, second and third groups of input encoder inputs information are connected respectively to the outputs of the unit for generating the result of the analysis of the shift options and the second switching unit.

Блок-схема предлагаемого вычислительного устройства представлена на фиг. 1. Устройство содержит блок 1 поразрядной арифметики, блок 2 анализа вариантов сдвига, регистр 3 ключа, первый блок 4 коммутации, второй блок 5 коммутации, блок 6 сдвига, блок 7 формирования переносов, группу 8 элементов ИЛИ, блок 9 формирования результата и шифратор 10 выходной информации. A block diagram of the proposed computing device is shown in FIG. 1. The device comprises a bitwise arithmetic unit 1, a shift option analysis unit 2, a key register 3, a first switching unit 4, a second switching unit 5, a shift unit 6, a hyphenation forming unit 7, an OR element group 8, a result generating unit 9, and an encoder 10 output information.

Блок 1 предлагаемого устройства идентичен блоку 1 устройства-прототипа и содержит матрицы 19 переносов в соседний старший разряд при сложении двух р-ичных чисел и матрицы 20 поразрядных сумм, причем первый и второй входы матрицы 19 с порядковым номером i=1,2 и 3 подключены ко входам первой и второй групп блока 1 с порядковым номером i=2,3 и 4 соответственно, а первый и второй входы матрицы 20 с порядковым номером i=1,2,3 и 4 подключены к одноименным входам первой и второй групп блока 1 соответственно. Функциональные схемы матрицы 19 и 20 приведены для примера на фиг. 2 в счислении с основанием р=16. Block 1 of the proposed device is identical to block 1 of the prototype device and contains a matrix of 19 transfers to the adjacent senior digit when adding two hexadecimal numbers and a matrix of 20 bit sums, the first and second inputs of the matrix 19 with serial number i = 1,2 and 3 are connected to the inputs of the first and second groups of block 1 with serial number i = 2,3 and 4, respectively, and the first and second inputs of matrix 20 with serial number i = 1,2,3 and 4 are connected to the same inputs of the first and second groups of block 1, respectively . Functional diagrams of the matrix 19 and 20 are shown for example in FIG. 2 in terms of the base p = 16.

Блок 2 представляет собой комбинационную схему, которая включает две группы двухвходовых элементов (21) И по р двухвходовых элементов И в каждой. При этом первые входы элементов 21 первой группы подключены ко входу 1 блока 2, а вторые входы элементов 21 первой группы с номерами i=0,....,15 подключены ко входам второй группы входов блока 2, номера которых совпадают с номерами подключенных к ним элементов 21. Первые входы элементов 21 второй группы подключены к выходам элементов 21 первой группы с номерами 0,8,. . .,15. Вторые входы элементов 21 второй группы с номерами j=0,...,15 подключены ко входам второй группы входов блока 2 с номерами j+16. Три дополнительных элемента И выполняют функцию элементов задержки и предназначены для согласования во времени появления сигнала на выходах блока 2. Block 2 is a combinational circuit, which includes two groups of two-input elements (21) And for p two-input elements And in each. In this case, the first inputs of the elements 21 of the first group are connected to the input 1 of block 2, and the second inputs of the elements 21 of the first group with numbers i = 0, ...., 15 are connected to the inputs of the second group of inputs of block 2, the numbers of which coincide with the numbers connected to elements 21. The first inputs of the elements 21 of the second group are connected to the outputs of the elements 21 of the first group with the numbers 0.8 ,. . .,fifteen. The second inputs of the elements 21 of the second group with numbers j = 0, ..., 15 are connected to the inputs of the second group of inputs of block 2 with numbers j + 16. Three additional elements And perform the function of delay elements and are designed to coordinate in time the appearance of the signal at the outputs of block 2.

Блок 3 представляет собой регистр, предназначенный для хранения Х₂-разрядных двоичных чисел (Х₂= n_pl, где n_p - разрядность преобразуемых p-ичных чисел и l - число двоичных разрядов, используемое при кодировании цифр в каждом разряде; l > log₂p.Block 3 is a register for storing X ₂ -bit binary numbers (X ₂ = n _p l, where n _p is the bit depth of the converted p-ary numbers and l is the number of binary digits used in encoding the digits in each digit; l> log ₂ p.

Блок 4 (фиг. 4, а) содержит четыре блока передачи информации. Первый, второй и третий входы каждого из них подключены к одноименным группам входов блока 4. Блок - схема первых трех из этих блоков представлена на фиг. 4, б (блока 22), четвертого - на фиг. 5 (блок 23). При этом блок 22 содержит две группы элементов (21) И на два входа. Входы 1 элементов 21 первой и второй групп подключены соответственно ко входам 0 и 1 третьей группы входов блока 22. Входы 2 элементов 21 первой группы, за исключением последнего, и входы 2 элементов 21 второй группы, за исключением первого, подключены к соответствующим входам второй группы входов блока 22. Вход 2 первого элемента второй группы элементов 21 и вход 2 последнего элемента первой группы элементов 21 подключены ко входу 1 блока 22. Выходы элементов 21 обоих групп через двухвходовые элементы ИЛИ (диодная сборка) в порядке, приведенном на фиг. 4, подключены к выходу блока 22. Block 4 (Fig. 4, a) contains four blocks of information transfer. The first, second and third inputs of each of them are connected to the same groups of inputs of block 4. Block - a diagram of the first three of these blocks is shown in FIG. 4b (block 22), the fourth - in FIG. 5 (block 23). In this case, block 22 contains two groups of elements (21) AND on two inputs. The inputs of 1 elements 21 of the first and second groups are connected respectively to the inputs 0 and 1 of the third group of inputs of block 22. The inputs of 2 elements 21 of the first group, with the exception of the last, and the inputs of 2 elements 21 of the second group, with the exception of the first, are connected to the corresponding inputs of the second group the inputs of block 22. The input 2 of the first element of the second group of elements 21 and the input 2 of the last element of the first group of elements 21 are connected to the input 1 of block 22. The outputs of the elements 21 of both groups through two-input OR elements (diode assembly) in the order shown in FIG. 4 are connected to the output of block 22.

Блок 23 (фиг. 5) содержит две группы двухвходовых элементов (21) И. При этом входы 1 элементов 21 первой и второй групп подключены соответственно ко входам 3 и 1 блока 23. Входы 2 элементов 21 первой и второй групп элементов 21 подключены соответственно ко входам второй группы входов блока 23 и выходам элементов 21 первой группы (элементы 21 второй группы выполняют функцию элементов задержки с целью согласования сигналов на выходах блоков 22 и 23). Block 23 (Fig. 5) contains two groups of two-input elements (21) I. Moreover, the inputs of 1 elements 21 of the first and second groups are connected respectively to the inputs 3 and 1 of block 23. The inputs of 2 elements 21 of the first and second groups of elements 21 are connected respectively to the inputs of the second group of inputs of block 23 and the outputs of the elements 21 of the first group (elements 21 of the second group function as delay elements in order to match the signals at the outputs of blocks 22 and 23).

Блок 5 (фиг. 6) представляет собой коммутатор для передачи Х₂-разрядных двоичных чисел.Block 5 (Fig. 6) is a switch for transmitting X ₂ -bit binary numbers.

Блок 6 (фиг. 7, а) содержит блоки 24, 25, 26 сдвига передаваемого p-ичного числа соответственно один, два и три эквивалентных двоичных разряда влево (три, два и один эквивалентный двоичный разряд вправо), а также блок 27 элементов задержки цифрового сигнала. Block 6 (Fig. 7, a) contains blocks 24, 25, 26 of the shift of the transmitted p-ary number, respectively one, two and three equivalent binary bits to the left (three, two and one equivalent binary bit to the right), as well as a block of delay elements 27 digital signal.

Каждый из блоков - 24, 25 и 26 (фиг. 7, б) содержит блоки 28 памяти переносов нуля в соседний старший разряд при сдвиге передаваемого числа на эквивалентное число двоичных разрядов (в рассматриваемом примере, для p=16 - сдвиг на 1, 2 и 3 эквивалентных двоичных разряда влево или вправо) и блоки 29 эквивалентного двоичного сигнала одного разряда числа. При этом для блоков 24, 25 и 26 каждый из входящих в их состав блоков 29 реализует соответственно табл. 1-3. Выходы 16...31 блока 28 с порядковым номером j=12 объединены с входами 0...15 блока 28 с порядковым номером i+1 соответственно, а входы 16. ..31 блока 29 с порядковым номером j=1,2,3 объединены со входами блока 29 с порядковым номером j+1 соответственно. Блок 27 (фиг. 8) содержит две группы двухвходовых элементов И. При этом выходы элементов 16. . .31; 32....47; 48...63 первой группы объединены в общие выходные шины (по 16 двухвходных элементов И). Элементы второй группы выполняют функцию задержки цифрового сигнала. Each of the blocks - 24, 25 and 26 (Fig. 7, b) contains blocks 28 of the memory of zero transfers to the next highest digit when the transmitted number is shifted by the equivalent number of binary digits (in the considered example, for p = 16 - a shift of 1, 2 and 3 equivalent binary bits to the left or right) and blocks 29 of the equivalent binary signal of one bit of the number. Moreover, for blocks 24, 25 and 26, each of the blocks 29 included in their composition implements, respectively, the table. 1-3. The outputs 16 ... 31 of block 28 with serial number j = 12 are combined with inputs 0 ... 15 of block 28 with serial number i + 1, respectively, and the inputs 16. ..31 of block 29 with serial number j = 1,2, 3 are combined with the inputs of block 29 with serial number j + 1, respectively. Block 27 (Fig. 8) contains two groups of two-input elements I. Moreover, the outputs of the elements 16.. .31; 32 .... 47; 48 ... 63 of the first group are combined into common output buses (16 two-input elements And each). Elements of the second group perform the function of delaying the digital signal.

Блоки 7, 8, 9 предлагаемого устройства идентичны соответственно блокам 3, 4 и 5 устройства-прототипа (с учетом разрядности устройства и величины p основания используемого счисления). Blocks 7, 8, 9 of the proposed device are identical, respectively, blocks 3, 4 and 5 of the prototype device (taking into account the capacity of the device and the value p of the base of the calculus used).

Блок 10 (фиг. 9) представляет собой матрицу двухвходовых элементов И, включающую n_p+1 строку. При этом первая строка матрицы содержит 7 групп по 7 двухвходовых элементов И в каждой. Остальные n_p строк включают 16 групп по 7 двухвходовых элементов И в каждой. Первые входы группы с номером i (i= 0, . . .,6) первой строки подключены к соответствующему входу второй группы входов блока 10. Первые входы группы с номеров j (j=0,...,15) каждой последующей строки (с номером Z=2,...,5) подключены к соответствующим входам первой группы входов блока 10. Вторые входы двухвходовых элементов И всех групп подключены к соответствующим входам третьей группы входов блока 10.Block 10 (Fig. 9) is a matrix of two-input elements And, including n _p +1 row. Moreover, the first row of the matrix contains 7 groups of 7 two-input elements AND in each. The remaining n _p lines include 16 groups of 7 two-input AND elements in each. The first inputs of the group with number i (i = 0, ..., 6) of the first line are connected to the corresponding input of the second group of inputs of block 10. The first inputs of the group with numbers j (j = 0, ..., 15) of each subsequent line ( with the number Z = 2, ..., 5) are connected to the corresponding inputs of the first group of inputs of block 10. The second inputs of the two-input elements And of all groups are connected to the corresponding inputs of the third group of inputs of block 10.

Устройство работает следующим образом. The device operates as follows.

При выполнении операции сложения исходные числа поступают на входы 12 и 13 устройства и, следовательно, на входы первой и второй групп блока 1 соответственно. При этом числа в каждом разряде представлены в пространственном коде (каждый p-ичный разряд имеет Д позиций и его значение кодируется одним цифровым символом). Одновременно на вход 17 устройства и, следовательно, на вход регистра 3 поступает "ключ" - Х₂-разрядное двоичное число, представляющее собой совокупность из p l-разрядных двоичных кодов (различных между собой). Значение цифры в каждом разряде определяется номером позиции, на которой символ в данный момент располагается. С выходов переноса и поразрядной суммы блок 1 (соответственно первая и вторая группы выходов блока 1) значения поразрядных переносов и соседний старший разряд и поразрядных сумм (по модулю р) поступают соответственно на вторую группу входов блока 7 и первую группу входов блока 8. Одновременно на вход 11 устройства и, следовательно, первые входы блоков 7 и 9 поступает управляющий сигнал У1, обеспечивающий прохождение через эти блоки числовой информации. В отмеченном представлении цифр с выходов переноса блока 1 обязательно поступает либо значение переноса "1", либо значение переноса "0". С выходов блоков 7 и 8 значения переносов и поразрядных сумм поступают на входы второй и третьей групп входов блока 9 соответственно. При этом на выходе блока 9 результат в каждом разряде появляется только в том случае, если он безошибочен. Одновременно с появлением информации на выходе блока 9 числовой код "ключ" проходит через коммутатор 5 в результате подачи на его первый вход управляющего сигнала У2. При этом на первый и третий входы блока 10 одновременно поступают как результат сложения пары чисел, так и числовой код "ключа". В результате на выходе блока 10 и, следовательно, выходе 18 устройства появится закодированное значение результата.When performing the addition operation, the initial numbers go to the inputs 12 and 13 of the device and, therefore, to the inputs of the first and second groups of block 1, respectively. In this case, the numbers in each category are represented in the spatial code (each p-ary category has D positions and its value is encoded with one digital symbol). At the same time, a “key” is received at the input 17 of the device and, therefore, at the input of the register 3 — an X ₂ -bit binary number, which is a collection of p l-bit binary codes (different from each other). The value of the digit in each category is determined by the number of the position at which the character is currently located. From the transfer and bitwise outputs of block 1 (respectively, the first and second groups of outputs of block 1), the values of the bitwise transfers and the adjacent senior bit and bitwise amounts (modulo p) are respectively sent to the second group of inputs of block 7 and the first group of inputs of block 8. At the same time, the input 11 of the device and, therefore, the first inputs of blocks 7 and 9 receives a control signal Y1, which ensures the passage of numerical information through these blocks. In the marked representation of the numbers from the transfer outputs of block 1, either the transfer value "1" or the transfer value "0" is necessarily received. From the outputs of blocks 7 and 8, the values of carry-over and bit-wise amounts go to the inputs of the second and third groups of inputs of block 9, respectively. Moreover, at the output of block 9, the result in each category appears only if it is error-free. Simultaneously with the appearance of information at the output of block 9, the numerical code "key" passes through the switch 5 as a result of supplying its first input of the control signal U2. In this case, the first and third inputs of block 10 simultaneously receive both the result of adding a pair of numbers and the numerical code of the "key". As a result, the encoded value of the result will appear at the output of block 10 and, therefore, output 18 of the device.

Более значительные возможности в плане криптографического преобразования числовой информации схема представляет в случае подачи передаваемого в канал связи числа на вход 16 устройства. Одновременно с ним на вход 15 устройства подается управляющий сигнал У3, который при этом поступает на первые входы блоков 2 и 4. На вторую группу входов блока 2 поступают цифры старшего разряда передаваемого числа и младшего разряда передаваемого числа. При этом на выходе блока 2 появляется информация о возможности масштабирования передаваемого числа за счет сдвига его на 3, 2, 1 эквивалентных двоичных разряда влево (сигнал появляется соответственно на выходах 1, 2, 3 блока 2; см фиг. 3, а) или вправо (сигнал появляется соответственно на выходах 6, 5, 4). В случае отсутствия возможности сдвига числа на эквивалентное число двоичных разрядов влево или вправо на выходе 7 блока 2 появляется информация - цифровой сигнал, наличие которого обусловлено необходимостью передачи числа без внесения масштаба. Пример такой ситуации применительно к случаю сдвига влево - наличие в наиболее значимом разряде 16-ричного числа цифры f, удовлетворяющей условию f≥8. Для сдвига вправо - наличие в младшем разряде нечетной цифры. The scheme presents more significant possibilities in terms of cryptographic conversion of numerical information in the case of supplying a number transmitted to the communication channel to the input 16 of the device. At the same time, the control signal U3 is supplied to the input 15 of the device, which at the same time enters the first inputs of blocks 2 and 4. The second group of inputs of block 2 receives the digits of the highest digit of the transmitted number and the lowest digit of the transmitted number. At the same time, at the output of block 2, information appears about the possibility of scaling the transmitted number by shifting it by 3, 2, 1 equivalent binary bits to the left (the signal appears respectively at the outputs 1, 2, 3 of block 2; see Fig. 3, a) or to the right (the signal appears respectively at outputs 6, 5, 4). In the absence of the possibility of shifting the number by the equivalent number of binary bits to the left or right, information 7 appears on the output 7 of block 2 - a digital signal, the presence of which is due to the need to transmit the number without entering the scale. An example of such a situation with respect to the case of a left shift is the presence in the most significant digit of the hexadecimal number of the digit f satisfying the condition f≥8. For a shift to the right - the presence in the low order of an odd digit.

Сигналы, предоставляют информацию о наличии (отсутствии) возможности масштабирования передаваемого р-ичного числа за счет сдвига его на один, два, три эквивалентных двоичных разряда влево или вправо с выхода блока 2 поступают на третий вход блока 4. На первый и второй входы блока 4 поступают управляющий сигнал У3 от входа 16 устройства и n_p-разрядное р-ичное число от входа 16 соответственно.The signals provide information about the presence (absence) of the possibility of scaling the transmitted number, by shifting it one, two, three equivalent binary bits to the left or right from the output of block 2, go to the third input of block 4. At the first and second inputs of block 4 the control signal U3 from the input 16 of the device and n _p -digit number are received from the input 16, respectively.

С выхода блока 4 информация поступает на вход блока 6, исполнительные схемы которого выполняют масштабирование числа за счет его сдвига на один, два, три эквивалентных двоичных разряда вправо (влево) или передают число на выход блока без сдвига в зависимости от результата анализа, выполненного блоком 2. С первой группы выходов блока 6 на входы третьей группы блока 7 поступают сигналы переноса нулей из разрядов с порядковыми номерами 2, 3 и 4 в разряды с порядковыми номерами 1, 2 и 3 соответственно. Одновременно со второй группы выходов блока 6 значения результата сдвига в каждом разряде поступают на входы второй группы блока 8. From the output of block 4, the information goes to the input of block 6, the executive circuits of which scale the number by shifting it by one, two, three equivalent binary digits to the right (left) or transfer the number to the output of the block without a shift, depending on the result of the analysis performed by the block 2. From the first group of outputs of block 6, the inputs of the transfer of zeros from bits with serial numbers 2, 3, and 4 to bits with serial numbers 1, 2, and 3, respectively, are received at the inputs of the third group of block 7. At the same time, from the second group of outputs of block 6, the values of the shift result in each category are fed to the inputs of the second group of block 8.

Окончательное значение результата сдвига получается на выходе блока 9. При этом в каждом разряде результат появляется на выходе блока 9 только в том случае, если он правильный, т.е. если он представлен на одной позиции данного разряда. Результат преобразования числа с выхода блока 9 поступает на первую группу входов блока 10. На одну из 7 шин второй группы входов блока 10 в этом случае поступает цифровой сигнал, наличие которого соответствует информации о выполненном преобразовании числа, либо передаче его без сдвига. На третью группу входов так же как и в предыдущем случае поступает числовой "ключ". На выходе блока 10 и, следовательно, выходе 18 устройства появляется закодированное число. The final value of the shift result is obtained at the output of block 9. In this case, in each category, the result appears at the output of block 9 only if it is correct, i.e. if it is presented at one position of this category. The result of converting the number from the output of block 9 is fed to the first group of inputs of block 10. In one case, a digital signal is supplied to one of the 7 buses of the second group of inputs of block 10, the presence of which corresponds to information about the conversion of the number, or its transmission without shift. The third group of inputs, as in the previous case, receives a numerical "key". At the output of block 10 and, therefore, output 18 of the device, an encoded number appears.

Таким образом, введение блока анализа вариантов сдвига, регистра ключа, первого и второго блоков коммутации и шифратора выходной информации позволяет увеличить функциональные возможности предложенного вычислительного устройства за счет добавления функции криптографического преобразования передаваемой информации. Thus, the introduction of an analysis unit for shift options, a key register, first and second switching units, and an output information encoder can increase the functionality of the proposed computing device by adding a cryptographic conversion function of the transmitted information.

Claims

A COMPUTER DEVICE comprising a bitwise arithmetic unit, a shift unit, a hyphenation unit, a group of OR elements, and a result formation unit, the first and second groups of inputs of the bitwise arithmetic unit are connected respectively to the second and third groups of device inputs, and the first groups of inputs of the hyphenation unit and the result forming unit is connected to the first group of device inputs, the first and second groups of inputs of the group of elements OR are connected respectively to the second groups of outputs of the block bitwise arithmetic and the group of OR elements, the second and third groups of inputs of the result formation unit are connected respectively to the outputs of the hyphenation unit and the group of OR elements, characterized in that the device contains a shift analysis module, a key register, the first and second switching blocks and the output information encoder moreover, the first and second groups of inputs of the block of analysis of shift options and the first switching unit are connected respectively to the fifth and sixth groups of inputs of the device, the third group of inputs is not the first switching unit - to the output of the shift option analysis unit, the key register input - to the seventh device input, the first and second groups of inputs of the second switching unit - to the fourth group of device inputs and the key register output, the first - third group of output information encoder inputs are connected respectively to the outputs of the result formation unit, the shift analysis unit, and the second switching unit.