[go: up one dir, main page]

RU2006101719A - Способ переключения между по меньшей мере двумя режимами работы процессора, а также соответствующий процессор - Google Patents

Способ переключения между по меньшей мере двумя режимами работы процессора, а также соответствующий процессор Download PDF

Info

Publication number
RU2006101719A
RU2006101719A RU2006101719/09A RU2006101719A RU2006101719A RU 2006101719 A RU2006101719 A RU 2006101719A RU 2006101719/09 A RU2006101719/09 A RU 2006101719/09A RU 2006101719 A RU2006101719 A RU 2006101719A RU 2006101719 A RU2006101719 A RU 2006101719A
Authority
RU
Russia
Prior art keywords
mode
operating
memory
processor
memory area
Prior art date
Application number
RU2006101719/09A
Other languages
English (en)
Inventor
Райнхард ВАЙБЕРЛЕ (DE)
Райнхард ВАЙБЕРЛЕ
Бернд МЮЛЛЕР (DE)
Бернд Мюллер
Ральф АНГЕРБАУЕР (DE)
Ральф АНГЕРБАУЕР
Райнер ГМЕЛИХ (DE)
Райнер ГМЕЛИХ
Штефан БЕНЦ (DE)
Штефан БЕНЦ
Original Assignee
Роберт Бош ГмбХ (DE)
Роберт Бош Гмбх
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10332700A external-priority patent/DE10332700A1/de
Application filed by Роберт Бош ГмбХ (DE), Роберт Бош Гмбх filed Critical Роберт Бош ГмбХ (DE)
Publication of RU2006101719A publication Critical patent/RU2006101719A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/845—Systems in which the redundancy can be transformed in increased performance

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Quality & Reliability (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Storage Device Security (AREA)
  • Debugging And Monitoring (AREA)
  • Information Transfer Systems (AREA)

Claims (28)

1. Процессор, имеющий по меньшей мере два исполнительных блока и содержащий переключательные средства, выполненные с возможностью переключения процессора между по меньшей мере двумя режимами работы, отличающийся тем, что переключательные средства выполнены таким образом, чтобы переключение с первого режима работы на второй инициировалось обращением процессора к заданному адресу ячейки памяти.
2. Процессор по п.1, отличающийся тем, что первый режим работы соответствует безопасному режиму работы, в котором обоими исполнительными блоками выполняются одни и те же программы, причем предусмотрены средства сравнения, которые сравнивают состояния исполнительных блоков, возникающие при выполнении ими одних и тех же программ, на предмет соответствия указанных состояний.
3. Процессор по п.2, отличающийся тем, что при работе в первом режиме исполнительные блоки выполнены с возможностью синхронного выполнения одних и тех же программ.
4. Процессор по п.1, отличающийся тем, что он имеет по меньшей мере три отдельных области памяти, причем при работе в первом режиме каждый исполнительный блок связан с соотнесенной с ним первой областью памяти.
5. Процессор по п.1, отличающийся тем, что он имеет по меньшей мере две отдельных области памяти, причем при работе во втором режиме оба исполнительных блока связаны только с одной, соотнесенной с ними обоими, второй областью памяти.
6. Процессор по пп.1 и 5, отличающийся тем, что заданный адрес ячейки памяти, к которому должно осуществляться обращение, локализован во второй области памяти.
7. Процессор по п.1, отличающийся тем, что он имеет по меньшей мере две отдельных области памяти, причем при работе в первом режиме оба исполнительных блока связаны только с одной, соотнесенной с ними обоими, первой областью памяти.
8. Процессор по пп.1 и 7, отличающийся тем, что заданный адрес ячейки памяти содержится в первой области памяти в качестве триггер-адреса, а следующий адрес, к которому должно осуществляться обращение, содержится во второй области памяти.
9. Процессор по пп.1 и 5, отличающийся тем, что предусмотрены контрольные средства, которыми, в частности, являются сами переключательные средства и которые выполнены с возможностью контроля того, чтобы при работе во втором режиме средства обработки данных были связаны только со второй областью памяти.
10. Процессор по пп.1 и 4, отличающийся тем, что предусмотрены контрольные средства, которыми, в частности, являются сами переключательные средства и которые выполнены с возможностью контроля того, чтобы при работе в первом режиме средства обработки данных были связаны только с первой областью памяти.
11. Процессор по п.4 или 5, отличающийся тем, что каждая область памяти реализована в отдельном модуле памяти.
12. Процессор по п.2, отличающийся тем, что при переключении на второй режим работы, соответствующий режиму повышенной производительности, средства сравнения отключаются, и сравнение состояний исполнительных блоков осуществляется только при работе в первом режиме.
13. Процессор по п.1, отличающийся тем, что он содержит средства прерывания, выполненные с возможностью обеспечения возврата в первый режим работы путем выдачи запроса прерывания.
14. Процессор по п.13, отличающийся тем, что запрос прерывания выдается согласно временному условию.
15. Процессор по п.13, отличающийся тем, что запрос прерывания выдается по условию регистрации заданного состояния.
16. Способ переключения между по меньшей мере двумя режимами работы процессора, имеющего по меньшей мере два исполнительных блока, отличающийся тем, что переключение из первого режима работы во второй инициируется обращением процессора к заданному адресу ячейки памяти.
17. Способ по п.16, отличающийся тем, что при работе в первом режиме исполнительные блоки синхронно выполняют одни и те же программы.
18. Способ по п.16, отличающийся тем, что при работе в двух режимах предусмотрено выполнение разных программ, причем в первом режиме работы двумя исполнительными блоками с избыточностью выполняются программы, критичные с точки зрения безопасности, а во втором режиме выполняются программы, некритичные с точки зрения безопасности.
19. Способ по п.18, отличающийся тем, что критичные с точки зрения безопасности программы хранятся с избыточностью в первых областях памяти, соотнесенных с соответствующими исполнительными блоками.
20. Способ по п.18, отличающийся тем, что некритичные с точки зрения безопасности программы хранятся в единственной второй области памяти, и при работе во втором режиме оба исполнительных блока имеют доступ только к этой второй области памяти.
21. Способ по п.16, отличающийся тем, что при работе в первом режиме критичные с точки зрения безопасности программы выполняют с избыточностью, и возникающие при этом состояния сравнивают на предмет соответствия.
22. Способ по п.16, отличающийся тем, что при работе в первом режиме каждый из исполнительных блоков имеет доступ только к соотнесенной с ним первой области памяти.
23. Способ по п.16, отличающийся тем, что используют по меньшей мере две отдельные области памяти, причем при работе в первом режиме два исполнительных блока имеют доступ только к одной, соотнесенной с ними обоими, первой области памяти.
24. Способ по пп.16 и 23, отличающийся тем, что заданный адрес ячейки памяти содержится в первой области памяти в качестве триггер-адреса, а следующий адрес, к которому должно осуществляться обращение, содержится во второй области памяти.
25. Способ по п.16, отличающийся тем, что при работе во втором режиме два исполнительных блока имеют доступ только к одной, соотнесенной с ними обоими, второй области памяти.
26. Способ по пп.16 и 25, отличающийся тем, что при работе во втором режиме контролируют, чтобы средства обработки данных имели доступ только ко второй области памяти.
27. Способ по пп.16 и 22 или 23, отличающийся тем, что при работе в первом режиме контролируют, чтобы средства обработки данных имели доступ только к первой области памяти.
28. Способ по п.16, отличающийся тем, что переключение из второго режима работы в первый осуществляют посредством запроса прерывания, причем такой запрос выдают согласно временному условию либо условию регистрации заданного состояния.
RU2006101719/09A 2003-06-24 2004-06-22 Способ переключения между по меньшей мере двумя режимами работы процессора, а также соответствующий процессор RU2006101719A (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE10328208 2003-06-24
DE10328208.4 2003-06-24
DE10332700.2 2003-07-18
DE10332700A DE10332700A1 (de) 2003-06-24 2003-07-18 Verfahren zur Umschaltung zwischen wenigstens zwei Betriebsmodi einer Prozessoreinheit sowie entsprechende Prozessoreinheit

Publications (1)

Publication Number Publication Date
RU2006101719A true RU2006101719A (ru) 2007-07-27

Family

ID=33566007

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006101719/09A RU2006101719A (ru) 2003-06-24 2004-06-22 Способ переключения между по меньшей мере двумя режимами работы процессора, а также соответствующий процессор

Country Status (7)

Country Link
US (1) US20070277023A1 (ru)
EP (1) EP1639454A2 (ru)
JP (1) JP4232987B2 (ru)
KR (1) KR20060026884A (ru)
BR (1) BRPI0411824A (ru)
RU (1) RU2006101719A (ru)
WO (1) WO2005003962A2 (ru)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10349581A1 (de) * 2003-10-24 2005-05-25 Robert Bosch Gmbh Verfahren und Vorrichtung zur Umschaltung zwischen wenigstens zwei Betriebsmodi einer Prozessoreinheit
WO2006045801A2 (de) * 2004-10-25 2006-05-04 Robert Bosch Gmbh Verfahren und vorrichtung zur überwachung einer speichereinheit in einem mehrprozessorsystem
EP1820093B1 (de) * 2004-10-25 2018-08-15 Robert Bosch Gmbh Verfahren und einrichtung zum umschalten in einem computersystem mit mindestens zwei ausführungseinheiten
DE102005037213A1 (de) * 2004-10-25 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Umschaltung zwischen Betriebsmodi eines Multiprozessorsystems durch wenigstens ein externes Signal
DE102004051952A1 (de) * 2004-10-25 2006-04-27 Robert Bosch Gmbh Verfahren zur Datenverteilung und Datenverteilungseinheit in einem Mehrprozessorsystem
US20070011513A1 (en) * 2005-06-13 2007-01-11 Intel Corporation Selective activation of error mitigation based on bit level error count
DE102005037215A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren zur Speicherung von Daten und/oder Befehlen in einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten und wenigstens einem ersten Speicher oder Speicherbereich für Daten und/oder Befehle
DE102005037217A1 (de) 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zum Vergleich von Daten bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten
DE102005037230A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Überwachung von Funktionen eines Rechnersystems
DE102005037244A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Rechnersystems mit wenigstens zwei Ausführungseinheiten und mit wenigstens zwei Gruppen von internen Zuständen
DE102005037233A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Datenverarbeitung
DE102005037248A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Steuerung eines Speicherzugriffs bei einem Rechnersystem mit wenigsterns zwei Ausführungseinheiten
DE102005037226A1 (de) * 2005-08-08 2007-02-15 Robert Bosch Gmbh Verfahren und Vorrichtung zur Festlegung eines Startzustandes bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten durch markieren von Registern
DE102005055067A1 (de) * 2005-11-18 2007-05-24 Robert Bosch Gmbh Vorrichtung und Verfahren zum Beheben von Fehlern bei einem wenigstens zwei Ausführungseinheiten mit Registern aufweisenden System
JP4784827B2 (ja) * 2006-06-06 2011-10-05 学校法人早稲田大学 ヘテロジニアスマルチプロセッサ向けグローバルコンパイラ
DE102006048174A1 (de) 2006-10-10 2008-04-17 Robert Bosch Gmbh Einspritzsystem und Verfahren zum Betreiben eines Einspritzsystems
DE102006048172A1 (de) * 2006-10-10 2008-04-17 Robert Bosch Gmbh Elektronisches System
DE102006048173A1 (de) * 2006-10-10 2008-04-17 Robert Bosch Gmbh Verfahren zum Umschalten eines Systems mit mehreren Ausführungseinheiten
US7941698B1 (en) * 2008-04-30 2011-05-10 Hewlett-Packard Development Company, L.P. Selective availability in processor systems
DE102008062594A1 (de) * 2008-12-16 2010-07-01 Diehl Aerospace Gmbh Mehrkanal-Kontrollermodul
US9081688B2 (en) * 2008-12-30 2015-07-14 Intel Corporation Obtaining data for redundant multithreading (RMT) execution
US9594648B2 (en) * 2008-12-30 2017-03-14 Intel Corporation Controlling non-redundant execution in a redundant multithreading (RMT) processor
JP2010198131A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp プロセッサシステム、及びプロセッサシステムの動作モード切り替え方法
US8375250B2 (en) * 2009-03-04 2013-02-12 Infineon Technologies Ag System and method for testing a module
WO2011101707A1 (en) * 2010-02-16 2011-08-25 Freescale Semiconductor, Inc. Data processing method, data processor and apparatus including a data processor
US9405637B2 (en) * 2011-01-18 2016-08-02 Texas Instruments Incorporated Locking/unlocking CPUs to operate in safety mode or performance mode without rebooting
US9367438B2 (en) 2011-04-21 2016-06-14 Renesas Electronics Corporation Semiconductor integrated circuit and method for operating same
WO2014080245A1 (en) 2012-11-22 2014-05-30 Freescale Semiconductor, Inc. Data processing device, method of execution error detection and integrated circuit
DE102013218814A1 (de) 2013-09-19 2015-03-19 Siemens Aktiengesellschaft Verfahren zum Betreiben eines sicherheitskritischen Systems
JP6090094B2 (ja) * 2013-10-02 2017-03-08 トヨタ自動車株式会社 情報処理装置
US9760446B2 (en) * 2014-06-11 2017-09-12 Micron Technology, Inc. Conveying value of implementing an integrated data management and protection system
US9823983B2 (en) 2014-09-25 2017-11-21 Nxp Usa, Inc. Electronic fault detection unit
US9658793B2 (en) * 2015-02-20 2017-05-23 Qualcomm Incorporated Adaptive mode translation lookaside buffer search and access fault
US9858201B2 (en) 2015-02-20 2018-01-02 Qualcomm Incorporated Selective translation lookaside buffer search and page fault
JP6378119B2 (ja) * 2015-03-16 2018-08-22 日立建機株式会社 制御コントローラ、ステアバイワイヤシステムおよび機械
US10063569B2 (en) * 2015-03-24 2018-08-28 Intel Corporation Custom protection against side channel attacks
US10002056B2 (en) 2015-09-15 2018-06-19 Texas Instruments Incorporated Integrated circuit chip with cores asymmetrically oriented with respect to each other
US9734006B2 (en) * 2015-09-18 2017-08-15 Nxp Usa, Inc. System and method for error detection in a critical system
RU2623883C1 (ru) * 2016-02-18 2017-06-29 Акционерное общество "Лаборатория Касперского" Способ выполнения инструкций в системной памяти
RU2634172C1 (ru) * 2016-06-02 2017-10-24 Акционерное общество "Лаборатория Касперского" Способ передачи управления между адресными пространствами
JP6356736B2 (ja) * 2016-06-29 2018-07-11 ファナック株式会社 コントローラシステムおよび制御方法
US11535266B2 (en) * 2017-07-13 2022-12-27 Danfoss Power Solutions Ii Technology A/S Electromechanical controller for vehicles having a main processing module and a safety processing module
GB2579590B (en) 2018-12-04 2021-10-13 Imagination Tech Ltd Workload repetition redundancy
GB2579591B (en) 2018-12-04 2022-10-26 Imagination Tech Ltd Buffer checker
US12332726B2 (en) * 2019-12-20 2025-06-17 Zf Friedrichshafen Ag Control unit for a driver assistance system, and driver assistance system
US20240118901A1 (en) * 2022-10-07 2024-04-11 Xilinx, Inc. Switching between redundant and non-redundant modes of software execution

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754762A (en) * 1997-01-13 1998-05-19 Kuo; Chih-Cheng Secure multiple application IC card using interrupt instruction issued by operating system or application program to control operation flag that determines the operational mode of bi-modal CPU
DE19713192C2 (de) * 1997-03-27 2000-02-24 Rheinmetall Ind Ag Trägerfahrzeug für eine Rohrwaffe mit einer Abstützvorrichtung
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US6772368B2 (en) * 2000-12-11 2004-08-03 International Business Machines Corporation Multiprocessor with pair-wise high reliability mode, and method therefore
DE10136335B4 (de) * 2001-07-26 2007-03-22 Infineon Technologies Ag Prozessor mit mehreren Rechenwerken

Also Published As

Publication number Publication date
WO2005003962A3 (de) 2006-01-26
EP1639454A2 (de) 2006-03-29
KR20060026884A (ko) 2006-03-24
JP4232987B2 (ja) 2009-03-04
WO2005003962A2 (de) 2005-01-13
JP2007507015A (ja) 2007-03-22
BRPI0411824A (pt) 2006-08-08
US20070277023A1 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
RU2006101719A (ru) Способ переключения между по меньшей мере двумя режимами работы процессора, а также соответствующий процессор
KR102051816B1 (ko) 메모리 보호 유닛들을 사용한 가상화 지원 게스트 오퍼레이팅 시스템
US6587937B1 (en) Multiple virtual machine system with efficient cache memory design
US10970108B2 (en) Method and apparatus for executing non-maskable interrupt
EP0977125B1 (en) Peripheral control processor
KR100232670B1 (ko) 멀티프로그램 실행제어장치
RU2004133169A (ru) Системы и способы двухрежимной виртуализации устройства реальных и идеализированных аппаратных устройств
US6681346B2 (en) Digital processing system including a DMA controller operating in the virtual address domain and a method for operating the same
JPH0290330A (ja) プログラム構成方式
RU2005115094A (ru) Отображение адресов виртуальной памяти на физические адреса в системе с наличием защищенного домена и незащищенного домена
CN1842763A (zh) 在处理器单元的至少两种运行模式之间切换的方法以及相应的处理器单元
IL256164A (en) Tracking data access in guaranteed mode
US7529916B2 (en) Data processing apparatus and method for controlling access to registers
US10031862B2 (en) Memory protection unit, memory management unit, and microcontroller
US20190227724A1 (en) Method and device for protecting a working memory
CN110276214B (zh) 一种基于从机访问保护的双核可信soc架构及方法
KR20150107636A (ko) 컴퓨터 유닛 모니터링 방법
CN102270181B (zh) 一种内存访问方法和装置
EP1596305A1 (en) Interrupt handling system
RU2005115088A (ru) Управление доступом устройства к памяти
CN1430152A (zh) 一卡多用安全智能卡
CN2514421Y (zh) 多用途安全智能卡
CN101169762A (zh) 一种面向智能卡的软硬件协同保护机制
KR100277901B1 (ko) 원칩 마이크로 컴퓨터
KR20130042914A (ko) 컴퓨터 시스템의 주변장치 가상화 시스템

Legal Events

Date Code Title Description
FA92 Acknowledgement of application withdrawn (lack of supplementary materials submitted)

Effective date: 20100221