[go: up one dir, main page]

RU2005111165A - SINGLE SIGNAL COUNTER - Google Patents

SINGLE SIGNAL COUNTER Download PDF

Info

Publication number
RU2005111165A
RU2005111165A RU2005111165/09A RU2005111165A RU2005111165A RU 2005111165 A RU2005111165 A RU 2005111165A RU 2005111165/09 A RU2005111165/09 A RU 2005111165/09A RU 2005111165 A RU2005111165 A RU 2005111165A RU 2005111165 A RU2005111165 A RU 2005111165A
Authority
RU
Russia
Prior art keywords
input
exclusive
output
flop
flip
Prior art date
Application number
RU2005111165/09A
Other languages
Russian (ru)
Other versions
RU2284655C1 (en
Inventor
Дмитрий Васильевич Андреев (RU)
Дмитрий Васильевич Андреев
Original Assignee
Государственное образовательное учреждение высшего профессионального образовани "Уль новский государственный технический университет" (RU)
Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образовани "Уль новский государственный технический университет" (RU), Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" filed Critical Государственное образовательное учреждение высшего профессионального образовани "Уль новский государственный технический университет" (RU)
Priority to RU2005111165/09A priority Critical patent/RU2284655C1/en
Application granted granted Critical
Publication of RU2284655C1 publication Critical patent/RU2284655C1/en
Publication of RU2005111165A publication Critical patent/RU2005111165A/en

Links

Landscapes

  • Logic Circuits (AREA)

Claims (1)

Параллельный счетчик единичных сигналов, содержащий по одному элементу И и Исключающее ИЛИ, отличающийся тем, что в него введены n-1 элементов И, n-1 элементов Исключающее ИЛИ и 2n D-триггеров, причем первый, второй входы i-го
Figure 00000001
элемента Исключающее ИЛИ и тактовый вход (n+i)-го D-триггера соединены соответственно с выходом i-го элемента И, входом данных и тактовым входом i-го D-триггера, подключенного неинвертирующим выходом, входом установки и тактовым входом соответственно к второму входу i-го элемента И, первому и второму управляющим входам параллельного счетчика единичных сигналов, i-й информационный вход и k-й (
Figure 00000002
, где [·] есть оператор выделения целой части) выход которого образованы соответственно первым входом i-го элемента И и неинвертирующим выходом (n+2k-1]-го D-триггера, выход каждого предыдущего элемента Исключающее ИЛИ соединен с вторым входом последующего элемента Исключающее ИЛИ, а второй вход первого элемента Исключающее ИЛИ - с шиной нулевого потенциала, вход данных каждого предыдущего начиная с (n+1)-го D-триггера подключен к неинвертирующему выходу последующего D-триггера, а вход данных 2n-го D-триггера соединен с выходом n-го элемента Исключающее ИЛИ.A parallel counter of single signals containing one AND element and an exclusive OR, characterized in that n-1 AND elements, n-1 exclusive OR elements and 2n D-triggers are entered into it, the first and second inputs of the i-th
Figure 00000001
The exclusive OR element and the clock input of the (n + i) th D-flip-flop are connected respectively to the output of the i-th AND-gate, the data input and the clock input of the i-th D-flip-flop, connected by a non-inverting output, the setup input and the clock input respectively to the second the input of the i-th element And, the first and second control inputs of the parallel counter of single signals, the i-th information input and the k-th
Figure 00000002
, where [·] is the operator of selection of the integer part) whose output is formed respectively by the first input of the i-th AND element and the non-inverting output of the (n + 2 k-1 ] th D-trigger, the output of each previous element Exclusive OR is connected to the second input of the subsequent an exclusive OR element, and the second input of the first exclusive OR element with a zero potential bus, the data input of each previous one starting from the (n + 1) th D-flip-flop is connected to the non-inverting output of the subsequent D-flip-flop, and the data input of the 2nd n-D trigger connected to the output of the nth element Exception yuschee OR.
RU2005111165/09A 2005-04-15 2005-04-15 Parallel counter of singular signals RU2284655C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2005111165/09A RU2284655C1 (en) 2005-04-15 2005-04-15 Parallel counter of singular signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2005111165/09A RU2284655C1 (en) 2005-04-15 2005-04-15 Parallel counter of singular signals

Publications (2)

Publication Number Publication Date
RU2284655C1 RU2284655C1 (en) 2006-09-27
RU2005111165A true RU2005111165A (en) 2006-10-20

Family

ID=37436640

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005111165/09A RU2284655C1 (en) 2005-04-15 2005-04-15 Parallel counter of singular signals

Country Status (1)

Country Link
RU (1) RU2284655C1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2518641C1 (en) * 2013-02-01 2014-06-10 Общество с ограниченной ответственностью "ИВЛА-ОПТ" Parallel single signal counter
RU2710872C1 (en) * 2019-03-11 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Parallel single signal counter
RU2760252C1 (en) * 2020-10-28 2021-11-23 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Parallel unit counter

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU428558A1 (en) * 1971-03-01 1974-05-15 SEQUENTIAL-PARALLEL BINARY COUNTER
US3898444A (en) * 1973-12-28 1975-08-05 Ibm Binary counter with error detection and transient error correction
GB2365636B (en) * 2000-08-04 2005-01-05 Automatic Parallel Designs Ltd A parallel counter and a multiplication logic circuit
GB2398944B (en) * 2003-01-14 2005-07-20 Arithmatica Ltd A logic circuit

Also Published As

Publication number Publication date
RU2284655C1 (en) 2006-09-27

Similar Documents

Publication Publication Date Title
ATE341127T1 (en) CONVERTER FROM PERIOD TO DIGITAL
RU2008119742A (en) LOGIC CONVERTER
RU2003113958A (en) LOGIC CONVERTER
RU2005111165A (en) SINGLE SIGNAL COUNTER
RU2002133010A (en) LOGIC COMPUTER
RU2005114133A (en) MAJOR MODULE
RU2003115791A (en) LOGIC COMPUTER
RU2003115783A (en) SYMMETRIC MODULE
SE0302205D0 (en) Position detecting device
US10410700B1 (en) Systems and method for a low-power correlator architecture using shifting coefficients
RU2330322C1 (en) Device for comparison of binary numbers
RU2002125772A (en) DEVICE FOR MEASURING THE FREQUENCY OF ELECTRICAL SIGNALS
RU2242085C1 (en) DEVICE FOR CONVERTING n-BIT POSITIONAL BINARY CODE INTO MODULO m REMAINDER BINARY CODE
RU2003118068A (en) MAJOR MODULE
RU2446427C1 (en) Vernier time-to-number converter
EP1499996A4 (en) FILTER STRUCTURE FOR ITERATIVE SIGNAL PROCESSING
TW200502782A (en) Digital signal processor based on jumping floating point arithmetic
RU2002127158A (en) HARMONIC PARAMETER METER
RU2595958C1 (en) Logical computing machine
RU2757823C1 (en) Binary number comparing apparatus
RU2752485C1 (en) Frequency divider with variable division coefficient
RU2160926C1 (en) Walsh function spectrum analyzer
RU2262734C1 (en) Logical calculator
RU2251142C2 (en) Logical processor
RU2003101479A (en) ELECTRONIC LOCK CONTROL DEVICE

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20070416