Claims (1)
Устройство приоритета, содержащее регистр заявок, группу из n регистров приоритета, где n - число заявок, группу из n элементов И, два элемента ИЛИ, генератор импульсов, элемент И, триггер, счетчик и n схем сравнения, причем группа информационных входов регистра заявок является группой информационных входов устройства, группы информационных входов регистров приоритета являются группами кодовых входов устройства, каждый i-ый (i= 1, . . . , n) разрядный выход группы разрядных выходов регистра заявок соединен с первым входом i-го элемента И группы, группа разрядных выходов каждого i-го регистра приоритета соединена с первой группой входов i-ой схемы сравнения группы, вторые группы входов схем сравнения группы соединены с группой выходов счетчика, выход каждой i-ой схемы сравнения группы соединен со вторым входом i-го элемента И группы, выходы элементов И группы соединены с входами второго элемента ИЛИ и с группой информационных выходов устройства, выход второго элемента ИЛИ соединен с первым входом элемента И и с нулевым входом триггера, второй и третий входы элемента И соединены соответственно с выходом триггера и с выходом генератора импульсов, выход элемента И соединен с информационным входом счетчика, вход запуска И ответный вход устройства соединены соответственно с первым И вторым входами первого элемента ИЛИ, выход первого элемента ИЛИ соединен с единичным входом триггера, отличающееся тем, что для повышения оперативности обслуживания высокоприоритетных заявок, в устройство введен второй счетчик и вход повторного запуска, причем инверсный вход переполнения второго счетчика соединен с третьими входами элементов И группы, информационный вход второго счетчика соединен с генератором импульсов, управляющие входы счетчиков соединены с выходом первого элемента ИЛИ, вход повторного запуска соединен с третьим входом первого элемента ИЛИ.The priority device containing the application register, a group of n priority registers, where n is the number of applications, a group of n AND elements, two OR elements, a pulse generator, an AND element, a trigger, a counter and n comparison circuits, and the group of information inputs of the application register is group of information inputs of the device, groups of information inputs of priority registers are groups of code inputs of the device, each i-th (i = 1,..., n) bit output of the group of bit outputs of the application register is connected to the first input of the i-th element AND groups pa of the bit outputs of each i-th priority register is connected to the first group of inputs of the i-th group comparison circuit, the second groups of inputs of the group comparison circuits are connected to the counter output group, the output of each i-th group comparison circuit is connected to the second input of the i-th element groups, outputs of AND elements are connected to the inputs of the second OR element and to the group of information outputs of the device, the output of the second OR element is connected to the first input of the AND element and to the zero input of the trigger, the second and third inputs of the AND element are connected respectively with the trigger output and the output of the pulse generator, the output of the AND element is connected to the counter information input, the start input AND the device response input are connected respectively to the first AND second inputs of the first OR element, the output of the first OR element is connected to a single trigger input, characterized in that to increase the efficiency of servicing high-priority applications, a second counter and a restart input are introduced into the device, the inverse overflow input of the second counter being connected to the third inputs of the element in AND groups, the information input of the second counter is connected to the pulse generator, the control inputs of the counters are connected to the output of the first OR element, the restart input is connected to the third input of the first OR element.