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KR970003809B1 - 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 - Google Patents

소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 Download PDF

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KR970003809B1
KR970003809B1 KR1019930702211A KR930702211A KR970003809B1 KR 970003809 B1 KR970003809 B1 KR 970003809B1 KR 1019930702211 A KR1019930702211 A KR 1019930702211A KR 930702211 A KR930702211 A KR 930702211A KR 970003809 B1 KR970003809 B1 KR 970003809B1
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히로미 가와시마
데쓰지 다께구시
료지 하지와라
야쓰시 가사
기요시 이따노
야쓰시게 오까와
쇼이찌 가와무라
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후지쓰 가부시끼가이샤
세끼사와 다까시
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Abstract

요약없음

Description

소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로
이 불휘발성반도체기억장치는 예를 들면 제1도에 나타내는 바와 같이 전체구성을 가진다. 동도중, 복수개의 트란지스터셀로서 되는 셀블럭이 111~11N로 나타내는 바와 같이 N개(예를 들면 8개) 병열로 배설되어 있고, 각의 셀블럭 111~11N에는 빗트선 선택회로 121~12N와 센서암프 및 라이트버퍼 131~13N이 따로 설치되어 있다. 또는, 셀블럭 111~11N에는 공통으로 로우어드레스버퍼 14에서 로우디코더 15를 통하여 얻어진 로우어드레스신호가 공급된다. 빗트선 선택회로 121~12N에는 공통으로 칼럼어드레스 버퍼 16에서 칼럼어드레스디코더 17을 통하여 얻어진 칼럼(collum)어드레스신호가 공급된다. 더욱이, 셀블럭 111~11N의 각 트란지스터셀의 소스전극에는 소스전원회로 18로 부터의 전압 VS가 공통으로 인가된다.
제2도는 상기의 불휘발성반도체장치의 한개의 셀블럭 11과 그 주변의 회로부를 나타낸다. 동도중, 제1도와 동일구성부분에는 동일부호를 붙이고, 그 설명을 생략한다. 제2도에 있어서, 빗트선 선택회로 12는 N차넬 MOS형 전계효과 트란지스터 Q1~Qn으로서 되고, 각의 트란지스터 Q1~Qn의 게이트에는 칼럼디코더 17로 부터의 칼럼어드레스신호 Y1~Yn가 인가된다. 또, 한개의 셀블럭 11은 플로팅게이트와 콘트롤게이트를 가지는 전부와 n×n개의 전계효과 트란지스터 Q11~Qnn으로서 되고, 행방향에 배열된 n개의 트란지스터 Qi1~Qin으로서 되고, 행방향에 배열된 n개의 트란지스터 Qi1~Qin(다만, i=1,2…,n)의 각 게이트에는 로우디코더 15의 로우어드레스신호 X1가 워드선을 개입하여 인가된다. 또는, 열방향에 배열된 n개의 트란지스터 Qi1~Qin의 각 소스에는 소스전원회로의 18로 부터의 전압이 인가된다. 또는 센스암프 13a, 라이트버퍼 13b는 트란지스터 Q1~Qn의 각 소스에 공통접속되어 있다.
이와 같은 반도체기억장치에 있어서, 써넣기시에는 로우어드레스 X1와 칼럼어드레스 Y1를 선택함으로써 셀블럭 111~11N의 각 1개의 트란지스터 Qi1에 라이트버퍼 13으로 부터의 데이타가 써넣어 진다. 즉, 써넣기는 로우어드레스신호와 칼럼어드레스신호와 지정된 각 셀블럭 111~11N에 대하여 1빗트, 모두를 N빗트 동시에 행해진다. 한편, 데이타의 소거는 전 셀블럭 111~11N의 모든 트란지스터에 대하여 일괄하여 행해진다.
플래쉬메모리로는 메모리셀에 축적된 전하의 유무로 정보를 기억하고 있고, 제3도에 그 메모리셀의 구조예를 나타낸다. 동도에 나타내는 바와 같이 게이트는 콘트롤게이트(CG)25와 플로팅게이트(FG)24의 2층구조이고, 콘트롤게이트 25가 워드선 WLi에 드레인(D)23이 빗트선 BLi에 각각 접속되어 있다. 26은 터널산화막부분이다.
플래쉬메모리에는 크게 나누어 NOR형과 NAND형이라 불리우는 2개의 타이프가 있고, 메모리셀의 정보의 써넣기, 읽어내기와 소거의 방법이 약간 다르다. 이하 NOR형의 플래쉬메모리를 예로하여 메모리셀에의 정보의 써넣기, 읽어내기와 소거에 대하여 설명한다.
이와 같은 구조의 메모리셀에 대하여 정보를 써넣는데는 제4도에 나타내는 바와 같이 WLi=VPP(약 12[V]), BLi=약 6[V], S=0[V]로서 콘트롤게이트 CG와 드레인 D에 고전압을 가하여 메모리셀에 전류를 흘린다. 이때, 메모리셀을 흐르는 전자의 일부는 드레인D부군의 고전계에 의해 가속되어서 에너지를 회득하고, 게이트절연막의 에너지장벽을 넘어서 플로팅게이트FG에 주입된다. 플로팅게이트FG는 다른 회로부분과 전기적으로 접속되어 있지 않기 때문에 전하를 반영구적으로 축적할 수 있다. 또는, 메모리셀의 정보를 읽어내는데는 제5도에 나타내는 바와 같이 WLi=VCC(약 5[V]), BLi=약 1[V], S=O[V]로서 워드선 WLi와 빗트선 BLi에 의해 메모리셀을 선택한다. 플로팅게이트 FG에 축적된 전하에 의해 셀트란지스터의 임계치가 변화하고, 선택된 메모리셀에 흐르는 전류는 기억된 정보에 의해 변화한다. 이 전류를 검출하고 증폭함으로써 정보가 외부에 읽어내어진다. 또한, 전술한 동작상태에 있어서의 콘트롤게이트 CG, 드레인 D, 소스 S, 기판PS의 각 전위레벨은 표1에 나타내는 바와 같은 값으로 설정된다.
[표 1] 종래의 각 모드에 있어서의 전압관계
또는, 메모셀의 정보를 소거하는데는 제6도에 나타내는 바와 같이 WLi=약 0[V], BLi=개방, S=VPP(약 12[V])로 하여 드레인 D를 개방하여 콘트롤게이트 CG에 약 O[V]의 전위를 소스 S에 고전위를 각각 인가하였었다. 그런데, 소스S에 고전위를 걸기때문에 소스측 확산층의 내압을 높게 하기 위한 많은 확산이 필요하게 되어 셀면적축소의 방해로 되었었다. 또는 분활하여 소거하기 위하여는 소스측배선(VSS선)이 부분적으로 별전위로 되도록 할 필요가 있고, 배선분리와 구동회로의 증가때문에 칩사이즈가 크게 되어 있었다.
그 문제를 해결하기 위하여 워드선 WLi에 부전압을 인가하는 방법이 있다. 다시 말해서 제7도에 나타내는 바와 같이 콘트롤게이트 CG에 부전압(약 -10[V]), 소스S에 VCC(약 5[V])를 각각 인가하고 드레인D를 개방하여 소거한다. 이 경우, 소스S에 걸리는 전위가 낮기때문에 소스측의 내압을 올릴필요가 없이 셀축소에 기여하고 또, 콘트롤게이트 CG의 전위를 선택적으로 부로 함으로써 부분적 소거가 가능케 된다.
상기의 소거법은 플로팅게이트 FG의 전하를 소스에 뽑는 소스소거법이지만 후술하는 바와 같이 소거방법에는 플로팅게이트내의 전하를 차넬(channel) 즉, 기판에 뽑아내는 차넬소거방법도 있으니 그 경우에도 콘트롤게이트에는 부전압을 인가한다. 전술의 NAND방식의 플래쉬메모리의 소거방법은 그 차넬소거방법을 사용할 수 있다.
제8도내에서 제11도는 소거방법을 사용한 경우의 메모리셀에 있어서의 전압인가상태를 나타내는 도이다. 또한 메모리셀은 모두 n차넬트란지스터를 예로 하고 있다.
제8도는 정전압인가에 의한 차넬소거방법을 사용하는 경우를 나타내고 있고 드레인 D와 소스 S를 개방하여 콘트롤게이트 CG를 OV로 하고, 차넬에 상당한 P웰에 고전위 VPP로 한다. 차넬소거의 경우, 차넬에 정바이어스를 인가하기 때문에 도시와 같이 트리플웰구조를 가지고 있다.
제9도는 정전압인가에 의한 소스소거방법을 사용하는 경우를 나타내고 있고, 드레인D를 개방하여 콘트롤게이트CG를 OV로 하고 소스S를 고전위 VPP로 한다. 기판은 개방하거나 또는 OV로 된다.
제10도는 부전압인가에 의한 차넬소거방법을 사용하는 경우를 나타내고 있고, 드레인D와 소스S를 개방하여 콘트롤게이트CG를 부전위 VBB로 하고, 차넬에 상단한 P웰에 정전위 VCC를 인가한다. 따라서 콘트롤게이트 CG와 차넬사이에는 VBB-VCC가 인가된다.
제11도는 부전압인가에 의한 소스소거방법을 사용하는 경우를 나타내고 있고, 드레인 D를 개방하여 콘트롤게이트 CG를 부전위 VBB로 하고, 소스S를 정전위 VCC로 한다.
이상이 플래쉬메모리의 소거방법이지만, 실제로 소거를 함에 있어서 많은 과제가 있고, 이하 이들의 과제에 대해 설명한다.
플래쉬메모리에 있어서의 소거는 전 메모리셀을 동시에 소거하여 일괄소거하거나 블럭마다 소거하는 블럭일괄소거이다. 따라서 일괄하여 소거하는 메모리셀중에 데이타가 써넣어져 있는 셀과 써넣어져 있지 않은 셀, 즉, 플로팅게이트에 전자가 축적되어 있는 셀과 되어 있지 않은 셀이 존재하게 된다. 전자가 축적되어 있지 않는 메모리셀에 대하여 소거동작을 하면 역으로 전자를 너무 뽑아낸 상태(다시말해서 홀이 주입된 상태)로 되어 버린다. 이를 과잉소거라고 부르고 있다. 이 과잉소거가 생기면 통상상태에서도 메모리셀이 온상태로 되는 노마리온이라 불리우는 상태로 되어 정상의 동작이 행하지 못하게 되는 문제가 있다. 그리하여 소거동작 전에 모든 메모리셀에 데이타를 써넣는 소거전 써넣기 동작을 하도록 되어져 있다. 따라서, 소거동작에 사용하는 시간은 그 소거전 써넣기 동작도 포함한 시간이고, 소거동작시간을 단축하는 데는 이 소거전 써넣기에 쓰이는 시간도 단축할 필요가 있다. 또는 플래쉬메모리의 소거에 있어서는 차넬소거와 소스소거의 어느 경우도 콘트롤게이트 CG와 차넬 또는 소스 S사이에 인가되는 전압이 소거동작에 크게 영향을 미친다. 그 때문에 안정한 소거동작이 행해지기 위하여는 외부전원의 변동에 불구하고 콘트롤게이트와 차넬 또 소스사이에 인가하는 전압을 일정하게 유지하는 것이 중요하다. 특히 현재에 있어서 플로팅게이트의 응용분야로서 고려되고 있는 것에 휴대용기기의 기억장치가 있고 이와같은 휴대용기기로는 전원으로서 전지가 사용되므로 외부전원의 전압변동을 피할수 없다. 그 때문에 외부전원의 변동에 불구하고 안정한 소거가 행해지는 플래쉬메모리의 소거방법과 그와 같은 소거방법으로 소거되는 플래쉬메모리가 요망되고 있다. 더욱이 소스소거방법으로 소거되는 플래쉬메모리가 요망되고 있다. 더욱이 소스소거법으로 소거를 행하는 경우, 상기와 같은 외부전원의 변동등의 원인으로 소스에 인가하는 전압이 변동하거나 메모리셀과 구동회로의 특성에 편차가 생김으로써 소스영역에서의 전계가 강해져 애벌랜치·브레이크다운전류가 증대하는 경우가 있다. 애벌랜치·브레이크다운전류가 흐르면 메모리셀을 열화시켜 플래쉬메모리의 바꾸어쓰기 가능회수를 저하시키는 문제와 또는 메모리셀의 파괴를 일으키는 문제를 발생시킨다.
이상은 소거원리에 관계되는 문제이나 더욱이 상기와 같은 소거를 하기 위한 플래쉬메모리 내부의 회로에도 많은 과제가 있다. 예를 들면, 회로의 소형화, 저소비전력화, 고속화등이다.
상기와 같이 소거시에 콘트롤게이트에 부전압을 인가함으로써 소스측의 전크션내압을 떨어뜨리는 것이 가능케 되고 셀면적의 축소가 가능케 되는 이점이 있다. 그러나 이 콘트롤게이트에의 부전압의 인가를 어떻게 하면 실현하는가는 큰 문제이다. 예를들면, 로우디코더에서 워드선에 부전압을 인가하는 것이 고려된다. 워드선에 인가하는 전압은 워드선이 선택인가 비선택인가에 따라 절환되지만, 플래쉬메모리에 있어서는 읽어내기모드와 써넣기모드로 선택시에 워드선에 인가하는 전압을 변경할 필요가 있다. 로우디코더에서 부전압을 인가하는 경우에는 더욱이 부전압에도 절환되도록 하는 것이 필요하다. 더욱이 읽어내기모드와 써넣기 모드로 선택된 워드선이 비선택워드선보다도 고전위이지만, 소거시에는 선택된 워드선의 전위를 비선택워드선의 전위보다 낮게 할 필요가 있고, 선택/비선택의 논리관계에 대하여 인가전압의 고저관계를 역전하지 않으면 아니된다. 그 때문에 회로가 복잡하게 되고, 소형화가 되지 못하는 문제가 있다.
또는 플래쉬메모리로는 모드에 의하여 전원전압을 절환하기 때문에 내부전원절환회를 갖추고 있으나 종래사용되고 있는 내부전원절환회로는 구성이 간단한 반면 래치업(latch-up)현상을 일으키기 쉬운 문제가 있다. 그리하여 이 래치업현상의 발생을 피하기 위하여 절환속도를 늦추고 있고, 고속화를 함에 있어서의 문제로 되어 있다. 더욱이, 부전압 소거등에 위해서는 기판 또는 일부의 웰에 바이어스전압을 인가할 필요가 있으나 종래의 기판바이어스회로는 p차넬디프리션형트란지스터를 사용하고 있고, 제조공정이 복잡하고 소형화도 어려운 문제가 있다. 더욱이, 플래쉬메모리에 있어서는 전술과 같이 소거모드와 다른 모드와로는 워드선의 선택·비선택의 논리를 반전시킬 필요가 있고, 그를 위한 회로에는 통상 배타적논리화회로가 사용되지만 그 회로도 복잡하고 소형화를 도모함에 있어서의 장해로 되어 있다.
발명의 개시
본 발명은 상기 문제점을 해결하는 것을 목적으로 하는 것이고, 이하와 같은 목적을 가진다.
(1) 소거전 써넣기 동작을 포함한 소거를 위한 동작의 고속화를 도모한다.
(2) 소정시간으로 안정한 소거가 행할 수 있도록 한다.
(3) 메모리셀의 열화를 방지하고, 바꾸어쓰기 가능회수를 증가시킨다.
(4) 비록 과잉소거 메모리셀이 생기더라도 다른 메모리셀에의 영향을 작게함으로써 과잉소거의 폐해를 저감한다.
(5) 간단한 구성으로 선택적으로 워드선에의 부전압인가가 가능한 구성을 실현한다.
(6) 간단한 구성으로 고속동작가능한 내부전원절환회로를 실현한다.
(7) 저소비전력으로 소형화가능한 기판(웰) 전위제어회로를 실현한다.
(8) 소형화가능한 배타적 논리화와 배타적 부정논리화회로를 실현한다.
상기(1)의 목적을 달성하기 위하여 본 발명의 제1의 태양의 플래쉬메모리는 복수개의 워드선의 각이 행방향으로 배열된 복수개의 트란지스터셀의 게이트에 공통으로 각각 접속되고, 또한, 복수개의 빗트선의 각이 열방향으로 배열된 복수개의 트란지스터셀의 드레인에 공통으로 각각 접속되고, 임의의 트란지스터셀에의 전기적 써넣기와 전트란지스터셀의 데이타의 전기적 일괄소거가능한 플래쉬메모리에 있어서, 데이타소거전의 전트란지스터셀에의 소정치의 데이타 써넣기시에 모든 전기 빗트선과 모든 전기 워드선 중 적어도 일방의 선을 복수개 단위로 동시에 선택하여 그 다중선택된 복수개의 빗트선 또는 워드선에 접속된 복수개의 트란지스터셀에 각각 전기 소정치의 데이타를 동시에 써넣는 것을 특징으로 한다.
종래의 플래쉬메모리로는 소거의 써넣기도 통상의 써넣기와 같은 모양으로 메모리셀단위로 행하고 있었기 때문에 소거전 써넣기에 장시간을 요했으나 본 발명의 제1의 태양의 플래쉬메모리로는 소거전 써넣기는 복수메모리셀을 1단위로 하여 행하므로 소거전 써넣기의 시간을 단축할 수 있다.
상기(2)의 목적을 달성하기 위하여 본 발명의 제2의 태양의 플래쉬메모리는 콘트롤게이트에 부전압을 인가하여 차넬소거 또는 소스소거를 하는 플래쉬메모리에 있어서, 콘트롤게이트에 인가하는 부전압을 차넬 또는 소스의 전위에 대하여 일정치로 되도록 규제하는 전압규제수단을 갖추도록 하거나 또는 콘트롤게이트에 인가하는 부전압과 차넬 소스에 인가하는 전압과를 공통의 기준전위에 대하여 각각 일정치로 되도록 규제하는 2개의 전압규제수단을 갖추는 것을 특징으로 한다. 본 발명의 제2의 태양의 플래쉬메모리로는 콘트롤게이트와 차넬 또는 소스와의 사이의 전압은 항시 일정하게 유지되므로 소거시간의 오차는 작아진다.
상기(3)의 목적을 달성하기 위하여 본 발명의 제3의 태양의 플래쉬메모리는 복수의 워드선과 복수의 빗트선의 교차부에 바꾸어쓰기 가능한 불휘발성메모리셀이 배설되어서 되는 셀마트릭스와 데이타 소거여부를 지영하는 제어신호에 응답, 전기 불휘발성메모리셀을 구성하는 메모리트란지스터의 각개의 소스에 공통으로 전원전압을 공급하는 전원회로와를 갖추고, 소스에 고전압을 인가하여 소스소거를 하는 플래쉬메모리에 있어서, 그 전원회로는 소정의 로드특징을 가지는 전류제한소자를 가지는 것을 특징으로 한다. 본 발명의 제3의 태양의 플래쉬메모리에 있어서는 메모리셀의 소스에 고전압을 인가하는 전원이 전류제한소자를 가지기 때문에 이 전류제한소자의 로드특성을 비록 소스전압이 변동하더라도 애벌랜치 브레크다운전압 또는 그 이하의 특정의 전압으로 되도록 선정하면 소거시의 홀의 주입이 억제되므로 메모리셀의 열화가 저감된다.
상기(4)의 목적을 달성하기 위하여 본 발명의 제4의 태양의 플래쉬메모리에 있어서는 동일 워드선상의 소정수의 메모리셀을 1단위로서 메모리셀군을 형성하고 그 메모리셀군중의 소정의 메모리셀군을 선택하는 세렉트선(slect)을 갖추고, 전기 메모리셀군의 워드선을 게이트에 접속하는 MOS트란지스터를 설치하여 그 MOS트란지스터와 그 메모리셀군중의 포함하는 메모리셀군을 웰내에 형성하고 그 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우, 전기 워드선에 전위전압을 인가하는 것을 특징으로 한다.
본 발명의 제4의 태양의 플래쉬메모리에 있어서는 메모리셀군의 워드선이 데이타에 접속되는 MOS트란지스터가 설치되어 이 MOS트란지스터와 메모리셀군중의 각 메모리셀의 소스가 공통으로 접속되어 있고, 데이타의 읽어내기시에는 선택된 메모리셀군만이 소스에 접속되어 있으므로 가령 비선택의 메모리셀군중에 과잉소거셀이 존재하더라고 비선택메모리셀군의 소스는 분리되어 있기 때문에 과잉소거셀의 영향이 억제된다. 또, 소거를 위하여 복잡한 제어도 필요없고, 추가되는 MOS트란지스터 1메모리셀군에 대하여 1개이므로 셀면적도 종래의 것과 거의 같다. 즉, 과잉소거에 의한 폐해가 방지됨과 아울러 그때의 셀사이즈의 증대도 억제된다.
상기(5)의 목적을 달성하기 위하여 본 발명의 제5의 태양의 플래쉬메모리는 소거를 위하여 워드선에 인가되는 부전압을 로우디코더가 출력하는 플래쉬메모리에 있어서, 로우디코더는 디코드한 신호를 워드선에 인가하는 구동부를 갖추고 이 구동부는 제1의 전원단자에 인가되는 전압과 제2의 전원단자에 인가되는 전압과를 선택적으로 출력하고, 제1의 전원단자에 제1의 전압을, 제2의 전원단에 제1의 전압보다 낮은 제2의 전압을 각각 부여하는 제1의 동작모드와 제1의 전원단자에 제3의 전압을, 제2의 전원단자에 제3의 전압보다 높은 제4의 전압을 각각 부여하는 제2의 동작모드와를 갖추고, 제1 또는 제2의 동작모드에 따라 출력전압을 바꿔치는 것을 특징으로 한다.
본 발명의 제5의 태양의 플래쉬메모리로는 구동부의 전원단자에 인가하는 저압의 고저관계를 2개의 모드로 바꾸어질 수 있도록 하기 위하여 로우디코더의 구동부의 전원단자에 인가하는 전압의 고저관계를 모드로 바꾼다. 이에 의하여 워드선의 선택과 비선택에 대하여 논리변환이 불필요하게 되고 회로가 간단히 된다.
상기(5)의 목적달성을 위한 다른 태양인 본 발명의 제6의 태양의 플래쉬메모리에 있어서는 로우디코더가 제1의 단자를 입력신호가 입력되는 입력단자에 접속되고, 제2의 단자를 제1의 출력신호가 출력되는 제1의 출력단자에 접속된 제1의 접속스위치소자와 제1의 단자를 입력단자에 접속되고, 제2의 단자를 제2의 출력신호가 출력되는 제2의 출력단자에 접속된 제2의 접속스위치소자와 입력단자를 제1의 접속스위치소자의 제2의 단자에 접속된다. 출력단자를 제2의 출력단자에 접속되고, 전원적으로는 전원전압이상의 소망의 전압이 공급되는 제2의 전압선과의 사이에 접속된 제1의 인버터와 입력단자를 제2의 접속스위치소자의 제2의 단자에 접속되고 출력단자를 제1의 출력단자에 접속되고 전원적에는 제1의 전압선과 제2의 전압선과의 사이에 접속된 제2의 인버터와를 설치하여 구성되어 있는 것을 특징으로 하는 레벨변환회로를 갖추는 것을 특징으로 한다.
본 발명의 제6의 태양의 플래쉬메모리에 있어서는 상기의 레벨변환회로가 레벨변환기능과 아울러 논리변환기능을 가지기 때문에 선택적으로 워드선에의 부전압인가가 가능한 로우디코더가 소형의 회로로 실현될 수 있다.
상기(5)의 목적을 달성하기 위하여 본 발명의 제7의 태양의 플래쉬메모리는 로우디코더와는 따로 부전압원을 설치하고 이 부전압원을 일단에 클럭펄스가 공급되는 캐퍼시터와 드레인을 부전압출력단에 접속되고, 게이트와 소스를 캐퍼시터의 타단에 접속된 제1의 p차넬 MIS 전계효과트란지스터와 드레인을 제1의 p차넬 MIS 전계효과트란지스터의 소스에 접속되고, 게이트를 부전압출력단에 접속되고 소스에 부전압이 인가되는 제2의 p차넬 IMS 전계효과트란지스터와를 갖추어서 구성되어 있는 것을 특징으로 하는 부전압바이어스회로를 개방하여 워드선에 접속한다. 그리하여 부전압인가시에는 로우디코더가 논리반전한 워드선 인가신호를 출력하도록 하여 논리치가 "L"인 워드선 선택신호가 출력되었을 때에 상기의 부전압바이어스회로에 클럭펄스에 입력되도록 제어하는 논리회로를 설치한다.
본 발명이 제7의 태양의 플래쉬메모리에 있어서는 상기와 같은 부전압바이어스회로를 사용함으로써 클럭신호를 입력할 것인가의 여부에 의하여 부전압을 인가할 것인가의 여부의 제어가 가능케 된다. 더욱이 신호의 입력의 제어가 로우디코더의 디코드신호에 의하여 행해지기 때문에 선택적으로 부전압을 인가하는 것이 가능하다. 이와 같이 부전압인가를 로우디코더와는 다른 계로 행하지만 워드선의 선택은 기존의 로우디코더를 사용하기 때문에 회로가 간단하고 소형소가 가능하다.
본 발명의 제8의 태양은 플래쉬메모리등에 사용되는 내부전원절환회로이고 상기(6)의 목적을 달성하기 위하여 드레인전극 또는 소스전극의 일방을 제1전원선에 접속하고 타방을 제2전원선에 접속한 제1극성의 제1MOS트란지스터와, 드레인전극 또는 소스전극의 일방과 웰을 제1전원선의 전위보다도 높은 전위의 제3전원선에 접속하고 타방을 노드에 접속한 제2극성의 제2MOS트란지스터와, 드레인전극 또는 소스전극의 일방을 노드에 접속하고, 타방과 웰을 제2전원선에 접속한 제2극성의 제3MOS트란지스터와를 구비하는 반도체메모리의 내부전원절환회로에 있어서, 드레인전극 또는 소스전극의 일방을 제3전원선에 접속하고 타방을 제2전원선에 접속한 제1극성의 제4MOS트란지스터를 갖춘것을 특징으로 한다.
본 발명의 제8의 태양의 내부전원절환회로에 있어서는 저전압에서 고전압의 절환시에 제4MOS트란지스터가 제2전원선의 전압상승을 보조하기 때문에 제2MOS트란지스터의 차넬 전류를 억제할 수 있고 래치업현상이 방지될 수 있다.
본 발명의 제9의 태양은 플래쉬메모리등으로 사용되는 기판(웰)전원제어회로이고, 상기(7)의 목적을 달성하기 위하여 전위제어대상부분에 접속되는 전원선에 부전압을 출력하는 부전압선과 기판(웰)과 소스가 전기전원선에 접속되고, 드레인이 접지전원에 접속되는 제1의 n차넬형트란지스터와 기판(웰)과 소스가 전원선에 접속되고 드레인이 제1의 n차넬형트란지스터의 게이트에 접속된 제2의 n차넬형트란지스터와, 제1의 n차넬형트란지스터의 게이트과 정전원과의 사이에 설치된 제1스위치와 제2의 n차넬형트란지스터의 게이트를 정전원 또는 접지전원에 접속하거나 개방할 것인가의 선택이 가능한 제2스위치와 제2의 n차넬형트란지스터의 게이트와 소스사이에 접속된 용량소자를 갖추고, 부전압을 인가하지 않을시에는 부전압원을 비출력상태로 하고 제1스위치를 접속상태로 하고, 제2스위치를 접지전원에 접속한다. 부전압을 인가할 때에는 먼저 제1스위치를 개방하면 동시에 제2스위치를 정전원에 접속하고 그 후 제2스위치를 개방함과 아울러 부전압원을 출력상태로 하는 것을 특징으로 한다.
본 발명의 제9의 태양의 기판(웰) 전위제어회로는 부전압인가시에는 절환전에 용량소자에 축적된 전하에 의해 제2n차넬트란지스터의 게이트와 소스간의 전압이 소정량에 유지되기 때문에 제2n차넬트란지스터는 온상태를 유지한다. 따라서 제 1n차넬트란지스터의 게이트는 부전압으로 되고, 제 1n차넬트란지스터가 오프상태로 됨으로써 전원선은 접지전원에서 분리된다. 더욱이 제 2n차넬트란지스터의 게이트와 소스간에 큰 전압이 인가되는 일이 없으므로 내압을 올릴 필요가 없고 소형화할 수 있다.
본 발명의 제10의 상태는 플래쉬메모리등에 사용되는 배타적논리화회로이고, 싱기(8)의 목적을 달성하기 위하여 제 1pMIS트란지스터의 소스가 고전위측전원공급선에 접속되고 제 1nMIS트란지스터의 소스가 저전위측전원공급선에 접속되고, 제 1pMIS트란지스터의 게이트와 제 1nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 제 1CMIS인버터와 소스가 제 1CMIS인버터의 입력단에 접속되고, 소스에 제 1입력이 공급되는 제 2pMIS트란지스터와 드레인이 제 1CMIS인버터의 출력단에 접속되고, 소스가 제 2pMIS트란지스터의 드레인에 접속되고, 소스가 제 2pMIS트란지스터의 게이트에 접속되고, 게이트에 제 2입력이 공급되는 제 2nMIS트란지스터를 가지고 제 2pMIS트란지스터의 드레인과 제 2nMIS트란지스터의 소스와의 접속점에서 제1입력과 제2입력과의 배타적 논리화가 출력되는 것을 특징으로 한다.
발명을 실시하기 위한 최량의 형태
먼저 소거에 요하는 시간을 단축하는 본 발명의 제1의 태양의 실시예에 대하여 설명한다. 제1의 태양의 발명은 소거전 써넣기 동작을 효율적으로 행함으로써 소거동작전체의 속도를 향상하는 것이고 실시예를 설명하기 전에 소거전 써넣기 동작에 대하여 설명한다. 제12도는 제3도에 나타낸 메모리셀의 구조를 보다 구체적으로 나타내는 도이다. 메모리셀을 트란지스터구조는 제12도에 나타내는 바와 같이 P형 기판31에 N형 확산영역32와 33이 혹 간격으로 형성된다. 또는 플로팅게이트(FG)34와 콘트롤게이트(CG) 35가 P형 기판 31의 상방에 형성되고, 또한 이들이 산화막36으로 피복형성된 구조이다. 또는 N형 확산영역 32, 33에는 소스전극 37과 드레인전극 39가 접속되고, 콘트롤게이트35에는 게이트전극38이 접속되어 있다.
전기 스택게이트형 메모리셀트란지스터의 플로팅게이트(FG)와 콘트롤게이트(CG)와의 사이를 절연하는 절연막은 산화막과 산화질화막이더라도 좋으나, 플로팅게이트(FG)로 부터의 전하의 경시적리크(leck)가 발생되기 어렵도록 ONO막, 즉, 산화막-질화막-산화막의 3층구조로 하는 것이 좋다. 이와 같은 양게이트전극간이 절연막을 형성하는 것과 같이 공정과, 주변회로영역에서 쓰여지고 있는 싱글게이트형트란지스터의 게이트 절연막을 형성하는 것과 같이 공정과, 주변회로영역에서 쓰여지고 있는 싱글게이트형트란지스터의 게이트 절연막도 형성하는 경우가 충분히 있을 수 있다. 이와 같은 게이트와는 주변회로영역에 형성되는 싱글형트란지스터의 게이트절연막은 ONO막과 산화질화막으로 될 수 있는 경우도 있을 수 있다. 반드시 메모리셀트란지스터이와의 트란지스터의 게이트절연막은 산화막이 아니더라도 좋다. 여기에서 메모리셀에의 써넣기는 플로팅게이트(FG)34에 전자를 주입함으로써 행하고, 이를 "0"을 써넣게 된다. 그리하여 소거는 플로팅게이트(FG)34에서 전자를 뽑아냄으로써 행하고, 이를 "1"을 써넣게 된다. 이 트란지스터셀에 대하여 고전압인가에 의한 소스소거법으로 소거를 행함에("1"을 써넣는다)있어서는 전술과 같이 소스전극 37에 고전압을 인가하고 또한 게이트전극 38에 제로V를 인가함과 아울러 드레인전극39를 오픈으로 하여 플로팅게이트34에 축적되어 있는 전자를 뽑아냄으로써 행한다. 여기에서, 상기의 트란시즈수셀에 "0"에 써넣어져 있는 경우, 즉, 플로팅게이트34에 전자가 축적되어 있는 경우에는 제13도에 I로 나타내는 바와 같이 셀의 임계치가 저하해가고 소거시간T로 데이타 "1" 판정 임계치 레벨이하로 되고, 소거가 완료한다. 이에 대하여, 상기의 트란지스터셀에 "1"이 써넣어져 있는 경우, 즉, 플로팅게이트34에 전자가 축적되어 있지 않은 경우에는 원래 임계치 레벨이 낮기때문에 상기의 소거에 의하여 제13도에 II에서 나타내는 바와 같은 셀의 임계치가 저하해 감으로써 전기소거시간T보다도 단시간으로 임계치 레벨이 "0"으로 된다. 따라서 "1"이 써넣어져 있는 트란지스터셀은 상기의 소거에 의하여 전자가 지나치게 뽑혀져서 노마리온상태로 되어 버린다. 이와 같은 과잉소거를 방지하기 위하여 셀이 NOR형 접속된 플래쉬메모리로는 일괄소거할때에는 소거전에 모든 셀블럭의 트란지스터셀에 데이타 "0"을 써넣을 필요가 있다. 이 데이타 값을 판별함이 없이 모든 트란지스터셀에 대하여 행하여진다. 즉, 제12도에 나타내는 트란지스터셀의 소스전극 37에의 소스전압 VS을 0V로 하여 게이트전극 38에의 게이트전압 Vg를 고전압으로 하고 더욱이 드레인전극39의 드레인전극 VD를 고전압으로 함으로써 이때의 소스·트레인사이의 고전압인가에 의하여 생긴 고에너지의 전자가 산화막36을 통하여 플로팅게이트84에 도달하여 축적된다. 이와같이 하여 트란지스터셀에 데이타 "0"이 써넣어진다. 그런데, 종래는 상기의 소거전의 써넣기를 전기한 통상의 데이타 "0"의 써넣기시와 마찬가지로 제1도에 표시한 각 셀블럭 111~11N의 각각에 대하여 1빗트씩 순번으로 행하고 있기 때문에 N=8의 경우, 1메거빗트메모리의 전빗트 써넣기에 약 1.2초 정도 필요로 한다. 이에 대하여 일괄소거에 요하는 시간이 약 1초인 것을 고려하면, 데이타소거시간 전체에 대한 써넣기시간이 길고, 소거가 효율적으로 행할 수 없는 문제가 있었다.
제1실시예의 플래쉬메모리는 제1도와 제2도에 표시한 구성과 마찬가지의 전체구성을 가지고 로우어드레스법퍼14와 로우디코더15, 칼럼어드레스법퍼16과 칼럼디코더17의 적어도 일방이 제14도에 나타내는 바와 같은 회를 구성되어 있다. 제14도에 있어서 41은 어드레스법퍼, 42는 디코더이다. 디코더42는 제1과 2도의 로우디코더15 또는 칼럼디코더17에 상당하고, 마찬가지로 어드레스법퍼41는 전기한 로우어드레스법퍼14 또는 칼럼어드레스법퍼16에 상당한다. 여기에서는 설명이 간단하므로 선택하는 워드선(또는 빗트선)은 4본으로 하지만, 반드시 4본일 필요는 없다.
어드레스법퍼41은 어드레스신호N, M과 파워세이브신호PD와 입력되는 2입력 NOR회로 43,44와 그들의 출력신호를 반전하는 인버터45, 46과 인버터47, 2입력 NAND회로48과 49와 인버터56으로서 된다. 파워세이브신호PD는 불휘발성반도체기억장치(여기서는 플래쉬메모리)를 스텐바이모드로 할때만 "H"로 되고, 동작시는 "L"로 된다. 또는 NAND회로48과 49의 각 일방의 입력단자에 입력되는 신호XERS는 일괄소거전의 써넣기 할때만 "L"로 되는 신호이다.
디코더42는 2입력NAND회로 51~54와 인버터55~58로서 된다. NAND회로51과 52에는 NAND회로48의 출력신호S11에 공통으로 입력되고, NAND회로53과 54에는 NAND회로49의 출력신호S12가 공통으로 입력된다. 또는 NAND회로51과 53에는 인버터46의 출력신호S21이 공통으로 입력되고 NAND회로52와 54에는 인버터56의 출력신호S22가 공통으로 입력된다. 상기의 어드레스법퍼41과 디코더42는 다중선택회로를 구성한다.
본 실시예의 동작에 대하여 설명한다. 일괄소거전의 써넣기시에는 파워세이브신호PD가 "L", 어드레스신호N과 M이 함께 "H", 신호XERS가 "L"로 된다. 이에 의하여 NAND회로48과 49의 각 출력신호 S11과 S12가 함께 "H"로 되고, 인버터46의 출력신호S21이 "H", 인버터56의 출력신호S22가 "L"로 된다. 따라서 인버터55와 57의 각 출력신호가 "H", 인버터 56과 58의 각 출력신호가 "L"로 되고, 인버터55와 57의 각 출력단자에 접속되어 있는 2본의 워드선(또는 빗트선)이 동시에 선택된다.
예를 들면, 선택된 2본의 워드선이 제2도의 로우어드레스 X1, X3이 전송되는 워드선이라고 하면 이 시점에서 코란디코더17에서 꺼내어져서 칼럼어드레스에 의해 선택되는 빗트선이 예를 들면 Y1에 의해 선택된 빗트선이라고 하면 트란지스터(셀) Q11과 Q31의 각각에 동시에 데이타 "0"을 써넣을 수 있다.
다른 일반, 선택된 2본의 빗트선이고, 제2도의 칼럼어드레스 Y1, Y3(도시하지 않음)이라고 하면 그 시점과 로우어드레스에 의해 선택된 워드선이 예를 들면 X1에 의해 선택된 워드선이라고 하면 트란지스터(셀) Q11과 Q13의 각각 동시에 데이타 "0"을 써넣을 수 있다.
이하, 상기와 마찬가지로 2본의 워드선(또는 빗트선)을 동시에 선택한 상태와 칼럼어드레스(또는 로우어드레스)를 순차변화시켜서 2본의 워드선에 접속되어 있는 각 4개, 계 8개의 트란지스터셀에 데이타를 써넣은 후, 이어서 어드레스신호N과 M을 예를 들면 함께 "L"로 절환한다. 그러면 이번은 인버터55와 57의 각 출력신호가 "L", 인버터56과 58의 각 출력신호가 "H"로 되고 인버터56과 58의 각 출력단자에 접속되어 있는 다른 일조의 2본의 워드선(또는 빗트수)이 동시에 선택된다.
이 상태로 상기와 마찬가지로 하여 칼럼어드레스(또는 로우어드레스)를 순차변화시킴으로써 남은 계 8개의 트란지스터셀에 데이타를 써넣을 수 있다. 이와 같이 하여 본 실시예에 의하면 종래의 1/2부의 시간으로 소거전의 써넣기가 될 수 있다. 또한 제14도의 회로를 제1과 2도의 로워어드레스법퍼14와 로우디코더 15와 칼럼어드레스법퍼16과 칼럼디코더 17의 양방에 설치하도록 하여도 좋다는 것은 물론이다. 이 경우에도 다시금 소거전의 써넣기 시간을 단축할 수 있다. 또한 제14도의 회로에 있어서 통상의 써넣기시에는 신호 XERS가 "H"로 되기 때문에 인버터 55~59중, 어느 하나의 인버터의 출력신호만이 "H"이고 1본의 워드선(빗트선)만이 선택된다.
이상과 같이, 제1실시예에 있어서는 복수개의 메모리셀에 대하여 소거전 써넣기를 행함으로써 효율을 향상시킨다. 종래는 통상의 써넣기용 로우디코더를 그대로 사용하여 소거전 써넣기를 행하고 있었으나 소거전 써넣기는 소거를 위하여 행하는 것이고, 빗트마다 행할 필요는 없다. 따라서 관계하는 회로의 구동능력이 충분하면 일괄소거하는 메모리셀의 모두에 소거전 써넣기를 동시에 행하는 것이 허락된다.
다음에 본 발명의 제2실시예에 대하여 설명한다. 제15도는 제2실시예의 구성도를 나타낸다. 제15도에 있어서, 분할셀블럭611과 622는 각각 하나의 셀블럭(제1도의 111)을 2분할하여 얻은 블럭으로 각각 동일의 로우어드레스와 동일한 칼럼어드레스가 입력된다. 또 스페아셀블럭62는 불량빗트(트란지스터셀)구제용으로 용장하게 설치된 복수개의 트란지스터셀로서 된다. 또 스페아블럭62는 불량빗트(트란지스터셀) 구제용으로 용장하게 설치된 복수개의 트란지스터셀로서 된다. 스페아블럭62에는 분할셀블럭611과 612의 입력로우어드레스와 동일의 로우어드레스와 칼럼어드레스의 일부가 입력된다.
분할셀블럭611과 612에 각각 1대에 1에 대응하여 써넣기 회로 631과 632가 설치되고, 또 스페이셀블럭62에 대응하여 스페아용 써넣기회로64가 설치되어져 있다. 써넣기회로 631과 632, 스페아용 써넣기회로64는 전기한 라이트법퍼 13b에 상당한다. 더욱이, 써넣기 제어회로65는 써넣기회로 631과 632과 스페아용 써넣기회로64의 동작을 제어하는 회로로 써넣기회로631과 632에 각각 써넣기 금지신호 WD1, XWD1를 공급함과 아울러 스페아용 써넣기회로64와 N차넬MOS형 전계효과 트란지스터Q13의 게이트에 각각 동작제어신호RED를 공급한다.
또는 신호ADn과 XADn는 예를 들면 제14도의 어드레스법퍼41로 부터의 신호S11과 S12를 사용할 수 있다. 상기의 신호 ADn은 써넣기 회로 631과 N차넬MOS형 전계효과트란지스터Q11의 게이트에 각각 공급되고 또 상기의 선택신호XADn은 써넣기회로632과 N차넬MOS형 전계효과트란지스터Q12의 게이트에 각각 공급된다.
트란지스터Q11, Q12과 Q13의 각 드레인은 분할셀블럭, 611, 622, 스페아셀블럭62에 각각 접속되고, 일방 그들의 각 소스는 센스암프66에 공통접속되어 있다.
상기의 써넣기제어회로65에 예를들면 제16도에 나타내는 바와 같이 회로구성으로 되어있다. 동도중, 불량어드레스 기억회로71은 분할셀블럭611과 612를 구성하고 있는 다수의 트란지스터셀중에서 미리 검사하여 판별되어 있는 불량트란지스터셀(불량빗트선)의 위치를 나타내는 어드레스(즉, 불량어드레스)를 미리 기억하고 있다. 이 불량어드레스기억장치71의 출력이 불량어드레스가 (n+1)빗트라고 하면 불량어드레스의 각 빗트출력RAo~RAn이 2입력배타적 부정논리화(EX-NOR)회로 72o~72n의 각 일방의 입력단자에 인가된다. 이 어드레스신호 ADo~ADn와 배타적부정논리화가 된다. EX-NOR회로 72n의 출력신호는 인버터73을 개입하여 2입력 NAND회로 74로 신호 XERS와 부정논리곱을 취한 후, (n+1)입력 NAND회로75에 전기 EX-NOR회로 72o~72n-1의 출력신호와 더불어 입력된다.
NAND회로75의 출력신호는 인버터76을 통하여 동작제어신호 RED로서 출력되는 한편, NAND회로78과 79에 입력되고, 여기에서 어드레스기억장치71로 부터의 불량어드레스의 최상위 빗트 RAn와 그를 인버터77로 반전한 값 XRAn과 각각 부정논리곱을 취하게 된다. NAND회로 78, 79의 각 출력신호는 인버터69, 70을 통하여 전기 써넣기 금지신호WD1, XWD1로 하여 출력된다.
다음에 제15와 16도의 실시예의 동작에 대하여 설명한다. 일괄소거전이 써넣기시에는 신호XERS는 "L"로 된다. 또는 입력어드레스신호(로우어드레스와 칼럼어드레스) ADo~ADn가 불량어드레스와 불일치할때의 정상이 트란지스터셀에의 써넣기시에는 제16도의 인버터76의 출력동작제어신호RED는 "L"로 되고, 이로써 인버터69에서 꺼내어지는 써넣기금지신호WD1와 인버터81에서 써넣어지는 금지신호XWD1은 어느 경우도 "L"이다.
이에 의하여 제15도에 나타내는 스페아용 써넣기회로64는 동작금지상태로 되고, 더욱이 트란지스터Q13는 오프로 된다. 또는 일괄소거전의 써넣기시는 신호ADn와 XADn이 어느 경우에도 "H"로 되고, 그 결과, 써넣기회로631과 632는 어느 경우도 동작상태로 된다.
분할셀블럭611과 612에는 동일의 어드레스신호(로우어드레스와 칼럼어드레스)가 입력되므로 그 어드레스신호에 의하여 지시된 분할셀블럭611과 612내의 양 트란지스터셀에 써넣기회로631과 632로 부터의 데이타가 동시에 써넣어진다. 이와 같이 하여 분할셀블럭611과 612의 각각의 트란지스터셀에 동시에 또한 순차로 데이타써넣기가 행하여 진다.
그런데, 이상은 입력된 어드레스가 불량어드레스와 불일치한 정상시의 동작이지만 입력어드레스가 불량어드레스와 일치하는 경우는 인버터76에서 꺼내어진 동작제어신호RED가 "H"로 되고, 이에 의하여 인버터80, 81의 출력신호WD1과 XWD1의 일방이 "H"로 된다. 여기에서 전기한 불량어드레스의 최상위빗트RAn가 "H"일때는 분할셀블럭611내의 트란지스터셀이 불량이고, RAndl "L" 일때는 분할셀블럭 612내의 트란지스터셀이 불량이도록 되어 있다. 따라서, 예를들면 분할셀블럭 611내의 트란지스터셀에 불량이 있는 경우에는 불량어드레스의 최상위빗트 RAn이 "H"이고, 이로써 제16도에 표시한 인버터69와 70의 출력신호WD1과 XWD1중, WD1이 "H"로 된다. 신호WD1이 "H"로 됨으로써 써넣기회로의 631의 동작이 금지된다. 또는 동작제어신호RED가 "H"로 됨으로써 스페아용 써넣기회로64가 동작상태로 되고, 또한 트란지스터Q13이 온으로 된다.
이에 의하여, 불량어드레스가 지정되었을 때는 상기의 경우, 분할셀블럭611내의 불량어드레스트란지스터셀로 바꾸어서 스페아블럭62내의 트란지스터셀에 분할셀블럭612의 트란지스터셀과 함께 동일한 소정데이타가 동시에 써넣어지게 된다.
또한, 통상의 써넣기시에는 신호ADn와 XADn중 어느 일방만이 "H"로 되고 또 불량어드레스에 불일치할때에는 신호 RED가 "L"로 되므로 써넣기 회로 631과 632중의 어느 일방만이 동작상태로 되고, 분할셀블럭611과 612중의 일방만에 데이타가 써넣어진다.
이와 같이 하여, 일괄소거전의 써넣기시는 예를 들면 4워드를 동시에 써넣기를 함으로써 통상의 써넣기시의 1/4부의 시간으로 모든 셀에 써넣게 되게 된다.
이상과 같이 제2실시예에 있어서는 모든 메모리셀을 복수의 블럭으로 분할하고, 불량메모리셀을 포함하는 부분을 치환하는 용장용 스페아셀블럭을 이 블럭에 대응시켜져 있으나 용장용 스페아셀블럭을 사용하지 않을 경우에도 소거전 써넣기만을 복수의 블럭에 대하여 동시에 행하는 것은 효과적이고, 일층의 효율적인 소거전 써넣기가 가능케 된다.
다음에 외부전원의 변동에 불구하고 안정한 소거를 하는 제2의 태양의 실시예에 대하여 설명한다.
제17도는 제3실시예의 구성을 나타내는 도이고, 1개의 메모리셀과 그 메모리셀의 콘트롤게이트CG에 접속되는 워드선에 액세스신호를 인가하는 로우디코더와 부전압을 인가하기 위한 회를 나타내고 있다.
도중, 81은 부전압 차지펌프회로, 82는 부전압 바이어스회로, 83은 디코더회로, 80은 셀트란지스터, 85와 86은 각각 N차넬엔한스멘트(enhancement)전계효과트란지스터, 851, …, 85N과 86Nn, …, 86N으로 구성되는 MOS다이오드열, n1과 n2는 노드, 84는 NOR게이트, WL은 워드선, D는 드레인, S는 소스, BG는 웰콘탁트, CG는 콘트롤게이트, FG는 플로팅게이트, CLK는 클럭신호, ES는 소거선택신호, VPP는 외부전원전압, VSS는 접지전위이다.
독출시에는 소거선택신호ES를 "L", 클럭신호 CLK을 "H"에 고정한다. 이 때 디코더회로83은 선택시에 "H", 비선택시에 "L"을 출력한다. 워드선WL가 "L"일 때, NOR게이트84는 클럭신호 CLK를 받게되는 상태로 되지만, 클럭신호 CLK는 "H"에 고정되어 있으므로 부전압바이어스회로82는 동작시키지 않고, 워드선WL에 부전압차지펌프81의 발생하는 부전압VBB가 인가되는 일은 없다.
소거시에는 소거선택신호 ES를 "H"로 하고 클럭신호CLK를 입력한다. 이 때 디코더회로83은 선택시에 "L", 비선택시에 "H"를 출력한다. 워드선WL이 "L"일때, NOR게이트84는 클럭신호CLK을 받게 되는 상태로 되고, 부전압바이어스회로82가 동작하여 부전압차지펌프회로81의 발생하는 부전압VBB가 워드선WL에 인가된다. 또 이때, 메모리셀80의 드레인D와 소스S는 개방, 웰콘탁트는BG는 전압VPP을 인가한다. 이에 의하여 메모리셀80에 데이타가 써넣어져 있으면 플로팅게이트FG에서 차넬터널효과에 의해 전자가 빠지고 소거가 행하여진다.
노드n1과 n2는 트란지스터열85,86로 형성되는 MOS다이오드열에 의하여 소정의 전압에 크란프(clamp)되어 있다.
이와 같이 본 실시예에 있어서는 써넣기시와 독출시의 선택되는 워드선WL에의 고전압VPP와 정전압VCC의 인가와 비선택워드선에의 0전압 VSS의 인가는 로우디코어83에 의하여 행하여진다. 부전압의 인가는 부전압차지펌프회로81에 의하여 행하여지지만, 선택된 워드선만 부전압이 인가되도록 하는 제어는 로우디코더83에 의하여 행하여진다. 로우디코더83는 써넣기시와 독출시와 소거시로 논리를 반전한 출력을 행하기 때문에 논리반전기능을 갖추고 있다.
부전압차지펌프81은 항시 또는 부전압인가시에 부전압을 발생하여 출력하는 것이고, 출력전압을 고전압원VPP와의 사이에 접속된 트란지스터열에 의하여 소정치에 규정된다.
부전압바이어스회로MVB의 설명은 후술하므로 여기서는 상세한 설명을 생략하나 클럭신호CLK을 입력함으로써 워드선에 부전압차지펌프81이 출력하는 전입이 출력된다.
여기에서 VPP가 aV낮게된 경우를 생각한다.
트란지스터열 85로 형성되는 MOS다이오드로 VPP와 n1간의 전위치는 항시 VPP-VBB로 유지되고 있다. VPP가 av낮아졌을 때, n1의 전압은 VBB-a로 된다. 따라서 메모리셀80의 콘트롤게이트CG와 차넬사이의 전압은, VPP-VBB로 유지된다.
다음에 VPP가 aV높아졌을 경우를 생각한다.
VPP가 aV높아졌을 때, n1의 전압은 VBB+a로 된다. 따라서 메모리셀80의 콘트롤게이트CG와 차넬사이의 전압은, VPP-VBB로 유지된다.
이상, 외부전압 VPP가 변화하더라도 콘트롤게이트CG와 차넬사이의 전압은 항시 일정하게 유지되고, 안정한 소거특성이 얻어진다.
상기의 제3실시예에 있어서는 부전압차지펌프81의 출력전압을 출력전압을 트란지스터열에 의하여 P웰에 인가되는 고전압원 VPP에 대하여 소정치로 되도록 규제함으로써 일정한 전압을 인가할 수 있도록 하였다. 이에 대하여 다음에 제4실시예로는 콘트롤게이트CG에 인가하는 부전압VBB와 P웰에 인가하는 정전압VCC를 함께 접지(0)전위VSS에 대하여 규제함으로써 부전압과 정전압의 전압차를 일정하게 유지한다.
제18도는 제4실시예의 구성을 나타내는 도이다. 제17도의 회로와 다른것은 P웰에 인가되는 전압을 생성하는 인버터의 출력이 트란지스터열97에 의하여 규제되어 있고, 접지전위VSS에 대하여 항시 일정하다는 점과 부전압 차지펌프91의 출력이 트란지스터열95에 의햐어 접지전위VSS에 대하여 일정하게 되도록 규제되어 있는 점이다.
여기에서 VPP가 변화한 경우를 생각한다.
트란지스터열95와 트란지스터열97에 의해 형성되는 MOS다이오드에 의해 n3과 VSS, 웰콘탁트BG와 VSS사이의 전압은 일정하게 유지되어 있다. VSS는 접지전위이므로 VPP의 변화에는 영향되지 않고 VPP의 변화에 관계없이 콘트롤게이트CG와 웰콘탁트BG에는 항시 일정의 전압이 공급되고, 콘트롤게이트CG와 차넬사이의 전압은 항시 일정하게 유지된다.
이상, 외부전압VPP가 변화하더라도 콘트롤게이트CG와 차넬사이의 전압은 항시 일정하게 유지되고, 안정한 소거특성이 얻어지게 된다.
제19도는 차넬소거법의 다시금 다른 제5실시예를 나타내는 도이다.
도중, 101은 부전압차지펌프회로, 102는 부전압바이어스회로, 103은 디코더회로, 107, 109, 111은 인버터, 100은 셀트란지스터, 105, 106, 108, 110은 N차넬형 엔한스멘트전계효과트란지스터열, n6~n10은 노드, WL은 워드선, D는 드레인, S는 소스, BG는 웰콘탁트, CLK1~3은 클럭신호, ES는 소거선택신호, /ES는 소거전원절환신호, VPP는 외부전원전압, VSS는 접지전위이다.
다음에 이 회로의 동작의 설명을 한다.
독출시는 소거선택신호ES는 'L', 소거전원절환신호/ES를 'H', 클럭신호CLK1~3을 'H'에 고정한다. 이때 웰콘탁트BG는 인버터111에 의해 VSS에 바이어스된다. 디코더회로103은 선택시에 'H', 비선택시에 'L'을 출력한다. WL가 'L'일 때, NOR에게 104는 클럭신호CLK1을 받아들여지는 상태로 되나 클럭신호CLK1은 'H'고정되므로 부전압바이어스회로 102는 동작하지 않고, 또 클럭신호CLK2, 클럭신호 CLK3도 'H'고정이므로 부전압 차지펌프회로 10도 VBB를 발생하지 않고, WL에 부전압이 인가되는 일은 없다.
소거는 소거선택신호ES를 'H', 소거전원절환신호/ES를 'L'로 한다. 클럭CLK1~3에는 클럭신호를 입력한다. 클럭신호CLK2와 클럭신호 CLK3에 입력하는 클럭신호는 서로 역위상으로 된다. 디코더회로 103은 선택시에 'L', 비선택시에 'H'를 출력한다. WL가 'L'일 때, NOR게이트104는 클럭신호CLK1을 받아들이는 상태로 되고 부전압바이어스회로102가 동작하여 부전압차지펌프회로101로 발생한 VBB를 WL에 인가한다. 또는 그 때, 셀트란지스터100의 S와 D는 오픈, 웰콘텍트BG는 인버터111에 의해 고전압이 인가된다. 이에 의하여 셀트란지스터100에 데이타가 써넣어져 있으면 터널효과에 의해 콘트롤게이트CG에서 차넬에 전자가 빠지고, 소거가 행하여진다.
N6~10과 웰콘텍트BG는 트란지스터열 105, 016, 108과 110에 의해 VBB를 기준전압으로 하여 어떤 전압에 크린프되어져 있다.
여기서에서, VPP가 변화한 경우를 생각한다.
부전압차지펌프회로101의 발생하는 전압VBB의 값은 부전압차지펌프회로 101에 입력되는 신호의 진폭과 커플링비, 트란지스터의 임계치 전압으로 결정되나 제품으로서 나왔을 때에는 문제로 되는 것을 입력신호의 진폭이다. 그러나 본 실시예에서는 부전압차지펌프회로101의 입력단자N8과 N9는 VSS를 기준전압으로 하여 일정한 전압에 클랜프되어 있고 VPP의 변화에 영향을 미치지 아니한다. 따라서 부전압차지펌프회로101의 출력전압VBB는 VPP의 변화에 관계없이 항시 일정하다. 또는 웰콘텍트BG에 인가되는 전압도 마찬가지로 VSS를 기준전압으로하여 클랜프되어 있고, VPP의 변화에 관계없이 항시 일정함으로써 VPP가 변화하였다 하더라도 콘트롤게이트CG와 차넬사이의 전압은 항시 일정하게 유지된다.
이상, 외부전압VPP가 변화하더라도 콘트롤게이트CG와 차넬사이의 전압은 항시 일정하게 유지되고, 안정한 소거특성이 얻어진다.
이상이 차넬소거법에 있어서 콘트롤게이트와 차넬사이에 인가하는 전압을 일정하게 함으로써 안정한 소거를 행할 수 있도록 한 실시예이지만, 소스소거법에 대하여도 마찬가지로 인가전압을 규제함으로써 안정한 소거가 행하여지도록 한다.
제20도에서 제22도는 소스소거를 안정적으로 행하는 제6에서 제8실시예를 나타내는 도이고, 제17도에서 제19도에 표시한 차넬소거의 실시예에 있어서, P웰에 인가하는 전압을 소스S에 인가하도록 한 것이다.
이상 설명한 바와 같이, 본 발명의 제2의 태양플래쉬메모리로는 소거를 위한 부전압의 인가가 간단한 로우디코더에 의하여 행하여지므로 회로의 소형이 도모되고, 고집적화가 가능케 된다. 또는 안정한 소거가 행하여지도록 하기 때문에 신뢰성의 향상이 도모된다. 다음에 애벌랜치·브레이크다운전류에 의한 메모리셀의 열화를 방지하는 본 발명의 제3의 태양의 실시예에 대하여 설명하지만 그 전에 정전압을 소스에 인가하는 방법에 의한 소거시의 전류특성에 대하여 설명한다. 플래쉬메모리의 소거법에는 제8도에서 제11도에 나타낸 방법이 있으나, 본 발명의 제3의 태양은 제8도에 나타낸 고전압 VPP를 소스S에 인가하고 콘트롤게이트CG에 접지전위로 하는 방법에 적용되는 것이다.
여기에서, 데이타소거법에 소스단자에 인가되는 소거용전압은 통상의 플래쉬형메모리에 설치되어 있는 소스용전원회로(예를들면 제11도에 나타내는 소스용전원회로18)에서 공급되는 것이 일반적이다. 이하, 데이타소거에 대하여 제23도를 참조하면서 설명한다. 소거시(다시말해서, VG=OV, VS=VPP)에 있어서는 제23도에 나타내는 바와 같이 소스영역의 플로팅게이트(FG)164근방에서는 이 게이트FG상의 전하에 의해 공핍층이 변화하고, 도중 P1에서 나타낸 부분의 가까이에서는 전계가 강해지고, 전자·홀쌍으로 발생한다. 이에 의하여 이른바 벤즈간터널전류가 흐른다. 이 홀은 드레인 방향의 전계에 의해 가속되고, 산화막(P2의 부분)166중에 주입된다. 이에 의하여 셀트란지스터의 특성열화가 생기는 것이 알려져 있다. 더욱이 소스전압을 올려가면 애벌랜치·브레크다운전류가 흐르게 되어 더욱 특성의 열화는 현저하게 된다.
제24도에는 종래형의 일예로서의 데이타소거용전원회로의 구성이 나타내어 진다.
동도에 있어서, VPP는 약 12V의 소거용전압의 라인VPP, VSS는 전원전압 OV의 라인을 나타낸다. 전원라인 VPP와 VSS의 사이에는 p차넬트란지스터171과 n차넬트란지스터172가 직력에 접속된다. 이 트란지스터171, 172는 각각 입력신호A와 B에 응답하여 온·오프한다. 소거용전압은 트란지스터171, 172의 각 드레인에서 빼내어진다.
이 구성에 있어서, 데이타소거시에는 입력신호A와 B는 공히 "L"레벨에 설정된다. 이에 의하여 n차넬트란지스터172가 커트오프하고, 일방 p차넬트란지스터171은 턴온하므로 소거용전압VPP가 트란지스터171을 개입하여 출력단 즉, 각 소스전극에 공급된다. 그러나 상기의 종래의 데이타소거용전원회로로는 단순한 CMOS구성의 트란지스터와 구성되어 있기 때문에 프로세스인 편차와 플로팅게이트FG상의 전하량(다시말해서 전압)의 변화에 기인하여 셀의 소스내압이 저하한 경우에 용이하게 밴드간터널전류가 흐르는 문제가 있다. 또 경우에 따라서는 애벌랜치·브레크다운전류가 흘러서 그에 의하여 셀트란지스터의 특성열화가 생기고 또는 셀이 파괴되는 결점이 있었다.
본 발명의 제3의 태양은 이와 같은 문제점을 해결하기 위한 것이고 셀의 소스내압이 저하한 경우라도 애벌랜치·브레크다운전류의 발생을 방지함과 아울러 벤드간터널전류도 저감시켜서 나아가서는 셀의 특성열화의 방지에 기여한다.
본 발명 제3의 태양의 원리에 대하여 제25도를 참조하면서 설명한다. 제25도는 셀의 소스전압에 대하여 전류특성을 나타내고 있고 IG는 게이트전류, IS는 소스전류를 나타내고 있다. 또한 게이트전류IG란 소스영역에서 플로팅게이트164(전술의 제23도 참조)에 흘러들어가는 전류를 말한다. 이 게이트전류는 드레인방향의 전계에 의하여 산화막중에 주입되는 호리에 기인하는 것으로 생각될 수 있다. 이 홀의 산화막에의 주입을 방지하는데는 제25도의 특성에서 소스전류를 소정의 전류치ILM이하, 또는 소스전압을 소정의 전압치VLM이하로(즉, 게이트전류가 그다지 흐르지 않을 정도로)선택하면 좋다는 것을 알 수 있다. 또는 게이트전류에 대해서는 애벌랜치·브레크다운전류의 기여가 크기때문에 상기 소정의 전류치ILM과 전압치VLM는 애벌랜치·브레크다운전류가 발생하지 않을 정도의 값으로 고려할 수도 있다. 따라서, 복수의 워드선과 복수의 빗트선의 교차부에 바꾸어쓰기 가능한 불휘발성메모리셀이 배설되어서 이루는 셀마트럭스와 데이타소거 여부를 지령하는 제어신호에 응답하고, 전기 불휘발성메모리셀을 구성하는 메모리트란지스터의 각개의 소스에 공통으로 전원전압을 공급하는 전원회로와를 갖추는 플래쉬메모리에 있어서, 이 전원회로를 정전회로로 하여 전류치를 제25도의 ILM이나 또는 그 이하의 특정의 값으로 설정하면 데이타소거시에 소거용전압은 최대라도 아바라시에·브레크다운이 일어나는 전압 또는 그 이하로 되므로 셀의 산화막중에의 홀의 주입을 제어하는(다시말해 적게 한다)것이 가능케 된다. 그에 의하여 셀의 소스내압이 저하한 경우이더라도 애벌랜치·브레크다운전류의 발생을 방지할 수 있음과 아울러 벤드간터널전류도 저담시킬 수 있다. 이는 데이타바꾸어쓰기시의 셀특성의 열화방지에 기여하는 것이다.
제9실시예는 상기의 애벌랜치·브레크다운전류의 발생을 방지하는 본 발명의 제3의 태양의 플래쉬메모리이고, 전체구성은 제1도와 제2도에 나타낸 구성을 가지고 있다. 제9실시예의 특징은 제1도와 제2도의 소스전원회로18이다. 제26도에는 소스용전원회로18의 본실시예에 관계되는(즉, 데이타소거용전원회로)의 회로구성이 표시되고, 제27도에는 그 로드특성이 셀특성과 더불어 나타내어져 있다. 제26도의 회로는 제24도의 회로구성(종래형)에 트란지스터183이 부가된 것이다. 트란지스터183은 게이트가 소스에 접속된 디프리션형n차넬트란지스터이고 p차넬트란지스터181과 n차넬트란지스터182의 사이에 직렬로 접속되어져 있다. 이 트란지스터183의 드레인 포화전류는 소정의 전류치ILM으로 되도록 설정되어 있다. 또한 이 전류치ILM은 전술한 바와 같이 애벌랜치·브레크다운전류가 발생하지 않을 정도의 값으로 설정되어 있다. 이 회로구성으로는 출력전압(소거용전압)은 트란지스터183, 182의 접속점에서 집어내어진다.
제27도의 그래프에 있어서, IL은 제26도의 회로의 로드곡선을 나타내고, IS는 셀특성곡선을 나타낸다. 제27도에 나타나는 특성곡선에 알 수 있는 바와 같이, 셀전류는 항시 상기 소정의 전류치ILM이하로 제어되어 있으므로 애벌랜치·브레크다운전류를 흘리지 않고도 되고, 더욱이 벤드간터널전류를 저감하는 것도 가능케 된다. 따라서 종래형에서 보였던 것과 같은 디코더바꾸어쓰기시의 셀특성이 열화하는 문제를 해결할 수 있다. 또는 셀트란지스터의 브레크다운전압이 변화하거나 데이타소거용의 전원전압VPP가 변동하더라도 회로의 출력전류(다시말해서 소스전극에 공급되는 전류)의 최대치는 상기 소정의 전류치ILM으로 되므로 안정한 동작이 얻어진다. 여기에서 제27도의 로드특성은 이상적인 경우이고, 실제의 제26도의 회로에 있어서는 디프리션형n차넬트란지스터183의 백게이트효과에 의해 로드특성은 제28도의 IM과 같이 된다. 즉, 완전한 정전류회로가 아니고 전류IMZ(마치 일정한 경사의 소스전압-전류곡선이 굴곡하는 위치)이하에서는 전압이 VMZ로 된다.
소거중에 플로팅게이트내의 전하량이 감소한 경우, 셀특성곡선이 제28도의 우측과 하측 이동한다. 만약 소스용전원회로가 파선으로 나타낸 로드특성을 가지는 경우에는 상기의 셀특성곡선의 이동에 수반하여 소스전압이 상승하고, 애벌랜치·브레크다운전류가 흐르지만, 제28도의 로드특성IM이면 최대전압이 VMZ로 제한되므로 소스전압은 상승하지 않고, 애벌랜치·브레크다운전류의 발생도 방지된다. 이상과 같이 제26도의 회로에는 상기와 같은 효과도 있다.
제29도에는 제26도의 회로를 변형한 제10실시예에 있어서의 소스용전원회로가 나타내어지고, 제30도에는 그 로드특성이 셀특성과 더불어 표시되어 있다. 제29도의 회로는 구성소자의 점에서는 제24도의 회로구성(종래형)과 동등하지만 트란지스터171에 바꾸어 특정의 로드특성(제30도 참조)를 가진 p차넬트란지스터191을 사용한 점에서 양자는 달리하고 있다. p차넬트란지스터191의 전류공급량의 최대치가 상기 소정의 전류치ILM으로 되도록 트란지스터의 특성이 선정되어 있다.
제30도의 그랩에 있어서, IL'는 트란지스터191의 드레인포화전류가 셀의 드레인·소스간전압VDS에 의존하지 않은 이상적인 경우에 로드곡선, IM'는 셀특성곡선을 나타낸다. 로드곡선IL'의 경우에는 트란지스터191의 크기(다시말해서 전류공급능력)에 대해서는 데이타소거전압이 사용범위 최대의 경우를 상정하여 선택할 필요가 있다. 또는 로드곡선 IM'의 경우(트란지스터191에 대신하여 저항성소자를 사용한 경우도 같다)에는 셀의 브레크다운전압이 최소인 경우를 상정하여 트란지스터191의 크기(저항성소자의 경우에는 그 저항치)를 결정할 필요가 있다. 이와 같은 트란지스터의 크기의 선정은 제26도의 구성에 있어서의 트란지스터183에 대해서도 마찬가지로 적용된다.
이상 설명한 바와 같이 본 발명에 의하면 데이타소거시에 소거용전압이 최대이더라도 애벌랜치·브레크다운전압 또는 그 이하로 되도록 회로구성을 연구함으로써 셀의 산호막중에의 홀의 주입을 억제할 수 있다. 따라서, 셀의 소스내압이 저하한 경우에도 애벌랜치·브레크다운전류의 발생을 방지할 수 있고, 더욱이 벤드간터널전류도 저감시키는 것이 가능케되고, 데이타바꾸어쓰기시의 셀특성의 열화방지에 크게 기여한다. 플래쉬메모리의 소거동작에 있어서, 플로팅게이트보다 과잉으로 전자를 뽑아내는 과잉소거의 문제에 대해서는 이미 설명하였다. 또는 이 문제를 저감하기 위하여 소거전 써넣기를 하는 것에 대해서도 설명하였다. 그러나 제조공정에 있어서의 메모리셀의 특성편차등을 위하여 소거전 써넣기를 하더라도 완전하게는 과잉소거를 방지하는 것은 어려운 것이 현상이다. 과잉소거의 메모리셀은 비선택상태이더라도 리크전류를 흘려버리기 때문에 메모리셀전체가 정상으로 읽어내기가 되지 못하게 된다. 그리하여 과잉소거를 방지하기 위해서는 소거시에 플로티이게이트에서 조금씩 전자를 앞질러서 독출체크를 행하는 복잡한 제어를 하는 것이 현상이다. 이에 의하여 소거가 늦어지는 문제가 있다. 또는 메모리셀의 편차를 제어하는것도 플래쉬메모리의 기억용량의 증대에 수반하여 프로세스의 편차, 다시말해서 개수의 메모리셀이 편차를 방지할 필요가 있고, 너무 엄격한 조건으로는 제조자체가 곤란하게 된다. 더욱이, 플래쉬메모리의 시험시간도 팽대한 것으로 되어버린다. 그리하여 EEPROM과 같이 선택트란지스터를 추가하는 것도 생각될 수 있으나 이 경우, 선택트란지스터의 추가는 셀사이자의 증대를 초래하는 새로운 문제점이 발생하기 때문에 실용적이 아니다. 그리하여 본 발명의 제4의 태양은 셀사이즈의 증대를 억제하면서 과잉소거에 의해 폐해를 방지한다.
제31도에서 제33도는 본 발명의 제4의 태양의 플래쉬메모리의 실시예인 구성을 설명한다.
먼저, 구성을 설명한다.
제31도는 본 실시예의 메모리셀의 단면도이고, 203은 소스(S), 204는 드레인(D), 205는 플로팅게이트(FG), 206은 콘트롤게이트(CG)이다. 207은 제33도에 나타낸 MOS트란지스터222의 게이트, 208은 N+형의 공통소스, 202는 P형 웰, 201은 N형의 기판이다. 209에서 211은 워드선(WL), 빗트선(BL), 211은 선택선(SL)에 접속되는 단자이다. 또 제31도의 실시예에서는 201을 N형의 기판으로 하고 있으나 N형의 웰, P형의 기판에 형성하도록 하더라도 무관하다는 것은 말할것도 없다.
제32도는 본 실시예의 요부구성을 나타내는 평면도이고, 도중 211는 콘택트창, 214는 폴리실리콘으로서 되는 워드선(WL), 215는 아르미배선빗트선(BL), 216은 아르미배선으로서 되는 공통소스(CS), 217은 확산층으로서 되는 소스S, 213은 플로팅게이트(FG)이다.
제33도는 제32도의 등가회로도이고, 도중, 220은 메모리셀군을 나타내고, 1바이트분 즉, 8빗트의 메모리셀211과 1개의 MOS트란지스터222로서 구성되어 있다.
다음에 이 회로의 작용을 설명한다.
본 실시예에서는 표2에 나타내는 바와 같이 독출시에는 선택된 워드선(WL)이 고전위전압VCC(이 경우, 5V)로 됨으로써 플로팅게이트(FG)에 전원자가 주입된 상태(써넣은 상태)에서는 커트오프되고, 전자가 빼내어진 상태(소거한 상태)에서는 온됨으로써 데이타의 "L", "H"가 검출된다.
[표 2] 본 실시예의 각 모드에 있어서의 전압관계
여기에서 선택된 메모리셀군의 소스만이 OV전위로 되므로 가령, 비선택중의 메모리셀군 220중에 리크가 존재하더라도 MOS트란지스터(소스트란지스터)222에 의해 캇트오프되기 때문에 리크전류는 흐르지 아니한다.
써넣기시에는 통상의 EPROM과 마찬가지로 워드선(WL)에 고전위전압 VPP(이 경우 12V)가 인가됨과 아울러 빗트선(BL)에도 고전위 전압 VPP(이 경우, 12V)가 인가됨으로써 애벌랜치·브레크다운이 일어나고, 플로팅게이트(FG)에 전자가 주입된다.
소거시에는 워드선(WL)에 부의 고전위전압 -VPP(이 경우, -7W)가 인가됨으로써 플로팅게이트(FG)에서 웰(P-Well)측에 걸쳐서의 터널현상에 의해 전자가 빼내어진다. 이는 본 실시예의 구성에 있어서는 소거시에 고전위전압을 공통소스(CS)에 인가할 수 없기 때문에 게이트에 부의 고전위전압을 인가함으로써 플로팅게이트(FG)에서 기판(N-sub)측에 전자를 방출시키기 위해서이다.
여기에서, 웰(P-well)전위를 기판(N-sub)과 동전위의 VCC(이 경우, 5V)까지 올림으로써 전계를 강하게 하여 소거시간을 빠르게 할 수 있다.
이와 같이 본 실시예로는 소정빗트수의 메모리셀군에 대하여 1개의 MOS트란지스터를 추가함으로써 과잉소거의 문제를 회피할 수 있다.
따라서, 대용량화되더라도 종래의 셀과 같은 정도의 면적을 실현할 수 있고, 프로세스의 편차에 의한 과잉소거를 방지할 수 있다.
또한, 상기 실시예는 소스를 공통으로 접속하는 메모리셀군 중의 메모리셀수를 8빗트분, 즉, 1바이트단위로 하고 있으나 이에 한하지 않고, 예를들면 1워드단위로도 좋고, 처리계에 적합한 단위로서 임의 임은 말할 것도 없다.
이상과 같이, 제11실시예에 표시한 제4의 태양이 플래쉬메모리는 복수의 워드선과 빗트선을 격자상으로 배하고, 그 워드선과 빗트선의 교점에 대응하는 복수의 메모리셀과 동일 워드선상의 소정수의 메모리셀을 1단위로서 메모리셀군을 형성하고 그 메모리셀군중의 소정의 메모리셀군을 선택하는 세렉터선과를 갖추고, 그 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거함으로써 다시 써넣기 할 수 있는 반도체기억장치로서 전기 메모리셀군이 워드선을 게이트에 접속하는 MOS트란지스터를 설치하여 MOS트란지스터와 그 메모리셀군중의 각 메모리셀의 소스를 공통으로 접속함과 아울러 그 MOS트란지스터를 포함하는 메모리셀군을 웰내에 형성하고 그 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우, 전기 워드선에 부전위전압을 인가하도록 구성되어 있다.
또는 전기 MOS트란지스터를 포함하는 메모리셀군을 형성하는 웰은 적어도 2이상으로 분할되는 것이 바람직하고, 전기 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우, 전기 웰을 기판전위와 동전위로 하는 것이 효과적이다.
제4의 태양으로는 메모리셀군의 워드선이 게이트에 접속되는 MOS트란지스터가 설치되고, 이 MOS트란지스터와 메모리셀군중의 각 메모리셀의 소스가 공통으로 접속되어 있고, 데이타의 독출시에는 선택된 메모리셀군만을 소스에 접속되어 있으므로 가령, 비선택의 메모리셀군중에 과잉소거셀에 존재했다하더라도 비선택메모리셀군의 소스는 분리되어 있기때문에 과잉소거셀의 영향이 억제된다.
또는 소거를 위하여 복잡한 제어도 필요없고, 추가되는 MOS트란지스터도 1메모리셀군에 대하여 1개이므로 셀면적도 종래의 것과 거의 달라지지 아니한다.
즉, 과잉소거에 의한 폐해가 방지됨과 아울러 그때의 셀사이즈의 증대도 억제된다.
다음에 본 발명이 제5의 태양의 실시예에 대하여 설명한다.
플래쉬메모리의 소형화에는 소거시에 콘트롤게이트 부전압을 인가하는 부전압인가가 유효하다는 것은 이미 기술하였다. 콘트롤게이트에의 부전압의 인가, 즉, 콘트롤게이트가 접속되는 워드선에의 부전압의 인가를 하는데는 각종의 방법이 생각될 수 있다. 예를 들면 로우디코더를 이용하여 인가하는 방법과 따로이 부전압원을 설치하여 워드선에 접속하고, 워드선과 로우디코더, 워드선과 부전압원과의 사이에 상보적으로 동작하는 접속스위치회로를 설치하고 이 스위치로 의하여 써넣기와 읽어내기모드사이에는 부전압발생회로를 분리하고, 소거시에는 로우디코더를 분리하는 것이 생각될 수 있다.
제34도는 메모리셀어레이221을 끼워 로우디코더222의 반대측에 부전압발생회로223을 설치하고, 워드선226에 접속하고, 각각의 사이에 p차넬형트란지스터224와 225를 설치하고 분리용스위치로 한 구성예를 나타내고 있다.
그러나 워드선에 선택적으로 부전압을 인가하기 위하여는 부전압발생회로에 로우디코더회로에 유사한 디코더회로를 설치할 필요가 있고, 회로가 대규모로 되는 문제가 있다. 그리하여 로우디코더를 이용하여 워드선에 부전압을 인가하는 것이 생각될 수 있다.
로우디코더는 써넣기와 읽어내기때에 워드선에 제4도와 제5도에 나타낸 전압을 인가하는 것이다. 즉, 써넣기때에는 써넣기를 하는 메모리셀에 접속되는 워드선(선택워드선)에는 고전압 VPP이 인가되고, 그 이외의 워드선(비선택워드선)에는 접지전압VSS가 인가된다. 그리하여 선택빗트선에는 약 6V가 인가되고, 비선택 빗트선은 개방된다. 마찬가지로 독출시에는 선택워드선에 정전압 VCC가 인가되고, 비선택워드선에는 접지전압VSS가 인가되고, 선택빗트선에는 약 1V가 인가되고 비선택빗트선은 개방된다. 어느 경우에도 소스S에는 접지전압VSS가 인가된다. 이와 같이 하여 각 메모리셀을 개별적 액세스하여 정보의 써넣기와 독출이 행하여진다. 따라서, 로우디코더는 로우디커더신호에 따라서 워드선에 인가하는 전압을 2전원전압간에서 선택하지만 전원의 전압은 써넣기시와 독출시로 바꿀필요가 있다. 즉, 써넣기시에는 전원의 단자에 고전압이 독출시에는 정전압이 인가되도록 절환할 필요가 있다. 로우디코더에 입력되는 로우디코더신호는 써넣기와 읽어내기모드에도 불구하고 일정하고, 로우디코더는 선택신호에 따라 다른 전압레벨의 신호로 절환하는 레벨변환기능을 가지게 된다.
이에 가하여 소거시의 선택워드선에의 부전압의 인가를 로우디코더가 행하는 경우, 제7도에 나타내는 바와 같이 드레인D를 개방하고, 소스S에 정전압VCC를 인가하고, 콘트롤게이트CG에 부전압VBB을 인가할 필요가 있다. 콘트롤게이트CG에 부전압VBB의 인가는 소거하는 블럭마다 행하여지고, 소거하지 않은 블럭의 워드선에는 정전압VCC가 인가된다. 따라서 플래쉬메모리에서는 독출시 또는 써넣기시에는 선택된 워드선 WLi이 고전압으로 되고, 비선택의 워드선WLj(j≠i)을 접지전압의 전위로 하지 않으면 아니되지만 소거시에 있어서는 선택된 워드선 WLi을 부전위에 비선택의 워드선WLj을 정전위로 할 필요가 있다.
다시말해서 독출과 써넣기시에 있어서도, (선택워드선 WLi의 전위)>(비선택워드선 WLj의 전위)임에 대하여 소거시에 있어서는, (선택워드선 WLi의 전위)<(비선택워드선 WLj의 전위)로 하지 않으면 아니되고, 전위차의 관계를 역전시켜 줄 필요가 있다. 그 때문에 로우디코더가 워드선에 인가하는 부전압을 공급하는 때에는 로우디코더는 종래의 레벨변환기능에 가하여 부전압VBB과 정전압VCC에의 레벨변환기능을 가짐과 아울러 워드선의 선택과 비선택의 논리치에 대하여 워드선에 인가하는 전압이 고전관계를 역전시키는 것이 필요하다.
제35도는 워드선에의 부전압인가를 로우디코더로 행할때의 로우디코더의 기능구성도이다. 도시와 같이 로우디코더231은 디코드부 232, 논리변환부233, 레벨변환부234, 구동부235을 가진다. 디코드부232는 로우디코드신호RDC를 디코드하여 이 로우디코더231에 접속되는 워드선이 선택인가 비선택인가를 판정하는 부분이다. 구동부235는 워드선을 구동하기 위하여 큰 구동능력을 가진다. 여기에서 구동부 이외의 디코드부232, 논리변환부233과 레벨변환부234의 순서는 자유로 바꿀 수 있다. 예를들면 레벨변환부234를 최초에 배치하는 등의 경우이다. 그러나 레벨변환부234를 앞측에 배치한 경우, 그 이후의 부분을 모두 레벨변환부234를 앞측에 배치한 경우, 그 이후의 부분을 모두 레벨변화된 전압레벨로 동작할 필요가 있다. 도는 논리변환부233의 기능을 로우디코더231에 설치하지 않고, 어드레스신호자체를 바꾸는 것도 가능하지만, 그 경우에는 어드레스신호를 변환하는 부분이 필요하게 된다.
어느 경우이든 워드선에서의 부전압인가를 행하는 로우디코더는 상기와 같은 기능을 필요로 하고, 그 회로구성이 복잡하게 되는 문제가 있다.
제36도는 본 발명의 제5의 태양의 플래쉬메모리의 특징부분인 로우디코더의 구성예를 나타내는 도이고, 이들 중 참조하면서 제5의 태양의 플래쉬메모리의 기본구성에 대하여 설명한다.
제5의 태양의 플래쉬메모리는 메모리셀어레이와 복수의 신호를 디코드하여 전기 메모리셀어레이를 악세스하는 디코드부241과를 갖추는 플래쉬메모리로서 제1의 전원단자250과 제2의 전원단자251과를 갖추고 디코드부241의 출력을 입력하여 제1의 전원단자250에 인가되는 전압V1과 V2을 선택적으로 출력되도록 구성하고, 모드에 응하여 제1전원단자250과 제2전원단자251에 인가하여 전압이 고저관계를 역전시킨다. 여기에서 구동부에서 워드선에 부전압을 인가하기 위하여 필요한 조건에 대하여 간단히 설명한다.
제36도에 있어서, 레벨변환회로는 디코드부241의 앞에 설치되어 있으나 여기에서는 도시되어 있지 않다. 따라서 디코드부241의 전원단자245와 246에 인가하는 전압V1H와 VLN은 레벨에 따라 변화한다. 구동부250의 전원단자248과 249에는 써넣기, 각각 전압V1과 V2가 인가된다. 전압V1과 V2는 독출과 소거의 각 모드에 따라 고전압VPP와 O전압VSS, 정전압VCC와 O전압VSS와 부전압VBB와 정전압VCC으로 변화한다. 압력신호 IDC에 따라 선택시에는 신호 ODC가 전압 VLN으로 되어 p차넬트란지스터248이 온 상태로 되고, 전원단자250의 전압V1이 출력된다. 비선택시에는 n차넬트란지스터249가 온상태로 되고, 전원단자251의 전압V2가 출력된다.
여기에서 이 구동부247은 제37도에 나타내는 바와 같이 2중 웰구조로 되어 있다. 이는 구동부247의 전원단자250에 부전압을 인가하면 기판과 확산층간이 순바이어스로 되고, 전류가 흘러서 소정의 전압을 출력할 수 없게 되는 문제를 방지하기 위해서이다.
제38도와 제39도는 로우디코더를 개입하여서는 부전압을 인가하지 않은 종래의 플래쉬메모리의 구도이부의 구조예에 있어서 부전압을 인가하는 경우를 나타내는 도이다. 제38도가 P형 기판의 경우를 나타내고, 제39도가 N형 기판에 P웰을 형성한 경우를 나타내고 있다.
제38도에 나타내는 바와 같이 P형 기판으로 Nwell의 경우, 기판자체를 내리면 통상전압으로 동작하고 있는 개소의 특성이 변화하여 부분적으로 부로 되지 않고, 부전압발행회로의 부하가 무겁게 되는 문제가 생긴다. 또는 N형 기판에 Pwell의 경우, 제39도에 나타내는 바와같이 Pwell의 전위를 필요한 개소만 부전위로 하면, 상기 문제는 해결되지만, 써넣기시에 p차넬형트란지스터의 기판바이어스를 부분적으로 VPP로 할 수 없는 문제가 생긴다.
이와 같은 문제가 생기지 않기 위해서는 부전압구동하는 구동부247의 구조로서, (a) 제40도에 나타내는 바와 같이 P형 기판상에 있는 Nwell영역내에 Pwell영역을 형성하고, 그 중에 n차넬형MOS트란지스터를 형성하거나, (b) 제41도에 나타내는 바와 같이 N형 기판상에 있는 Pwell영역내에 Nwell영역을 형성하고, 그 중에 p차넬형MOS트란지스터를 형성하거나, (c) SOI(Sillicon On Insulator)구조, 즉, 절연기판상에 p차넬형트란지스터와 n차넬형트란지스터를 형성하고 Pwell영역을 바이어스하거나의 ,어느것을 행하면 메모리셀의 콘트롤게이트CG에 부전압인가는 가능케 된다. 본 발명의 구동부는 상기 어느 구조를 가지므로 로우디코더에서의 부전압인가가 가능케 된다.
제42도는 제2실시예의 플래쉬메모리의 구성을 나타내는 도이고, 본 실시예는 제5의 태양의 발명의 실시예이다.
제42도에 나타내는 바와 같이 본 실시예의 플래쉬메모리는 메모리셀어레이271, 로우디코더272, 어드레스법퍼폴리디코더282, 레벨변환회로277, 구동부전원절환회로278, 고전압공급부279, 저전압공급부280과 전원제어회로281로서 구성되어 있다. 본 실시예에서는 레벨변환을 워드선마다 행하지 않고 레벨변환회로277로 로우디코드신호RDC의 레벨을 변환한 후, 각 디코드부에 입력되어 있다. 이에 의하여 레벨변환회로277은 공통화된다. 메모리셀어레이271을 구성하는 메모리셀은 종래예와 마찬가지의 구조를 가진다.
로우디코더272은 각 워드선WLi마다 디코드부273과 구동부274를 갖추어서 구성되어 있다. 디코드부273의 회로도를 제43도와 제44도에 나타낸다. 제43도는 디프리션형트란지스터293를 부하로 하는 NAND회로이고 제44도는 CMOS형의 NAND회로이다. 제45도는 구동부274의 회로이다.
디코드부273은 레벨변환회로277로 부터의 복수의 신호 IDC를 디코드하여 메모리셀어레이271을 액세스한다. 또 구동부274는 제1의 전원단자275와 제2의 전원단자276과를 갖추고, 디코드부273의 출력을 입력하고, 이 입력의 전압레벨에 따라 제1의 전원단자275에 인가되는 전압(V1)또는 이 전압이 가까운 전압과 제2의 전원단자276에 인가되는 전압(V2)또는 이 전압에 가까운 전압과를 선택적으로 출력한다.
또는 구동부274의 구조로서는 제40도에 나타내는 바와 같이 P형 기판상에 있는 Nwell영역내에 Pwell영역을 형성하고, 그 중에 n차넬형MOS트란지스터를 형성하거나 제41도에 나타내는 바와 같이 N형 기판상에 있는 Pwell영역내에 Nwell영역을 형성하고, 그 중에 p차넬형MOS트란지스터를 형성하거나 또는 SOI구조 즉, 절연기판상에 p차넬형트란지스터와 n차넬형트란지스터를 형성하여 Pwell영역을 부바이어스하거나, 3개의 구조 중 어느 것의 구조를 가진다.
또는 디코드부273는 제46도에 나타내는 바와 같이 논리반전한 2이상출력 ODC0, ODC1로 하고, 제47도에 나타내는 바와 같이 구동부274를 동일형(n형)의 트란지스터341, 342로 구성한 경우도 마찬가지의 기능을 가질 수 있다. 즉, ODC0신호가 "L"레벨의 경우, ODC1신호는 "H"레벨로 되고, 트란지스터341은 온, 트란지스터342는 오프 상태로 된다. 또는 ODC0신호가 "H"레벨의 경우, ODC1신호는 "L"레벨로 되어 트란지스터341은 오프, 트란지스터342는 온 상태로 된다.
고전압공급부279는 전원제어회로28로 부터의 제어신호Con1의 제어하에 정전위(VCC), 고전위(VPP)를 선택적으로 공급한다. 또 부전압공급부280은 전원제어회로28로 부터의 제어신호Con1의 제어하에 O(접지)전위(VSS)와 부전위(VBB)를 선택적으로 공급한다. 또한 정전위(VCC), 고전위(VPP), O전위(VSS)와 부전위(VBB)는, 부전위(VBB)<O전위(VSS)<정전위(VCC)<고전위(VPP)로 되는 관계를 가지고 있다.
레벨변환회로277는 디코더부273에의 신호의 전압레벨을 변환하는 것으로서 제48도에 나타내는 바와 같이 고전압공급부279의 출력(VBB)이 공급되는 제1의 단자359와 전기 부전압공급부280의 출력(VIN)이 공급되는 제2의 단자 360과를 갖추고, n차넬MOS트란지스터353, 356과 358과 p차넬형MOS트란지스터354, 355와 357로서 구성되어 있다.
레벨변환회로277는 어드레스법퍼폴리디코더282의 출력RDC이 "H"레벨(VCC≤VIH)일때에는 제1의 단자359에 인가되는 전압(VBB) 또는 그 전압(VIH) 또는 그 전압(VIH)에 가까운 전압을 입력RDC이 "L"레벨(VSS≥VIN)일때에는 제2의 단자360에 인가되는 전압(VIN) 또는 그 전압(VIN)에 가까운 전압을 선택적으로 출력한다.
구동부 전원절환회로278은 구동부274에 대하여 공급하는 전원전위V1과 V2를 절환하는 것으로서 제49도에 나타내는 바와 같이 제48도에 나타내는 바와 같은 2개의 레벨변환회로371과 372에 의해 구성된다.
출력V1과 V2 각각의 절환은 레벨변환회로371과 372에 공급되는 전원제어회로 281로 부터의 제어신호 Con2-1과 Con262에 의해 제어된다. 즉, 메모리셀어레이 271의 데이타 읽어내기시에는 출력V1를 정전위(VCC), 출력V2를 O전위(VSS)로 하고 고전위(VPP), 출력V2를 O전위(VSS)로 하고, 메모리셀어레이271의 데이타 소거시에는 출력V1를 부전위(VBB), 출력V2를 정전위(VCC)로 한다.
본 실시예의 플래쉬메모리로는 메모리셀에 대하여 읽어내기와 써넣기동작은 종래예와 마찬가지로 행하여진다. 즉, 써넣기시에는 구동부 전원절환회로278의 출력전압 V1=고전위(VPP)와 출력단위 V2=0전위(VSS)로 하고, WLi=VPP(약 12[V]), BLi=약 6[V], S=O[V]로 한다.
읽어내기시에는 구동부 전원절환회로 278의 출력전압 V1=정전위(VCC)와 출력전압 V2=O전위(VSS)로 하여 WLi=VCC(약 5[V]), BLi=약 1[V], S=O[V]로 한다. 또는 메모리셀의 정보를 소거하는데는 구동부 전원절환회로 278의 출력전위 V1=부전위(VBB), 출력전압 V2=정전위(VCC)로 하고, WLi=VBB, BLi=open, S=VCC로 한다.
이때 로우디코더 272의 구동부 274로는 트란지스터310과 311은 온/오프동작은 읽어내기와 써넣기시와 달라지지 아니한다. 다시말해서 선택된 워드선 WLi에 있어서는 p차넬형 MOS트란지스터310이온, n차넬형 MOS트란지스터311이 오프되고, 비선택의 워드선 WLj(j≠i)에 있어서는 p형차넬형 MOS트란지스터310이 오프, n차넬형 MOS트란지스터311이 온으로 되어 있다.
소거시 동작에 있어서, 읽어내기와 써넣기 동작시와의 상이점은 워드선WLi와 반대측(타단)의 확산층(소스측)에 인가되는 전위이다. 다시말해서 p차넬형 MOS트란지스터310의 소스측에는 부전위(VBB)를, n차넬형 MOS트란지스터311의 소스측에는 정전위(VCC)가 각각 인가된다.
이 때, 선택된 워드선 WLi에 있어서는 p차넬형 MOS트란지스터310이 온하여 있으나 워드선 WLi의 전위는 부전위(VBB)에 대하여 p차넬형 MOS트란지스터 310의 문턱전압 Vth분의 낮은 값으로 되고, 또 비선택의 워드선 WLj에 있어서는 n차넬형 MOS트란지스터 311이 온하여 있으나 워드선 WLj의 전위는 정전위(VCC)에 대하여 n차넬형 MOS트란지스터 311의 문턱전압Vth분의 낮은 값으로 되어 있다.
또는 소거시의 부전위는 VBB에 동등한 값일 필요는 없다. 전위 VBB는 내부발생전위이므로 워드선 WLi에 걸리는 전압이 소거에 적합한 값으로 되도록 문턱전압 Vth분을 상승시킨 전압을 발생시키면 좋다. 또한 기판바이어스효과로 p차넬형 MOS트란지스터 310의 문턱전압 Vth와 n차넬형 MOS트란지스터311의 문턱전압 Vth은 비교적 큰 값으로 된다.
이상이 제2실시예의 설명이지만, 제48도에 표시한 레벨변환회로에 대하여 더욱 상세히 설명한다. 또한, 이하의 설명에 있어서, 각 전위는 O전위(접지전위)VSS를 기준으로 한 전압을 인가함으로써 실현되므로 전위 VPP, VCC, VSS, VBB를 각각 고전압 VPP, 정전압 VCC, O전압 VSS, 부전압 VBB라고 부르는 일이 있다. 이 레벨변환회로로는 정전위 VCC에서 O전위 VSS의 진폭을 가지는 입력신호 RDC를 전원단자에 인가되는 전압 VIH와 VIN에 대응하는 전위를 가지는 출력신호 IDC로 변환될 수 있다. 따라서 전원단자에 고전압 VPP와 O(접지)전압 VBB를 입력하면 고전위 VPP에서 O전위 VBB까지 변화하는 진폭의 신호에 변환되고, 전원단자에 정전압 VCC와 부전압 VBB를 입력하면 정전위 VCC에서 부전위 VBB까지 변화하는 진폭의 신호로 변환될 수 있다.
제48도에 나타내는 바와 같이 이 레벨변환회로로는 풀업용의 p차넬트란지스터355와 고전압저지용의 n차넬트란지스터 353과 부전압저지용의 p차넬트란지스터354와 풀다운(pull-down)용의 n차넬트란지스터 356이 전원단자359와 360의 사이에 직렬로 접속되어 있다. 그리하여 출력용p차넬트란지스터357과 출력용n차넬트란지스터358도 전원단자359와 360의 사이에 직렬로 접속되어 있고, 출력용p차넬트란지스터357의 게이트는 풀업(pull-up)용트란지스터355와 고전압저지용트란지스터353의 접속점에 접속되고 출력용 n차넬트란지스터 358의 게이트는 부전압저지용트란지스터354와 풀다운용트란지스터356의 접속점에 접속되어 있다. 출력용p차넬트란지스터 357과 출력용n차넬트란지스터 358의 접속점은 풀업용트란지스터 355와 풀다운용트란지스터 353의 게이트에 정전압 VCC이 인가되고, 차넬에는 O(접지)전압 VSS가 인가되어 있다. 저전압저지용트란지스터 354의 게이트에는 O전압 VSS가 인가되고, 차넬에는 정전압 VCC가 인가되어 있다. 입력신호 RDC는 고전압저지용트란지스터 353과 저전압저지용트란지스터 354의 접속점에 입력되고, 출력신호는 출력용 p차넬트란지스터 357과 출력용 n차넬트란지스터 358의 접속점에서 얻어진다.
다음에 제48도의 레벨변환회로의 동작에 설명한다. 지금 입력단자 361에 정전위 VCC(H)의 신호가 입력되고, 입력신호 RDC로서 O전위 VSS의 신호가 출력되도록 한다. 이때, 출력신호 IDC는 전원단자 359에 인가되는 전위 VIH로 된다. 이 상태에서 입력단자 361에 인가되는 신호의 전위 VCC에서 VSS로 변화했다고 한다. 이에 따라 레벨변환회로 277의 입력신호 RDC는 정전위 VCC로 변화하고, 저전압저지용트란지스터 354가 온상태로 되고, 점 n23의 전위를 상승시킨다. 이 때, 풀다운용트란지스터 356이 온상태이므로, 점 n22는 전원단자 360에 접속된 상태로 되나 풀다운용트란지스터 356의 능력을 적게해둠으로써 이 부분의 관통전류를 제한할 수 있다. 점 n23의 전위도 출력용n차넬트란지스터 358을 온상태로 될 수 있는 한 상승하면 좋기때문에 문제는 없다. 출력용 n차넬트란지스터358이 온상태로 됨으로써 점n24의 전위가 저하하고, 풀업용트란지스타 355가 온상태로 되고, 점 n21의 전위가 전원단자 359에 인가되는 전압에 대응하는 전위 VIH로 되도록 상승한다. 따라서 출력용 p차넬트란지스터 357는 오퍼상태로 변화하고, 점 n24의 전위는 다시금 저하하여 전원단자 360의 전위 VIN에 근접한다. 그리하여 점n24의 전위가 저하하므로 풀다운용트란지스터 356이 온상태로 되고, 천이가 종료한다. 이 상태는 안정상태이고, 입력단자 361에 정전위 VCC의 신호가 인가되는 한 이 상태가 유지된다. 입력단자 361에 인가되는 전위가 정전위 VCC에서 O전위 VSS로 변화할때의 동작은 상기와 역으로 점n1의 전위가 저하함으로써 시작되나, 상기의 동작과 마찬가지고 설명을 하는 것이 가능하고 여기서는 생략한다.
제48도의 레벨변환회로의 설명은 이상과 같으나 설명에서 명백한 바와 같이 출력용의 트란지스터의 일방이 온상태로 된 시점에서는 다른 일방의 출력용트란지스터는 아직 온상태이고 일순간이긴 하나 출력용트란지스터 357과 358이 양방공에 온상태로 되는 경우가 있다. 이때 양방의 트란지스터를 통하여 관통전류가 흘러 점 n24의 전위가 중간전위로 된다. 이 점 n24의 전위는 풀업용트란지스터355와 풀다운용트란지스터 356에 게이트전위로서 인가되므로 이들트란지스터의 역치를 넘어서 변화될 수 있도록 각 트란지스터의 능력을 설정할 필요가 있다.
이와 같이, 제48도의 레벨변환회로 277는 신호변화시에 큰 관통전류가 흐르는 문제점과 아울러 트란지스터의 능력을 정상동작이 행해지도록 설정할 필요가 있고, 트란지스터능력의 바란스설정이 어려운 문제가 있었다. 이들의 문제를 해결한 레벨변환회로가 제13실시예이다.
제50도는 제13실시예의 레벨변환회로의 구성을 나타내는 도이고, 제48도의 회로와 다른 점은 출력용 p차넬트란지스터387과 출력용n차넬트란지스터388의 사이에 저항소자성분으로서 디프리션형의 n차넬트란지스터389를 설치한 점과 출력부에 다시금 직렬접속된 출력용 제2p차넬트란지스터390과 출력용 제2n차넬트란지스터391을 설치한 점이다. 풀업용트란지스터385의 게이트와 제2출력용n차넬트란지스터391의 게이트는 출력용n차넬트란지스터388의 드레인에 접속되고, 풀다운용트란지스터386의 게이트와 출력용 제2p차넬트란지스터390의 게이트는 출력용p차넬트란지스터387의 드레인에 접속되어 있다. 제50도의 회로의 출력단자395의 출력신호는 제48도의 회로의 출력신호IDC와는 역으로 된다.
제50도의 회로의 동작은 제48도의 회로의 동작과 거의 마찬가지이나 출력용p차넬트란지스터387과 출력용n차넬트란지스터388의 양방이 온상태로 되더라도 디프리션형 트란지스터389에 의하여 관통전류가 제한된다. 트란지스터389는 디프리션형이고, 전위치에 의하지 않고 정전류 동작을 행하기 때문에 관통전류가 막아진다. 또는 풀업용트란지스터385와 풀다운용트란지스터386의 게이트는 각각 디프리션형트란지스터389의 양단이 점n34와 n35개에 접속되어 있고, 디프리선형트란지스터389의 드레인과 소스간에 생긴 전위차에 의해 확실히 온상태로 되므로 트란지스터의 바란스설정이 용이하게 된다.
또는 제50도의 회로로는 점 n34와 n35의 전위차의 변화에 시간차가 있기 때문에 출력용 제2p차넬트란지스터390와 출력용제2n차넬트란지스터391가 동시에 온상태로 되는 것을 막고 관통전류의 발생을 방지한다. 또한 상기의 설명에서 명백한 바와 같이 디프리션형트란지스터389는 점n24와 n25의 사이에 흐르는 전류를 제한함과 아울러 양단전위차가 생기도록 동작한다. 이와 같은 동작은 저항소자로도 실현될 수 있다.
전술과 같이, 레벨변환회로는 다른 전원전압의 회로간으로 신호를 전달하는 경우에 사용되는 회로이고, 제42도의 제12실시예의 회로에 있어서는 어드레스버퍼디코더282와 로우디코더272와의 사이의 레벨변환에 사용된다. 그러나 전술과 같이 레벨변환회로를 로우디코더272의 구동부274의 직전에 설치하는 것도 가능하고, 그 경우에는 디코더부273에는 통상의 정전압VCC와 O전압VSS이 공급된다.
또는 플래쉬메모리에 있어서, 로우디코더에서 워드선에 부전압을 인가하기 위해서는 부전압인가시만 로우디코더내부의 논리를 역전할 필요가 있다. 그리하여 제12실시예로는 구동부274의 전원단자에 인가하는 전압을 반전시킴으로써 논리변화회로를 생략하고 있다. 그러나, 따로 논리반전회로를 설치하고, 워드선의 선택과 비선택의 논리를 반전하도록 해도 좋다. 제14실시예는 제50도의 회로에 있어서, 논리절환을 가능케 한 것이고, 제42도의 구동부 274로서 사용될 수 있도록 하는 것이다.
제51도는 제50도의 회로에 n차넬트란지스터412와 p차넬트란지스터413를 부가한 것으로서 논리반전용단지418과 419에 인가되는 상보신호SP와 SN를 반전함으로써 출력이 반전한다.
제51도의 레벨변환회로는 도시와 같이 제50도의 회로의 고전압저지용트란지스터403에 드레인끼리 접속되고, 일방의 게이트와 타방의 소스가 각각 접속되는 n차넬트란지스터412와, 부전압저지용트란지스터404에 드레인끼리 접속되고, 일방의 게이트와 타방의 소스가 각각 접속되는 p차넬트란지스터 413과를 설치한 것이다. 고전압저지용트란지스터403와 부전압저지용트란지스터404의 게이트가 각각 논리반전용단자418과 419에 접속된다.
제51도의 회로의 논리치표는 표3과 같다.
[표 3] 제51도의 회로의 동작진리치표
제51도의 회로의 동작을 설명한다.
논리반전용단자418에 절환신호SP로서 정전압VCC가 인가되고, 단자419에 신호 SN으로서 O전위VSS가 인가되어 있는 경우, n차넬트란지스터412와 p차넬트란지스터413은 오프상태로 되고, 제50도의 회로와 같은 회로로 된다. 따라서 이때는 제50도의 회로와 같은 동작으로 된다.
논리반전용단자418과 419에 인가는 신호SP와 SN를 역전하여 SP를 O전위VSS로 하고 SN를 정전위 VCC로 할 경우, 고전압저지용트란지스터403와 부전압저지용트란지스터404는 오프상태로 되고, n차넬트란지스터413이 부전압저지용으로서 동작하도록 된다. 이 회로의 동작은 신호RDC의 레벨에 대하여 온상태로 되나 고전압저지용트란지스터가 부전압저지용트란지스터인지의 점이 제50도의 회로의 동작과 다를뿐이고, 그 외는 제50도의 회로와 마찬가지이다.
또한 트란지스터418과 419를 부가하여 논리반전되는 부분은 제48도의 회로에도 적용된다. 제51도의 회로를 로우디코더272의 구동부274로서 사용하는 경우에는 출력용제2p차넬트란지스터410과 출력용제2n차넬트란지스터 411의 구동능력을 워드선의 구동이 가능하도록 충분히 커진다. 그리하여 써넣기와 독출시와 소거시로 논리반전입력단자418과 419에 공급하는 신호SP와 SN의 전위레벨을 반전한다. 그 경우 디코드부 273에는 정전위 VCC와 O전압VSS가 공급되고, 구동부274인 제51도의 레벨변환회로의 전원단자414와 415에는 고전압공급부13과 부전압공급부14에서 직접전압VIH와 VIN가 공급되고, 구동부전원절환회로278는 필요없게 된다.
다음에 본 발명의 제6의 태양의 논리반전기능을 가지는 것보다 간단한 레벨변환회로를 제15실시예로서 나타낸다.
제52도는 제15실시예의 레벨변환회로의 원리설명도이고, 도중, 420의 입력신호 in이 입력되는 입력단자, 421은 출력신호S1이 출력되는 출력단자, 422는 출력신호S2가 출력되는 출력단자, 423, 424는 접속스위치소자, 425, 426는 인버터이다.
여기에 접속스위치소자423는 그 일반의 소자423A를 입력단자 420에 접속되고, 그 타방의 단자423B를 출력단자421에 접속되어 있고, 접속스위치소자424는 그 일방의 단자 424A를 입력단자420에 접속되고, 그 타방의 단자424B를 출력단자422에 접속되어 있다.
또는 인버터425는, 그 입력단자를 접속스위치소자423의 단자423B에 접속됨과 아울러 그 출력단자를 출력단자422에 접속되고, 또 전원적에는 전원전압VCC이상의 소망의 전압VIH이 공급되는 전압선427과 접지전압VSS이하의 소망의 전압VIN이 공급되는 전압선428과의 사이에 접속되어 있다.
또 인버터426는 그 입력단자를 접속스위치소자424의 단자424B에 접속됨과 아울러 그 출력단자를 출력단자421에 접속되고, 또 전원적으로는 전압선427과 전압선428과의 사이에 접속되어 있다.
입력신호 in의 H레벨을 전원전압VCC, L레벨을 접지전압VSS로 하면 VIH≥VCC, VIN≤VSS이므로, 본 발명의 제6의 태양의 레벨변환회로는 예를 들면 표4에 진리치표를 나타내도록 동작한다.
[표 4] 제52도의 회로의 동작진리치표
따라서, 전압VIH, VIN의 전압치를 VIH≥VCC, VIN≤VSS의 범위로 소망의 값으로 하고 접속스위치소자423, 428의 온(ON), 오프(OFF)를 제어함으로써 VIH≥VCC, VIN≤VSS의 범위로 소망의 전압의 신호에 변환할 수 있고, 또 레벨변환을 하지 않는 모드로도 할 수 있다.
또, 특히, 스위치소자423, 428을 함께 OFF로 함으로써 현재의 상태를 랏치할 수도 있다. 또한 접속스위치소자423, 428을 함께 OFF로 하고, 현재의 상태를 랏치하고, 그 후, 전압 VIH, VIN을 변화시켜, 소망의 전압을 출력하도록 제어할 수도 있다.
여기에 본 발명의 레벨변환회로는 2개의 접속스위치소자423, 428과 2개의 인버터425, 426으로 구성할 수 있으므로 이를 예를들면 레벨변환회로를 필요로 하는 플래쉬메모리에 사용하는 경우에는 칩면적의 축소화를 도모할 수 있다.
이하, 제53도~제61도를 참조하여, 제15실시예의 레벨변환회로의 구체적구성과 동작에 대해 순서로 설명한다.
제53도는 제15실시예의 레벨변환회로의 구성을 나타내는 도이고, 430은 입력신호 in이 입력되는 입력단자, 431은 접속스위치소자를 이루는 pMOS트란지스터, 432는 pMOS트란지스터431의 온, 오프를 제어하는 제어신호LP가 입력되는 제어신호입력단자이다.
또 433은 접속스위치소자를 이루는 nMOS트란지스터, 434는 nMOS트란지스터433의 온, 오프를 제어하는 제어신호LN이 입력되는 제어신호출력단자이다.
또, 439, 440은 인버터이고, 435, 437는 pMOS트란지스터, 436, 438은 nMOS트란지스터이다. 또한 인버터439의 입력단과 인버터440의 출력단은 접속되어 있고, 인버터439의 출력단과 인버터440의 입력단자도 접속되어 있다.
또, 441는 전압VIH으로서 정전압VCC 또는 고전위VPP가 공급되는 V1전압선, 442는 전압VIN로서 O전위VSS 또는 부전압VBB가 공급되는 V2전압선, 443은 출력신호S1이 출력되는 출력단자, 444는 출력신호S2가 출력되는 출력단자이다.
또는 도시는 생략하나 pMOS트란지스터431, 437는 그 기판(웰)에 전압VIH이 인가되고, nMOS트란지스터433, 436, 438는 그 기판(웰)에 전압VIN이 인가된다.
다음에 제53도의 회로의 동작을 설명한다.
표5는 그 레벨변환회로의 동작을 나타내는 진리치표이고, 제54도~제61도는 이 레벨변환회로의 동작을 나타내는 회로도이다.
[표 5] 제53도의 회로의 동작진리치표
즉, 이 레벨변환회로는 모드로서 무변환모드, 반전모드, 고전압변환모드, 부전압변환모드와 래치모드를 가지고 있다. 먼저 무변환모드의 경우, 제54도를 나타내는 바와 같이 전위 VIH=VCC, 전위 VIN=VSS, 제어신호 LP=VCC, 제어신호 LN=VCC로 pMOS트란지스터431=오프, nMOS트란지스터433=ON으로 된다.
여기에서, 입력신호 in=「L」의 경우, pMOS트란지스터437=온, nMOS트란지스터438=오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로, 출력신호S1=VCC, 출력신호S2=VSS로 된다.
이에 대하여, 입력신호 in=「H」의 경우, 제55도에 나타내는 바와 같이 pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, nMOS트란지스터436=오프로, 출력신호S1=VSS, 출력신호S2=VCC로 된다.
또, 납땜모드의 경우에는 제56도에 표시하는 바와 같이 전위 VIH=VCC, 전위VIN=VSS, 제어신호LP=VSS, 제어신호LN=VSS로 pMOS트란지스터431=온, pMOS트란지스터436=오프로 된다. 여기에 입력신호 in=「L」의 경우, pMOS트란지스터435=온, nMOS트란지스터436=오프, 437=오프, 438=온으로, 출력신호S1=VSS, 출력신호S2=VCC로 된다.
이에 대하여 입력신호 in=「H」의 경우, 제57로 나타내는 바와 같이 pMOS트란지스터435=오프, nMOS트란지스터436=온, pMOS트란지스터437=온, nMOS트란지스터438=오프로, 출력신호S1=VCC, 출력신호S2=VSS로 된다. 또는, 고전압변환모드의 경우에는 제58도에 나타내는 바와 같이 전위 VIH=VSS, 전위 VIN=VSS, 제어신호LP=VPP, 제어신호LN=VCC로, pMOS트란지스터431=오프, nMOS트란지스터433=온으로 된다. 여기에 입력신호 in=「L」의 경우, pMOS트란지스터437=온, nMOS트란지스터438=오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로, 출력신호S1=VPP, 출력신호S2=VSS로 된다.
이 경우, 제어신호LP=VPP로 되어 있으므로 pMOS트란지스터431는 온으로는 되지 않고, 인버터440의 출력단측에서 입력단자430측에 전류가 역류하는 것을 저지할 수 있다.
이에 대하여 입력신호 in=「H」의 경우, 제59도에 나타내는 바와 같이 pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, ,nMOS트란지스터436=오프로, 출력신호S1=VSS, 출력신호S2=VPP로 된다. 또한 이 경우, 제어신호 LN=VCC로 되어 있으므로 출력신호S2의 전위 VPP가 입력단자430에 가해지는 일은 없다.
또, 부전압변환모드의 경우에는 제60도에 표시하는 바와 같이 전위VIH=VCC, 전위VIN=VBB, 제어신호LP=VSS, 제어신호LN=VBB로, pMOS트란지스터431=온, nMOS트란지스터434=오프로 된다.
여기에 입력신호 in=「L」의 경우, pMOS트란지스터435=온, nMOS트란지스터436=오프, pMOS트란지스터437=오프, nMOS트란지스터438=온으로, 출력신호S1=VBB, 출력신호S2=VCC로 된다.
이에 대하여 입력신호 in=「H」의 경우, 제61도에 나타내는 바와 같이 pMOS트란지스터435=오프, nMOS트란지스터436=온, pMOS트란지스터437=온, nMOS트란지스터438=오프로, 출력신호S1=VCC, 출력신호S2=VBB로 된다.
이 경우, 제어신호LN=VBB로 되어 있기 때문에 nMOS트란지스터433은 온으로 되지 않고, 입력단자430측에서 출력단자444측에 전류가 역류하는 것을 저지할 수 있음과 함께, 제어신호LP=VSS로 되어있으므로 입력단자430와 출력단자433사이의 전위치에 의해 전류가 역류하는 것을 저지할 수 있다. 또, 전위VIH=V2로 하는 경우에는 pMOS트란지스터431=오프, nMOS트란지스터433=오프로 하여 현시점의 상태를 래치할 수 있다.
또한, pMOS트란지스터431=오프, nMOS트란지스터433=오프로서 현시점의 상태를 래치한 후, 전압V1 또는 V2를 변화시켜 출력신호S1, 또는 출력신호S2의 전압을 변화시킬수도 있다.
이와 같이 제53도에 나타내는 레벨변환회로는 3개의 pMOS트란지스터431, 435, 437과 3개의 nMOS트란지스터433, 436, 438로서 구성할 수 있고, 필요로 하는 트란지스터의 수가 적으므로 이를 예를 들면 레벨변환회로를 필요로 하는 플래쉬·메모리에 사용하는 경우에는 칩면적의 축소화를 도모할 수 있다.
제15실시예의 레벨변환회로는 논리반전기능도 가지고 있고, 그대로 플래쉬메모리의 로우디코더의 구동부로서 사용할 수 있다.
제42도의 구동부274로서 제53도의 레벨변환회로를 사용하는 경우에는 전원입력단자VIH와 VIN에는 고전압공급부279와 부전압공급부280에서 직접전원전압이 공급되고, 구동부전원절환회로278는 필요없이 된다.
제62도는 제15실시예의 레벨변환회로를 플래쉬메모리의 로우디코더에 적용한 때의 구성을 나타내고 있다. 또한, 제53도에 대응하는 부분에는 동일부호를 붙이고 있다.
도중, 450는 로우어드레스버퍼(도시하지 않음)에서 공급되는 내부 로우어드레스신호를 디코드하는 NAND회로, 451은 NAND회로450의 출력을 레벨변환하는 레벨변환회로 435는 플래쉬·메모리·셀·트린지스터, 454는 워드선, 455는 빗트선BL이다. 이 예에서는 레벨변환회로451의 출력단자443에 워드선WL이 접속되어져 있다.
표6는 그 로우디코더의 동작을 나타내는 진리치표이고, 제63~제68도는 이 로우디코더의 동작을 나타내는 회로도이다.
[표 6] 제62도의 회로의 동작진리치표
즉, 이 로우디코더에 있어서는 읽어낼 때, 제63도에 나타내는 바와 같이 전압VIH=VCC, 전압VIN=VSS, 제어신호LP=VCC, 제어신호LN=VCC로 되고, pMOS트란지스터431=오프, nMOS트란지스터434=온으로 된다.
여기에 이 로우디코더가 선택되면, NAND회로450의 출력=「L」로, pMOS트란지스터437=온, nMOS트란지스터438=오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로 되고, 출력단자443의 전위=VCC로 되고, 이가 워드선WL에 공급된다.
이에 반하여, 이 로우디코더가 비선택으로 되는 경우에는 제64도에 표시하는 바와 같이 NAND회로450의 출력=「H」로, pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, nMOS트란지스터436=오프로 되고, 출력단자443의 전위=VSS로 되고, 이가워드선WL에 공급된다.
또, 써넣기시에는 제65도에 나타내는 바와 같이 전위VIH=VPP, 전위VIN=VSS, 제어신호LP=VPP, 제어신호LN=VCC로 되고, pMOS트란지스터431=오프, nMOS트란지스터433=온으로 된다. 여기에 로우디코더가 선택되면 NAND회로 450의 출력=「L」로, pMOS트란지스터433=온, nMOS트란지스터438=-오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로 되고, 출력단자443의 전위=VPP로 되어 이가 워드선WL에 공급된다.
이 경우, 제어신호LP=VPP로 되어 있으므로 pMOS트란지스터는 온으로는 되지 않고 인버터440의 출력단측에서 NAND회로450측전류가 역류하는 것을 저지할 수 있다. 이에 대하여 이 로우디코더가 비선택으로 되는 경우에는 제66도에 나타내는 바와 같이 NAND회로450의 출력=「H」로, pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, nMOS트란지스터436=오프로, 출력단자443의 전위=VSS로 되어 이가 워드선WL에 공급된다.
또, 소거시에는 제67도에 나타내는 바와 같이 전압VIH=VCC, 전압VIH=VBB, 제어신호LP=VSS, 제어신호LN=VBB로 되고, pMOS트란지스터431=온, nMOS트란지스터433=오프로 된다. 여기에 이 로우디코더가 선택되면 NAND회로450의 출력=「L」로, pMOS트란지스터435=온, nMOS트란지스터436=오프, pMOS트란지스터437=오프, nMOS트란지스터438=온으로 되고, 출력단자443의 전위=VBB로 되고, 이가 워드선WL에 공급된다.
이에 대하여, 이 로우디코더가 비선택으로 되는 경우에는 제68도에 나타내는 바와같이 NAND회로450의 출력=「H」로, pMOS트란지스터435=오프, nMOS트란지스터436=온, pMOS트란지스터437=온, nMOS트란지스터438=오프로 되고, 출력단자433의 전압=VCC로 되어 이가워드선WL에 공급된다.
이와 같이, 이 로우디코더에 의하면, 워드선WL에 대하여 필요에 따라 정전압VCC, O(접지)전압VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있다. 또한, 전위VIN=CC 또는 VJPP, 전위VIN=VSS, 제어신호LP=VIH, 제어신호LN=VIN으로 하는 경우에는 pMOS트란지스터431=오프, nMOS트란지스터443=오프로서 현시점의 상태를 래치할 수 있다.
또, pMOS트란지스터431=오프, nMOS트란지스터433=오프로서 현시점의 상태를 래치한 후, 전위VIH 또는 전위 VIN을 변화시킴으로써 워드선WL에 공급하는 전압을 변화시킬수도 있다.
이상과 같이 제53도의 레벨변환회로를 플래쉬메모리의 로우디코더에 사용하면, 로우디코더의 레벨변환회로451는, 3개의 pMOS트란지스터431, 435, 437과 3개의 nMOS트란지스터443, 436, 438로 구성되어 있으므로 로우디코더의 점유면적을 작게하여 칩면적의 축소화를 도모할 수 있다.
이상과 같이 제53도에 나타낸 제15실시예의 레벨변환회로는 그대로 로우디코더의 구동부에서 사용할 수 있고, 제2인버터회로의 출력이 워드선을 구동한다. 그러나 워드선은 부하가 크기때문에 인버터회로의 출력으로 직접워드선을 구동하는 것은 아니고, 더욱이 워드선구동부의 드라이버회로를 설치한 것이 제16과 제17실시예이다.
제69도는 제16실시예의 플래쉬·메모리의 요부를 나타내는 회로도이고, 로우디코더의 1개를 나타내고 있다. 또한 제53도, 제62도에 대응하는 부분에는 동일부호를 붙이고 있다.
도중, 460은 NAND회로450의 출력을 레벨변환하는 레벨변환회로이고, 이 레벨변환회로4360은 제53도에 나타내는 레벨변환회로의 일실시예를 이용하여 구성되어 있다.
또, 461은 pMOS트란지스터, 462는 nMOS트란지스터이고, 이들 pMOS트란지스터461과 nMOS트란지스터462로, 워드선라이버를 이루는 인버터463가 구성되어 있다.
여기에 pMOS트란지스터461의 소스는 VIH전압선441에 접속되고, nMOS트란지스터462의 소스는 VIN전압선442에 접속되고, pMOS트란지스터461의 게이트와 nMOS트란지스터462의 게이트와의 접속점465은 레벨변환회로461의 출력단자444에 접속되고, pMOS트란지스터461의 드레인과 nMOS트란지스터462의 드레인과의 접속점466의 워드선WL에 접속되어 있다. 이와 같이 워드선드라이버를 이루는 인버터463에는 제1인버터회로의 출력이 입력된다.
이 로우디코더의 동작을 나타내는 진리치표는 표6에 나타내는 경우와 마찬가지로 되고, 이 로우디코더에 있어서도 워드선 WL에 대하여 필요에 따라 정전압VCC, O전압VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있고, 또, 래치동작을 할수도 있다.
제16실시예에 의한 플래쉬·메모리에 의하면 레벨변환회로460은, 3개의 pMOS트란지스터431, 435, 437과, 3개의 nMOS트란지스터433, 436, 438로 구성되어 있으며, 워드선드라이버를 설치해서 되는 플래쉬·메모리에 있어서, 로우디코더의 점유면적을 작게하여 칩면적의 축소화를 도모할 수 있다.
제70도는 제17실시예의 플래쉬·메모리의 요부를 나타내는 회로도이고, 로우디코더의 1개를 나타내고 있다. 또한 제53도, 제62도에 대응하는 부분에는 동일부호를 붙이고 있다.
도중, 47은 NAND회로450의 출력을 레벨변환하는 레벨변환회로이고, 이 레벨변환회로470도 제53도에 나타내는 본 발명에 의한 레벨변환회로의 일실시예를 이용하여 구성되어 있다.
또는, 471, 472는 nMOS트란지스터이고, 이들 nMOS트란지스터471, 472로 워드선라이브회로를 이루는 푸쉬풀회로473이 구성되어 있다.
이 예에서는 nMOS트란지스터471의 드레인은 VIH전압선441에 접속되고, nMOS트란지스터472의 소스는 VIN전압선442에 접속되고, nMOS트란지스터471의 게이트는 레벨변환회로470의 출력단자443에 접속되고, nMOS트란지스터472의 게이트는 레벨변환회로470의 출력단자444에 접속되고, nMOS트란지스터471의 소스와 nMOS트란지스터472의 드레인과의 접속점476이 워드선WL에 접속되어 있다.
이 로우디코더의 동작을 나타내는 진리치표는 표4와 마찬가지로 되고, 이 로우디코더에 있어서도, 워드선WL에 대하여 필요에 따라 전원전압VCC, O(접지)전압VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있고, 또 래치동작을 할 수도 있다.
제17실시예의 플래쉬·메모리에 의하면 레벨변환회로470은 3개의 pMOS트란지스터431, 435, 437과, 3개의 nMOS트란지스터433, 436, 438로 구성되어 있으므로 워드선드라이버를 설치해서 되는 플래쉬·메모리에 있어서, 로우디코더의 점유면적을 작게하고, 칩면적의 축소화를 도모할 수 있다.
다음에 제53도의 레벨변환회로를 플래쉬·메모리의 로우디코더에 사용한 다른 예를 제18실시예의 플래쉬·메모리의 요부를 나타내는 회로도이고, 로우디코더의 1개를 나타내고 있다. 또한, 제53도, 제62도에 대응하는 부분에는 동일부호를 붙혔다.
이 제18실시예에 있어서는 로우디코더는 메인로우디코더480과 서브로우디코더481를 설치하여 되어 있다. 또한, WL0~WL3은 워드선이다.
메인로우디코더480에 있어서, 482는 NAND회로 45의 출력을 레벨변환하는 레벨변환회로이고, 이 레벨변환회로482는 제53도에 나타나는 본 발명에 의한 레벨변환회로의 일실시예를 이용하여 구성되어 있다.
또, 서브로우디코더481에 있어서, 4900~4903는 워드선드라이브회로이고, 4840~4843은 정전압VCC, 고전압VPP 또는 접지전압VSS을 공급하는 V3전압선, 4850~4853은 접지전압VSS, 부전압VBB 또는 전원전압VCC을 공급하는 V4전압선, 4860~483, 4890~4893은 pMOS트란지스터, 4870~4873, 4880~4883은 nMOS트란지스터이다.
여기에 레벨변환회로482의 출력단자443는 pMOS트란지스터 4890~4893과 nMOS트란지스터 4880~4883의 게이트에 접속되어 있고, 레벨변환회로482의 출력단자444는 pMOS트란지스터 4860~4863과 nMOS트란지스터 4870~4873의 게이트에 접속되어져 있다.
또한, 이 예에서는 독출시, V3전압선 4840~4843 중, 어느 V3전압선=VCC, 기타의 V3=VSS, V4전압선 4850~4853=VSS로 된다.
또는 써넣기시에는 V3전압선 4840~4843 중, 어느 V3전압선=VPP, 기타의 V3=VSS, V4전압선 4850~4853=VSS로 된다.
또는 소거시에는 V3전압선 4840~4843=VCC, V4전압선 4850~4853 중, 어느 V4전압선 VBB, 기타의 V4전압선=VCC로 된다
표7은 레벨변환회로482의 동작을 나타내는 진리치표, 제72도~제77도는 이 로우디코더의 동작을 나타내는 회로도이다.
[표 7] 제71도의 레벨변환회로의 진리치표
즉, 이 로우디코더에 있어서, 읽어낼시에는 제72도에 나타내는 바와 같이 전위VIH=VCC, 전위VIN=VSS, 제어신호LP=VCC, 제어신호LN=VCC로 되고, pMOS트란지스터431=오프, nMOS트란지스터434=온으로 된다.
여기에 이 로우디코더가 선택되면 NAND회로450의 출력=「L」로, pMOS트란지스터437=온, nMOS트란지스터438=오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로 되고, 출력단자443의 전위VCC, 출력단자444의 전위=VSS로 된다.
이 결과, nMOS트란지스터 4880~4883=온, pMOS트란지스터4890~4893=오프, pMOS트란지스터4860~4863=온, nMOS트란지스터4870~4873=오프로 된다.
여기에 예를 들면 워드선WL0이 선택되는 경우에는 V3전압선 4840=VCC, V3전압선4841~4843=VSS, V4전압선4850~4853=VSS로 된다. 이 결과, 워드선WL0=VCC, 워드선WL1~WL3=VSS로 된다.
이에 대하여, 이 로우디코더가 비선택으로 되는 경우에는 제73도에 표시하는 바와 같이 NAND회로450의 출력=「H」로, pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, nMOS트란지스터436=오프로 되고, 출력단자443=VSS, 출력단자444=VCC로 된다.
이 결과, nMOS트란지스터4880~4883=오프, pMOS트란지스터4890~4893=온, pMOS트란지스터4860~4863=오프, nMOS트란지스터4870~4873=온으로 된다.
그리하여, 예를 들면 V3전압선 4840=VCC, V3전압선4841~4843=VSS, V4전압선4850~4853=VSS로 되는 경우라 하더라도 워드선WL0~WL3=VSS로 된다.
또, 써넣기시에는 제74도에 나타내는 바와 같이 전위VIH=VPP, 전위VIN=VSS, 제어신호LP=VPP, 제어신호LN=VCC로 되고, pMOS트란지스터431=오프, nMOS트란지스터433=온으로 된다.
여기에 이 로우디코더가 선택되면 NAND회로450의 출력=「L」로, pMOS트란지스터437=온, nMOS트란지스터438=-오프, pMOS트란지스터435=오프, nMOS트란지스터436=온되고, 출력단자443의 전압=VPP, 출력단자444의 전압=VSS로 된다.
이 결과, nMOS트란지스터 4880~4883=온, pMOS트란지스터4890~4893=오프, pMOS트란지스터4860~4863=온, nMOS트란지스터4870~4873=오프로 된다.
이에 대하여, 이 로우디코더가 비선택으로 되는 경우에는 제75도에 나타내는 바와같이 NAND회로450의 출력=「H」로, pMOS트란지스터437=오프, nMOS트란지스터438=온, pMOS트란지스터435=온, nMOS트란지스터436=오프로 되고, 출력단자443=VSS, 출력단자444=VPP로 된다.
이 결과, nMOS트란지스터 4880~4883=오프, pMOS트란지스터4890~4893=온, pMOS트란지스터4860~4863=오프, nMOS트란지스터 4870~4873=온으로 된다.
그리하여, 예를 들면 V3전압선 4840=VPP, V3전압선4841~4843=VSS, V4전압선4850~4853=VSS로 되는 경우이더라도 워드선WL0~WL3=VSS로 된다.
또는, 소거시에는 제76도에 나타내는 바와 같이 전위 VIH=VCC, 전위VIN=VBB, 제어신호LP=VSS, 제어신호LN=VBB로, pMOS트란지스터431=온, nMOS트란지스터433=오프로 된다.
여기에, 이 로우디코더가 선택되면, NAND회로450의 출력=「L」로, pMOS트란지스터435=온, nMOS트란지스터436=오프, pMOS트란지스터437=오프, nMOS트란지스터438=온으로 되고, 출력단자443의 전위=VBB, 출력단자444의 전위=VCC로 된다.
이 결과, pMOS트란지스터4880~4883=오프, pMOS트란지스터4890~4893=온, pMOS트란지스터4860~4863=오프, nMOS트란지스터4870~4873=온으로 된다.
여기에 예를 들면 워드선WL0이 선택되는 경우에는 V3전압선 4840=VCC, V4전압선 4850=VBB, V4전압선4851~4853=VCC로 된다. 워드선WL0=VBB, 워드선WL1~WL3=VCC로 된다.
이에 대하여 이 로우디코더가 비선택적으로 되는 경우에는 제77도에 나타내는 바와 같이 NAND회로450의 출력=「H」로, pMOS트란지스터437=온, nMOS트란지스터438=오프, pMOS트란지스터435=오프, nMOS트란지스터436=온으로 되고, 출력단자443=VSS, 출력단자444=VCC로 된다.
이 결과, pMOS트란지스터4880~4883=온, pMOS트란지스터4890~4893=오프, pMOS트란지스터4860~4863=온, nMOS트란지스터4870~4873=오프으로 된다.
그리하여, 예를 들면 V3전압선 4840~4843=VCC, V4전압선 4850=VBB, V4전압선4850~4853=VCC로 되도록 하는 경우에 있어서도 워드선WL0~WL3=VCC로 된다.
이 로우디코더에 있어서도 워드선WL0~WL3에 대하여 필요에 따라 정전압VCC, 접지전압VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있다.
또한, 전위VBB=VCC 또는 VPP, 전위VIN=VSS 또는 VBB, 제어신호LP=VIH, 제어신호LN=VIN로 하는 경우에는 pMOS트란지스터431=오프, nMOS트란지스터433=오프로서 현시점의 상태를 래치할 수 있다.
또 pMOS트란지스터431=오프, nMOS트란지스터433=오프로 하여 현시점의 상태를 래치한 후, 전위VIH 또는 전위VIN를 변화시켜서 워드선WL에 공급하는 전압을 변화시킬수도 있다. 또, 전로우디코더를 선택상태로 하고, 모든 V3전압선을 VCC로 하는 경우에 전워드선에 VCC를 공급하고, 전 셀을 독출상태로 할 수 있고, 또 전로우디코더를 선택상태로 하고, 전 V3전압선을 VPP로 하는 경우에는 전워드선에 VPP를 공급하고, 전 셀을 써넣기상태로 할 수 있고, 또 전로우디코더를 선택상태로 하여 전V4전압선을 VBB로 하는 경우에는 전워드서에 VBB를 공급하여 전 셀을 소거상태로 할 수 있다.
또, 전로우디코더를 선택상태로 하고, 모든V3전압선을 VCC로 하여 전워드선에 VCC를 공급한 후, 레벨변환회로 482를 래치모드로 하고, 그 후, 전 V3전압선을 VPP로 하는 경우에는 전워드선에 VPP를 공급하여 전 셀을 썬허기 상태로 할 수 있다.
또는 전로우디코더를 선택상태로 하고, 전 V3전압선을 VCC로 하여 전 워드선에 VCC를 공급한 후, 레벨변환회로482를 래치모드로 하고, 그 후, 전 V4전압선을 VBB로 하는 경우에는 전 워드선에 VBB를 공급하고, 전 셀을 소거상태로 할 수 있다.
제18실시예 플래쉬·메모리에 의하면, 메인로우디코더480의 레벨변환회로482는 3개의 pMOS트란지스터431, 435, 437과 3개의 nMOS트란지스터433, 436, 438로 구성되어 있으므로 로우디코더를 메인로우디코더와 서브로우디코더를 설치하여 구성되는 플래쉬·메모리에 있어서, 로우디코더의 점유면적을 작게하여 침면적의 축소화를 도모할 수 있다.
다음에 제18실시예의 서브로우디코더를 구성하는 트란지스터를 감소시킨 플래쉬메모리를 제19실시예에 나타낸다.
제78도는 제19실시예이 플래쉬·메모리의 요부를 나타내는 회로도이고, 로우디코더의 1개를 나타내고 있다. 또한 제53도, 제62도, 제71도에 대응하는 부분에는 동일부호를 붙이고 있다.
도중, 491은 로우디코더이고, 이 서브디코더491에 있어서는 제71도에 나타내는 서브로우디코더481로 설치되어 있는 pMOS트란지스터4890~4893이 삭재되어 있고, 기타에 대해서는 제71도에 나타내는 서브로우디코더481과 마찬가지로 구성되어 있다.
이 로우디코더에 있어서도 워드선WL0~WL3에 대하여 필요에 따라 전원전압VCC, O전압VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있고, 또 래치동작, 전 셀선택동작에 대해서도 제71도에 나타내는 로우디코더와 마찬가지로 이를 행할 수 있다.
본 실시예의 플래쉬·메모리에 의하면 메인로우디코더491의 레벨변환회로482는 3개의 pMOS트란지스터431, 435, 437과 3개의 nMOS트란지스터433, 436, 438로 구성되어 있고, 또 서브로우디코더491의 트란지스터의 수는 제71도에 나타내는 서브로우디코더481의 트란지스터의 수보다 적게 되어 있으므로 로우디코더를 메인로우디코더와 서브로우디코더를 설치해서 구성되는 플래쉬·메모리에 관하여 제71도에 나타내는 경우보다도 로우디코더의 점유면적을 작게하여 칩면적의 축소화를 도모할 수 있다.
제79도는 제20실시예의 플래쉬·메모리의 요부를 나타내는 회로도이고, 로우디코더의 1개를 나타내고 있다. 또한 제53도, 제62도, 제71도에 대응하는 부분에는 동일부호를 붙이고 있다.
도중, 492는 메인로우디코더, 494는 전송게이트를 이루는 nMOS트란지스터, 495는 nMOS트란지스터로서 되는 카파시터, 496은 인버터이다.
또, 인버터496에 있어서, 497는 VCC전원선, 498는 pMOS트란지스터, 499는 nMOS트란지스터, 500은 독출시, 그 레벨을 「H」에서 「L」로 입하강되는 제어신호SB가 입력되는 제어신호 입력단자이다.
또, 501은 서브로우디코더이고, 이 서브로우디코더501로는 제71도에 나타내는 서브로우디코더481을 설치하여 pMOS트란지스터4860~4863, 4890~4893이 소거되어 있다. 기타에 대해서는 제71도에 나타내는 서브로우디코더481과 마찬가지로 구성되어 있다. 또한, 이 예에 있어서는 nMOS트란지스터494의 게이트는 V1저원선441에 접속되고, 레벨변환회로493의 출력단자443의 출력단자443는, nMOS트란지스터494를 개입하여 nMOS트란지스터 4860~4863에 접속되고, 인버터496의 출력단자502는 개퍼시터495를 개입하여 nMOS트란지스터4880~4883의 게이트에 접속되어 있다.
이 로우디코더에 있어서는 독출시, 레벨변환회로493에서 nMOS트란지스터4860~4863의 게이트에 대하여 VCC가 공급되나 이 경우, 제어신호SB는 「H」에서 「L」로 입하강하게 되므로 인버터496의 출력단자502의 전위는 「L」에서 「H」로 상승하게 된다.
이 결과, 노드503의 전위는 재퍼시터495의 커프링작용에 의해 VCC이상, 예를들면 VCC+Vth로 상승되고, 그 승압된 전압이 nMOS트란지스터4880~4883의 게이트에 공급된다. 이 경우, nMOS트란지스터494는 오프상태로 되므로 노드503측에서 레벨변환회로493에 전류가 흐르는 일은 없다.
따라서, 이 로우디코더에 있어서는 독출시, 선택워드선의 전위는 VCC-Vth(nMOS트란지스터의 한계전압)로는 되지 않고, VCC로 할 수 있다.
이 로우디코더는 이 점의 동작을 제하고, 기본적으로는 제71도에 나타내는 로우디코더와 마찬가지로 동작하고 워드선WL0~WL3에 대하여 필요에 따라 전원전압VCC, 접지전원VSS, 고전압VPP 또는 부전압VBB을 공급할 수 있고, 또 래치동작, 전셀선택 동작에 대해서도 제71도에 나타내는 로우디코더와 마찬가지로 이를 행할 수 있다.
제20실시예의 플래쉬·메모리에 의하면 메인로우디코더492의 레벨변환회로493는 3개의 pMOS트란지스터431, 435, 437과 3개의 nMOS트란지스터433, 436, 438로 구성되어 있으므로 로우디코더를 메인로우디코더와 서브로우디코더를 설치하여 구성되는 플래쉬·메모리에 있어서, 로우디코더의 점유면적을 적게하여 칩면적의 축소화를 도모할 수 있다.
이상과 같이 제15실시예에서 제20실시예의 레벨변환회로는 2개의 접속스위치소자와 2개의 인버터로 구성할 수 있으므로 이를 예를들면 레벨변환회로를 필요로 하는 플래쉬·메모리에 사용하는 경우에는 칩면적의 축소화를 도모할 수 있다.
또, 이와 같은 레벨변환회로를 플래쉬메모리의 로우디코더에 사용하면 로우디코더의 점유면적을 작게하여 칩면적의 축소화를 도모할 수 있다. 그러나, 제53도에 나타낸 제15실시예와 제20실시예에서 사용된 레벨변환회로는 제48도의 레벨변환회로와 마찬가지의 관통전류가 크다는 문제와 함께 트란지스터의 바란스설정이 어려운 문제가 있다. 제21과 제22실시예는 이들의 문제를 해결한 레벨변환회로이다.
제80도는 제21실시예의 레벨변환회로를 나타내는 도이다. 도에서 명백한 바와 같이 제80도의 회로는 제53도의 레벨변환회로에 있어서, 제1인버터를 구성하는 p차넬트란지스터519와 n차넬트란지스터521의 사이에 제1디프리션형트란지스터520을 설치하고, 인버터를 구성하는 p차넬트랑지스터522와 n차넬트란지스터524의 사이에 제2디프리션형트란지스터523을 설치한 것이다. 그리하여 입력신호는 소스끼리 입력단자에 접속되고, 게이트끼리 제어단자LN에 접속된 2개의 n차넬트란지스터 516과 517을 개입하여 제1디프리션형트란지스터520의 양단에 입력됨과 아울러, 소스끼리 입력단자에 접속되고, 게이트끼리 제어단지LP에 접속된 2개의 p차넬트란지스터513와 514를 제2디프리션형트란지스터523의 양단에 입력된다.
이 디프리션형트란지스터520과 523의 동작은 제50도에 나타낸 제13실시예의 레벨변환회로의 디프리션트란지스389와 마찬가지이고, 그 이외는 제53도의 회로와 마찬가지이므로 제80도의 회로의 상세한 설명은 생략하지만, 표 8이 제80도의 회로의 진리치표이다.
[표 8] 제80도의 회로의 진리치표
제81도는 제22실시예의 레벨변환회로이고, 제53도의 레벨변환회로에 있어서, p차넬트란지스터437에 상당하는 p차넬트란지스터540의 소스를 부가p차넬트란지스터544를 개입하여 제어단자535에 접속하고 부가p차넬트란지스터544의 게이트를 입력단자430에 상당한 점 n52에 접속한 것에 상당한다.
이 부가p차넬트란지스터544는 제2인버터의 p차넬트란지스터540이 게이트에 인가되는 전압의 변화에 따라 도통상태에서 비도통상태로 변화할때에 미리 입력신호의 변화에 따라 p차넬트란지스터540의 소스를 절단한다. 이에 의하여 제2인버터에 관통전류가 흘러서 점 n54의 전위가 중간전위로 되는 것을 방지하고, 회로가 보다 확실히 동작하도록 된다. 제81도의 회로의 진리치표는 제80도의 회로와 같은 표8이다.
상기의 제12실시예로 부터 제22실시예에서는 소거시의 워드선에의 부전압의 인가를 로우디코더에 의해 행하는 실시예를 나타냈으나, 제34도에 나타낸 바와 같이 따로 부전압발생회로를 설치하여 부전압인 가시에는 로우디코더를 분리하여 부전압발생회로에서 부전압을 인가하는 것도 가능하다. 그러나 이 경우에는 전술과 같이 워드선에 선택적으로 부전압을 인가하는 것이 어려웠다.
본 발명의 제7의 태양은 따로 설치된 부전압발생회로로 부터의 부전압인가를 로우디코더의 신호에 의해 선택적으로 행하는 것이고, 부전압발생회로측에 워드선을 선택하는 로우디코더를 설치할 필요가 없고, 회로가 소형으로 된다. 먼저 최초에 제7의 태양의 플래쉬메모리를 실현하기 위한 부전압바이어스회로의 실시예를 설명한다.
제82도는 제7의 태양의 부전압바이어스회로의 원리설명도이고, 550캐퍼시퍼, 551, 552는 p차넬트란지스터(metal insulator semiconductor)전계효과트란지스터(이하, pMOS트란지스터 한다), 553은 부전압 VBB를 공급하는 전압선, 554는 부전압VBB가 출력되는 부전압출력단이고, 부전압출력동작시 캐퍼시터550의 일단에 클럭펄스CLK가 공급된다. 즉, 본 태양에 의한 부전압바이어스회로는 부전압출력동작시 일단550A에 클럭팔스CLK가 공급되는 캐퍼시터550와 드레인을 부전압출력단554에 접속되고, 게이트오 소스를 캐퍼시터550의 타단550B에 접속된 pMIS디프리션형트란지스터551와 드레인을 pMIS트란지스터551의 소스에 접속되고 게이틀 부전압출력단554에 접속되고, 소스에 부전압VBB가 인가되는 pMIS트란지스터552와를 갖추어서 구성된다.
상기의 부전압바이어스회로에 있어서는 캐퍼시터550의 일단550A에 제83A도에 나타내는 바와 같은 클럭펄스CLK가 인가되면 노드555의 레벨과 부전압출력단554의 레벨은 각각 제83B도와 제83C도에 나타내는 바와 같이 변화하고, 부전압출력단554는 부전압VBB에 끌려 부전압VBB가 인가된 상태로 된다. 즉, 캐퍼시터550의 일단550A에 인가되는 클럭펄스CLK가 "H"에서 "L"로 납땜하면 노드555의 레벨은 용량결합에 의하여 내려간다. 이 결과, pMIS트란지스터551=온으로 되고, 부전압출력단554의 레벨과 노드555의 레벨이 동등하게 될때 가지 부전압출력단554가 노드555에 전하가 이동한다.
다음에, 클럭펄스CLK가 "L"에서 "H"로 반전하면 노드555의 레벨은 용량결함으로 올라가고, 이 결과, pMIS트란지스터551=오프, pMIS트란지스터552=온으로 되고, 노드555와 전압선553과의 레벨차가 pMIS트란지스터552의 한계전압에 동등하게 될때까지 노드555에서 전압선553에 전하가 이동한다.
이상의 동작이 반복되어서 부전압출력단554는 부전압VBB에 글려 부전압VBB가 인가된 상태로 된다.
더욱 상세히 설명하면 본 발명의 부전압바이어스회로가 정상으로 동작하는 조건은 노드555의 진폭을 VS, pMIS트란지스터551, 552의 한계전압을 Vth1, Vth2로 하면 식1로 나타나게 된다.
T3……(1)
여기에 부전압출력단554와 노드555의 레벨이 낮게 됨에 따라 이른바 백게이트효과에 의하면 Vth1, Vth2는 깊어지고, pMIS트란지스터551에 엔한스멘트형이 pMIS트란지스터를 사용한 경우, 식 1에 나타내는 조건식을 만족하지 못하게 되는 상태가 발생한다.
이에 대하여 pMIS트란지스터551로서 디프리션형의 pMIS트란지스터를 사용하는 경우에는 백게이트효과에 의해 Vth1, Vth2가 깊어졌다 하더라도 식1에 나타내는 조건식을 만족할 수 없게 되는 상태가 생기는 일은 없다. 따라서, pMIS트란지스터551로서는 디프리션형의 pMIS트란지스터를 사용하는 것이 필요하다. 그러나, 이 경우에는 pMIS트란지스터551은 동작을 개시한 당초는 항시 온상태로 되므로 클럭펄스CLK의 "L"에서 "H"에의 상승시간은 pMIS트란지스터551의 역류전류에 의해 노드555의 진폭이 pMIS트란지스터552의 한계전압의 절대치이하로 되지 않도록 충분히 짧게 할 필요가 있다. 또한, 부전압출력단554와 노드555의 레벨이 어느 정도 낮아지면 pMIS트란지스터551의 한계전압은 백게이트효과에 의하여 변환하고, pMIS트란지스터551은 엔한스멘트형의 pMIS트란지스터로 되고, 이에 의하여 이 pMIS트란지스터551에 의한 역류전류가 없어지고 노드555에서 전압선 553에의 전하이 이동은 증가하게 된다. 또,캐퍼시터550를 엔한스멘트형의 n차넬MIS전계효과트란지스터(이하, nMIS트란지스터라 한다)로 구성하는 경우에는 게이트·소스간의 전입은 거의 모든 경우, O[V]이하로 되고, 그간 차넬이 형성되지 않은 상태가 생긴다. 여기에 차넬이 형성되지 않은 경우의 MIS트란지스터의 게이트용량은 차넬이 형성된 경우의 약 30퍼센트정도로 되기 때문에 캐퍼시터550를 엔한스멘트형의 nMIS트란지스터로 구성하는 것은 할수 없는 것은 아니지만, 바람직한 일은 아니다.
또는, 캐퍼시터550을 엔한스멘트형의 pMIS트란지스터로 구성하는 경우에는 게이트·소스간의 전압이 pMIS트란지스터의 한계전압이상으로 되는 기간이 존재하고, 차넬이 형성되지 않는 경우가 생기고 클럭펄스CLK의 진폭을 효율좋게 노드555에 전달할 수 없다. 따라서 캐퍼시터550을 엔한스멘트형의 pMIS트란지스터로 구성하는 것도 되지 못하는 것은 아니지만 바람직하지는 않다.
또, 캐퍼시터550를 디프리션형의 nMIS트란지스터로 구성하는 경우에는 노드555의 레벨인 값 이하로 되면 nMIS트란지스터의 게이트·소스간의 전압이 한계전압이하로 되고, 차넬이 형성되지 않는 경우가 생겨 클럭펄스CLK의 진폭을 효율좋게 노드555에 전달할 수 없게 된다. 따라서, 캐퍼시터550를 디프리션형의 nMIS트란지스터로 구성하는 것은 할 수 없는 것은 아니나, 바람직하지는 않다.
여기에, 캐퍼시터550를 디프리션형의 pMIS트란지스터를 구성하는 경우에는 노드555가 취득할 수 있는 여하한 레벨에 있어서도 게이트·소스간의 전압이 한계전압이상으로 되는 일은 없고 항시 차넬이 형성되어 있는 상태로 되므로 클럭펄스CLK의 진폭을 효율좋게 노드555에 전달할 수 있다. 따라서 캐퍼시터550는 디프리션형의 pMIS트란지스터로 구성하는 것이 좋다. 또, 부전압출력동작시, pMIS트란지스터551, 552는 백게이트효과에 의해 커트·오프할 염려가 있으나 이 경우, pMIS트란지스터551, 552가 형성되어 있는 웰 또는 기판의 바이어스전압을 접지전압VSS로 하도록 구성하는 경우에는 pMIS트란지스터551, 552의 게이트산호막에 가해지는 전계가 완화되고, 백게이트효과에 의해 pMIS트란지스터551, 552가 커트·오프할 염려를 회피할 수 있다.
또한, 부전압출력동작시외의 때에도 캐퍼시터이 일단 550A는 클럭펄스CLK를 공급하도록 하고, 부전압출력동작시에만 pMIS트란지스터552의 소스에 부전압VBB를 인가하고, 부전압출력동작시 이외의 때에는 pMIS트란지스터552의 소스에 접지전압VSS을 인가하도록 하더라도 제82도에 나타내는 부전압바이어스회로와 마찬가지로 동작효과를 얻을 수 있다.
이하, 상기의 부전압바이어스회로를 플래쉬·메모리에 적용했을 때의 실시예를 나타낸다.
제23실시예를 제84도에서 제87도에 따라 설명한다.
제84도는 본 실시예의 플래쉬메모리의 요부를 나타내는 블럭도이고, 561은 칩본체, 562는 밧드, 563은 VCC(전원전압)전원회로, 564는 VPP(써넣기용 고전압)전원회로, 565는 내부제어용의 타임머, 566은 로우어드레스버퍼/프리디코더, 567은 로우디코더전원회로, 568은 클럭신호발생회로이다. 또, 569, 570은 제어회로, 571은 부전압발생회로, 572는 셀·트란지스터가 배열되어서 되는 셀어레이를 분할해 되는 블럭, 573은 블럭572를 구별하는 섹터라 불리우는 영역, 574는 로우디코더, 575는 부전압바이어스회로군이다.
또, 576는 칼럼전원회로, 577은 칼럼어드레스버퍼·프리디코더회로, 578은 칼럼디코더, 579는 칼럼게이트, 580은 센스암프, 581은 데이타출력버퍼, 582는 데이타입력버퍼, 583은 써넣기회로, 584는 코맨드제어회로이다.
또, 제85도는 제84도의 일부군을 구체적으로 나타내는 부분이고, 585, 596는 로우어드레스버퍼·프리디코더566(제84도 참조)중의 일부분이고, 5881~5884는 NAND회로, 5891~4894는 Ex-NOR회로(배타적NOR회로)이다.
또, 5901~5904는 p차넬MOS(metal oxide semiconductor)전계효과트란지스터(이하, pMOS트란지스터라 한다), ERASE는 소거신호이고, 이 소거신호ERASE는 독출시와 써넣기시에는 "L"로 되고, 소거시에는 "H"로 된다.
또 5731은 전술한 섹터573의 1개이고, 이 섹터5731에 있어서, 59111~5914n은 셀·트란지스터, WL1~WL4은 워드선, BL1, BL2, BLn은 빗트선이다. 또한 셀·트란지스터 59111~5914n은 제3도에 나타냄과 마찬가지로 구성되어 있다. 또, 59는 부전압바이어스회로군575(제84도 참조)를 구성하는 전술의 부전압바이어스회로이고, 593은 AND회로, 594는 NOR회로이고, NOR회로594에는 제87A도에 나타내는 클럭펄스CLK가 입력된다.
또, 5951~5954는 디프리션형의 pMOS트란지스터로 되는 캐퍼시터, 5961~5964는 디프리션형의 pMOS트란지스터, 5971~5974은 엔한스멘트형의 pMOS트란지스터이다.
또, 598은 소거시에는 부전압VBB을 공급하고, 독출시와 써넣기시에는 접지(영)전압VSS를 공급하는 전압선이고, 소거시 pMOS트란지스터5971~5974의 소스에는 부전압VBB이 인가되고, 독출시와 써넣기시 pMOS트란지스터5971~5974의 소스에는 접지전압 VSS가 인가된다. 또 제86도는 프리디코더585, 586와 로우디코더587을 구성하는 NAND회로 5881~58812와의 접속관계를 나타내는 회로도이고, 6011~6014는 프리디코더585로서 도출되어 있는 신호선의 일부, 6015~6017은 프리디코더586에서 도출되어 있는 신호선의 일부, 5885~5888은 섹터5732에 대응하여 설치되어 있는 NAND회로, 5889~58812는 섹터5733에 대응하여 설치되어 있는 NAND회로이다.
여기에 독출시와 써넣기시, 섹터5731~5733의 워드선의 어느것인가가 선택되는 경우에는 프리디코더585는 신호선6011~6014의 어느 1개를 "H", 나머지를 "L"로 하고, 프리디코더586는 신호선 6015~6017의 어느 1개를 "H", 나머지를 "L"로 하고, 선택할 워드선에 대응한 NAND회로의 출력을 "L", 기타의 NAND회로의 출력을 "H"로 한다.
또, 소거시 섹터5731~5733의 어느것인가가 선택되는 경우에는 프리디코더585는 신호선6011~6014의 모두를 "H", 프리디코더586은 신호선 6015~6017의 어느 1개를 "H", 나머지를 "L"로서 선택할 섹터의 워드선에 대응하여 설치되어 있다. NAND회로의 출력이 "L", 기타의 NAND회로의 출력이 "H"로 된다.
또, 이 제23실시예로는 제85도에 있어서, 독출시, 소거신호 ERASE="L"로 된다. 여기에 예를 들면 워드선WL1이 선택되는 경우에는 NAND회로5881의 출력="L", NAND회로5882~5883의 출력="H"로 되어서 워드선WL1="H", 워드선WL2~WL4="L"로 된다.
이 결과, AND회로593이 출력="L"로 되고, NOR회로594는 클럭펄스CLK를 통과시키지만 이 경우, 전압선598은 접지전압VSS를 공급하므로 캐퍼시터5951~5954와 pMOS트란지스터5961~5964, 5971~5974로서 되는 회로는 워드선WL1~WL4을 부전압VBB에 끌기위한 동작을 하는 일은 없다.
이에 대하여 소거시에는 소거신호ERASE="H"로 됨과 아울러 pMOS트란지스터 5971~5974의 소스에는 전압선598을 개입하여 접지전압VSS에 대신하여 부전압VBB이 인가된다.
여기에, 예를 들면 워드선WL1~WL4가 비선택적으로 되는 경우, 즉, 셀·트란지스터59111~5914n에 대하여 소거가 행해지지 않을 경우에는 NAND회로5881~5884의 출력="H"로 된다. 따라서, 이 경우 워드선WL1~WL4="H", AND회로593의 출력="H"로 되고, NOR회로594의 출력은 항시 "L"로 되고, 클럭펄스CLK의 NOR회로594의 통과는 차단되어 워드선WL1~WL4은 "H"로 유지된다.
타방, 워드선WL1~WL4이 선택되는 경우에는 즉, 셀·트란지스터5911~5914에 대하여 소거가 행해지는 경우에는 프리디코더585, 586에 의해 섹터5731 이 선택되고, NAND회로 5881~5884의 출력은 "H"로 된다.
이 경우에 있어서, 워드선WL1="L"이었던 경우에는 pMOS트란지스터5911=오프로 되므로 워드선WL1="L"을 유지하고, 워드선WL1="H"이었던 경우에는 MOS트란지스터5911=오프로 되므로 워드선WL1="L"로 반전한다.
이 결과, 이 경우에는 AND회로593의 출력="L"로 되고 NOR회로594는 클럭CLK을 반전하여 통과시키게 되므로 노드599의 레벨과 워드선WL1~WL4의 레벨은 각각 제87B도 제87C도에 나타내게 된다.
이와 같이 하여 워드선WL1~WL4은 부전압 VBB에 끌려 부전압VBB가 이가된 상태로 된다. 따라서 워드선WL1~WL4에 접속되어 있는 셀·트란지스터59111~5914n에 대하여 차넬소거를 할 수 있다.
여기에 이 제23실시예에 의하면 소거시, 선택되는 워드선에 부전압VBB를 인가할 부전압바이어스회로592를 간단한 회로로 구성하고 있으므로 전체로서 간단한 회로로 차넬소거를 할 수 있다.
더욱이, pMOS트란지스터5961~5964로서 디프리션형의 pMOS트란지스터를 사용하고 있으므로 백게이트효과에 의하여 pMOS트란지스터5961~5964, 5971~5974의 한계전압이 깊어지더라도 부전압바이어스회로592의 정상동작을 확보할 수 있다.
또, 캐퍼시터5951~5954는 디프리션형의 pMOS트란지스터로 구성되어 있으므로 노드6001~6004가 취득되는 어떠한 레벨에 있어서도 캐퍼시터5951~5954의 게이트·소스간의 전압이 한계전압 이상으로 되는 일은 없고, 항사 차넬이 형성되어 있는 상태로 할 수 있으므로 클럭펄스CLK의 진폭을 효율좋게 노드6001~6004에 전달할 수 있다.
제88도는 제24실시예의 요부를 나타내는 회로도이고, 이 제24실시예는 제85도에 나타내는 2입력의 NOR회로594의 대신에 3입력의 NOR회로602를 설치하고, 이 NOR회로602에 AND회로593의 출력, 클럭펄스CLK와 소거시만 "L"로 되는 선택신호SL를 공급함과 아울러 전압선598에는 부전압VBB만을 공급시키도록 하고, 기타에 대해서는 제85도에 나타내는 부전압바이어스회로592와 마찬가지로 구성한 부전압바이어스회로592A를 설치하고, 기타에 대해서는 제85도에 나타내는 제23실시예와 마찬가지로 구성한 것이다.
제89A~89D는 셀59111~5914n에 대하여 소거를 하기 위해서는 NAND회로5881의 출력="L", NAND회로5882~5884의 출력="H"로 된 경우에 있어서의 제24실시예이 동작을 설명하기 위한 파형도이고, 제89A는 선택신호SL, 제89B도는 클럭펄스CLK, 제89C도는 노드599의 레벨, 제89D도는 워드선WL1~WL4의 레벨을 나타내고 있다.
이 제24실시예에 있어서도 제23실시예와 마찬가지로 소거시, 선택된 워드선에 부전압을 인가할 부전압바이어스호로592A를 간단한 호로로 구성하고 있음을 전체로서 간단한 회로로 차넬소거를 할 수 있다. 또 제23실시예와 마찬가지로 백게이트효과에 의해 pMOS트란지스터5961~5964, 5971~5972의 한계전압이 깊어지더라도 부전압바이어스호로592A의 정상동작을 확보할 수 있고, 또 클럭펄스CLK의 진폭을 효율좋게 노드6001~6004에 전달할 수도 있다.
제90도는 제25실시예의 요부를 나타내는 회로도이고, 이제25실시예는 제85도에 나타내는 제23실시예가 갖추는 부전압바이어스회로592와 회로구성이 다른 부전압바이어스회로610을 설치하고 기타에 대해서는 제85도에 나타내는 제23실시예와 마찬가지로 구성되어 있는 것이다.
이 부전압바이어스호로610에 있어서, 611은 AND회로, 612는 NOR회로, 613은 디프리션형의 pMOS트란지스터로서 되는 캐퍼시터, 614는 디프리션형의 pMOS트란지스터, 615, 6161~6164는 엔한스멘트형의 pMOS트란지스터이다. 또, 617는 소거시에는 부전압VBB을 공급하고, 독출시와 써넣기시에는 접지전압VSS을 공급하는 전압선이고, 소거시 pMOS트란지스터615의 소스에는 부전압VBB가 인가되고, 독출시와 써넣기시 pMOS트란지스터615의 소스에는 접지전압VSS가 인가된다.
또한 트란지스터6161~6164는 독출시, 워드선WL1~WL4의 어느것인가가 선택되고, 이 선택된 워드선이 "H"로 된 경우에 이들 워드선WL1~WL4가 단락하지 않도록 설치된 것이다.
이 제25실시예에 있어서는 제23실시예와 마찬가지로 소거시 선택된 워드선에 부전압을 인가할 부전압바이어스회로610를 간단한 회로로 구성하고 있으므로 전체로서 간단한 회로로 차넬소거를 할 수 있다. 더욱이, 이 제25실시예에 있어서도 pMOS트란지스터614로서 디프리션형의 pMOS트란지스터를 사용하고 있으므로 백게이트효과에 의해 pMOS트란지스터614, 615의 한계전압이 깊어져도 부전압바이어스회로610의 정상동작을 확보할 수 있다. 또, 캐퍼시터613는 디프리션형의 pMOS트란지스터로 구성되어 있으므로 노드618이 취득되는 여하한 레벨에 있어서도 캐퍼시터613의 게이트·소스간의 전압이 한계전압이상으로 되는 일은 없고, 항시 차넬이 형성되어 있으므로 클럭펄스CLK의 진폭을 효율좋게 노드618에 전달할 수 있다.
제91도는 제26실시예의 요부를 나타내는 회로도이고, 이 제26실시예는 제90도에 나타내는 2입력의 NOR회로612대신에 3입력의 NOR회로 619를 설치, 그 NOR회로619에 AND회로611의 출력, 클럭펄스CLK와 소거시만 "L"로 되는 선택신호SL를 공급함과 아울러 전압선617에는 부전압VBB만을 공급시키도록 하고 기타에 대해서는 제90도에 나타내는 부전압바이어스회로610과 마찬가지로 구성한 부전압바이어스회로610A를 설치하고, 기타에 대해서는 610에 나타내는 제25실시예와 마찬가지로 구성한 것이다.
이 제26실시예에 있어서도 제25실시예와 마찬가지로 소거시 선택된 워드선에 부저납을 인가할 부전압바이어스회로610A를 간단한 회로로 구성하고 있으므로 전체로서 간단한 회로로 차넬소거를 할 수 있다. 또, 제25실시예와 마찬가지로 백게이트효과에 의하여 pMOS트란지스터614, 615의 한계전압이 깊어지더라도 부전압바이어스회로610A의 정상동작을 확보할 수 있고, 또 클럭펄스CLK의 진폭을 효율좋게 노드618에 전달할 수 있다.
제92도는 본 발명의 반도체기억장치의 제27실시예의 요부를 나타내는 회로도이고, 이 제27실시예는 AND회로593의 출력단을 N+확산층620을 개입하여 캐퍼시터5951~5954와 pMOS트란지스터5961~5964, 5971~5974가 형성되어 있는 웰 621에 접속하고, 기타에 대해서는 제85도에 나타내는 부전압바이어스회로 592와 마찬가로 구성한 부전압바이어스회로592B를 설치하고, 기타에 대해서는 제85도에 나타내는 제23실시예와 마찬가지로 구성한 것이다.
여기서, 제93도는 제92도에 나타내는 A-A'선에 따른 단면도이고, 도중, 622는 P형 실리콘기판, 623는 필드산화막, 624는 P+확산층으로서 되는 드레인, 625는 P+확산층으로서 되는 소스, 626은 게이트산화막, 627은 폴리실리콘으로서 되는 게이트, 628~631은 알미늄으로서 되는 배선층, 632는 절연층이다.
이 제27실시예에 의하면 제23실시예와 마찬가지로 소거시, 선택된 워드선에 부전압을 인가할 부전압바이어스회로592B를 간단한 회로로 구성되어 있으므로 전체로서 간단한 회로로 차넬소거할 수 있다. 또, 제23실시예와 마찬가지로 백게이트효과에 의하면 pMOS트란지스터5961~5964, 5971~5974의 한계전압이 깊어지더라도 부전압바이어스회로592B의 정상동작을 확보할 수 있고, 또 클럭펄스CLK의 진폭을 효율좋게 노드6001~6004에 전달할 수도 있다. 또, 그 제27실시예에 의하면 소거시, 캐퍼시터5951~5954와 pMOS트란지스터5961~5964, 5971~5974가 형성되어 있는 n하도록 해져 있으므로 pMOS트란지스터5961~59, 5971~59의 게이트산화막에 가해지는 전계를 완화하고, 백게이트효과에 의하여 pMOS트란지스터5961~5964, 5971~5974가 컷트·오프할 염려를 회피할 수 있다.
제94도는 제28실시예의 요부를 나타내는 회로도이고, 이 제28실시예는 제92도에 나타내는 2입력의 NOR회로594의 대신으로 3입력의 NOR회로 601을 설치하고, 이 NOR회로601에 AND회로593의 출력, 클럭펄스CLK와 소거시만, "L"로 되는 선택신호SL를 공급함과 아울러 전압선598에는 부전압VBB만을 공급시키도록 하고, 기타에 대해서는 제92도에 나타내는 부전압바이어스회로592B와 마찬가지로 구성한 부전압바이어스회로592를 설치하고, 기타에 대해서는 제92도에 나타내는 제27실시예와 마찬가지로 구성한 것이다.
이 제28실시예에 있어서도 제27실시예와 마찬가지로 소거시 선택된 워드선에 부전압을 인가할 부전압바이어스회로592C를 간단한 회로로 구성하고 있으므로 전체로서 간단한 호로로 차넬소거를 할 수 있다. 또, 제27실시예와 마찬가지로 백게이트효과에 의하여 pMOS트란지스터5961~5964, 5971~5974의 한계전압이 깊어지더라도 부전압바이어스회로592의 정상동작을 확보할 수 있고, 또 클럭펄스CLK의 진폭을 효율좋게 노드6001~6004에 전달할 수 있다. 또, 이 제28실시예에 의해서도 소거시, pMOS트란지스터5961~5964, 5971~5974의 게이트산화막에 가해지는 전계를 완화하고, 백게이트 효과에 의해 pMOS트란지스터5961~5964, 5971~5974가 컷트·오프할 염려를 회피할 수 있다.
이상과 같이, 본 발명의 제7의 태양이 부전압바이어스회로에 의하면 간단한 회로로 부전압을 얻을 수 있고, 이를 예를 들면 차넬소거방식의 플래쉬·메모리에 있어서, 어드선을 부전압에 바이어스하기 위한 부전압바이어스회로로서 적용할 경우에는 전체로서 간단한 회로구성으로 차넬소거를 할 수 있다. 도, 캐퍼시터를 디프리션형의 pMOS트란지스터로 구성할 경우에는 게이트·소스간의 전압이 한계전압이상으로 되는 일은 없고, 항시 차넬이 형성되어 있는 상태로 할 수 있고, 클럭펄스CLK의 진폭을 효율좋게 노드에 전달할 수 있다. 또, pMIS트란지스터11, 12가 형성되어 있는 웰 또는 기판의 바이어스전압을 접지전압하도록 구성하는 경우에는 pMIS트란지스터의 게이트산화막에 가해진 전계를 완화하고 백게이트효과에 의해 pMIS트란지스터가 컷트·오프할 염려를 회피할 수 있다. 또, 제6의 태양의 플래쉬메모리에 의하면 부전압바이어스회로를 셀·트란지스터를 선택하는 워드선을 부전압에 바이어스하는 부전압바이어스회로로서 사용하고 있으므로 전체로서 간단한 호로구성으로 차넬소거를 할 수 있다.
이때까지의 설명에서 명백한 바와 같이 플래쉬메모리로는 메모리셀트란지스터의 전극전압이 독출모드와 써넣기(또는 소거)모드로 다르기 때문에 각 모드마다 내부전원전압의 절환을 할 필요가 있다.
제95도는 종래의 대표적인 내부전원절환회로의 구성도이고, 650은 예를들면 +5V의 전위를 가지는외부전원(VCC)가 가해지는 전원선(이하, 외부전원선), 651은 예를 들면 +12V의 전위를 가지는 외부전원(VPP)이 가해지는 전원선(이하, 외부전원선), 652는 도시하지 않은 로우디코더를 개입하여 메모리셀트란지스터의의 콘트롤전극에 접속되는 내부전원(VPP)용의 전원선(이하, 내부전원선)이다.
외부전원선650과 내부전원선652의 사이에는 신호G1이 H레벨일때에 온으로 되는 MOS트란지스터653이 접속되고, 또 외부전원선651과 내부전원선652의 사이에는 신호G2가 L레벨일때에 온으로 되는 MOS트란지스터654와 상기 트란지스터653이 오프일때에 온으로 되는 상보관계의 MOS트란지스터655가 노드n60을 개입하여 실리즈에 접속되어 있다. 또한 653은 n차넬의 디프리션타임, 654와 655는 p차넬의 엔한스멘트타임이고, 트란지스터654의 웰(n웰)은 외부전원선651에 트란지스터655의 웰(n웰)은 내부전원선652에 접속되어 있다.
이와 같은 구성에 의하면 신호G1과 신호G2를 H레벨로 하면 트란지스터653가 온, 트란지스터654와 655가 오프로 되므로, 내부전원선652에 외부전원선650의 전위(VCC;+5V)를 나타낼 수 있고, 또 그와 역으로 신호G1와 신호G2를 L레벨로 하면 트란지스터653가 오프, 트란지스터654와 655가 온이 되므로, 내부전원선652에 외부전원선의 전위(VPP;+12V)를 나타낼 수 있다. 다라서 독출과 써넣기의 각 모드마다 신호G1과 신호G2의 레벨을 제어하면 각 모드에 적합한 전위(VCC 또는 VPP)를 가지는 내부전원전압(VPP)을 생성할 수 있다.
제96도는 종래예의 실제의 타이밍차드이다. 독출모드로서는 신호G1가 H레벨(VCC;+5V), 신호G2가 H레벨(VPP;+12V)이고, 이에 의하여 VPP=VCC(+5V)로 되어 있다.
써넣기모드에 이행할 때는 먼저 신호G1를 L레벨로 하여 트란지스터653를 오프, 트란지스터655를 온으로 한 후, 신호G2의 레벨을 서서히 L레벨로 저하시켜간다. 이때 노드n60의 전위는 온상태의 트란지스터655에 의하여 VPP(+5V)로 된다. 시간이 경과하고, 신호G2의 레벨이 트란지스터654를 온시키는 정도까지 내려가면 이 트란지스터654를 통하여 외부전원선651과 노드n60의 사이가 접속된다. 이 노드n60는 이미 온상태로 되어 있는 트란지스터655를 통하여 내부전원선652가 접속되어 있으므로 결국, 외부전원선651에서 내부전원선652에도 전류가 흐르고, VPP가 VPP(+12V)에로 절환된다.
여기서, 써넣기모드에의 이행때는 신호G2의 레벨을 서서히 저하시키는 것은 이하의 이유에 의해서이다. 즉, 신호G2의 레벨(트란지스터654의 게이트레벨)을 즉시 L레벨(OV)로 하면 이 트란지스터654에는 VPP(+12V)와 게이트레빌(OV)과의 사이의 큰 위치차에 대응한 다량의 차넬전류 ich2가 흐르고, 이때의 트란지스터655의 차넬전류 ich3는 노드n60의 전위(이때는 +5V)와 게이트레빌(OV)과의 사이의 비교적 작은 전위차에 대응한 소량의 전류밖에 흘릴 수 없기 때문에 잔여의 전류(ich2-ich3)가 트란지스터655의 소스영역(노드n60측)의 p차넬확산층에서 n웰로 흘러들어가서 큰 기판전류가 발생해 버린다.
그 결과, 기생pnpn사이리스터(parasitic pnpn thristor)가 온상태로 되어 MOS디바이스를 저인피든스상태로 고정하는 치명적인 현상, 이른바 래치업(latch up)현상을 일으키기 쉽게 된다.
여기서 래치업발생의 기구에 대하여 간단히 설명한다. 제97도는 제95도의 내부전원절환회로에 있어서 트란지스터654와 655의 부분의 구조를 나타내는 도이고, 그 등가회로를 제98도에 나타낸다. 제97도와 제98도이 부호는 대응하고 있고, 제98도에 따라 래치업의 발생을 설명한다. 도에 있어서의 -는 전자, +는 정공의 흐름을 나타낸다.
GI=OV, G2=VPP에서 G2=OV로 되고, iQ2, iQ3가 흐른다. VP1의 전위로 되어 있는 N-WELL662에서 노드 n60가 0.7V정도 이상뜨면 P+N접합이 순방향으로 바이어스됨으로써 경로①과 같이 P+에서 정공이 N-WELL662로 주입된다. 이 정공은 N-WELL내에는 소수캐리어이고, 확산에 의하여 웰경계에 달하여 P-SUB660에 흘러들어간다. P-SUB660내에서는 정공은 다수캐리어로서 P+콘텍트669로 흘러들어간다.
이때는 이 P+콘텍트669와 다른 주변에 존재하는 N ch Tr 680의 소스 N+668의 사이에 존재하는 저항676으로 기판전위가 부분적으로 상승한다. N+668부근이 기판전위가 VSS의해 0.7V정도 이상올라가면 N+P접합이 순방향으로 바이어스된다. 그 결과, ②와 같이 N+668에서 P-SUB660에 전자가 주입되고, 이가 확산으로 웰경계에 도달하여 N-WELL662의 N+667콘텍트에 흘러 들어간다. 이 전류와 저항 678에 의한 전압강하로 P ch Tr 655의 소스 P+655의 소스 P+655부근의 N-WELL전위가 저하한다. 이에 의하여, 이 P+N접합이 순방향으로 되고, ③과 같이 다시 P+655에서 N-WELL662로 정공이 주입되고, 이가 다시 기판전류를 증가시키는 정귀환이 반복된다. 또, 기판전위의 상승으로 N668에서 P-SUB660에서 주입된 전자는 ④와 같이 P-SUB660내를 확산으로 이동하고, VPP의 전위로 되어 있는 N-WELL661에 흘러들어간다. N-WELL661내에서는 전자는 다수 캐리어로서 N+663에 흘러들어간다. 이때, N+663콘텍트와 P ch Tr 654의 소스 P+664의 사이에 존재하는 저항679에 의한 전압강하로 N-WELL661전위가 부분적으로 저하한다. P+664부근의 N-WELL661전위가 VPP에서 0.7V정도 이상 내려가면 P+N접합이 순방향으로 바이어스된다. 그 결과, ⑤와 같이 P+664에서 N-WELL661에 정공이 주입되어 이가 확산에 의해 웰경계에 도달하여 P-SUB660의 P+669콘텍트로 흘러들어간다. 이 전류와 저항676에 의해 기판전위를 상승시킨다.
이에 의하여, N+P접합이 순방향으로 바이어스되고, 다시 ④와 같이 N+에서 P-SUB에 전자가 주입되는 정귀환이 반복된다. 이 결과, VPP651에서 VSS에 과대전류가 정상적으로 흘러서 래치업상태로 된다.
종래기술로는 신호G2의 레벨을 천천히 저하시킴으로써 ich2의 급격한 증가를 피하고 기판전류를 억제하여 래치업현상의 발생을 방지하고 있다. 그러나, 이런 종래의 반도체메모리의 내부전원절환회로에 있어서는 독출모드와 써넣기모드이 사이에 래치업현상을 회피하기 위한 대기시간을 확보할 필요가 있고, 이런 대기시간에는 신호G1의 레벨저하의 시정수와 트란지스터의 제조오차등을 흡수하기 위한 마진이 포함되므로 모드절환을 고속화할 수 없고 예를 들면 읽기 쓰기 자재한 고속외부기억장치를 실현하고자하는 경우의 장해로 되어 있다.
본 발명의 제8의 태양인 내부전원절환회로는 상기와 같은 문제점을 해결하는 것이고 플래쉬메모리등 내부전원의 전압레벨을 절환하는 메모리에 유효하다.
도99는 제8의태양의 내부전원절환회로의 원리설명도이다. 도1에 나타내는 바와 같이 본 발명의 제8의 태양의 내부전원절환회로는 드레인전극 또는 소스전극의 일방을 제1전원선701에 접속하고 타방을 제2전원선702에 접속한 n차넬의 제1MOS트란지스터704와 드레인전극 또는 소스전극의 일방과 웰을 제1전원선701의 전위VCC보다는 높은 전위VPP의 제3전원선703에 접속하고, 타방을 노드n70에 접속한 p차넬의 제2MOS트란지스터705와 드레인전극 또는 소스전극의 일방을 전기노드n70에 접속하고 타방과 웰을 전기 제2전원선702에 접속한 p차넬의 제3MOS트란지스터706과를 갖춘 반도체메모리의 내부전원절환회로에 있어서, 드레인전극 또는 소스전극의 일방을 제3전원선703에 접속하고, 타방을 제2전원선702에 접속한 n차넬의 제4MOS트란지스터707을 갖춘 것을 특징으로 한다.
상기의 회로에서는 독출모드에서 써넣기모드에의 이행도중에 있어서, n차넬트란지스터707이 온상태로 되면 이 n차넬트란지스터707을 통하여 제2전원선702의 전위 VP1가 제1전원선702의 전위VCC이상으로 들어올려지고(들어올린 전위는 n차넬트란지스터707의 게이트전위에 의존한다), 그 들어올려진 VP1가 온 상태의 p차넬트란지스터706을 통하여 노드n707에 전달된다.
따라서, 모드이행도중의 노드 n70의 전위가 적어도 VCC이상으로 높여지므로 p차넬트란지스터75의 드레인소스간전압(n70의 전위와 VPP의 전위의 차에 상당)을 작게하여 p차넬트란지스터705의 차넬전류를 억제할 수 있다. 또 p차넬트란지스터706의 게이트소스간전압(G1와 N1의 전위의 차에 상당)을 크게하여 p차넬트란지스터706의 차넬전류능력을 증대할 수 있다. 그 결과, p차넬트란지스터06의 차넬전류와의 수지바란스를 취할 수 있고, 기판전류를 억제하여 래치업현상의 발생을 확실히 방지할 수 있다.
이와 같이, 제8의 태양의 내부전원절환호로로는 p차넬트란지스터705의 게이트레벨을 즉시 L레벨로 하더라도 래치업현상을 일으키지 않으므로 모드이행시의 대기기간을 노드n70의 레벨을 들어올릴 정도의 적은 시간으로 할 수 있고, 예를 들면 읽고 쓰기 자재한 고속외부 기억장치의 실현에 기여하는 유용한 내부전원절환기술을 제공할 수 있다.
이하, 제8의 태양의 실시예에 해당하는 제29실시예를 도면에 의하여 설명한다.
제100도~제108도는 본 실시예를 나타내는 도이고, 플래쉬메모리에 적용예이다.
먼저, 구성을 설명한다. 제100도에 있어서, 711은 플래쉬메모리(이하 EERPROM)이고, EEPROM711은 로우(행)어드레스버퍼712, 칼럼(열)어드레스버퍼713, 로우프리디코더714, 칼럼프리디코더715, 로우디코더716, 칼럼디코더717, 메모리셀어레이718, 칼럼게이트719, 센스암프720, 라이트암프721, 데이타아우트버퍼722, 데이타인버퍼723, 일레즈암프724, 콘트롤회로725, 콘트롤버퍼726, 내부전원절환회로727과 고전압검출회로728를 포함하여 구성된다. 또한 729는 복수빗트의 로우어드레스신호단자, 730은 복수밧ㅌ의 칼럼어드레스신호단자, 731는 데이타인/아우트겸용단지, 732는 각종의 콘트롤신호단자, 733은 써넣기용의 고전압전원(VPP)단자이다.
여기에서 내부전원절환회로727온 고전압검출회로728의 출력에 따라 2개의 외부전원전압(VCC, VPP)의 1개를 선택하고, 내부전원전압(VP1)로서 출력하는 것으로서 내부전원전압(VP1)은 이 예에서는 로우디코더716, 칼럼디코더717, 라이트암프721과 일레즈암프724에 공급되어 있다.
제101도는 로우디코더716의 구성도이고, 로우디코더716은 로우프리디코더714로부터의 신호를 게이트에 받는 복수개의 n차넬MOS(이하nMOS)트란지스터760~762와 부하소자로서의 nMOS트란지스터763과를 내부전원전압(VP1)과 그랜드(OV)사이에 접속하고, 760~762의 모두가 온상태일 때, 즉, 로우프리디코더714로 부터의 신호가 모두 H레벨일때는 p차넬MOS(이하pMOS)트란지스터764와 nMOS트란지스터765로서 되는 CMOS인버터게이트716a의 출력에 내부전원전압(VP1 또는 OV)는 메모리셀어레이718의 워드선에 접속되어 있고, 이 워드선을 개입하여 메모리셀어레이718내부의 행단위의 메모리트란지스터의 콘트롤게이트에 주어진다.
제102는 칼럼디코더717의 구성도이고, 칼럼디코더717, 칼럼프리디코더715로 부터의 신호를 게이트에 받는 복수개의 nMOS트란지스터766, 767과 부하소자로서의 nMOS트란지스터768과를 내부전원전압(VP1)과 그랜드(OV)사이에 접속하고, 766, 767의 모두가 온상태일 때, 즉 칼럼프리디코더715로 부터의 신호가 모두 H레벨일때에 pMOS트란지스터769와 nMIOS트란지스터770으로서 되는 CMOS인버터게이트717a의 출력에 내부전원전압(VPP)을 나타내는 것이다. 여기에서 CMOS인버터게이트717a의 출력(VP1 또는 OV)은 칼럼게이트719내의 빗트선택트란지스터의 게이트에 주어진다.
제103도는 라이트암프721의 구성도이고, 라이트암프721은콘트롤회로 725로부터의 써넣기 모드를 나타내는 신호와 데이타인버퍼723으로부터의 서넣기데이타가 함께 H레벨일때에 온상태로 되는 2개의 nMOS트란지스터771, 772와, 부하소자로서의 nMOS트란지스터773과를 내부전원전압(VP1)과 그랜드(OV)사이에 접속함과 아울러 pMOS트란지스터774와 nMOS트란지스터775로서 되는 CMOS인버터게이트721a와출력단의 1개의 nMOS트란지스터776과를 갖추고 2개의 nMOS트란지스터771, 772가 함께 온상태로 되었을때에 출력단의 트란지스터776를 통하여 칼럼게이트719의 빗트수에 내부전원전압(VP1)을 공급하는 것이다.
제104는 일레이즈암프724의 구성도이고, 일레이즈암프724는 콘트롤회로725로 부터의 소거모드를 나타내는 H레벨의 신호에 응답하여 온상태로 되는 nMOS트란지스터77과 부하소자로서의 nMOS트란지스터778과를 내부전원전압(VP1)과 그랜드(OV)사이에 접속함과 아울러 pMOS트란지스터779와 nMOS트란지스터780으로서 되는 CMOS인버터게이트724a, pMOS트란지스터781과 nMOS트란지스터782로서 되는 CMOS인버터게이트724b와 pMOS트란지스터783과 nMOS트란지스터784로서 되는 CMOS인버터게이트724를 각각 내부전원전압(VP1)과 그랜드(OV)사이에 접속하여 구성하는 것으로서 nMOS트란지스터777이 온상태일때에 메모리셀어레이718의 메모리셀트란지스터이 각 소스전극에 내부전원전압(VP1)을 일괄하여 부여하는 것이다.
제105도와 제106도는 내부전원절환회로727과 고전압검출회로728의 구성도이다. 제105도에 있어서, B1, B2는 제106도의 B3, B4와 아울러 내부전원절환회로727을 구성하는 4의 블럭을 경조적으로 나타내고 있다. 블럭B1은 먼저 설명한 제99도의 구성과 동일하고 여기서는 제99도와 같은 회로부호를 사용한다.
즉, 701은 외부전원VCC용의 전원선(제1전원선), 702는 내부전원 VP1용의 전원선(제2전원선), 703은 외부전원VPP(다만, VPP>VCC)용의 전원선, 704는 드레인전극 또는 소스전극의 일방을 제1전원선 701에 접속하고 타방을 제2전원선702에 접속한 n차넬형의 제1MOS트란지스터, 703은 드레인전극 또는 소스전극의 일방과 웰을 제2전원선703에 접속하고 타방을 노드n70에 접속한 p차넬형의 제2MOS트란지스터, 76은 드레인전극 또는 소스전극의 일방을 전기노드n70에 접속하고 타방과 웰을 전기 제2전원선702에 접속한 p차넬형의 제3MOS트란지스터이다. 여기에서 707은 드레인전극 또는 소스전극의 일방을 제3전원선703에 접속하고 타방을 제2전원선702에 접속한 n차넬형의 제4MOS트란지스터이고 본 실시예의 포인트로 되는 회로요소이다.
블럭 B2~B4은 상기 각 MOS트란지스터704~707의 온/오프를 제어하기 위한 신호G1, G2와 G3를 발생하는 부분이고, 블럭 B3은 고전압검출회로 728의 출력에 응답하여 논리진폭이 거의 OV~VCC까지의 신호G1와 논리진폭이 거의 OV~VPP가지의 신호 G4를 발생하는 부분, 블럭을 B4은 신호 G4의 지연신호G2를 발생하는 부분이다.
또한, 고전압검출회로728는 VPP의 전위가 적어도 pMOS트란지스터785의 한계치전압Vth와 pMOS트란지스터786의 한계치전압Vth과를 충족할 분만큼 VCC의 전위보다도 높을 때(VPP》VCC)에 pMOS트란지스터786와 nMOS트란지스터 787로서 되는 CMOS인버터게이트 728a의 출력에 거의 VPP-2Vth상당의 H레벨을 나타내고 그 레벨을 2단의 인버터 게이트728b, 728c를 개입하여 동일위상으로 출력하는 것이다. 또, 블럭 B3는 고전압검출회로 728의 출력이 H레벨일대, 즉 VPP》VCC일때, NOP게이트 734, NAND게이트735, 인버터게이트 736, 737과 캐퍼시트 821, 822로서 되는 상태보지회로 748의 2개의 출력노드 a, b에 L레벨을 나타내고 일방의 노드 레벨을 2단의 인버터게이트 738, 739를 개입하여 동일위상을 꺼내고 이를 신호 G1로서 출력함과 아울러 타방의 노드 b의 레벨을 4단의 인버터게이트 740~743을 개입하여 동일위상으로 꺼내고 신호 G4로서 출력하는 것이다. 또한 790~793은 bMOS트란지스터, 794~797은 pMOS트란지스터이다.
여기서 인버터게이트 739의 전원전압은 VCC와 그랜드(OV)이고, 신호 G1의 논리진폭은 거의 0V~VCC이다. 또 인버터게이트741, 742, 743의 전원전압은 VPP와 그랜드이고, 신호 G4의 논리진폭의 거의 0V~VPP이다. 더욱이 도시를 생략하나 블럭 B4로서 꺼내지는 신호 G2의 논리진폭도 거의 0V~VPP이다. VPP≫VCC일때는 신호 G1, G2와 G4가 함께 0V로 되나 이 이상일때에는 신호가 G1가 거의 VCC상당, 신호 G2와 G4가 거의 VPP상당하게 된다.
블럭 B2는 공지의 브트스트럽회를 구성하는 것으로서 신호 G4의 논리진폭 0V~VPP을 확대(여기서는 0V~VPP+Vth)한 신호 G3(다만 반전상)을 발생하는 것이다. 제105도에 있어서, 800~810은 nMOS트란지스터, 811~814는 nMOS트란지스터, 830, 831은 캐시퍼시트, 744는 트라지스터 805와 811로 구성되는 인버터게이트, 745는 트란지스터 810과 814로 구성되는 인버터게이트 746은 트란지스터 808과 183으로 구성되는 인버터게이트, 747은 트란지스터 807과 812로 구성되는 인버터게이트이다.
제107A도에서 제107G도는 블럭 B2에 있어서의 신호 G3의 생성과정을 나타내는 파형도이다. 이 도에 있어서, 신호 G4가 하강하면 인버터게이트744의 추력노드 n71의 전위가 VPP에로 상승, 동시에 인버터게이트 744의 출력노드 n72의 전위가 0V에로 하강한다. 노드 n71의 전위변화에 수반하여 노드 n76의 전위가 VPP-Vth(Vth는 트란지스터 804의 한계치전압)까지 상승하고 콘텐서 831이 그 전위로 충전된다. 일방, 노드 n72의 전위변화(VPP-0V)에 수반하여 콘덴서 830의 전하가 방전되고 노드 n73의 전위가 콘덴서 830의 용량과 트란지스터 809의 차넬저항으로 주어지는 시정수커브에 따라 하강을 시작하고 노드 n73의 전위가 인버터게이트 746의 한계츠를 맡돈시점에서 노드 n74의 전위가 0V에로 하강하여 트란지스터 806가 오프상태로 된다.
트란지스터 806가 오프되면 노드 n75의 전위가 VPP-2Vth(2Vth는 트란지스터 804와 800의 한계치전압)까지 상승하고 이에 의하여 노드 n76의 전위가 노드 n75의 전위 콘덴서 831의 양단전압을 가할 전위가지 상승한다. 즉, 노드 n76의 전위가 상승함으로써 노드 n75의 전위가 노드 n76의 전위-Vth(Vth는 트란지스터 800의 한계치전압)까지 상승하므로 최정적으론 노드 n75의 전위 VPP까지 또는 노드 n76의 전위는 노드 n75의 전위에 콘덴서 831의 양잔전압을 가한 전위까지 상승함으로써 그 결과 신호 G4의 논리진폭 0V~VPP을 확대(여기서는 0V~VPP+Vth)한 신호 G3가 생성된다.
제108도는 블럭 B1의 동작퍄형도이고, 독출모드에서 써넣기모드에 이행할때의 내부전원전압 VP1의 절환과정을 나타내는 도이다.
이 도에 있어서 독출모드기간중은 신호 G1→VCC, 신호 G2→VPP, 신호 G3→0V이고, 트란지스터 704만이 온으로 되어 있다. 따라서 독출모드기간중은 VP1=VCC이다.
써넣기모드에 이행하는데 먼저 P기간에서, 신호G1를 0V로 하여 트란지스터 704를 오프, 트란지스터 706을 온으로 하고 VP1=VCC를 보지함과 아울러 트란지스터 706을 통하여 노드 n70의 전위를 VPP(=VCC)까지 끌어올린다. 이어서 기간 Q로 신호G4t를 0V로 하여 신호 G3을 VPP+Vth까지 상승시켜 트란지스터 707를 온시킨다. 이에 의하여 제3전원선 703에서 제2전원선 702에로 전류가 흐르고 Q기간 간에 있어서의 VIP+VPP에로 상승한다.
여기에서 Q기간에서의 노드 n70의 전위는 VP1 즉, VPP이므로 트란지스터 705의 소스드레인사이의 전위차는 0V0이다. 따라서 신호 G2를 0V로 하더라도 이트란지스터 705에 즉시 대전류가 흐르는 일은 없다. 또, 트란지스터 706의 소스(노드 n70)의 p차넬확산층과 n휄사이의 전위차도 마찬가지로 0V로 되므로 래치업현상을 일으키는 요인으로 되는 기판전류도 흐르지 않는다. 또한 신호 G2를 0V로 한채의 상태로 메모리셀의 실제의 써넣기 동작을 개시하면 그 셀전류가 제3전원선 703→트란지스터705→n70→트란지스터706→제2전원선702→…→메모리셀어레이 718에로 지장없이 공급된다.
이상과 같이 본 실시예에서는 트란지스터 705의 게이트레벨을 신속히 0V로 저하시키는 경우에도 래치업현상을 일으킬 염려가 없으므로 독출모드에 써넣기모드에 이행할때의 대기시간(제108도의 P+Q에 상당)을 필요최소한도, 즉 디바이스이 안정동작에 필요한 짧은 시간으로 할 수 있고, 모드절환을 고속화하여 예를 들면 읽고 쓰기 자재한 고속외부기억장치의 실현에 기여하는 내부전원절환기술을 제공할 수 있다.
또한, 상기 실현예로는 Q기간에서의 VP1를 최대전위(VPP)까지 상승시키기 위하여 신호 G3의 고전위레벨을 VP1+Vth로 하고 있으나 이에 한하는 것은 아니다. 적어도 Q기간에 있어서의 VP1를 VCC이상으로 높을 수 있으면 좋고, 신호 G3의 고전위레벨을 VP1+Vth, 또는 VP1+Vth~VPP+Vth까지의 사이 또는 VPP+Vth이상으로 해도 좋다.
제8의 태양의 내부전원절환회로는 이상과 같이 구성했으므로 독출모드에서 써넣기모드에의 대기시간을 최소로 되고, 예를 들면 읽고 쓰기 자재한 고속외부기억장치의 실현에 기여하는 유용한 내부전원절환기술을 제공할 수 있다.
이때까지의 설명에서도 명백한 바와 같이 플래쉬메모리등이 반도체장치에 있어서는 기판 또는 웰에바이어스전압을 인가하는 것이 행하여 진다. 본 발명의 제9의 태양은 이 기판(웰)전위제어회로에 관한 것이다.
로우디코더로 부전압을 인가하는 경우에는 전술과 같이(제38도와 제39도 참조), 확산층과 기판 또는 웰과의 사이에 순바이어스전류를 방지하기 위하여 구동부의 기판 또는 웰을 구전압에 바이어스한다. 다만, 써넣을시의 독출시에는 부전압을 쓰지 않으므로 기판 또는 웰은 전원전위 VSS로 한다.
상기와 같이 기판(웰)전위의 제어회로로서 제109도에 나타내는 바와 같이 회로가 종래 사용되어 있었다. 제109도의 회로에 있어서, VBS가 기판(웰)전압선이고, 부전압원 840에서 출력되는 부전압 VBB과 0(접지)전압 VBB과의 사이에서 기판(웰)전압선 VBS에 인가하는 전압을 절환하기 위하여 p차넬디프리션형트란지스터 842가 사용된다. 트란지스터 8420의 게이트전압을 통상의 전원전위 VSS와 VCC의 사이에서 절환함으로서 기판전압선 VBS에 인가하는 전압이 절환된다. 기판전압선 VBS에 0전압 VSS이 출력되는 때에는 부전압선 840은 비동작상태로 되어 부전압 VBB을 출력하지 않는다.
제109도의 회로로는 전원의 절환에 p차넬디프리션형트란지스터 842를 사용하고 있고, 이 트란지스터 842의 한계전압 Vth을 0전위 VSS와 정전위 VCC의 사이에 설정함으로써 제어신호 G가 "H(VCC)"이면 트란지스터 842는 오프상태로 되고 "L(VSS)"이면 트란지스터 842는 온상태로 된다.
제109도의 회로의 진리치표를 표 9에 나타낸다.
[표 9] 제109도의 회로의 진리치표
제109도의 기판(웰)전위의 제어회로는 구조가 간단하다는 이점이 있으나 반면 다음과 같은 문제점이 있다.
(1) p차넬디프리션을 제작하기 위한 별공정이 필요하고, 공정이 복잡하게 된다.
(2) p차넬디프리션형트란지스터의 한계전압 Vth을 정확히 제어할 필요가 있고, 공정관리가 어렵게 된다.
(3) p차넬트란지스터는 n차넬트란지스터에 비하여 면적이 크게 되기 때문에 회로가 크게 된다.
(4) 기판(웰)전원선 VBS에 부전압 VBB이 인가되어 있을 때에는 트란지스터 842의 게이트에는 정전압 VCC이 인가된다. 그 때문에 게이트레인 간에는 정전위 VCC와 부전위 VBS와의 차가 인가되므로 인가전압이 크게 된다. 그 때문에 게이트와 트레인간워 내압을 높게 할 필요가 있고, 내압을 높게 하는 데는 게이트배화막을 두껍게 할 필요가 있으나 이에 의하여 면적이 증대되는 운세가 있다.
그리하여 p차넬디프리션형트란지스터를 사용하지 않는 기판(웰)전위제어회로로서 제110도에 나타내는 바와같이 회로도 종래 사용되었었다. 제110도의 회로의 진리치표를 표 10에 나타낸다.
[표 10] 제110도의 회로의 진리치표
제110도의 회로로는 엔한스멘트형트란지스터만을 사용하기 때문에 공정의 증가는 없으나 기판(웰)전원선 VBS을 0전위 VSS로 할 때에는 점 n91의 전위를 부전업에 유지할 필요가 있고, 그를 위해서는 항시 부전압원 850에서 부전압을 출력하지 않으면 아니된다. 따라서 부전압원 840은 항시 동작상태이어야 할 필요가 있고 전력소비가 커지는 문제가 있다. 또는 상기의 문제점 중, (3)의 회로가 큰 그리고 (4)의 큰 내압이 필요하다는 문제점에 대해서는 마찬가지어서 되지 아니한다.
이상과 같이 종래의 기판(웰)전위제어회로는 칩면적이 크고, 스텐바이시의 소비전력이 크고, 제조공정이 복잡하다는 문제점이 있어 이들의 문제가 없는 회로가 요망되고 있다.
제111도는 상기 문제점을 해결하는 본 발명의 제9의 태양의 기판(웰)전위제어회로의 원리구성도이다.
제111도에 나타내는 바와 같이 본 발명의 기판(웰)전위제어회로는 전위제어대상부분에 접속되는 전원선 VBS에 부전압을 출력하는 부전압원(860)원, 기판 또는 웰과 소스가 부전원선 VBS에 접속되고, 드레인이 0전위 VSS를 출력하는 전원에 접속되는 제1의 n차넬형트란지스터 867와 기판 또는 웰과 소스가 부전원선 VBS에 접속되고, 드레인이 제1의 n차넬형트란지스터 867의 게이트에 접속된 제2의 n차넬형트란지스터 865와 제1의 n차넬형트란지스터 867의 게이트와 정전ㅂ자 VCC를 출력하는 전원과의 사이에서 설치된 제1스위치 863와 제2의 n차넬트란지스터 865의 게이트를 정전위 VCC를 출력하는 전원 또는 0전위 VSS를 출력하는 전원에 접속하느냐 개방하느냐의 선택이 가능한 제2스위치 864와, 제2의 n차넬형트란지스터 865의 게이트와 소스간에 접속된 용량 소자 868과를 갖추고, 부전압을 인가하지 않을 시에는 전기 부전압원 860을 비출력상태로 하고 전기 제1스위치 863을 접속상태로 하고, 전기 제2스위치 864를 0전위측에 접속하고, 부전압을 인가할 때에는 먼저 전기 제1스위치 863을 개방하면 동싱 전기 제2스위치 864를 정전위측에 접속하고, 그 후 전기 제2스위치 864를 개방함과 아울러 부전압원 860을 출력상태로 하는 것을 특징으로 한다.
[표 11] 제111도의 회로의 진리치표
표11은 제11도의 진리치표이다. 상기와 같은 제어를 함으로써 부전압인가시점n101의 전압은 용량수단C에 축적된 전하에 의해 트란지스터865의 기판(웰)에 대하여 VCC에 보지되므로 큰 전압차가 인가되는 일이 없이 트란지스터865의 온상태가 유지되고 절환트란지스터867가 오프상태로 된다. 0전압VSS인 가시에는 트란지스터865가 오프상태로 되고, 트란지스터867가 온상태로 되어 기판(웰)전원선을 0전위VSS로 한다.
제111도의 회로는 엔한스멘트형트란지스터만으로 구성될 수 있으므로 소형이고, 내압의 분제도 없다.
제112도는 제111도의 원리구성도에 따라 구체화한 제30실시예의 회로구성을 나타내는 도이다. 제113도와 표12는 제112도의 회로의 동작을 나타내는 각부의 전압변화와 진리치표이고, 진리치표의 상태변화는 그래프의 시간축에 대응한다.
[표 12] 제114도의 회로의 진리치표
제112도의 회로에 있어서는 제1스위치877를 p차넬트란지스터877의 소스전압을 절환함으로써 실현하고 있고, 제2스위치 864의 개폐동작과 제2스위치 864의 단자에의 전압의 절환동작을 하기 위하여 정전원VCC와 0전압원VSS와의 사이에 직렬로 접속된 p차넬트란지스터875와 n차넬트란지스터876을 갖추고 있다. 트란지스터875와 8976의 게이트가 제어단자로 되고, 정전위VCC와 0전위VSS의 진폭신호G1와 G2로 제어된다. 870은 부전압발생회로이고, 단자ø와/ø로 상보클럭신호를 입력함으로써 부전압을 발생한다. 트란지스터878은 전원선VBS를 구동함으로 구동능력을 크게 하고 있다.
제112도의 회로의 동작을 제113도와 표12에 따라 설명한다. 제1기간에서는 G1과 G2가 "H"로 설정되고 G3가 "L"로 설정되고, 단자 871에는 VCC가 인가되어 있다. 그리하여 부전압발생회로870은 동작을 정지하고 있다. 이 상태에서 부전압을 인가하기 위해서는 제2기간에 있어서 G1과 G2를 "L"로 변화시켜 단자 871에 인가하는 전위신호S3을 VSS로 변화시킨다. 이에 의해 n101의 전위는 "H"레벨, 즉 VCC으로 상승하고 트란지스터879가 온상태로 된다. 트란지스터877은 신호S3가 VSS로 변화했기 때문에 오프상태로 된다. 이에 의해 점 n102의 전위가 "L", 즉 VSS로 되어 트란지스터878가 오프상태로 된다.
제3기간에서는 G1를 "H"로 변화시켜 부전압발생회로870의 동작을 개시한다. 이에 의해 점 n101은 분리된 상태로 된다. 그리하여 제4와 제5기간에서 전원선 VBS의 전압은 VBB에 향하여 강하를 시작하여 점 n101의 전위도 이 전원선VBS와 콘덴서880으로 결합되어 있기 때문에 강하한다. 이 사이 트란지스터879는 온상태이고 점 n102의 전위도 강하하고, 트란지스터878는 오프상태 구대로이다.
여기에서 점 n101의 전위는 콘덴서880에 축적된 전하에 의하여 정해지는 전압분만큼 전원선VBS보다 높은 상태를 유지하면서 전원선VBS의 전위강하에 따라 강하한다. 그러나 점 n101의 전위가 VSS에 대하여 약간의 부전압으로 되고 트란지스터876의 한계전압으로 되면 그 이상은 하강하지 않게 된다.
제7기간은 부압인가중에 상당하고, 이때에는 G2를 "H"레벨로 한다.
부전압인가가 종료함과 부전압발생회로 870의 동작을 정지하고, 단자 871에 인가하는 전위신호S3를 VCC에 변화시킨다. 그러면, 트란지스터877이 온상태로 되고, 점 n102의 전위가 상승을 시작한다. 이에 따라 전원선VBS의 전위도 상승을 시작한다. 이 시점 n101의 전위는 VSS이기 때문에 트란지스터879는 오프상태이다. 그리하여 점 102의 전위가 상승하기 때문에 트란지스터878이 온상태로 되어 전원선 VBS는 VSS에 접속된다.
제114도는 제31실시예의 기판(웰)전위제어회로의 구성을 나타내는 도이고, 제112도의 회로와는 트란지스터877의 소스가 정전위VCC를 출력하는 전원에 고정되어 있는 점과, 트란지스터877의 게이트전위가 제어되는 점만이 다르고 그 외는 같다. 동작에 있어서, 제112도의 회로와 다른 점은 트란지스터877의 소스에 인가하는 전압을 VSS로 절환하는 대신에 트란지스터877을 오프상태로 하는 점이고, 이 점을 제하면 제 114도의 회로와 의겨 같은 동작을 한다. 표 13에 제114도의 회로의 동작을 나타내는 진리치표를 표시한다.
[표 13] 제114도의 회로의 진리치표
또한, 제 114도의 회로를 실현할 경우, 기판 또는 웰과 확산층 간에서의 바이어스전류의 발생을 방지하기 위하여 제115도에 나타내는 바와 같은 트리플웰구조를 쓸 필요가 있으나 제 114도의 회로이면 제116도와 같은 n기판p웰구조가 사용된다.
상기의 제30과 제31실시예에서는 제111도에 나타낸 원리구성도와 같이 콘덴서를 사용함으로써 트란지스터865의 게이트소스간전압이 소정치(VCC) 이상이 되지 않도록 하고 있었다. 이에 의하여 게이트소스간의 내압을 크게 할 필요를 없애고 있었다. 그러나 콘덴서를 사용하지 않고 게이트의 전위를 제어함으로써 동등의 효과를 얻는 것이 가능하고, 그 예를 제 32실시예에 나타낸다.
제 117도는 제 32실시예의 기판(웰)전위제어회로의 구성을 나타내는 도이고, 제118도는 그 제어신호와 전원선VSS의 전위변화를 나타내고 있다.
제 117도의 회로는 도시와 같이 제111도의 회로와 거의 같은 구성을 가지고 있으나 용량수단 868이 제어되어져 있다. 891와 892는 제어단자이고, VSS와 VCC를 논리레벨로 하는 신호A와 B가 인가된다. 제 117도의 회로의 동작을 제118도의 그래프에 따라 설명한다.
제118도에 나타내는 바와 같이 VSS인가시에는 신호A를 VCC로 하고 신호B를 VSS로 한다. 이에 의하여 p차넬트란지스터893가 온상태로, n차넬트란지스터895가 오프상태로 되고, 트란지스터894의 게이트 전위가 VCC로 되고, 트란지스터894가 온상태로 되어 전원선 VBS에는 VSS가 출력된다.
VBB인가시에는 신호A의 전위를 VSS로 절환되고 신호B의 전위를 VCC로 절환한다. 이에 의해 트란지스터893과 894가 오프상태로 되고, 트란지스터895가 온상태로 된다. 그리하여 부전압발생회로를 동작시키면 전원선VBS의 전위는 서서히 강하한다. 그리하여 그의 전압이 트란지스터895의 한계전압이하로 저하한 시점에서 신호B를 VSS로 변화시킨다. 그래도 트란지스터895는 온상태 그대로이고, 전원선VBS의 전위는 그대로 강하한다. 이에 의해 전원선VBS의 전위가 VBB로 저하하더라도 트란지스터895의 게이트소스사이에 인가되는 전압은 VSS-VCC, 즉, -VB이고, 종래예에 비하여 작세 할 수 있다. 이상 설명한 바와 같이 제30에서 제32실시예에 나타낸 기판(웰)전위제어회로를 사용하면 디프리션형트란지스터를 사용하지 않으므로 공정이 증가하지 않고, n차넬트란지스터를 사용하므로 점유면적이 작고, 내압을 개선할 수 있는 효과가 있고, 디바이스의 소형화와 공정의 간소화에 의해 공정보류의 향상, 신뢰성 향상과 저코스트화가 가능케 된다.
제85도 등에 나타낸 바와 같이 반도체집적회로장치로는 배타적 논리화와 배타적부정논리화회로가 사용된다. 이와 같은 개별의 회로를 소형화함으로써 장치전체의 일층의 소형화가 도모된다.
본 발명의 제10의 태양은 소형화 할 수 있는 배타적 논리화/배타적부정논리화회로이다.
먼저, 종래의 배타적논리화/배타적부정논리화회로를 제 119도에 나타낸다.
이 회로는 pMIS트란지스터902가 pMIS트란지스터901을 개입하여 고정위측전원공급선VCC에 접속되고, nMIS트란지스터903이 nMIS트란지스터904를 개입하여 저전위측전원공급선VSS에 접속되고, pMIS트란지스터902와 nMIS트란지스터903으로 CMIS인버터905가 구성되어 있다. 또는 pMIS트란지스터907이 pMIS트란지스터906을 개입하여 고전위측전원공급선VCC에 접속되고, nMIS트란지스터908이 nMIS트란지스터909를 개입하여 저전위측전원공급선VSS에 접속되고, pMIS트란지스터907과 nMIS트란지스터908과 CMIS인버터910이 구성되어 있다.
CMIS인버터905의 입력단에는 입력R이 공급되고, CMIS인버터910의 입력단에는 입력R를 반전한 입력*R이 공급된다. pMIS트란지스터901의 게이트가 공통으로 접속되고 이에 입력S를 반전한 입력*S가 공급된다. 또는 CMIS인버터905의 출력단과 CMIS인버터910의 출력단이 공통으로 접속되고 이로부터 출력X를 거내어진다.
상기 구성에 있어서, 입력S가 '1'(고레벨)로 입력*S가 '0'(저레벨)일 때, pMIS트란지스터901과 nMIS트란지스터904가 오프로 되고, 또한 pMIS트란지스터906과 nMIS트란지스터909가 온이 되므로 출력X는 입력*R를 CMIS인버터910으로 반전한 것, 즉 입력R에 동등하게 된다.
또, 입력S가 '0'으로 입력*S가 '1'일 때, p트란지스터901과 nMIS트란지스터904가 온으로 되고 또한 pMIS트란지스터906과 nMIS트란지스터909가 오프로 되므로 출력X는 입력R를 CMIS인버터905로 반전한 것, 즉 입력*R에 동등하게 된다.
따라서, 출력X는 입력 *R과 입력 *S의 배타적논리화로 되고, 2입력배타적논리화회로로서 사용하는데는 입력*R과 *S만이 아닌 입력 R과 S가 필요로 되므로 입력*R과 *S 또는 입력 R, S의 일방의 조밖에 없는 경우에는 타방의 조의 신호를 만들기 위해 2개의 CMIS인버터가 필요하게 된다. 마찬가지로 제119도의 회로를 입력 R과 입력 S에 대한 2입력 배타적부정논리화회로로서 사용하는 데는 입력 R과 S만이 아닌 입력*R과 *S가 필요하게 되므로 일력 R, S 또는 입력*R, *S의 일방의 조밖에 없을 경우에는 타방의 조의 신호를 만들기 위하여 2개의 CMIS인버터가 필요하게 된다. 따라서 배타적논리화회로 또는 배타적부정논리화회로를 많이 사용되는 반도체집적회로에 있어서는 제119도의 회로를 사용함으로써 회로가 대규모로 되어 집적도의 향상을 저해하는 원인이 된다.
제120도에 제33실시예의 배타적논리화회로를 나타낸다.
본 실시예의 배타적논리화회로는 도시와 같이 제1pMIS트란지스터921의 소스가 고전위측전원공급선에 접속되고 제1nMIS트란지스터922의 소스가 저전위측전원공급에 접속되고, 제1pMIS트란지스터921의 게이트와 제1nMIS트란지스터922의 게이트가 공통으로 접속되어서 입력단으로 되고, 제1pMIS트란지스터921의 드레인과 제1nMIS트란지스터922의 드레인이 공통으로 접속되어서 출력단으로 된 제1CMIS인버터925와, 소스가 제1CMIS인버터925의 입력단에 접속되고, 그 소스에 제1입력R이 공급되는 제2pMIS트란지스터924와 드레인이 제1CMIS인버터925의 출력단에 접속되고, 소스가 제2pMIS트란지스터924의 드레인에 접속되고, 게이트가 제2pMIS트란지스터924의 게이트에 접속되고, 이 게이트에 제2입력S가 공급되는 제2nMIS트란지스터923를 가지고, 제2pMIS트란지스터924의 드레인과 제2nMIS트란지스터923의 소스와의 접속점에서 제1입력R과 제2입력S와의 배타적논리화X가 출력된다.
상기 구성에 있어서, 입력S가 '1'일때, nMIS트란지스터923이 온, pMIS트란지스터924가 오프로 되고, 출력X는 입력R를 CMIS인버터925로 반전한 것에 동등하게 된다. 또, 입력S가 '0'일 때, nMIS트란지스터923가 오프, pMIS트란지스터924가 온으로 되고, 출력X는 입력R에 동등하게 된다. 따라서 출력X는 입력R과 입력S의 배타적논리화로 된다.
이 제33실시예의 배타적논리화회로는 회로소자가 4개이고, 제119도의 회로의 소자수의 반분이다. 더욱이 제1입력R의 부정신호*R과 제2입력S의 부정신호*S와를 필요로 하지 않으므로 입력 *R과 *S가 없는 경우에 새로히 CMIS인버터를 2개 추가할 필요가 없다. 따라서 이 배타적논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다.
제121도는 제34실시예의 배타적부정논리화회로를 나타낸다.
제34실시예의 배타적부정논리화회로는 제1pMIS트란지스터921의 소스가 고전위측전원공급성에 접속되고, 제1nMIS트란지스터922의 소스가 저전위측전원공급선에 접속되고, 제1pMIS트란지스터921의 게이트와 제1nMIS트란지스터922의 게이트가 공통으로 접속되어서 입력단으로 되고, 제1pMIS트란지스터921의 드레인과 제1nMIS트란지스터922의 드레인이 공통으로 접속되어서 출력단으로 된 제1CMIS인버터925와 드레인이 제1CMIS인버터925의 출력단에 접속되고, 드레인에 제1입력R이 공급되어 제2nMIS트란지스터927과, 소스가 제1CMIS인버터 925의 출력단에 접속되고, 드레인이 제2nMIS트란지스터927의 소스에 접속되고 게이트가 제2nMIS트란지스터927의 게이트에 접속되고, 이 게이트에 제2입력S가 공급되는 제2pMIS트란지스터926과를 가지고 제2pMIS트란지스터926의 드레인과 제2nMIS트란지스터927의 소스와의 접속점에서 제1입력R과 제2입력S와의 배타적부정논리화*X가 출력된다.
상기 구성에 있어서, 입력S가 '1'일 때, nMIS트란지스터926가 온, pMIS트란지스터927가 오프로 되고, 출력 *X는 입력 R를 CMIS인버터925로 반전한 것에 동등하게 된다. 따라서, 출력 *X는 입력 R과 입력S의 배타적 부정논리화로 된다.
이 제34실시예의 배타적부정논리화회로는 회로소자가 4개이고, 제119도의 회로의 소자수의 반분이다. 더욱이 입력R의 부정신호 *R과 입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R과 *S가 없는 경우에 새로히 CMIS인버터를 2개 추가할 필요가 없다. 따라서 이 배타적부정논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다.
제122도는, 제35실시예의 배타적논리화회로를 나타낸다. 제121도와 동일 구성요소에는 동일부호를 붙여서 그 설명을 생략한다.
이 회로는 제121도의 배타적부정논리화회로의 출력단에 pMIS트란지스터931와 nMIS트란지스터932로서 되는 CMIS인버터935의 출력단을 접속한 구성으로 되어 있고, CMIS인버터 935의 출력단에서 입력R과 입력S와의 배타적논리화X가 꺼내어진다.
이 배타적논리화회로는 회로소자가 6개이고, 제119도의 회로의 소자수8보다 적고, 더욱이 입력R의 부정신호*R과 입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R *S가 없는 경우에 새로운 CMIS인버터를 2개 추가할 필요가 없다. 따라서 이 배타적논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다.
이 배타적논리화회로는 제120도의 배타적논리화회로보다도 출력의 구동출력의 점에서 뛰어나다.
제123도는 제36실시예의 배타적부정논리화회를 나타낸다. 제120도와 동일 구성요소에는 동일부호를 붙혀서 그 설명을 생략한다. 이 회로는 제120도의 배타적논리화회로의 출력단에 pMIS트란지스터931와 nMIS트란지스터932로서 되는 CMIS인버터935의 출력단에서 출력단을 접속한 구성으로 되어 있고, CMIS인버터935의 출력단에서 입력R과 입력S와의 배타적부정논리화*X가 꺼내어진다.
이 배타적부정논리화회로는 제121도의 배타적부정논리화회로보다도 출력의 구동능력의 점에서 뛰어나다.
제124도는 제37실시예의 배타적논리화회로를 나타낸다.
이 회로는 pMIS트란지스터940의 소스가 고전위측전원공급선 VCC에 접속되고, pMIS트란지스터940의 드레인이 nMIS트란지스터941을 개입하여 nMIS트란지스터942의 드레인에 접속되고, nMIS트란지스터942의 소스가 nMIS트란지스터943을 개입하여 저전위측전원공급선VSS에 접속되어 있다. 또, nMIS트란지스터945의 드레인이 pMIS트란지스터944를 개입하여 고전위측전원공급선VCC에 접속되고, nMIS트란지스터945의 소스가 pMIS트란지스터946의 소스에 접속되고, pMIS트란지스터940의 드레인이 pMIS트란지스터945를 개입하여 저전위측전원공급선VSS에 접속되어 있다.
nMIS트란지스터942, 945, pMIS트란지스터940과 946의 게이트는 서로 공통으로 접속되고, 이에 입력R이 공급된다. 또, nMIS트란지스터941, 943, pMIS트란지스터944와 947의 게이트는 서로 공통으로 접속되고, 이에 입력S가 공급된다. 더욱이 nMIS트란지스터941의 소스와 nMIS트란지스터945의 소스가 서로 공통으로 접속되고, 이로부터 출력X가 꺼내어진다.
상기 구성에 있어서, 입력S가 '1'일 때, nMIS트란지스터941과 943이 온, pMIS트란지스터944와 947가 오프로 되고, 출력X는 pMIS트란지스터940과 nMIS트란지스터942로서 되는 CMIS인버터로 입력R을 반전한 것에 동등하게 된다. 또, 입력S가 '0'일 때, nMIS트란지스터941과 943이 오프, pMIS트란지스터944와 947가 온으로 되고, 출력X는 nMIS트란지스터945와 pMIS트란지스터946으로서 되는 비반전게이트에 입력R을 통한 것, 즉 입력R에 동등하게 된다. 따라서 출력X는 입력R와 입력S의 배타적논리화로 된다.
이 배타적논리화회로의 소자수는 8개이고, 제119도의 회로소자수와 동일하지만, 입력R의 부정신호*R와 입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R와 *S가 없는 경우에 새로이 CMIS인버터를 2개 추가할 필요가 없다. 따라서, 이 배타적 논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다. 배타적부정논리화회로는 회로소자가 6개이고, 제119도의 회로의 소자수8보다도 적고, 더욱이 입력R의 부정신호*R과 입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R과 *S가 없는 경우에 새로히 CMIS인버터를 2개 추가할 필요는 없다. 따라서 이 배타적부정논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다.
이 배타적논리화회로는 제120도의 배타적논리화회로 보다도 출력의 구동능력의 점에 뛰어나고, 또, 제122도의 배타적논리화회로보다도 동작의 고속성의 점에서 뛰어나다.
제125도는 제126도의 회로의 칩상페턴을 나타낸다. 이 회로는 p형기판950의 표면부에 n형웰951이 형성되고, n형웰951내에 p형확산영역961과 962가 형성되고, n형웰951의 가까이의 p형기판950에 n형확산영력963과 964가 형성되어 있다. 도중, 965와 966에 제0층의 게이트이고, 플리실리콘 등으로 형성된다. 967, 968과 969는 고전위측전원공급선VCC와 저전위측전원공급선VSS와 같이 p형기판950측에서 제1층의 메탈배선이고, 970는 p형기판950측에서 제2층의 메탈배선이다. 도중의 작은 구형은 층간접속용 콘텍트이고, 그 중 971은 고전위측전원공급선VCC와 n형웰951과를 접속하고, 972와 973은 저전위측전원공급선VSS과 p형기판950과를 접속하고, 974는 메탈배선 967과 메탈배선970과 접속하고 있다.
제125도에서 명백한 바와 같이 이 배타적논리화회로의 소요칩 면적은 비교적 좁다.
이상 설명한 바와 같이 제33실시예의 배타적논리화회로와 제34실시예의 배타적부정논리화회로는 어느 것도 회로소자가 4개이고, 제119도의 종래회로의 소자수의 반분이고, 더욱이 제1입력R의 부정신호*R과 제2입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R과 *S가 없는 경우에 새로이 CMIS인버터를 2개 추가할 필요가 없고, 따라서, 회로소자수를 저감하여 반도체집적회로의 집적도를 향상시키는 것이 될 수 있는 뛰어난 효과를 이룬다.
제35실시예의 배타적논리화회로와 제36실시예 배타적부정논리화회로는 어느 것도 회로소자가 6개이고, 제119도의 종래회로의 소자수의 반분이고, 더욱이 제1입력R의 부정신호*R과 제2입력S의 부정신호*S와를 필요로 하지 않으므로 입력*R과 *S가 없는 경우에 새로이 CMIS인버터를 2개 추가할 필요가 없고 따라서 회로소자수를 저감하여 반도체집적회로의 집적도를 향상시키는 것이 될 수 있는 뛰어난 효과를 이룬다.
이 제35실시예의 배타적논리화회로는 상기 제33실시예의 배타적논리화회로보다도 출력의 구동능력의 점에서 뛰어나 있고, 제36실시예의 배타적부정논리화회로는 상기 제34실시예의 배타적부정논리화회로보다도 출력의 구동능력의 점에서 뛰어나 있다.
제37실시예의 배타적논리화회로의 소자수는 8개이고 제118도의 종래회로의 소수수와 동일하지만 제1입력R의 부정신호*R와 제2입력신호S의 부정신호*S와를 필요로 하지 않으므로 입력*R과 *S가 없는 경우에 새로이 CMIS인버터를 2개 추가할 필요가 없다. 따라서, 이 배타적논리화회로를 사용하면 반도체집적회로의 집적도를 향상시키는 것이 가능케 된다.
이 제37실시예의 배타적논리화회로의 상기 제33실시예의 배타적논리화회로보다 출력의 구동능력의 점에서 뛰어나고, 도, 상기 제35실시예의 배타적논리화회로보다도 동작의 고속성의 점에서 뛰어나 있다.
산업상의 이용의 가능성
플래쉬메모리는 자기기억장치의 바꾸어놓기로서의 용도가 기대되고 있고, 특히 휴대기기에 있어서의 자기기억장치의 바꾸어놓기는 소형으로 경량이라는 플래쉬메모리의 특성을 살리고 있다. 그러나 실제로 자기기억장치를 바꾸어 놓고, 사용되도록 되기에는 더한층의 소형화·고속화·저소비전력화·저전압화 등 과제가 많다. 본 발명은 이들의 요망을 실현하는 것이고, 플래쉬메모리가 본격적으로 사용되는데 필요한 많은 과제를 해결한다.
본 발명은 기억한 정보를 일괄하여 또는 블럭마다 일괄하여 전기적 소거가 행해지는 불휘발성 반도체기억장치, 이른바 플래쉬메모리에 관하여 특히 플래쉬메모리에 있어서의 소거동작이 개선 및 그에 부수하는 회로의 개선에 관한다.
근년, 불휘발성메모리의 분야에 있어서는 전기적으로 데이타를 소거함으로써 가능한, 예를 들면, EEPROM(Electrically Erasable Programmable Read Only Memory)등의 반도체기억장치가 수많이 개발되어 있다. 이는, 미리 기록된 소정의 데이타를 전기적으로 소거함으로써 재기록이 가능케 되는 불휘발성메모리이다.
이와 같은 불휘발성메모리로는 가지기억장치등의 매체에서 바꾸어 사용하는 것을 고려하여 대용량화와 저코스트화가 도모됨과 아울러 휴대형 정보처리말단에 사용하는 것을 고려하여 저전압화가 요구된다.
종래, 미리 기록된 소정의 데이타를 소거함으로써 재차 써넣기가 가능케 되는 불활성메모리인 반도체기억장치로서 예를들면, EPROM( Erasable Programmable Read Only Memory)과 EEPROM등이 알려져 있다. 그러나, EPROM은 셀사이즈가 작은 장점이 있으나 데이타의 소거에 자외선을 사용하기 때문에 데이타소거가 귀찮게 되고 또, EEPROM은 데이타 전기적으로 소거되므로 데이타소거는 용이하나 EPROM과 비교하여 셀사이즈가 크므로 대용량화하기 어렵다는 문제가 있다. 그리하여, 이들의 각 메모리의 장점을 아울러 가지는 예를 들면 플래쉬(FLASH)메모리라고 불리우는 반도체기억장치가 개발되어 있다. 또한 이하의 설명에 있어서는 그 플래쉬메모리라는 명칭을 사용하는 것으로 한다.
제1도는 본 발명의 적용되는 플래쉬메모리의 전체구성도이다.
제2도는 제1도의 요부의 회로도이다.
제3도는 메모리셀의 구조도이다.
제4도에서 제7도는 플래쉬메모리의 독출·써넣기와 소거의 방법 설명도이고, 제4도가 써넣을 때 제5도가 독출시, 제6도가 소거시, 제7도가 부전압인가에 소거시의 각조건을 나타낸다.
제8도는 고전압인가에 의한 차넬 소거의 설명도이다.
제9도는 고전압인가에 의한 소스 소거의 설명도이다.
제10도는 부전압인가에 의한 차넬 소거의 설명도이다.
제11도는 부전압인가에 의한 소스 소거의 설명도이다.
제12도는 트란지스터셀의 구조도이다.
제13도는 과잉소거의 설명도이다.
제14도는 제1실시예의 회로도이다.
제15도는 제2실시예의 구성도이다.
제16도는 제15도의 써넣기제어회로의 일실시예의 회로도이다.
제17도는 제3실시예의 회로구성을 나타내는 도이다.
제18도는 제4실시예의 회로구성을 나타내는 도이다.
제19도는 제5실시예의 회로구성을 나타내는 도이다.
제20도는 제6실시예의 회로구성을 나타내는 도이다.
제21도는 제7실시예의 회로구성을 나타내는 도이다.
제22도는 제8실시예의 회로구성을 나타내는 도이다.
제23도는 플래쉬메모리셀에 있어서의 데이타소거시의 모습을 나타내는 도이다.
제24도는 종래형의 일예로서의 데이타소거용 전원회로의 구성을 나타내는 도이다.
제25도는 본 발명 제3의 태양의 원리를 설명하기 위한 소스전압전류 특성을 나타내는 그래프이다.
제26도는 소스용 전원회로의 본 발명에 관계되는 부분의 일구성예를 나타내는 회로도이다.
제27도는 제26도의 회로의 특성을 나타내는 그래프이다.
제28도는 제26도의 회로를 실제상의 특성과 그 효과의 설명도이다.
제29도는 제26도의 회로의 변형예를 나타내는 회로도이다.
제30도는 제29도의 회로의 특성을 나타내는 그래프이다.
제31도는 제11실시예의 플래쉬메모리의 메모리셀의 단면도이다.
제32도는 제11실시예의 요부구성을 나타내는 평면도이다.
제33도는 제32도의 메모리셀의 등가회로도이다.
제34도는 별에 부전압을 설치하여 워드선에 부전압인가를 행할때의 구성도이다.
제35도는 로우디코더가 부전압인가를 행할때의 로우디코더의 기능구성도이다.
제36도는 본 발명의 제5의 태양에 대응하는 플래쉬메모리의 로우디코더의 구성예를 나타내는 도이다.
제37도는 제36도의 일부의 구조예를 나타내는 도이다.
제38도와 제39도는 종래의 로우디코더의 구조예와 부전압인가를 행하는 경우의 문제점의 설명도이다.
제40도와 제41도는 제5의 태양에 대응하는 로우디코더구동부의 구조도이다.
제42도는 제12실시예의 플래쉬메모리의 구성을 나타내는 도이다.
제43도와 제44도는 제12실시예에 있어서의 디코드부의 1개의 구성예를 나타내는 도이다.
제45도는 제12실시예에 있어서의 구동부를 나타내는 도이다.
제46도는 제12실시예에 있어서의 디코드부의 다른 구성예를 나타내는 도이다.
제47도는 제12실시예에 있어서의 구동부의 다른 구성예를 나타내는 도이다.
제48도는 제12실시예에 있어서의 레벨변환회로의 회로도이다.
제49도는 제12실시예의 구동부전원절환회로의 구성도이다.
제50도는 제13실시예의 레벨변환회로의 도이다.
제51도는 제14실시예의 레벨변환회로의 도이다.
제52도는 본 발명의 제6의 태양의 레벨변환회로의 원리설명도이다.
제53도는 제15실시예의 레벨변환회로의 구체적 회로도이다.
제54도는 제53도의 레벨변환회로의 동작(무변환모드)를 나타내는 회로도이다.
제55도는 제53도의 레벨변환회로의 동작(무변환모드)를 나타내는 회로도이다.
제56도는 제53도의 레벨변환회로의 동작(납땜모드)를 나타내는 회로도이다.
제57도는 제53도의 레벨변환회로의 동작(반전모드)를 나타내는 회로도이다.
제58도는 제53도의 레벨변환회로의 동작(고전압변환모드)를 나타내는 회로도이다.
제59도는 제53도의 레벨변환회로의 동작(고전압변환모드)를 나타내는 도이다.
제60도는 제53도의 레벨변환회로의 동작(부전압변환모드)를 나타내는 도이다.
제61도는 제53도의 레벨변환회로의 동작(부전압변환모드)를 나타내는 도이다.
제62도는 제53도의 레벨변환회로를 플래쉬·메모리의 로우디코더에 사용했을 때의 구성을 나타내는 도이다.
제63도는 제62도에 나타내는 로우디코더의 동작(독출시, 선택된 경우)를 나타내는 회로도이다.
제64도는 제62도에 나타내는 로우디코더의 동작(독출시, 비선택으로 된 경우)를 나타내는 회로도이다.
제65도는 제62도에 나타내는 로우디코더의 동작(써넣을시, 선택된 경우)을 나타내는 회로도이다.
제66도는 제62도에 나타내는 로우디코더의 동작(써넣을시, 비선택으로 된 경우)를 나타내는 회로도이다.
제67도는 제62도에 나타내는 로우디코더의 동작(소거시, 선택된 경우)를 나타내는 회로도이다.
제68도는 제62도에 나타내는 로우디코더의 동작(소거시, 비선택으로 된 경우)를 나타내는 회로도이다.
제69도는 제16실시예의 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제70도는 제17실시예의 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제71도는 제18실시예의 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제72도는 제71도에 나타내는 로우디코더의 동작(독출시, 선택된 경우)를 나타내는 회로도이다.
제73도는 제71도에 나타내는 로우디코더의 동작(독출시, 비선택된 경우)를 나타내는 회로도이다.
제74도는 제71도에 나타내는 로우디코더의 동작(써넣을시, 선택된 경우)를 나타내는 회로도이다.
제75도는 제71도에 나타내는 로우디코더의 동작(써넣을시, 비선택된 경우)를 나타내는 회로도이다.
제76도는 제71도에 나타내는 로우디코더의 동작(소거시, 선택된 경우)를 나타내는 회로도이다.
제77도는 제71도에 나타내는 로우디코더의 동작(소거시, 비선택된 경우)를 나타내는 회로도이다.
제78도는 제19실시예에 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제79도는 제20실시예에 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제80도는 제21실시예에 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제81도는 제22실시예에 플래쉬·메모리의 요부(로우디코더)를 나타내는 회로도이다.
제82도는 제7의 태양으로 사용하는 부전압바이어스회로의 원리설명도이다.
제83A도에서 제83C도는 제82도의 부전압바이어스회로의 동작을 설명하기 위한 파형도이다.
제84도는 제23실시예의 플래쉬메모리의 제1실시예의 요부를 나타내는 블럭도이다.
제85도는 제23실시예의 일부분을 구체적으로 나타내는 회로도이다.
제86도는 제23실시예의 프리디코더와 로우디코더를 구성하는 NAND회로와의 접속관계를 나타내는 회로도이다.
제87A도에서 제87C도는 제23실시예의 동작을 설명하기 위한 파형도이다.
제88도는 제24실시예의 요부를 나타내는 회로도이다.
제89A도에서 제89D도는 제88도의 회로의 동작을 설명하기 위한 파형도이다.
제90도는 제25실시예의 요부를 나타내는 회로도이다.
제91도는 제26실시예의 요부를 나타내는 회로도이다.
제92도는 제27실시예의 요부를 나타내는 회로도이다.
제93도는 제92도의 A-A'선에 따른 단면도이다.
제94도는 제28실시예의 요부를 나타내는 회로도이다.
제95도는 종래의 내부전원절환회로의 예를 나타내는 도이다.
제96도는 제95도의 동작파형도이다.
제97도는 래치업발생의 설명도이다.
제98도는 제97도의 등가회로도이다.
제99도는 제29실시예의 원리구성도이다.
제100도는 제29실시예의 플래쉬메모리의 전체블럭도이다.
제101도는 제29실시예의 로우디디코더의 구성도이다.
제102도는 제29실시예의 칼럼디코더의 구성도이다.
제103도는 제29실시예의 라이트암프의 구성도이다.
제104도는 제29실시예의 일레즈암프의 구성도이다.
제105도는 제29실시예의 내부전원절환회로의 블럭 B1과 블럭 B2의 구성도이다.
제106도는 제289실시예의 고전압검출회로와 내부전원절환회로의 블럭 B3과 B4의 구성도이다.
제107A도에서 제107G도는 제29실시예의 내부전원절환회로의 블럭 B2에 있어서의 신호 G3의 생성과정을 나타내는 파형도이다.
제108도는 제29실시예의 내부전원절환회로의 블럭 B1의 동작파형도이다.
제109도는 종래의 기판(웰) 전위제어회로의 예를 나타내는 도이다.
제110도는 종래의 기판(웰) 전위제어회로의 다른 예를 나타내는 도이다.
제111도는 본 발명의 제9의 태양기판(웰) 전위제어회로의 원리구성도이다.
제112도는 제30실시예의 기판(웰) 전위제어회로를 나타내는 도이다.
제113도는 제112도의 회로의 동작을 나타내는 타임차트이다.
제114도는 제31실시예의 기판(웰) 전위제어회로를 나타내는 도이다.
제115도는 종래의 기판(웰) 전위제어회로의 구조예를 나타내는 도이다.
제116도는 제114도의 기판(웰)전위제어회로의 구조예를 나타내는 도이다.
제117도는 제32실시예의 기판(웰) 전위제어회로를 나타내는 도이다.
제118도는 제117도의 회로의 제어와 동작을 나타내는 타임차트이다.
제119도는 종래의 배타적 논리화/배타적 부정논리화 회로도이다.
제120도는 제33실시예의 배타적 논리화 회로도이다.
제121도는 제34실시예의 배타적 부정논리화 회로도이다.
제122도는 제35실시예의 배타적 논리화 회로도이다.
제123도는 제36실시예의 배타적 부정논리화 회로도이다.
제124도는 제37실시예의 배타적 논리화 회로도이다.
제125도는 제124도의 회로의 칩상 패턴도이다.

Claims (65)

  1. 기판 또는 웰에 인가되는 전압에 대하여 부(-)인 전압을 발생하는 부(-) 전압원(81)을 구비하고, 발생된 부(-)전압을 콘트롤 게이트(CG)에 인가함으로써 플로팅케이트(FG)내의 전화를 소거하는 플래쉬메모리에 있어서, 부(-)전압원(81)이 발생하는 부(-) 전압이 상기 기판 또는 웰의 전위에 대하여 소정치로 되도록 규제하는 전압규제수단(85)를 구비하는 것을 특징으로 하는 플래쉬메모리.
  2. 기판 또는 웰에 인가하는 전압을 발생하는 기판전압원(98)과 콘트롤게이트(CG)에 인가하는 부(-) 전압을 발생하는 부(-) 전압원(91)을 구비하고, 상기 기판 또는 웰의 전위에 대하여 부(-)인 전압을 상기 콘트롤게이트(CG)에 인가함으로써 플로팅케이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 상기 기판전압원(98)이 발생하는 전압을 기준전위에 대하여 제1의 소정치로 되도록 규제하는 기판전압규제수단(97)과, 상기 부(-)전압원(91)이 발생하는 부(-) 전압을 상기 기준전위에 대하여 제2의 소정치로 되도록 규제하는 부(-)전압규제수단(95)를 구비하는 것을 특징으로 하는 플래쉬메모리.
  3. 소스(S)의 전위에 대하여 부(-)인 전압을 발생하는 부(-)전압원(121)을 구비하고, 발생된 부(-)전압을 콘트롤게이트(CG)에 인가함으로써 플로팅케이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 부(-) 전압원(121)이 발생하는 부(-)전압이 상기 소스(S)의 전위에 대하여 소정치로 되도록 규제하는 전압규제수단(125)을 구비하는 것을 특징으로 하는 플래쉬메모리.
  4. 소스(S)에 인가하는 전압을 발생하는 소스전압원(138)과, 콘트롤게이트(CG)에 인가하는 부(-)전압을 발생하는 부(-)전압원(131)를 구비하고, 상기 소스(S)의 전위에 대하여 부(-)인 전압을 상기 콘트롤게이트(CG)에 인가함으로써 플로팅게이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 상기 소스전압원(138)이 발생하는 전압을 기준전위에 대하여 제1의 소정치로 되도록 규제하는 소스전압규제수단(137)과, 상기 부(-) 전압원(131)이 발생하는 부(-)전압을 상기 기준전위에 대하여 제2의 소정치로 되도록 규제하는 부(-)전압규제수단(125)를 구비하는 것을 특징으로 하는 플래쉬메모리.
  5. 복수의 워드선과 복수의 빗트선의 교차부에 바꾸어쓰기 가능한 불휘발성메모리셀(Qij)이 배치되어서 되는 메모리셀이레이(11)와, 데이타소거 여부를 지령하는 제어신호(A, B)에 응답하고, 상기 불휘발성메모리셀을 구성하는 메모리트란지스터의 각개의 소스에 공통으로 전원전압을 공급하는 전원회로(18)를 구비하는 플래쉬메모리에 있어서, 그 전원회로(18)는 데이터소거시에 소거용의 전원전압(VPP)이 최대이더라도 상기 메모리트란지스터에 있어서, 애벌랜치·브레이크다운 전류를 발생하는 전압 또는 그 이하의 특정의 전압으로 되도록 로드특성을 가지는 것을 특징으로 하는 플래쉬메모리.
  6. 제5항에 있어서, 상기 전원회로(18)는 정전류회로인 것을 특징으로 하는 플래쉬메모리.
  7. 제5항에 있어서, 상기 전원회로(18)는 전원전압라인(VPP, VSS)사이에 직렬로 접속된 p차넬트란지스터(181)와 n차넬디프리션형 트란지스터(183)와 n차넬트란지스터(182)로 구성되고 상기 n차넬디프리션형 트란지스터(183)의 게이트는 상기 n차넬디프리션형트란지스터(183)와 n차넬트란지스터(182)의 접속점에 접속되고, 그 접속점에서 상기 트란지스터셀의 소스에의 출력을 얻도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  8. 제7항에 있어서, 상기 p차넬트란지스터(181)와 상기 n차넬트란지스터(182)의 게이트에는 상기 제어신호(A, B)가 입력되도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  9. 제8항에 있어서, 상기 전원회로에 있어서의 n차넬트란지스터(182)는 상기 제어신호(A, B)가 데이타소거를 지시하고 있지 않은 경우에 온 하여 상기 데이타 읽어내기/써넣기용의 전원전압을 그 전원회로의 출력단자에 전달하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  10. 제5항에 있어서, 상기 전원회로(18)는 상기 로드특성을 가지는 저항성소자를 구비하는 것을 특징으로 하는 플래쉬메모리.
  11. 제10항에 있어서, 상기 저항성소자는 p차넬트란지스터(191)로 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  12. 복수의 워드선(214m)과 빗트선(215i)를 격자상으로 배열하고 그 워드선과 빗트선의 교점에 대응하는 복수의 메모리셀(221)과, 동일 워드선상의 소정수의 메모리셀(221)을 1단위로 하여 메모리셀군(220)을 형성하고 그 메모리셀군중의 소정의 메모리셀군을 선택하는 셀렉트선(216a)를 구비하고, 그 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거함으로써 다시 써넣기할 수 있는 플래쉬메모리로서, 상기 메모리셀군(220)의 워드선(214m)을 게이트에 접속하는 MIS트란지스터(222)를 설치하여 그 MIS트란지스터(220)와, 그 메모리셀군(220)중의 각 메모리셀(221)의 소스를 공통으로 접속함과 아울러, 그 MIS트란지스터(222)를 포함하는 메모리셀군을 웰내에 형성하고, 그 메모리셀군(220)에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우, 상기 워드선(214m)에 부(-)전위전압을 인가하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  13. 제12항에 있어서, 상기 MIS트란지스터(222)를 포함하는 메모리셀군(220)을 형성하는 웰은 적어도 2이상으로 분할되는 것을 특징으로 하는 플래쉬메모리.
  14. 제12항 또는 제13항에 있어서, 상기 메모리셀군(220)에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우, 상기 웰을 기판전위와 같은 전위로 하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  15. 전기적으로 소거가능한 복수의 불휘발성메모리셀을 배열한 메모리셀어레이(271)와, 복수의 신호를 디코드하여 상기 메모리셀어레이(271)를 액세스하는 디코드부(273)를 구비하는 플래쉬메모리로서, 제1의 전원단자(275)와 제2의 전원단자(276)를 구비하고, 상기 디코드부(273)의 출력을 입력하여 상기 제1의 전원단자(275)에 인가되는 전압 도는 그 전압에 가까운 전압과, 상기 제2의 전원단자(276)에 인가되는 전압 또는 그 전압에 가까운 전압을 선택적으로 출력하는 구동부(274)를 가지고, 상기 구동부(274)는 상기 제1의 전원단자(275)에 제1의 전압을, 상기 제2의 전원단자(276)에 상기 제1의 전압보다 낮은 제2의 전압을, 각각 부여하는 제1의 동작모드와, 상기 제1의 전원단자(275)에 제3의 전압을, 상기 제2의 전원단자(276)에 상기 제3의 전압보다 높은 제4의 전압을 각각 부여하는 제2의 동작모드를 구비하고, 상기 제1 또는 제2의 동작모드에 응하여 출력전압을 절환하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  16. 제15항에 있어서, 상기 디코드부(273)와 구동부(274)는 상기 메모리셀어레이(271)의 열을 선택하는 로우디코더(272)로서, 상기 플래쉬메모리는 상기 디코드부(273)에의 신호의 레벨을 변환하는 레벨변환회로(277)와, 상기 구동부(274)의 전원을 절환하는 구동부전원절환회로(278)와, 정(+)전위와 고전위를 선택적으로 공급하는 고전압공급부(279)와, 0전위와 부(-)전위를 선택적으로 공급하는 부(-)전압공급부(280)를 가지고, 상기 정(+)전위, 고전위, 0전위, 부(-)전위는 부(-)전위 <0전위<정(+)전위<고전위로 되는 관계를 가지고, 상기 구동부전원절환회로(278)는 상기 메모리셀어레이(271)의 데이타 독출시에는 상기 구동부(274)의 제1의 전원단자(275)에 상기 정(+)전위를, 상기 제2의 전원단자(276)에 상기 0전위를 각각 공급하고, 상기 메모리셀어레이(271)의 데이타써넣기시에는 상기 구동부(274)의 제1의 전원단자(275)에 상기 고전위를, 상기 제2의 전원단자(276)에 상기 0전위를 각각 공급하고, 상기 메모리셀어레이(271)의 데이타소거시에는 상기 구동부(274)의 제1의 전원단자(275)에 상기 부(-)전위를, 상기 제2의 전원단자(276)에 상기 정(+)전위를 각각 공급하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  17. 제16항에 있어서, 상기 레벨변환회로(277)는 상기 고전압공급부(279)의 출력(VIH)(VIH)이 공급되는 제1의 단자(359)와, 상기 부(-)전압공급부(280)의 출력(VIH)이 공급되는 제2의 단자(360)를 가지고, 그 레벨변환회로의 입력이 "H"레벨(≤고전압공급부(279)의 출력)일 때에는 상기 제1의 단자(359)에 인가되는 전압 또는 그 전압에 가까운 전압을, 상기 입력이 "L"레벌(≥부(-)전압공급부(280)의 출력)일 때에는 상기 제2의 단자(360)에 인가되는 전압 또는 그 전압에 가까운 전압을 선택적으로 출력하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  18. 제16항 또는 제17항에 있어서, 상기 구동부전환절환회로(278)는 2개의 레벨변환회로(371과 372)에 의해 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  19. 제18항에 있어서, 상기 구동부(274)는 제1도전형의 기판(P-sub 또는 N-sub)상에 형성되는 제2도전형의 웰여역(Nwell 또는 Pwell)에 내포되는 제1도전형의 웰영역(Nwell 또는 Pwell)과, 상기 제2도전형의 웰영역(Nwell 또는 Pwell)에 형성되는 제1도전형차넬트란지스터와, 상기 제1도전형의 웰(Pwell 또는 Nwell)에 형성되는 제2도정형 차넬트란지스터를 가지는 것을 특징으로 하는 플래쉬메모리.
  20. 제15항에 있어서, 상기 디코드부(273)는 논리가 서로 반전한 2상출력을 가지고, 상기 구동부(274)는 제1도전형의 기판(P-sub 또는 Nsub) 상에 형성되는 제2도전형의 웰영역(Pwell 또는 Nwell)에 내포되는 제1도전형 웰영역(Pwell 또는 Nwell)과, 상기 제1도전형의 웰영역(Pwell 또는 Nwell)에 형성되는 제2도전형차넬트란지스터를 2개를 가지고, 상기 2상출력의 각각의 그 트란지스터의 게이트에 접속한 것을 특징으로 하는 플래쉬메모리.
  21. 풀업용의 p차넬트란지스터(355)와, 고전압저지용의 n차넬트란지스터(353)와, 부(-)전압저지용 p차넬트란지스터(354)와 풀다운용의 n차넬트란지스터(356)가 직렬로 접속된 트란지스터열과, 상기 풀업용트란지스터(355)와 상기 고전압저지용 트란지스터(353)의 접속점에 게이트가 접속되고, 상기 풀다운용 트란지스터(356)의 게이트에 드레인이 접속된 출력용 p차넬트란지스터(357)와, 상기 부(-)전압저지용 트란지스터(354)와 상기 풀다운용 트란지스터(356)의 접속점에 게이트가 접속되고, 상기 풀다운용 트란지스터(355)의 게이트에 드레인인 접속된 출력용 n차넬트란지스터(358)를 구비하고, 상기 출력용 p차넬트란지스터(357)의 드레인과 상기 출력용 n차넬트란지스터(358)의 드레인이 접속되어 있는 것을 특징으로 하는 레벨변환회로.
  22. 제21항에 있어서, 상기 고전압저지용 트란지스터(430)와 드레인끼리 접속되고, 또한 한쪽의 게이트와 다른쪽의 소스를 각각 접속한 반전용 n차넬트란지스터(412)와, 상기 부(-)전압저지용 트란지스터(404)와 드레인끼리 접속되고, 또한 한쪽의 게이트와 다른쪽의 소스를 각각 접속한 반전용 p차넬트란지스터(413)를 구비하고, 상기 고전압저지용 트란지스터(403)과 상기 부(-)전압저지용 트란지스터(404)의 게이트에 접속된 단자에 논리적으로 반전한 신호가 각각 인자되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  23. 제21항 또는 제22항에 있어서, 상기 출력용 p차넬트란지스터(357)의 드레인과 상기 출력용 n차넬트란지스터(358)의 드레인과의 사이에 저항소자성분을 구비하는 것을 특징으로 하는 레벨변환회로.
  24. 제23항에 있어서, 상기 저항소자성분은 디프리션형트란지스터(389)인 것을 특징으로 하는 레벨변환회로.
  25. 제16항에 있어서, 제21항 기재의 레벨변환회로를 디코드부(273)에의 신호의 레벨을 변환하는 레벨변환회로(277)로서 구비하는 것을 특징으로 하는 플래쉬메모리.
  26. 제1의 단자(423A)를 입력신호(in)가 입력되는 입력단자(420)에 접속되고, 제2의 단자(423B)를 제1의 출력신호(S1)가 출력되는 제1의 출력단자(421)에 접속된 제1의 접속스위치소자(423)와, 제1의 단자(423A)를 상기 입력단자(420)에 저속되고, 제2의 단자(24B)를 제2의 출력신호(S2)가 출력되는 제2의 출력단자(422)에 접속된 제2의 접속스위치소자(424)와, 입력단자를 상기 제1의 접속스위치소자(423)의 제2의 단자(423B)에 접속되고, 출력단자를 상기 제2의 출력단자(422)에 접속되고, 전원적(電源的)으로는 전원전압(VCC)이상의 소망의 전압(VIH)이 공급되는 제1의 전압선(427)과 접지전압(VSS)이하의 소망의 전압(VIN)이 공급되는 제2의 전압선(428)과의 사이에 접속된 제1의 인버터(425)와, 입력단자를 상기 제2의 접속스위치소자(424)의 제2의 단자(424B)에 접속되고, 출력단자를 상기 제1의 출력단자(421)에 접속되고, 전원적으로는 상기 제1의 전압선(427)과 상기 제2의 전압선(426)과의 사이에 접속된 제2의 인버터(426)를 설치하여 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  27. 제26항에 있어서 상기 제1의 스위치소자(423)는 그 게이트를 제어단자로 하는 pMIS트란지스터로 구성되고, 상기 제2의 스위치소자(424) 그 게이트를 제어단자로 하는 nMIS
  28. 제27항에 있어서, 상기 제1의 전압(427)과 상기 pMIS트란지스터의 게이트에 전원전압(VCC)보다도 높은 소망의 전압(VIH)을 공급하고, 상기 nMIS트란지스터의 게이트에 상기 전원전압(VCC)를 공급함으로써 고전압변환을 하게끔 제어되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  29. 제27항에 있어서, 상기 제2의 전압선(428)과 상기 nMIS트란지스터의 게이트에 접지전압(VSS)보다도 낮은 소망의 전압(VIN)을 공급하고 상기 pMIS트란지스터의 게이트에 접지전압(VSS)을 공급함으로써 부(-)전압변환을 하게끔 제어되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  30. 제27항에 있어서, 상기 pMIS트란지스터와 상기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치하게끔 제어되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  31. 제27항에 있어서, 상기 pMIS트란지스터와 상기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치한 후, 상기 제1의 전압선(427)에 전원전압(VCC)보다 높은 소망의 전압(VIH)를 공급함으로써 고전압변환을 하게끔 제어되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  32. 제27항에 있어서, 상기 pMIS트란지스터와 상기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치한 후, 상기 제2의 전압선(428)에 전원전압(VSS)보다 낮은 소망의 전압(VIH)를 공급하므로써 부(-)전압변환을 하게끔 제어되도록 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  33. 제26항 내지 제32항에 있어서, 상기 제2의 인버터(426)의 정(+)측의 전원단자는 상기 제1의 전압선(427)에 접속하지 않고, 부가p차넬트란지스터(544)를 통하여 상기 제1의 스위치소자(423)의 pMIS트란지스터의 게이트 제어단자에 접속되고, 상기 부가p차넬트란지스터(544)의 게이트는 상기 입력단자에 접속되어 있는 것을 특징으로 하는 레벨변환회로.
  34. 풀업용의 p차넬트란지스터(519)와, 제1저항소자 성분과, 풀다운용의 n차넬트란지스터(521)가 직렬로 접속된 제1트란지스터 저항열과, 상기 풀업용의 트란지스터(519)와 상기 제1저항소자 성분의 접속점에 게이트가 접속되고, 드레인 상기 풀다운용 트란지스터(512)의 게이트에 접속된 p차넬트란지스터(522)와, 상기 풀다운용 트란지스터(521)와 상기 제1접속소자 성분의 접속점에 게이트가 접속되고, 드레인이 상기 풀업용 트란지스터(519)의 게이트에 접속된 n차넬트란지스터(524)와, 상기 p차넬트란지스터(522)의 드레인과 상기 n차넬트란지스터(524)의 드레인의 사이에 접속된 제2저항소자 성분과, 드레인이 상기 제1저항소자 성분의 양단에 각각 접속되고, 또한 게이트와 소스끼리 각각 접속된 2개의 n차넬트란지스터(516, 517)와, 드레인이 상기 제2저항소자 성분의 양단에 접속되고, 또한 게이트와 소스끼리 각각 접속되고, 그 소스가 상기 2개의 n차넬트란지스터(516, 517)의 소스에 접속된 p차넬트란지스터(513, 514)를 구비하는 것을 특징으로 하는 레벨변환회로.
  35. 제34항에 있어서, 상기 제1과 제2저항소자 성분이 디프리션형트란지스터(520, 522)인 것을 특징으로 하는 레벨변환회로.
  36. 로우디코더에 제26항에 기재의 레벨변환회로를 구비하고, 그 레벨변환회로의 출력으로 워드선을 구동하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  37. 로우디코더에 제26항기재의 레벨변환회로를 구비함과 아울러, 그 레벨변환회로의 후단에 인버터로서 되는 워드선드라이버를 접속하고, 그 워드선드라이버의 출력으로 워드선을 구동하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  38. 로우디코더에 제26항기재의 레벨변환회로를 구비하고, 그 레벨변환회로의 후단에 복수의 워드선드라이버를 설치하고, 그복수의 워드선드라이버의 전원선의 전압을 독립하에 제어하여 워드선을 구동하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  39. 로우디코더에 제26항기재의 레벨변환회로를 구비하고, 그 레벨변환회로의 후단에 푸쉬풀회로로서 되는 워드선드라이버를 접속하고, 그 워드선드라이버의 출력으로 워드선을 구동하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  40. 로우디코더에 제26항기재의 레벨변환회로를 구비하고, 그 레벨변환회로의 후단에 푸쉬풀회로로서 되는 워드선드라이버를 접속하고, 그복수의 워드선드라이버의 전원선의 전압을 독립하게 제어함으로써 워드선을 구동하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  41. 제39항 또는 제40항에 있어서, 용량커플링에 의한 승압회로를 구비하고, 상기 워드선드라이버의 한쪽의 구동트란지스터의 게이트전압을 승압하여 출력전압을 전압강하를 방지하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  42. 제39항에 있어서, 상기 워드선드라이버의 한쪽을 구동트란지스터의 소스·게이트간 용량에 의해 부트스트랩(bootstrap)회로를 형성하고, 상기 한쪽의 구동트란지스터의 게이트전압을 승합하여 출력전압을 전압강화를 방지하도록 구성되어 있는 것을 특징으로 하는 프래쉬메모리.
  43. 캐퍼시터(550)와, 드레인을 부(-)전압출력단(554)에 접속되고, 게이트와 소스를 상기 캐피시터(550)의 일단(550B)에 접속된 제1의 p차넬MIS전계효과트란지스터(551)와 드레인을 상기 제1의 p차넬MIS전계효과트란지스터(551)의 소스에 접속되고, 게이트를 상기 부(-)전압출력단(554)에 접속되고, 소스에 부(-)전압(VBB)이 인가되는 제2의 p차넬MIS전계효과트란지스터(552)를 구비하여서 구성되어 있는 부(-)전압바이어스회로를 구비하고, 부(-)전압출력동작시에 상기의 캐피시터(550)의 타단(550A)에 클럭펄스(CLK)가 공급됨으로써, 상기 부(-)전압출력단(554)이 상기 부(-)(VBB)으로 되는 부(-)전압바이어스회로에 있어서, 상기 제1의 p차넬MIS전계효과트란지스터(551)는 디프리션형의 p차넬MIS전계효과트란지스터인 것을 특징으로 하는 부(-)전압바이어스회로.
  44. 제43항에 있어서, 상기 캐피시터(550)는 디프리션형의 p차넬MIS전계효과트란지스터로 구성되어 있는 것을 특징으로 하는 부(-)전압바이어스회로.
  45. 제43항 또는 제44항에 있어서, 부(-)전압출력동작시, 상기 제1, 제2의 p차넬MIS전계효과 트란지스터(551, 552)가 형성되어 있는 웰 또는 기판에 바이어스전압으로서 접지전압(VSS)을 공급하도록 구성되어 있는 것을 특징으로 하는 부(-)전압바이어스회로.
  46. 복수개의 워드선(WLi)과 복수개의 빗트선(BLi)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(ij591)에 배치되어서 되는 셀매트릭스와, 써넣기시와 독출시에 상기 워드선(WLi)에 소정전압을 선택적으로 인가하는 로우디코더(587)를 구비하는 플래쉬메모리셀에 있어서, 상기 셀매트릭스와 상기 로우디코더(587)의 사이에 워드선(WLi)마다 설치되고, 그 워드선이 부(-)전압일 때는 차단상태로 되지만, 그 이외의 때에는 도통상태(導通狀態)로 되는 스위치회로(590)와, 부(-)전압출력단이 상기 워드선(WLi)에 접속되고, 클럭펄스(CLK)를 입력함으로써, 부(-)전원의 전압출력을 상기 워드선에 인가하는 부(-)전압바이어스회로(592)와, 소거시에 상기 워드선(WLi)의 것이 선택된 것을 검출한 경우에, 상기 클럭펄스(CLK)가 상기 부(-)전압바이어스회로에 공급되도록 제어하는 클럭펄스제어회로(593, 594)를 구비하는 것을 특징으로 하는 플래쉬메모리.
  47. 제46항에 있어서, 상기 워드선(WLi)은 복수의 그룹으로 분할 되고 있고, 상기 클럭펄스제어회로(593, 594)는 그 그룹내의 어느 하나의 워드선이 선택된 때에는 그 그룹내의 워드선에 접속되는 각 부(-)전압바이어스회로에 상기 클럭펄스(CLK)가 공급되게끔 제어하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  48. 드레인전극 또는 소스전극의 한쪽을 제1전원선(701)에 접속하고, 다른쪽을 제2전원선(702)에 접속한 n차넬의 제1MIS트란지스터(704)와, 드레인전극 또는 소스전극의 한쪽과 웰을 상기 제1전원선(701)의 전위(VCC)보다 높은 전위(VPP)의 제3전원선(703)에 접속하고, 다른쪽을 노드(n70)에 접속한 p차넬의 제2MIS트란지스터(705)와, 드레인전극 또는 소스전극의 한쪽을 상기 노드(n70)에 접속하고, 다른쪽과 웰을 상기 제2전원선(702)에 접속한 p차넬 제3MIS트란지스터(706)를 구비하는 반도체메모리의 내부전원절환회로에 있어서, 드레인전극 또는 소스전극의 한쪽을 상기 제3전원선(703)에 접속하고, 다른쪽을 상기 제2전원선(702)에 접속한 n차넬의 제4MIS트란지스터(707)를 구비하는 것을 특징으로 하는 반도체메모리의 내부전원환회로.
  49. 제48항에 있어서, 상기 제1MIS트란지스터(704)와 제3MIS트란지스터(706)의 온/오프동작을 상보적으로 행하게 함과 함께, 제3MIS트란지스터(706)가 온되는 경우에는, 제3MIS트란지스터(706)의 온과 동시 또는 그 보다도 늦게 제4MIS트란지스터(707)를 온지시킨 후, 상기 제2MIS트란지스터(705)를 온시키게끔 트란지스터를 제어하도록 구성되어 있는 것을 특징으로 하는 반도체메모리의 내부전원절환회로.
  50. 제48항에 있어서, 상기 제4MIS트란지스터(707)의 온도작중에 있어서의 상기 제4MIS트란지스터(707)의 게이트전압을 적아도 상기 제1전원선(701)의 전위(VCC)에 제4트란지스터(707)의 한계치를 가한 전위이상으로 하도록 구성되어 있는 것을 특징으로 하는 반도체메모리의 내부전원절환회로.
  51. 전위제어대상부분에 접속되는 전원선(VBS)에 부(-)전압을 출력하는 부(-)전압원(860)과, 기판 또는 웰과 소스가 상기 전원선(VBS)에 접속되고, 드레인이 접지전압(VSS)에 접속되는 제1의 n차넬형 트란지스터(867)와, 기판 또는 웰과 소스가 상기 전원선(VBS)에 접속되고, 드레인이 상기 제1의 n차넬형 트란지스터(867)의 게이트에 접속된 제2의 n차넬형 트란지스터(865)와, 상기 제1의 n차넬형 트란지스터(867)의 게이트와 정전원(VCC)과의 사이에 설치된 제1스위치(863)와, 상기 제2의 n차넬형 트란지스터(865)의 게이트를, 정(+)전원(VCC) 또는 접지전압(VSS)에 접속하거나, 개방하는 선택이 가능한 제2스위치(864)와, 상기 제2의 n차넬형 트란지스터(865)의 게이트와 소스사이에 접속된 용량소자(868)를 구비하고, 부(-)전압을 인가하지 않을 때에는, 상기 부(-)전압(860)을 비출력상태로 하고, 상기 제1스위치(863)를 접속상태로 하고, 상기 제2스위치(864)를 접지 전원(VSS)에 접속하고, 부(-)전압을 인가할 때에는, 먼저 상기 제1스위치(863)를 개방함과 동시에 상기 제2스위치(864)를 정(+)전원(VCC)에 접속되고, 그후 상기 제2스위치(864)를 개방함과 아울러 상기 부(-)전압원(VBB)을 출력상태로 하도록 구성되어 있는 것을 특징으로 하는 기판전위제어회로.
  52. 제51항에 있어서, 상기 제2스위치(864)는 정(+)전원(VCC)과 접지전원(VSS)사이에 직렬로 접속된 p차넬형 트란지스터(875)와 n차넬형 트란지스터(876)이고, 각각의 게이트에 인가하는 신호에 의하여 접속상태가 절환되는 것을 특징으로 하는 기판전위제어회로.
  53. 제51항에 있어서, 상기 제1스위치(863)는 p차넬형 트란지스터(877)인 것을 특징으로 하는 기판전위제어회로.
  54. 기판 또는 웰에 접속되는 전원선(VBS)에 부(-)전압을 추력하는 부(-)전압웰(870)과, 기판 또는 웰과 소스가 상기 전원선(VBS)에 접속되고, 드레인이 접지전원(VSS)에 접속되는 제1의 n차넬형 트란지스터(878)와, 기판 또는 웰과 소스가 상기 전원선(VBS)에 접속되고, 드레인이 상기 제1의 n차넬형 트란지스터(878)의 게이트에 접속된 제2의 n차넬형 트란지스터(879)와, 상기 제1의 n차넬형 트란지스터(878)의 게이트에 정(+)전원(V CC)과 접지전원(VSS)의 전압을 선택적으로 인가하는 제1게이트전압원(871)과, 상기 제2의 n차넬형 트란지스터(879)의 게이트를 정(+)전원(VCC) 또는 접지전원(VSS)에 접속하거나, 개방하는 선택이 가능한 제2스위치와, 상기 제2의 n차넬형 트란지스터(879)의 게이트와 소스사이에 접속된 용량소자(800)를 구비하고, 부(-)전압을 인가하지 않을 때에는, 상기 부(-)전압원(870)를 비출력상태로 하고, 상기 제1게이트전압원(871)은 정(+)전원(VCC)의 전압을 출력하고, 상기 제2스위치를 접지전원(VSS)에 접속하고, 부(-)전압을 인가할 때에는, 먼저 상기 제1게이트전압원(871)이 접지전원(VSS)의 전압을 출력하도록 절환함과 동시에 상기 제2스위치를 정전원(VCC)에 접속하고, 그후 상기 제2스위치를 개방함과 아울러, 상기 부(-)전압원(870)을 출력상태로 하도록 구성되어 있는 것을 특징으로 하는 기판전위제어회로.
  55. 제51항에 있어서, 상기 제1과 제2 n차넬형트란지스터(878, 879)는 n형 기판상에 형성되는 p웰영역에 형성되는 것을 특징으로 하는 기판전위제어회로.
  56. 제51항 내지 제55항 중 어느 한항에 기재한 기판전위제어회로를 가지는 것을 특징으로 하는 플래쉬메모리.
  57. 제1pMIS트란지스터(921)의 소스가 고전위측전원공급선에 접속되고, 제1nMIS트란지스터(922)의 소스가 저전위측전원공급선에 접속되고, 그 제1pMIS트란지스터의 게이트와 그 제1nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 제1pMIS트란지스터의 드레인과 그 제1nMIS트란지스터인버터(925)와, 소스가 그 제1CMS인버터의 그 입력단에 접속되고 그 소스에 제1입력(R)이 공급되는 제2pMIS트란지스터(924)와, 드레인이 그 제1CMIS인버터의 그 출력단에 접속되고, 소스가 그 제2pMIS트란지스터의 드레인에 접속되고, 게이트가 그 제2pMIS트란지스터의 게이트에 접속되고, 그 게이트에 제2입력(S)이 공급되는 제2nMIS트란지스터(923)을 가지고, 그 제2pMIS트란지스터의 드레인과 그 제2nMIS트란지스터의 소스와의 접속점에서 제1입력과 그 제2입력과의 배타적논리합(X)이 출력되도록 구성되어 있는 것을 특징으로 하는 배타적논리합회로.
  58. 제1pMIS트란지스터(921)의 소스가 고전위측전원공급선에 접속되고, 제1nMIS트란지스터의 게이트와 그 제1nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 제1pMIS트란지스터의 드레인과 그 제1nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 제1CMIS인버터(925)와, 드레인이 그 제1CMIS인버터의 그 입력단에 접속되고, 그 드레인에 제1입력(R)이 공급되는 제2nMIS트란지스터(927)와, 소스가 그 제1CMIS인버터의 그 추력단에 접속되고 드레인이 그 제2nMIS트란지스터의 소스에 접속되고, 게이트가 제2nMIS트란지스터(926)를 가지고, 제2pMIS트란지스터의 드레인과 그 제2nMIS트란지스터의 소스와이 접속점에서 그 제1입력과 그 제2입력과의 배타적부정논리합(*X)이 출력되도록 구성되어 있는 것을 특징으로 하는 배타적부정논리합회로.
  59. 제58항의 기재의 배타적부정논리합회로와, 제3pMIS트란지스터(931)의 소스가 고전위측전원공급선에 접속되고, 제3nMIS트란지스터(932)의 소스가 저전위측전원공급선에 접속되고, 그 제3nMIS트란지스터의 게이트와 그 제3nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 입력단에 그 배타적부정논리합회로의 출력단이 접속되고, 그 제3pMIS트란지스터의 드레인과 그 제3nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 제2CMIS인버터(935)를 가지고, 그 제2CMIS인버터의 출력단에서 그 제1입력(R)과 그 제2입력(S)과의 배타적논리합(X)이 출력되도록 구성되어 있는 것을 특징으로 하는 배타적논리합회로.
  60. 제57항의 기재의 배타적논리합회로와 제3pMIS트란지스터(931)의 소스가 고전위측전원공급선에 접속되고, 제3nMIS트란지스터(932)의 소스가 저전위측전원공급선에 접속되고, 그 제3pMIS트란지스터의 게이트와 그 제3nMIS트란지스터의 게이트가 공통으로 접속되고, 그 제3pMIS트란지스터의 드레인과 제3nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 제2CMIS인버터(935)를 가지고, 그 제2CMIS인버터의 출력단에서 그 제1입력(R)과 그 제2입력(S)과의 배타적부정논리합(*X)이 출력되도록 구성되어 있는 것을 특징으로 하는 배타적부정논리합회로.
  61. 제1pMIS트란지스터(940)의 소스가 정(+)전원공급선에 접속되고, 그 제1pMIS트란지스터의 드레인이 제2nMIS트란지스터(941)를 통하여 제1nMIS트란지스터의 드레인이 제2nMIS트란지스터(941)를 통하여 제1nMIS트란지스터(942)의 드레인에 접속되고, 제1nMIS트란지스터의 소스가 제4nMIS트란지스터(943)를 통하여 저전위측전원공급선에 접속된 제1직렬 회로와, 제3nMIS트란지스터(945)의 드레인이 제2pMIS트란지스터(944)를 통하여 그 고전위측전원공급선에 접속되고, 그 제3nMIS트란지스터의 소스가 제2pMIS트란지스터(946)의 소스에 접속되고, 그 제3pMIS트란지스터의 드레인이 제4pMIS트란지스터(947)를 통하여 그 저전위측전원공급선에 접속된 제2직렬회로를 가지고, 그 제1nMIS트란지스터, 그 제3nMIS트란지스터, 그 제1pMIS트란지스터와 그 제3pMIS트란지스터의 게이트가 서로 공통으로 접속되어서 이에 제1입력(R)이 공급되고, 그 제2nMIS트란지스터, 그 제4nMIS트란지스터, 그 제2pMIS트란지스터와 그 제4pMIS트란지스터의 게이트가 서로 공통으로 접속되어서 이에 제2입력(S)이 공급되고, 그 제2nMIS트란지스터의 소스와 그 제3nMIS트란지스터의 소스가 서로 공통으로 접속되어서 이로 부터 그 제1입력과 그 제2입력과의 배타적논리합(X)이 출력되도록 구성되어 있는 것을 특징으로 하는 배타적논리합회로.
  62. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 차넬의 전압에 대하여 부(-)인 전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 상기 콘트롤게이트(CG)에 인가하는 부(-)전압을 상기 차넬에 인가되는 차넬전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
  63. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 차넬의 전압에 대하여 부(-)인 전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 상기 콘트롤게이트(CG)에 인가하는 부(-)전압을 기준전압에 대하여 일정치가 되도록 규제함과 아울러, 상기 차넬에 인가하는 차넬전압을 상기 기준전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
  64. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 소스(S)의 전압에 대하여 부(-)인 전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 상기 콘트롤게이트(CG)에 인가하는 부(-)전압을 상기 소스(S)에 인가되는 소스전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
  65. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 소스(S)의 전압에 대하여 부(-)인 전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 상기 콘트롤게이트(CG)에 인가하는 부(-)전압을 기준전압에 대하여 일정치가 되도록 규제함과 아울러, 상기 소스(S)에 인가되는 소스전압을 상기 기준전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
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Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
TW271011B (ko) 1994-04-20 1996-02-21 Nippon Steel Corp
EP0686978B1 (en) * 1994-06-07 2001-03-07 STMicroelectronics S.r.l. A method for in-factory testing of flash EEPROM devices
DK0806045T3 (da) * 1995-01-26 2002-03-04 Macronix Int Co Ltd Dekodet ordlinje-driver med positive og negative spændingstilstande
EP0730299B1 (en) * 1995-02-28 2000-07-12 Co.Ri.M.Me. Circuit for biasing epitaxial regions
JP3145894B2 (ja) * 1995-03-10 2001-03-12 日本電気株式会社 電気的に書込み・消去可能な不揮発性半導体記憶装置
DE69633000D1 (de) * 1996-03-29 2004-09-02 St Microelectronics Srl Zellendekodiererschaltkreis für einen nichtflüchtigen elektrisch programmierbaren Speicher und entsprechendes Verfahren
JP3094913B2 (ja) * 1996-06-19 2000-10-03 日本電気株式会社 半導体回路
US5818757A (en) * 1996-07-22 1998-10-06 Invox Technology Analog and multi-level memory with reduced program disturb
WO1998010471A1 (en) * 1996-09-05 1998-03-12 Macronix International Co., Ltd. Triple well floating gate memory and operating method with isolated channel program, preprogram and erase processes
JP3114797B2 (ja) * 1996-09-26 2000-12-04 日本電気株式会社 不揮発性半導体記憶装置
US5847442A (en) * 1996-11-12 1998-12-08 Lucent Technologies Inc. Structure for read-only-memory
EP0855788B1 (en) * 1997-01-23 2005-06-22 STMicroelectronics S.r.l. NMOS negative charge pump
JP3191861B2 (ja) * 1997-01-30 2001-07-23 日本電気株式会社 不揮発性半導体メモリ装置及びその消去方法
DE19880311B3 (de) * 1997-02-12 2017-06-22 Hyundai Electronics America Inc. Nichtflüchtige Speicherstruktur
JP2964982B2 (ja) * 1997-04-01 1999-10-18 日本電気株式会社 不揮発性半導体記憶装置
US5972745A (en) * 1997-05-30 1999-10-26 International Business Machines Corporation Method or forming self-aligned halo-isolated wells
JP3765163B2 (ja) * 1997-07-14 2006-04-12 ソニー株式会社 レベルシフト回路
US5828605A (en) * 1997-10-14 1998-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Snapback reduces the electron and hole trapping in the tunneling oxide of flash EEPROM
JP3175665B2 (ja) * 1997-10-24 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置のデータ消去方法
WO1999030326A1 (en) * 1997-12-05 1999-06-17 Macronix International Co., Ltd. Memory driver with variable voltage modes
IT1298819B1 (it) * 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di commutazione
KR19990082845A (ko) * 1998-04-01 1999-11-25 클라크 3세 존 엠. 저전압 환경에서 프로그램 가능 및 소거 가능한 단일 폴리 ｅｅｐｒｏｍ 셀 및 그 프로그래밍, 소거, 판독 방법
JPH11328986A (ja) * 1998-05-12 1999-11-30 Nec Corp 半導体記憶装置およびそのマルチライト方法
KR19990088517A (ko) * 1998-05-22 1999-12-27 마 유에 예일 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법
WO2000002423A2 (en) * 1998-07-01 2000-01-13 Everbrite, Inc. Power supply for gas discharge lamp
US6044020A (en) * 1998-07-28 2000-03-28 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device with a row decoder circuit
JP2000057766A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 昇圧電圧駆動回路およびそれを用いた半導体記憶装置
US6111286A (en) * 1998-10-22 2000-08-29 Worldwide Semiconductor Manufacturing Corporation Low voltage low power n-channel flash memory cell using gate induced drain leakage current
US6055186A (en) * 1998-10-23 2000-04-25 Macronix International Co., Ltd. Regulated negative voltage supply circuit for floating gate memory devices
JP2000182387A (ja) * 1998-12-14 2000-06-30 Global Alliance Kk 不揮発性メモリー
US6091635A (en) * 1999-03-24 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Electron injection method for substrate-hot-electron program and erase VT tightening for ETOX cell
US6667506B1 (en) 1999-04-06 2003-12-23 Peregrine Semiconductor Corporation Variable capacitor with programmability
US6690056B1 (en) 1999-04-06 2004-02-10 Peregrine Semiconductor Corporation EEPROM cell on SOI
US6181599B1 (en) 1999-04-13 2001-01-30 Sandisk Corporation Method for applying variable row BIAS to reduce program disturb in a flash memory storage array
US7154133B1 (en) * 1999-04-22 2006-12-26 Renesas Technology Corp. Semiconductor device and method of manufacture
US6198662B1 (en) * 1999-06-24 2001-03-06 Amic Technology, Inc. Circuit and method for pre-erasing/erasing flash memory array
EP1063653B1 (en) * 1999-06-24 2004-11-17 STMicroelectronics S.r.l. Nonvolatile memory device, in particular of flash type
US6137727A (en) * 2000-01-24 2000-10-24 Advanced Micro Devices, Inc. Reduction of oxide stress through the use of forward biased body voltage
JP3775963B2 (ja) * 2000-02-02 2006-05-17 シャープ株式会社 不揮発性半導体メモリ装置の消去方式
US6639835B2 (en) * 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6351428B2 (en) * 2000-02-29 2002-02-26 Micron Technology, Inc. Programmable low voltage decode circuits with ultra-thin tunnel oxides
US6605961B1 (en) 2000-02-29 2003-08-12 Micron Technology, Inc. Low voltage PLA's with ultrathin tunnel oxides
JP3502015B2 (ja) * 2000-06-05 2004-03-02 沖電気工業株式会社 半導体記憶装置
US6713791B2 (en) * 2001-01-26 2004-03-30 Ibm Corporation T-RAM array having a planar cell structure and method for fabricating the same
US6407953B1 (en) 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6504416B1 (en) * 2001-08-14 2003-01-07 Stmicroelectronics, Inc. High linearity, low power voltage controlled resistor
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7132711B2 (en) * 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US7068544B2 (en) * 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US6768685B1 (en) 2001-11-16 2004-07-27 Mtrix Semiconductor, Inc. Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
US7064984B2 (en) * 2002-01-16 2006-06-20 Micron Technology, Inc. Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation
EP1359591B1 (en) * 2002-04-30 2006-07-05 STMicroelectronics S.r.l. Method for reducing spurious erasing during programming of a nonvolatile nrom
US20070164388A1 (en) * 2002-12-19 2007-07-19 Sandisk 3D Llc Memory cell comprising a diode fabricated in a low resistivity, programmed state
US20040175008A1 (en) * 2003-03-07 2004-09-09 Hans-Ueli Roeck Method for producing control signals, method of controlling signal and a hearing device
US8027495B2 (en) 2003-03-07 2011-09-27 Phonak Ag Binaural hearing device and method for controlling a hearing device system
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
JP3762385B2 (ja) * 2003-04-28 2006-04-05 株式会社東芝 不揮発性半導体記憶装置
DE10320874B4 (de) * 2003-05-09 2014-01-09 Qimonda Ag Integrierter Halbleiterspeicher mit einem Transistor verringerter Gate-Oxiddicke
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
DE10352785A1 (de) * 2003-11-12 2005-06-02 Infineon Technologies Ag Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich
JP4383159B2 (ja) * 2003-12-25 2009-12-16 Ｎｅｃエレクトロニクス株式会社 チャージポンプ回路
KR100559715B1 (ko) * 2004-02-25 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 방법
JP4698583B2 (ja) * 2004-05-12 2011-06-08 スパンション エルエルシー 半導体装置及びその制御方法
KR100587683B1 (ko) * 2004-06-07 2006-06-08 삼성전자주식회사 불휘발성 반도체 메모리 장치에서의 고전압 발생회로
US9842629B2 (en) 2004-06-25 2017-12-12 Cypress Semiconductor Corporation Memory cell array latchup prevention
US7773442B2 (en) 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
US7508648B2 (en) 2005-02-08 2009-03-24 Micron Technology, Inc. Atomic layer deposition of Dy doped HfO2 films as gate dielectrics
US7374964B2 (en) * 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
JP2006311507A (ja) * 2005-03-28 2006-11-09 Matsushita Electric Ind Co Ltd 電源スイッチ回路
KR100612944B1 (ko) * 2005-04-29 2006-08-14 주식회사 하이닉스반도체 반도체 소자
US7161841B1 (en) * 2005-06-29 2007-01-09 Actel Corporation Method for erasing programmable interconnect cells for field programmable gate arrays using reverse bias voltage
US7397699B2 (en) * 2005-07-27 2008-07-08 Atmel Corporation Channel discharging after erasing flash memory devices
ITMI20051578A1 (it) * 2005-08-12 2007-02-13 St Microelectronics Srl Circuito decodificatore di riga per memorie non volatili programmabili e cancellabili elettricamente
US7285986B2 (en) * 2005-08-22 2007-10-23 Micron Technology, Inc. High speed, low power CMOS logic gate
US8110469B2 (en) * 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7242219B1 (en) * 2005-09-08 2007-07-10 Advanced Micro Devices, Inc. Circuit for parity tree structure
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
JP2009526461A (ja) * 2006-02-09 2009-07-16 エヌエックスピー ビー ヴィ 電圧供給源のパワーダウン状態を検出するための回路装置及び方法
JP4936749B2 (ja) * 2006-03-13 2012-05-23 株式会社東芝 半導体記憶装置
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
US7692973B2 (en) 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
DE102006023933A1 (de) * 2006-05-19 2007-11-29 Atmel Germany Gmbh Speichervorrichtung und Verfahren zur Programmierung einer nicht-flüchtigen Speichermatrix
US7855417B2 (en) * 2006-08-07 2010-12-21 Ememory Technology Inc. Non-volatile memory with a stable threshold voltage on SOI substrate
JP5052113B2 (ja) * 2006-12-13 2012-10-17 株式会社東芝 半導体集積回路装置
US7557614B1 (en) 2008-07-15 2009-07-07 International Business Machines Corporation Topology for a n-way XOR/XNOR circuit
US7969804B1 (en) 2008-09-22 2011-06-28 Cypress Semiconductor Corporation Memory architecture having a reference current generator that provides two reference currents
US8139436B2 (en) * 2009-03-17 2012-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits, systems, and methods for reducing leakage currents in a retention mode
US8638636B2 (en) * 2009-09-21 2014-01-28 Macronix International Co., Ltd. Word line decoder circuit apparatus and method
US8525239B2 (en) * 2010-05-27 2013-09-03 Panasonic Corporation Semiconductor device and method for driving same
KR101824027B1 (ko) 2011-02-01 2018-01-31 삼성전자 주식회사 로우 디코더 및 비휘발성 메모리 장치
TWI477788B (zh) * 2012-04-10 2015-03-21 Realtek Semiconductor Corp 偵測發光二極體短路的方法及其裝置
JP5626812B2 (ja) * 2012-08-30 2014-11-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6207838B2 (ja) * 2013-01-18 2017-10-04 サイプレス セミコンダクター コーポレーション 半導体記憶装置
US9443990B2 (en) * 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US20160005749A1 (en) * 2014-07-01 2016-01-07 Qualcomm Incorporated Series ferroelectric negative capacitor for multiple time programmable (mtp) devices
JP6495024B2 (ja) * 2015-01-29 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US9349707B1 (en) 2015-01-30 2016-05-24 Invensas Corporation Contact arrangements for stackable microelectronic package structures with multiple ranks
CN105207665B (zh) * 2015-09-23 2017-11-14 中国石油大学(北京) Mos管驱动式隔离泄放电路
US11144316B1 (en) 2018-04-17 2021-10-12 Ali Tasdighi Far Current-mode mixed-signal SRAM based compute-in-memory for low power machine learning
JP7242285B2 (ja) * 2018-12-19 2023-03-20 キオクシア株式会社 半導体装置
US10915298B1 (en) 2019-10-08 2021-02-09 Ali Tasdighi Far Current mode multiply-accumulate for compute in memory binarized neural networks
US11610104B1 (en) 2019-12-30 2023-03-21 Ali Tasdighi Far Asynchronous analog accelerator for fully connected artificial neural networks
US11615256B1 (en) 2019-12-30 2023-03-28 Ali Tasdighi Far Hybrid accumulation method in multiply-accumulate for machine learning
US11170837B1 (en) * 2020-04-28 2021-11-09 Micron Technology Identifying high impedance faults in a memory device
RU2745398C1 (ru) * 2020-10-27 2021-03-24 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Триггерный логический элемент И/ИЛИ
RU2760206C1 (ru) * 2021-03-31 2021-11-22 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Триггерный логический элемент НЕ/ИЛИ/И/ИЛИ-НЕ/И-НЕ
US12190938B2 (en) 2022-06-15 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory driver, memory system, and operating method

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49126249A (ko) * 1973-04-04 1974-12-03
JPS50140255A (ko) * 1974-04-30 1975-11-10
JPS5754307B2 (ko) * 1974-04-30 1982-11-17
US4094012A (en) * 1976-10-01 1978-06-06 Intel Corporation Electrically programmable MOS read-only memory with isolated decoders
NL7612223A (nl) * 1976-11-04 1978-05-08 Philips Nv Geintegreerde schakeling.
US4360744A (en) * 1979-06-01 1982-11-23 Taylor Brian E Semiconductor switching circuits
US4289982A (en) * 1979-06-28 1981-09-15 Motorola, Inc. Apparatus for programming a dynamic EPROM
JPS5833638B2 (ja) * 1979-09-21 1983-07-21 株式会社日立製作所 メモリ装置
JPS5948567B2 (ja) * 1979-12-29 1984-11-27 富士通株式会社 シュミット・トリガ回路
US4460835A (en) * 1980-05-13 1984-07-17 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator
JPS57124942A (en) * 1981-01-26 1982-08-04 Nec Corp Logical circuit
US4424460A (en) * 1981-07-14 1984-01-03 Rockwell International Corporation Apparatus and method for providing a logical exclusive OR/exclusive NOR function
US4438346A (en) * 1981-10-15 1984-03-20 Advanced Micro Devices, Inc. Regulated substrate bias generator for random access memory
US4511811A (en) * 1982-02-08 1985-04-16 Seeq Technology, Inc. Charge pump for providing programming voltage to the word lines in a semiconductor memory array
US4541067A (en) * 1982-05-10 1985-09-10 American Microsystems, Inc. Combinational logic structure using PASS transistors
US4446536A (en) * 1982-06-21 1984-05-01 Mcdonnell Douglas Corporation Complementary metal oxide semiconductors address drive circuit
JPS59124095A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体記憶装置
JPS6020394A (ja) * 1983-07-14 1985-02-01 Ricoh Co Ltd 電源切換回路
US4591738A (en) * 1983-10-27 1986-05-27 International Business Machines Corporation Charge pumping circuit
JPS60113397A (ja) * 1983-11-24 1985-06-19 Fujitsu Ltd プログラマブルリ−ドオンリメモリ装置
US4599707A (en) * 1984-03-01 1986-07-08 Signetics Corporation Byte wide EEPROM with individual write circuits and write prevention means
JPS60211699A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd 半導体集積回路装置
US4774421A (en) * 1984-05-03 1988-09-27 Altera Corporation Programmable logic array device using EPROM technology
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPS61186019A (ja) * 1985-02-13 1986-08-19 Toshiba Corp Ｅ↑２ｐｒｏｍ
US4694430A (en) * 1985-03-21 1987-09-15 Sprague Electric Company Logic controlled switch to alternate voltage sources
EP0199305B1 (en) * 1985-04-18 1992-03-18 Nec Corporation Programmable read only memory operable with reduced programming power consumption
US4628214A (en) * 1985-05-22 1986-12-09 Sgs Semiconductor Corporation Back bias generator
US4769787A (en) * 1985-07-26 1988-09-06 Hitachi, Ltd. Semiconductor memory device
US4939558A (en) * 1985-09-27 1990-07-03 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
US4804637A (en) * 1985-09-27 1989-02-14 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
US4742492A (en) * 1985-09-27 1988-05-03 Texas Instruments Incorporated EEPROM memory cell having improved breakdown characteristics and driving circuitry therefor
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
US4797899A (en) * 1986-12-15 1989-01-10 Maxim Integrated Products, Inc. Integrated dual charge pump power supply including power down feature and rs-232 transmitter/receiver
JPH0632230B2 (ja) * 1987-03-31 1994-04-27 株式会社東芝 半導体不揮発性記憶装置
JPH0748310B2 (ja) * 1987-04-24 1995-05-24 株式会社東芝 半導体集積回路
KR890005159B1 (ko) * 1987-04-30 1989-12-14 삼성전자 주식회사 백 바이어스 전압 발생기
JPS63290018A (ja) * 1987-05-21 1988-11-28 Mitsubishi Electric Corp 論理回路
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JPH0766675B2 (ja) * 1987-07-14 1995-07-19 株式会社東芝 プログラマブルｒｏｍ
US5175704A (en) * 1987-07-29 1992-12-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
DE3874455T2 (de) * 1987-07-29 1993-04-08 Toshiba Kawasaki Kk Nichtfluechtiger halbleiterspeicher.
US4967394A (en) * 1987-09-09 1990-10-30 Kabushiki Kaisha Toshiba Semiconductor memory device having a test cell array
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
FR2622038B1 (fr) * 1987-10-19 1990-01-19 Thomson Semiconducteurs Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede
JPH01158777A (ja) * 1987-12-15 1989-06-21 Sony Corp フローティングゲート型不揮発性メモリ
US5253200A (en) * 1987-12-15 1993-10-12 Sony Corporation Electrically erasable and programmable read only memory using stacked-gate cell
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
US4820941A (en) * 1988-02-01 1989-04-11 Texas Instruments Incorporated Decoder driver circuit for programming high-capacitance lines
US4862019A (en) * 1988-04-20 1989-08-29 Texas Instruments Incorporated Single-level poly programmable bit circuit
JP2644270B2 (ja) * 1988-04-25 1997-08-25 株式会社日立製作所 半導体記憶装置
JP2638916B2 (ja) * 1988-04-25 1997-08-06 日本電気株式会社 不揮発性半導体記憶装置
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
JP2513795B2 (ja) * 1988-07-22 1996-07-03 沖電気工業株式会社 Ｍｏｓ型半導体記憶装置
JPH0793019B2 (ja) * 1988-09-02 1995-10-09 株式会社東芝 半導体集積回路
US4823318A (en) * 1988-09-02 1989-04-18 Texas Instruments Incorporated Driving circuitry for EEPROM memory cell
JPH0271499A (ja) * 1988-09-06 1990-03-12 Hitachi Ltd 半導体記憶装置
DE3934303C2 (de) * 1988-10-15 2001-01-25 Sony Corp Adreßdecoder für nichtflüchtige Speicher
JPH02215154A (ja) * 1989-02-16 1990-08-28 Toshiba Corp 電圧制御回路
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5097444A (en) * 1989-11-29 1992-03-17 Rohm Corporation Tunnel EEPROM with overerase protection
JPH03203097A (ja) * 1989-12-28 1991-09-04 Nec Corp 半導体記憶装置
US4975883A (en) * 1990-03-29 1990-12-04 Intel Corporation Method and apparatus for preventing the erasure and programming of a nonvolatile memory
EP0453812B1 (en) * 1990-04-23 1997-05-28 Texas Instruments Incorporated Worldline driver circuit for nonvolatile memory cell array
JPH0426995A (ja) * 1990-05-18 1992-01-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5200919A (en) * 1990-06-29 1993-04-06 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell with a selectable threshold voltage and methods for its use
JPH04159696A (ja) * 1990-10-22 1992-06-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5235544A (en) * 1990-11-09 1993-08-10 John Caywood Flash EPROM cell and method for operating same
JPH06120514A (ja) * 1991-01-17 1994-04-28 Texas Instr Inc <Ti> 不揮発性メモリ・セル構造体とその製造法
JP2724919B2 (ja) * 1991-02-05 1998-03-09 三菱電機株式会社 基板バイアス発生装置
US5157280A (en) * 1991-02-13 1992-10-20 Texas Instruments Incorporated Switch for selectively coupling a power supply to a power bus
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5251169A (en) * 1991-05-06 1993-10-05 Lattice Semiconductor Corporation Non-volatile erasable and programmable interconnect cell
US5157281A (en) * 1991-07-12 1992-10-20 Texas Instruments Incorporated Level-shifter circuit for integrated circuits
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
DE4130191C2 (de) * 1991-09-30 1993-10-21 Samsung Electronics Co Ltd Konstantspannungsgenerator für eine Halbleitereinrichtung mit kaskadierter Auflade- bzw. Entladeschaltung
US5289411A (en) * 1992-03-13 1994-02-22 Silicon Storage Technology, Inc. Floating gate memory array device having improved immunity to write disturbance
US5369609A (en) * 1992-03-13 1994-11-29 Silicon Storage Technology, Inc. Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
US5315188A (en) * 1992-11-02 1994-05-24 Samsung Electronics Co., Ltd. High voltage switching circuit
US5357463A (en) * 1992-11-17 1994-10-18 Micron Semiconductor, Inc. Method for reverse programming of a flash EEPROM
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure
US5335200A (en) * 1993-01-05 1994-08-02 Texas Instruments Incorporated High voltage negative charge pump with low voltage CMOS transistors
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
US5416738A (en) * 1994-05-27 1995-05-16 Alliance Semiconductor Corporation Single transistor flash EPROM cell and method of operation

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