[go: up one dir, main page]

JP2010211883A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2010211883A
JP2010211883A JP2009058362A JP2009058362A JP2010211883A JP 2010211883 A JP2010211883 A JP 2010211883A JP 2009058362 A JP2009058362 A JP 2009058362A JP 2009058362 A JP2009058362 A JP 2009058362A JP 2010211883 A JP2010211883 A JP 2010211883A
Authority
JP
Japan
Prior art keywords
verify
program operation
write
verify operation
cell transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009058362A
Other languages
English (en)
Inventor
Hirotaka Ueno
広貴 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009058362A priority Critical patent/JP2010211883A/ja
Priority to US12/564,612 priority patent/US7944756B2/en
Priority to KR1020100021099A priority patent/KR101150645B1/ko
Publication of JP2010211883A publication Critical patent/JP2010211883A/ja
Priority to US13/087,744 priority patent/US8174899B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】セルトランジスタに書込みを行う際に回路やプロセスのバラツキに起因してノイズにより所望のベリファイレベルより低い閾値で書込みが終わっても、次のプログラム動作及びベリファイ動作で適正な閾値に書込みを行う。
【解決手段】セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御する書込み制御回路を備え、書込み制御回路は、書込み対象セルトランジスタの閾値が初めてベリファイレベル以上となったプログラム動作後のベリファイ動作を同じベリファイレベルで２回以上行い、ベリファイ動作の２回目以降はプログラム動作の２回目の後に行い、２回目以降のベリファイ動作の結果がパスするまでプログラム動作とその後のベリファイ動作を繰り返すように制御する。
【選択図】図５

Description

本発明は、不揮発性半導体記憶装置に係り、特にメモリセルに書込み制御を行う書込み制御回路に関する。
電気的にデータの書き換えが可能な不揮発性半導体メモリとして、大容量化および高集積化可能なNAND型フラッシュメモリが知られている。このNAND型フラッシュメモリのチップにおいて、セルアレイ領域には、浮遊ゲート・制御ゲートの積層ゲート構造を有する複数のセルトランジスタの両端に選択トランジスタが接続されたNAND型メモリセル（以下、NANDセルと称する）が配列されている。
NANDフラッシュメモリのNANDセルに書込みを行う際には、セルトランジスタの閾値電圧の分布幅を狭くするために、プログラム動作とベリファイ動作を繰り返すように制御する方式を用いている（以下、プログラム動作およびベリファイ動作をあわせて書込み制御と呼ぶことがある。）。この際、プログラム動作は書込み電圧(Vpgm)を段階的に高く（ステップアップ）しながら何回かに分けて行う。つまり、書込み電圧(Vpgm)をステップアップしながら書込みを進め、各書込み動作の後にベリファイ動作を行う。ベリファイ動作とは、セルトランジスタの閾値電圧が狙いの値に書込めたかどうかを確認する動作である。この際、狙いの値に達してない場合は再びプログラム動作とベリファイ動作を行う。これに対して、狙いの値にプログラムされたと判定された場合は、次の書込みの時には、NANDセルに接続されているビット線BLに電源電圧に近い電圧を印加してセルトランジスタのチャネルをブースト状態にし、非選択状態のセルトランジスタに追加書込みがなされないようにする。
なお、通常、NANDセルに対する書込みの信頼性を持たせるために、ベリファイ動作時に読み出しデータを判定するための基準レベル（ベリファイレベル）は通常の読み出し動作時の判定基準レベルよりある程度高い電圧に設定する。
しかし、回路やNANDセルのプロセスばらつきに起因したノイズの影響を受けると、書込み電圧(Vpgm)のステップアップに対してセルトランジスタの閾値の変動が一定では無くなり、狙いの値より低い値で書込みが終了してしまう場合がある。これにより、狙いの閾値分布幅に収めることが不可能になり、信頼性、性能の劣化を招く。上記したようなノイズによる閾値低下の分までマージンを持たせようとすると、高い閾値まで書込まなくてはならないので、歩留まりの低下など他の問題に繋がる。
なお、特許文献１には、メモリセルの書込み動作後の状態を確認する書込みベリファイ回路と、書込みデータ回路の内容とメモリセルの書込み動作後の状態から書込み不十分のメモリセルに対して再書込みを行うように書込みデータ回路の内容を更新するデータ更新回路とを具備し、書込みデータ回路の内容に基づく書込み動作、書込みベリファイ動作、書込みデータ回路の内容更新を、メモリセルが所定の書込み状態になるまで繰り返す点が開示されている。
特開２００１−３５１３９１号公報
本発明は前記した従来の問題点を解決すべくなされたもので、セルトランジスタに書込みを行う際に適正な閾値に書込みを行うことが可能な不揮発性半導体記憶装置を提供することを目的とする。
本発明の不揮発性半導体記憶装置の態様は、複数のセルトランジスタが配置されたメモリセルアレイと、前記セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御する書込み制御手段とを備え、前記書込み制御手段は、書き込み対象セルトランジスタに対する第１のベリファイ動作を行い、前記第１のベリファイ動作の次に前記セルトランジスタを非選択状態に設定してプログラム動作を行い、前記プログラム動作後の前記セルトランジスタに対するベリファイ動作を第２のベリファイ動作として前記第１のベリファイ動作と同一のベリファイレベルで行うように制御することを特徴とする。
本発明の不揮発性半導体記憶装置によれば、セルトランジスタに書込みを行う際に適正な閾値に書込みを行うことが可能な不揮発性半導体記憶装置を提供することができる。
本発明の実施形態に係るNANDフラッシュメモリの構成を示すブロック図。 図１のメモリのコア部の一部を取り出して概略的に示すブロック回路図。 図２中のセンスアンプ＆データラッチ回路の１個分を取り出して概略的に示すブロック図。 セルトランジスタのノイズの影響によって生じる閾値の分布状態を示す図。 第１の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 第２の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 第３の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 第４の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 第５の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 第６の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャート。 書込み電圧のステップアップとセルトランジスタの閾値の関係の一例を示す特性図。 セルトランジスタの閾値の理想的な分布幅と実際の分布幅の一例を示す特性図。
以下、図面を参照して本発明を実施の形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
図１は、本発明の実施形態に係るNANDフラッシュメモリの要部を抽出して概略構成を示すブロック図である。図２は、図１のメモリのコア部の一部を取り出して概略的に示すブロック回路図である。
このNANDフラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、センスアンプ＆データラッチ３、内部電圧生成回路４、制御回路５、アドレスレジスタ６、カラムデコーダ７、インターフェース回路８等を含んで構成されている。
メモリセルアレイ１は、図２に示すように、複数のメモリセルブロックBLK0〜BLKmに分割されている。各メモリセルブロックBLK0〜BLKm中には、NANDセルがマトリクス配置されている。各NANDセルは、複数個のセルトランジスタが隣接するもの同士でソース、ドレインを共有するように直列接続されて形成されている。NANDセル列の一端側のドレインはそれぞれ選択トランジスタを介してビット線BL0 〜BLn に接続される。NANDセル列の他端側のソースは選択トランジスタを介してセルソース線に接続されている。メモリセルアレイ１の行方向に沿って延設された選択ゲート線SGD 、SGS はそれぞれ、同一行の選択トランジスタのゲートに接続される。メモリセルアレイ１の行方向に沿って延設されたワード線WL0 〜WLn+1 はそれぞれ、同一行のセルトランジスタの制御ゲートに接続される。ここで、１本のワード線に接続されたセルトランジスタにより１ページが構成され、複数ページ分でメモリセルブロックBLK0〜BLKmの１ブロックを構成する。なお、メモリセルアレイ１への書き込みおよび読み出しは１ページ単位で行われ、消去はブロック単位で行われる。
本例では、図３中に示すように、ビット線BL(BL0 〜BLn )の１本毎にカラム選択信号BSにより選択制御されるカラム選択トランジスタを介して１つのセンスアンプ＆データラッチ３が接続されている。ここで、奇数列カラムのカラム選択トランジスタのゲートにはカラム選択信号線BLSO、偶数列カラムのカラム選択トランジスタのゲートにはカラム選択信号線BLSEが接続されている。センスアンプ＆データラッチ３は、書き込み時には、インターフェース回路８に入力された書き込みを行うセルデータ（プログラムデータ）の１ページ分をラッチする。また、読み出し時には、メモリセルアレイ１中の選択されたメモリセルブロックBLK0〜BLKmから各ビット線に読み出されたセルデータの１ページ分をラッチする。
インターフェース回路８は、各種のコマンド、ロウアドレス信号、書き込みを行うセルデータなどが入力され、アドレス信号（ロウアドレス信号およびカラムアドレス信号）Add はアドレスレジスタ６に供給されてラッチされ、コマンドCom は制御回路５に供給されてラッチされる。また、インターフェース回路８は、メモリセルアレイ１から読み出されてセンスアンプ＆データラッチ３にラッチされたデータDataがデータ線１０を介して供給され、これを出力する。
制御回路５は、コマンドレジスタ、コマンドデコーダ、ステータスレジスタ等を含み、外部から各種の制御信号（チップ・イネーブル信号／ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号／ＲＥ等）が入力する。ここで、コマンドレジスタはコマンドデータをラッチし、コマンドデコーダは供給されたコマンドをデコードしてフラッシュメモリの動作モードを決定し、かつ、その動作モードに応じてフラッシュメモリの全体の動作を制御する制御信号を生成する。これらの制御信号に基づいて、メモリ中の各回路の読み出し動作、書き込み動作、消去動作、ベリファイ動作、内部電圧生成回路４などが制御される。
内部電圧生成回路４は、制御信号に基づいて内部電圧を生成する。例えば書込み時には、書込み電圧、転送電圧等の高電圧を発生し、ロウデコーダ２およびメモリセルアレイ１に供給する。
アドレスレジスタ６にラッチされたロウアドレス信号（ブロックアドレス信号、ページアドレス信号）は、動作モード信号とともにロウデコーダ２に供給されてデコードされる。ロウデコーダ２は、メモリセルアレイ１中のメモリセルブロックBLK0〜BLKmおよびページを選択し、選択されたブロック内のワード線WL0 〜WLn+1 および選択ゲート線SGD 、SGS の電位を制御する。また、アドレスレジスタ６にラッチされたカラムアドレス信号は、カラムデコーダ７に供給されてデコードされる。カラムデコーダ７は、カラムアドレス信号に基づいてメモリセルアレイ１のカラムを選択する。
図３は、図２中のセンスアンプ＆データラッチ３の１個分を取り出して概略的に示すブロック図である。このセンスアンプ＆データラッチにおいて、センスアンプ(S/A )３１はビット線BLに接続されるとともにセンスアンプ側データラッチであるデータラッチ(DLSA)３２が接続されている。このデータラッチ３２は、ビット線BLを充放電するデータ、あるいは、センスアンプでセンスしたデータを保持する。
また、センスアンプ３１には、データ演算回路３３を介して複数のデータラッチ(DL1 、DL2,…)３４が接続されている。上記データラッチ(DL1 、DL2,…)３４の数は、セルアレイのメモリセル１個にｎビットの情報をプログラムする場合、外部バスより供給されるプログラムデータを格納するために少なくともｎ個必要である。本例では、２ビット／セルのプログラムを行う場合に必要である２個(DL1 、DL2 )と、さらに、データ演算回路の判定結果（Flag）を保持するために必要である２個(DL3 、DL4 )を示している。なお、１ビット／セルのプログラムを行う場合には、データラッチの数は３個(DL1 、DL2 、DL3 )でよい。データ演算回路３３は、以下に述べるような書込み制御機能を有する。
ここで、図３のセンスアンプ＆データラッチ３の動作を説明する。外部バスより供給されるプログラムデータはデータラッチ(DL1 、DL2 )に入力される。データ演算回路３３は、このプログラムデータに基づいてセンスアンプ＆データラッチ３に接続されているビット線BLの電位Vbl を、0V(Vss) 、後述するVinhibit、VQPWのいずれに設定するかを判定し、その判定結果をデータラッチ３２に転送し、さらに、このデータラッチ３２のデータを転送するように制御する。
図２に示したように、同一行のセルトランジスタの制御ゲートはワード線WL0 〜WLn+1 のいずれかに共通接続されており、書込み時には同一行のセルトランジスタは同時に書込みが行われる。この際、書込み速度の速いセルトランジスタは狙いの閾値への書込みを終了するまでのプログラムループ(Program Loop)回数が少ないが、書込み速度の遅いメモリセルは狙いの閾値への書込みを終了するまでのプログラムループ回数を多く必要とする。
図４は、NANDセルの書込みにおけるノイズの影響を説明するためにセルトランジスタの閾値分布状態を示す図である。NANDフラッシュメモリでは回路やNANDセルのプロセス起因によるノイズにより、図４中に破線で示すように、狙いの閾値より低い値で書込みが終了してしまうことがある。
そこで、本発明では、以下に述べる実施形態で説明するように、制御回路５は、書込みに際してベリファイ動作を複数回繰り返すように回路全体を制御する。これにより、最初のベリファイ動作中にノイズの影響で低い閾値のまま書込みが終わってしまっても、ノイズの影響を受け難くし、図４中に実線で示すように狙いの閾値分布幅にすることが可能になる。以下、プログラム動作及びベリファイ動作について種々の実施形態を説明する。
（第１の実施形態）
図５は、第１の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。ワード線WL0 〜WLn+1 のいずれかにより選択したセルトランジスタの制御ゲートに印加する書き込み電圧(Vpgm)をステップアップさせながら書込みを行う際、本実施形態では、書き込み対象セルトランジスタの閾値が初めてベリファイレベルに達したプログラム(PRG )動作（第１のプログラム動作）後のベリファイ動作を同じベリファイレベルで２回以上行う。この時、２回目以降のベリファイ動作は第１のプログラム動作の次のプログラム動作（第２のプログラム動作）以降に行い、ベリファイ動作の結果がパス(書き込み対象のセルトランジスタの閾値がベリファイレベル以上となること)するまでプログラム動作及びベリファイ動作を繰り返す。
即ち、図５中のビット線電位Vbl(a)に示すように、Program Loopのｎ回目（Loop n回目）のプログラム動作後に第１のベリファイ動作(V1)を行ってパスした場合、Loop n+1回目のプログラム動作はビット線BLに選択禁止電圧（Inhibit 電圧、〜3.0V）を印加して書き込み対象セルトランジスタのチャネルをブースト状態（書込みが起こらない状態、非選択状態）にして行う。
この後に第２のベリファイ動作(V2)を行い、このベリファイ動作(V2)の結果もベリファイ動作(V1)の結果と同様にパスした場合、その後は書込みを行わない。これに対して、Loop n+1回目のベリファイ動作(V2)で失敗(fail)した場合は、図５中のビット線電位Vbl(b)に示すように、Loop n+2回目に再びプログラム動作(PRG )を行う。同様に、Loop n+1 回目、Loop n+2 回目と連続してベリファイ動作(V2)が失敗した場合は、図５中のビット線電位Vbl(c)に示すように、プログラム動作及びベリファイ動作をベリファイ動作(V2)の結果がパスするまで繰り返す。なお、本実施形態では第１のプログラム動作後のベリファイ動作を２回行っているが、必要に応じて、第１のプログラム動作後のベリファイ動作を３回以上に増やしても良い。
上記したように第１の実施形態では、NANDセルに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御する制御回路５を備えたNANDフラッシュメモリにおいて、制御回路５は、第１のプログラム動作後の２回目以降のベリファイ動作の結果がパスするまでプログラム動作とその後のベリファイ動作を繰り返すように制御する。つまり、第１のプログラム動作後のベリファイ動作を同じベリファイレベルで２回以上行い、ベリファイ動作の２回目以降は第２のプログラム動作の後に行うように制御する。そして、第２のプログラム動作後の第２のベリファイ動作の結果がパスした場合は書込みを終了し、第２のプログラム動作後の第２のベリファイ動作の結果がパスしなかった場合は、ベリファイ動作の結果がパスするまで前記第１のプログラム動作と同様のプログラム動作およびその後のベリファイ動作を繰り返すように制御する。
このような制御により、第１のプログラム動作時に回路やプロセスのバラツキに起因してノイズにより狙いの閾値より低い値で書込みが終了した場合でも、第２のベリファイ動作に続く第１のプログラム動作と同様のプログラム動作及びベリファイ動作で適正な閾値に書込みを行うことが可能になる。結果として、図４中に実線で示したようにセルトランジスタの閾値分布幅を改善でき、書込み不良の発生を抑止することができる。
（第２の実施形態）
図６は、第２の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。図６中のビット線電位Vbl(a)に示すように、第１の実施形態と同様に、Loop n回目のプログラム動作（第１のプログラム動作）後に第１のベリファイ動作(V1)を行ってパスした場合、Loop n+1回のプログラム動作（第２のプログラム動作）は非選択状態でプログラム動作を行った後に第２のベリファイ動作(V2)を行う。この第２のベリファイ動作(V2)の結果も第１のベリファイ動作(V1)の結果と同様にパスした場合、その後は書込みを行わない。
Loop n回目で第１のベリファイ動作(V1)の結果がパスしたがLoop n+1回目の第２のベリファイ動作(V2)で失敗した場合には、図６中のビット線電位Vbl(b)に示すように、Loop n+2回目で書込みに入る。この時、書き込み電圧(Vpgm)はLoop n回目に対して２回ステップアップしているので、次のベリファイ動作の結果はパスする可能性が高い。したがって、本実施形態では、Loop n+1回目の第２のベリファイ動作(V2)が失敗したセルトランジスタに対しては、Loop n+2回目で書込みを行った後はベリファイ動作も行わず、書込みを終了する。
上記したように第２の実施形態では、第１の実施形態と同様の効果が得られるほか、第２のベリファイ動作でパスしなかった場合には次のプログラム動作後のベリファイ動作をスキップ(skip)し、書込みを終了するので、第１の実施形態と比べてベリファイ動作の回数を減らし、書込み速度を上げることができる。
（第３の実施形態）
図７は、第３の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。この実施形態は、書込み時にビット線BLに半選択電圧を印加して半選択書込みを行うことにより、セルトランジスタの閾値分布幅を狭く制御する方法（Quick Pass Write、以下、QPW と称する）を組み合せ使用した例である。ここで、半選択書込みとは、ビット線BLに0Vと電源電圧付近の電圧（例えば3V）の間の中間電圧（例えば1V）を印加して書込みを行う方式である。通常の書込みは、書込みを行うビット線BLには0V、書込みを行わないビット線BLには電源電圧程度の例えば3Vを印加するが、QPW では、書込み時のビット線BLに1V程度の中間電圧を印加して擬似的に書き込み電圧のステップ変化量電圧(dVpgm) が小さくなったような効果が得られる。
図７中のビット線電位Vbl(a)に示すように、Loop n回目のプログラム動作（第１のプログラム動作）後に、通常のベリファイレベルより低いベリファイロウレベル（verify Low Level）を基準としたベリファイ動作（VL）を行う。ここで、ベリファイロウレベルは、通常のベリファイレベルよりも、例えば通常書込み時における書き込み電圧のステップ変化量電圧dVpgm の約２分の１ 程度低い。このベリファイ動作の結果がパスした場合は、Loop n+1回目のプログラム動作（第２のプログラム動作）は、ビット線BLに1V程度を印加し、半選択状態にしてQPWを行う。
その後、通常のベリファイレベルを基準として第１のベリファイ動作(V1)を行い、第１のベリファイ動作(V1)の結果がパスした場合はLoop n+2回目のプログラム動作（第３のプログラム動作）を非選択状態で行った後に通常のベリファイレベルを基準として第２のベリファイ動作(V2)を行う。この第２のベリファイ動作(V2)の結果も第１のベリファイ動作(V1)の結果と同様にパスした場合、その後は書込みを行わない。図７中のビット線電位Vbl(a)では、ベリファイロウレベルでのベリファイ動作（VL）をパスした後、１回の書込みで第１のベリファイ動作(V1)の結果もパスしている例を示したが、第１のベリファイ動作(V1)が失敗すれば第２のプログラム動作及び第１のベリファイ動作を第１のベリファイ動作(V1)の結果がパスするまで行う。
また、Loop n+2回目の第２のベリファイ動作(V2)が失敗した場合、図７中のビット線電位Vbl(b)に示すように、Loop n+3回目に半選択書込みを行い、再び第２のベリファイ動作(V2)を行う。この第２のベリファイ動作(V2)が再び失敗した場合は、プログラム動作（半選択書き込み）及び第２のベリファイ動作を第２のベリファイ動作(V2)がパスするまで繰り返す。図７中のビット線電位bl(b)には、１回の追加書込みで第２のベリファイ動作(V2)の結果がパスしている例を示したが、実際には第２のベリファイ動作(V2)の結果がパスするまでプログラム動作（半選択書き込み）及び第２のベリファイ動作を何回も繰り返す。
上記したように第３の実施形態では、半選択書込みを利用した書込みを行う際に、プログラム動作後のベリファイ動作を、ベリファイロウレベルで１回と、通常のベリファイレベルで２回以上行う。そして、２回目以降のベリファイ動作が失敗したセルは、ノイズの影響により狙いの閾値まで書込まれなかったと考えられ、次の書込みで電界が強くなり書込み速度が速くなって過剰プログラミング(Over Programming)状態になってしまうおそれがあるので、次の書込みは半選択書込みを行って書込みを遅くすることにより過剰プログラミングを抑制することができる。
第３の実施形態によれば、第１の実施形態と同様の効果が得られるほか、セルトランジスタの閾値分布幅を狭くするための半選択書き込みとノイズ対策の書き込みを組合せることにより、セルトランジスタの閾値分布幅をさらに狭く実現することができる。
（第４の実施形態）
図８は、第４の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。図８中のビット線電位Vbl(a)に示すように、第３の実施形態と同様に、Loop n回目のプログラム動作（第１のプログラム動作）後に前記ベリファイロウレベルを基準としたベリファイ動作(VL)を行い、このベリファイ動作(VL)の結果がパスした場合、Loop n+1回のプログラム動作（第２のプログラム動作）はビット線BLに1V程度を印加し、半選択にして行う。その後、通常のベリファイレベルを基準とした第１のベリファイ動作(V1)を行い、第１のベリファイ動作(V1)の結果がパスした場合でも、Loop n+2回目のプログラム動作（第３のプログラム動作）を非選択状態で行った後に同じく通常のベリファイレベルを基準とした第２のベリファイ動作(V2)を行う。第２のベリファイ(V2)の結果も第１のベリファイ動作(V1)の結果と同様にパスすれば、その後は書込みを行わない。
Loop n回目でベリファイ動作(VL)の結果がパスし、Loop n+1回目で第１のベリファイ動作(V1)の結果がパスし、Loop n+2回目の第２のベリファイ動作(V2)で失敗した場合には、図８中のビット線電位Vbl(b)に示すように、Loop n+3回目で半選択書込みに入る。この時、書込み電圧VpgmはLoop n回目に対して２回ステップアップしているので、ベリファイをパスする可能性が高い。したがって、本実施形態では、Loop n+2回目の第２のベリファイ動作(V2)で失敗したセルトランジスタに対しては、Loop n+3回目で半選択書込みを行った後はベリファイ動作も行わず、書込みを終了する。
上記したように第４の実施形態では、第３の実施形態と同様の効果が得られるほか、２回目以降のベリファイ動作の結果がパスしなかった場合に次のプログラム動作後のベリファイ動作はスキップし、書込みを終了するので、第３の実施形態と比べて、ベリファイ動作の回数を減らし、書込み速度を上げることができる。
図１１は、書込み電圧(Vpgm)のステップアップとセルトランジスタの閾値(Vth )の関係の一例を示す特性図である。図１２は、書込み電圧(Vgpm)のステップアップに対するセルトランジスタの閾値(Vth )上昇のばらつきにより理想的な閾値分布（実線）に対して実際の閾値分布（破線）が変化する（広がる）様子の一例を示す特性図である。
理想的には、図１１中に実線で示すように、書込み電圧の段階的な増加に比例してセルトランジスタの閾値が上がっていく。しかし、実際には、図１１中に破線で示すように、回路やNANDセルのプロセスバラツキに起因するノイズによって、ステップ毎に速く書込まれたり遅く書込まれたりする。図１２に示した特性から分かるように、ある書き込み電圧での書込み時に閾値上昇がステップアップ変化量(dVpgm )より小さかった場合は、次に書き込み電圧をステップアップして書込みした場合はセルトランジスタのトンネル酸化膜にかかる電界が強くなるので、閾値上昇がdVpgm より大きく変動する可能性が高い。このような課題を解決する第５の実施形態及び第６の実施形態を以下に説明する。
（第５の実施形態）
図９は、第５の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。図９中のビット線電位Vbl(a)に示すように、Loop n回目のプログラム動作後にベリファイ動作(VL)を行う。ここで、ベリファイ動作(VL)の基準値ベリファイロウレベルは狙いの閾値に対して、例えばステップアップ変化量(dVpgm )の２分の１低いレベルに設定する。このベリファイ動作(VL)の結果がパスした場合には、Loop n+1回目のプログラム動作（第１のプログラム動作）を行った後に通常のベリファイレベルを基準としたベリファイ動作(V)を行う。このベリファイ動作(V)の結果がベリファイ動作(VL)の結果と同様にパスすれば、その後は書込みを行わない。
しかし、Loop n 回目のベリファイ動作(VL)の結果はパスしたがLoop n+1回目のベリファイ動作(V)で失敗した場合は、図９中のビット線電位Vbl(b)に示すように、ステップアップ変化量(dVpgm )より閾値変動が小さく、次のLoop n+2回目の書込みで閾値がステップアップ変化量より大きく変動する可能性が高いので、プログラム動作時にビット線BLに半選択電圧（例えば1V）を印加して書込みを遅くする。ここでは、Loop n+2回目でベリファイ(V)がパスしているが、実際には半選択電圧によるプログラム動作及びベリファイ動作をベリファイ(V)がパスするまで繰り返す。
上記したように第５の実施形態では、通常のベリファイレベルより例えばdVpgmの２分の１ 低いベリファイロウレベルを設定し、ベリファイロウレベルを基準としたベリファイ動作(VL)をパスした次のプログラム動作及びベリファイ動作（V）でパスしなかった場合は、次に半選択書込み動作及びベリファイ動作を繰り返す。これにより、セルトランジスタの閾値分布の高電圧側がノイズによって広がってしまう影響を抑制し、図１２中に実線で示すような閾値分布を得ることができる。
（第６の実施形態）
図１０は、第６の実施形態に係るNANDフラッシュメモリにおけるプログラム動作及びベリファイ動作を示すタイムチャートである。図１０中のビット線電位Vbl(a)に示すように、第５の実施形態と同様に、Loop n回目のプログラム動作後にベリファイ動作(VL)を行う。このベリファイ動作(VL)の結果がパスした場合には、Loop n+1回目のプログラム動作を行った後にベリファイ動作(V)を行う。このベリファイ動作(V)の結果もベリファイ動作(VL)と同様にパスすれば、その後は書込みを行わない。
これに対して、Loop n回目のベリファイ動作(VL)の結果はパスしたがLoop n+1回目のベリファイ動作(V)で失敗した場合は、図１０中のビット線電位Vbl(b)に示すようにLoop n+2回目のプログラム動作で書込みが終了する可能性が高いので、Loop n+2回目で半選択書込みを行った後にベリファイ動作もスキップして書込みを終了する。
上記したように第６の実施形態では、第５の実施形態と同様の効果が得られるほか、ベリファイ動作（V）をパスしなかった場合は次に半選択書込みを１回行い、ベリファイ動作をスキップし、書込みを終了するので、第５の実施形態と比べて、書込み速度を上げることができる。
次に、上記各実施形態における図３中のセンスアンプ＆データラッチ３の動作を説明する。
（第１の実施形態、第２の実施形態の動作）
まず、データラッチ(DL1 、DL2 )に入力されたデータにしたがってプログラム動作及びベリファイ動作(V1)を行う。ベリファイ動作(V1)の結果がパスした場合には、フラグ(Flag)としてデータラッチ(DL4 )にデータ“０”を書込む。次に、データラッチ(DL1 、DL2 、DL4 )の全てにデータが存在する（“０”データ）場合には、プログラム動作をスキップし、ベリファイ動作(V2)を行う。ベリファイ動作(V2)の結果がパスした場合にはデータラッチ(DL1 、DL2 、DL3 )を全て“１”（消去）にして書き込みを終了し、ベリファイ動作(V2)を失敗の場合にはデータラッチ(DL3 )にデータ“０”を書込む。データラッチ(DL1 、DL2 、DL4 )の全てにデータが無い（“１”データ）場合には、それ以上の追加書き込みは行わない。
次に、データラッチ(DL1 、DL2 、DL3 、DL4 )の全てにデータが存在する場合、第１の実施形態においては、プログラム動作及びベリファイ動作(V2)をベリファイ動作(V2)の結果がパスするまで行う。一方、第２の実施形態においては、プログラム動作のみを一度行ってデータラッチ(DL1 、DL2 、DL3 、DL4 )の全てを“１”にして終了する。
（第３の実施形態、第４の実施形態の動作）
まず、データラッチ(DL1 、DL2 )のデータにしたがってプログラム動作及びベリファイ動作(VL)を行う。ベリファイ動作(VL)の結果がパスした場合には、フラグ(Flag)としてデータラッチ(DL3 )にデータ“０”を書込む。次に、データラッチ(DL1 、DL2 、DL3 )にデータが存在する場合には、ビット線BLに半選択電圧を印加してプログラム動作（半選択書込み）した後にベリファイ動作(V1)を行う。ベリファイ動作(V1)の結果がパスした場合には、データラッチ(DL3 )を“１”に消去し、データラッチ(DL4 )にデータ“０”を書込む。次に、データラッチ(DL1 、DL2 、DL4 )の全てにデータが存在する場合には、プログラム動作をスキップし、ベリファイ動作(V2)を行う。ベリファイ動作(V2)の結果がパスした場合にはデータラッチ(DL1 、DL2 、DL4 )を全て“１”にして書き込みを終了し、ベリファイ動作(V2)を失敗した場合にはデータラッチ(DL3 )にデータ“０”を書込む。データラッチ(DL1 、DL2 、DL4 )の全てにデータが無い場合には、それ以上の追加書き込みは行わない。
次に、データラッチ(DL1 、DL2 、DL3 、DL4 )の全てにデータが存在する場合、第３の実施形態においては、プログラム動作及びベリファイ動作(V2)をベリファイ動作(V2)の結果がパスするまで行う。一方、第４の実施形態においては、プログラム動作のみを一度行ってデータラッチ(DL1 、DL2 、DL3 、DL4 )の全てを“１”にして終了する。
（第５の実施形態、第６の実施形態の動作）
まず、データラッチ(DL1 、DL2 )のデータにしたがってプログラム動作及びベリファイ動作(VL)を行う。ベリファイ(VL)をパスした場合には、フラグ(Flag)としてデータラッチ(DL4 )にデータ“０”を書込む。次に、データラッチ(DL1 、DL2 、DL4 )にデータが存在する場合には、プログラム動作及びベリファイ動作(V)を行う。ベリファイ（V）をパスした場合には、データラッチ(DL1 、DL2 、DL4 )を全て“１”にして書き込みを終了し、ベリファイ（V）が失敗の場合にはデータラッチ(DL3 )にデータ“０”を書込む。データラッチ(DL1 、DL2 、DL4 )の全てにデータが無い場合には、それ以上の追加書き込みは行わない。
次に、データラッチ(DL1 、DL2 、DL3 、DL4 )の全てにデータが存在する場合、第５の実施形態においては、プログラム動作及びベリファイ動作（V）をベリファイ動作（V）の結果がパスするまで行う。一方、第６の実施形態については、プログラム動作のみを一度行ってデータラッチ(DL1 、DL2 、DL3 、DL4 )の全てを“１”にして終了する。
なお、前述した第１、第２、第３、及び第４の実施形態における動作は、図２において複数本のビット線BLで１つのセンスアンプ＆データラッチ３を共有する構成に変更した場合でも可能である。
なお、上記各実施形態では、本発明をNANDフラッシュメモリに実施した場合について説明したが、本発明はNOR型フラッシュメモリ等の他の不揮発性半導体メモリにも適用できる場合もあり、本発明の主旨を逸脱しない範囲で適宜変更して実施することができる。
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ＆データラッチ、４…内部電圧生成回路、５…制御回路、６…アドレスレジスタ、７…カラムデコーダ、８…インターフェース回路、３１…センスアンプ、３２…データラッチ、３３…データ演算回路、３４…データラッチ、BLK0〜BLKm…メモリセルブロック、BL0 〜BLn …ビット線、WL0 〜WLn+1 …ワード線、SGD 、SGS …選択ゲート線、BLSO、BLSE …カラム選択信号線。

Claims (5)

  1. 複数のセルトランジスタが配置されたメモリセルアレイと、
    前記セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御する書込み制御手段とを備え、
    前記書込み制御手段は、書き込み対象セルトランジスタに対する第１のベリファイ動作を行い、前記第１のベリファイ動作の次に前記セルトランジスタを非選択状態に設定してプログラム動作を行い、前記プログラム動作後の前記セルトランジスタに対するベリファイ動作を第２のベリファイ動作として前記第１のベリファイ動作と同一のベリファイレベルで行うように制御することを特徴とする不揮発性半導体記憶装置。
  2. 複数のセルトランジスタが配置されたメモリセルアレイと、
    前記セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御する書込み制御手段とを備え、
    前記書込み制御手段は、書込み対象セルトランジスタの閾値が初めてベリファイレベル以上になったプログラム動作である第１のプログラム動作後に第１のベリファイ動作を行い、前記第１のベリファイ動作の次に前記セルトランジスタを非選択状態に設定して第２のプログラム動作を行い、前記第２のプログラム動作後の前記セルトランジスタに対するベリファイ動作を第２のベリファイ動作として前記第１のベリファイ動作と同一のベリファイレベルで行うように制御することを特徴とする不揮発性半導体記憶装置。
  3. 複数のセルトランジスタが配置されたメモリセルアレイと、
    前記セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御するとともに、前記セルトランジスタに接続されているビット線に電源電圧より低い所定の中間電圧を印加した状態で半選択書込みを行い、ベリファイレベルおよび前記ベリファイレベルよりも低いベリファイロウレベルを設定するように制御する書込み制御手段とを備え、
    前記書込み制御手段は、書込み対象セルトランジスタの閾値が初めて前記ベリファイロウレベル以上となったプログラム動作である第１のプログラム動作の次のプログラム動作を第２のプログラム動作として半選択書込みを行い、その後のベリファイ動作を第１のベリファイ動作として前記ベリファイレベルを基準として行い、さらに、書込み対象セルトランジスタを非選択状態に設定して第３のプログラム動作を行い、その後のベリファイ動作を第２のベリファイ動作として前記ベリファイレベルを基準として行うように制御することを特徴とする不揮発性半導体記憶装置。
  4. 前記書き込み制御手段は、前記第２のベリファイ動作の結果がパスしなかった場合は前記第１のベリファイ動作の前に行ったプログラム動作を再度行い、その後のベリファイ動作をスキップして書き込み動作を終了するように制御することを特徴とする請求項２または３のいずれか一つに記載の不揮発性半導体記憶装置。
  5. セルトランジスタに書込みを行う際にプログラム動作毎に書込み電圧を段階的に高くしながらプログラム動作後のベリファイ動作を行うように制御するとともに、前記セルトランジスタに接続されているビット線に電源電圧より低い所定の中間電圧を印加した状態で半選択書込みを行い、ベリファイレベルおよび前記ベリファイレベルよりも低いベリファイロウレベルを設定するように制御する書込み制御手段を備え、
    前記書込み制御手段は、書込み対象セルトランジスタの閾値が初めてベリファイロウレベル以上となったプログラム動作の次に前記セルトランジスタに対して行うプログラム動作後のベリファイ動作を前記ベリファイレベルを基準として行い、前記ベリファイ動作の結果がパスしなかった場合に前記セルトランジスタに対して半選択書き込みによってプログラム動作を行うように制御することを特徴とする不揮発性半導体記憶装置。
JP2009058362A 2009-03-11 2009-03-11 不揮発性半導体記憶装置 Pending JP2010211883A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009058362A JP2010211883A (ja) 2009-03-11 2009-03-11 不揮発性半導体記憶装置
US12/564,612 US7944756B2 (en) 2009-03-11 2009-09-22 Non-volatile semiconductor memory device
KR1020100021099A KR101150645B1 (ko) 2009-03-11 2010-03-10 비휘발성 반도체 메모리 장치
US13/087,744 US8174899B2 (en) 2009-03-11 2011-04-15 Non-volatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009058362A JP2010211883A (ja) 2009-03-11 2009-03-11 不揮発性半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011158434A Division JP2011204356A (ja) 2011-07-19 2011-07-19 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2010211883A true JP2010211883A (ja) 2010-09-24

Family

ID=42730597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009058362A Pending JP2010211883A (ja) 2009-03-11 2009-03-11 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (2) US7944756B2 (ja)
JP (1) JP2010211883A (ja)
KR (1) KR101150645B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109121A (ja) * 2013-12-03 2015-06-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10490276B2 (en) 2017-09-12 2019-11-26 Panasonic Corporation Non-volatile storage device and driving method

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US8274838B2 (en) * 2010-07-19 2012-09-25 Sandisk Technologies Inc. Programming non-volatile memory with bit line voltage step up
JP2012133854A (ja) * 2010-12-22 2012-07-12 Toshiba Corp 半導体記憶装置
KR101949671B1 (ko) * 2012-06-28 2019-04-25 삼성전자 주식회사 라이프 싸이클을 증가시킬 수 있는 저장 장치 및 그 동작 방법
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
KR102118979B1 (ko) 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102140784B1 (ko) * 2013-12-03 2020-08-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 기록 방법
CN104952475B (zh) * 2014-03-28 2017-11-03 华邦电子股份有限公司 快闪存储器及其编程方法
US9502130B2 (en) * 2015-03-06 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20170073980A (ko) * 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10643708B1 (en) * 2018-10-12 2020-05-05 Yield Microelectronics Corp. Method for operating low-current EEPROM array
US11594293B2 (en) 2020-07-10 2023-02-28 Samsung Electronics Co., Ltd. Memory device with conditional skip of verify operation during write and operating method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025089A1 (ja) * 2004-08-30 2006-03-09 Spansion Llc 不揮発性記憶装置の消去方法、および不揮発性記憶装置
WO2007079062A1 (en) * 2005-12-29 2007-07-12 Sandisk Corporation Continued verification in non-volatile memory write operations
JP2007519161A (ja) * 2004-01-21 2007-07-12 サンディスク　コーポレイション 不揮発性メモリのプログラミング方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
KR100253868B1 (ko) * 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6621742B1 (en) * 2002-04-29 2003-09-16 Fujitsu Limited System for programming a flash memory device
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP4041057B2 (ja) * 2003-11-13 2008-01-30 株式会社東芝 不揮発性半導体記憶装置
JP2005235287A (ja) * 2004-02-19 2005-09-02 Nec Electronics Corp 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置
JP2006031871A (ja) * 2004-07-20 2006-02-02 Toshiba Corp 半導体記憶装置
KR100680479B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치의 프로그램 검증 방법
US7239557B2 (en) * 2005-06-17 2007-07-03 Micron Technology, Inc. Program method with optimized voltage level for flash memory
JP5142478B2 (ja) * 2006-04-13 2013-02-13 株式会社東芝 半導体記憶装置
KR100880320B1 (ko) * 2007-07-25 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자 및 프로그램 방법
JP2011018397A (ja) 2009-07-09 2011-01-27 Toshiba Corp Ｎａｎｄ型フラッシュメモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007519161A (ja) * 2004-01-21 2007-07-12 サンディスク　コーポレイション 不揮発性メモリのプログラミング方法
WO2006025089A1 (ja) * 2004-08-30 2006-03-09 Spansion Llc 不揮発性記憶装置の消去方法、および不揮発性記憶装置
WO2007079062A1 (en) * 2005-12-29 2007-07-12 Sandisk Corporation Continued verification in non-volatile memory write operations
JP2009522703A (ja) * 2005-12-29 2009-06-11 サンディスク コーポレイション 不揮発性メモリの書込動作における継続的な検証

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109121A (ja) * 2013-12-03 2015-06-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9224481B2 (en) 2013-12-03 2015-12-29 Winbond Electronics Corp. Semiconductor storage device
US10490276B2 (en) 2017-09-12 2019-11-26 Panasonic Corporation Non-volatile storage device and driving method

Also Published As

Publication number Publication date
KR20100102550A (ko) 2010-09-24
US8174899B2 (en) 2012-05-08
US20110194354A1 (en) 2011-08-11
KR101150645B1 (ko) 2012-05-29
US20100232230A1 (en) 2010-09-16
US7944756B2 (en) 2011-05-17

Similar Documents

Publication Publication Date Title
US7944756B2 (en) Non-volatile semiconductor memory device
JP4902002B1 (ja) 不揮発性半導体記憶装置
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
US8520435B2 (en) Nonvolatile memory device and method of operating the same
US8971109B2 (en) Semiconductor memory device and method of operating the same
JP2008135100A (ja) 半導体記憶装置及びそのデータ消去方法
US8891311B2 (en) Semiconductor memory device and method of programming the same
JP2008084471A (ja) 半導体記憶装置
US8194465B2 (en) Non-volatile semiconductor storage device
JP2008140488A (ja) 半導体記憶装置
JP2013200932A (ja) 不揮発性半導体記憶装置
US20090238007A1 (en) Method of supplying an operating voltage of a flash memory device
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
JP2006031871A (ja) 半導体記憶装置
JP6154879B2 (ja) Ｎａｎｄ型フラッシュメモリとそのプログラム方法
US20130163333A1 (en) Semiconductor memory device and method of operating the same
KR20130044693A (ko) 반도체 메모리 장치 및 그 동작 방법
US20150270003A1 (en) Non-volatile memory and method for programming the same
JPWO2006059375A1 (ja) 半導体装置および半導体装置の制御方法
US8988943B2 (en) Semiconductor memory device and operating method thereof
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR101075505B1 (ko) 메모리 장치 및 이의 동작 방법
JP2013161512A (ja) 不揮発性半導体記憶装置
KR20120069115A (ko) 반도체 메모리 장치 및 그의 동작 방법
JP2010218623A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110920