KR930008320B1 - 핫 전자 효과를 방지하기 위해 비포화 풀-업 트랜지스터를 갖는 다중 위상 클럭 버퍼 모듈 - Google Patents
핫 전자 효과를 방지하기 위해 비포화 풀-업 트랜지스터를 갖는 다중 위상 클럭 버퍼 모듈 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 본 발명을 포함하는 클럭 신호 발생 회로의 계통도.
제 2 도는 제 1 도에 도시한 회로에 의해 발생된 클럭 신호들 간의 관계를 도시한 타이밍도.
제 3a 도 및 제 3b 도는 상보 클럭 신호들을 발생시키는 제 1 도에 도시한 클럭 버퍼 회로의 2개의 모듈을 도시한 회로도.
제 3c 도는 제 3a 도에 도시한 회로를 이해하는데 유용한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 클럭 회로 12 : 계수기 회로
17 : 클럭 버퍼 회로 17A 내지 17D : 모듈
29A, 29B : 발생기 부분 30A, 30B : 버퍼 부분
45, 46 : 노오드 55A, 55B : 풀-다운 트랜지스터
60A, 60B : 풀-업 트랜지스터 61A, 61B : 저항기
본 발명은 주로 클럭 버퍼 회로(clock buffer circuit) 분야에 관한 것으로, 더욱 상세하게 말하자면 다상(multiple phase) 클럭 신호들을 버퍼하는 클럭 버퍼 회로에 관한 것이다.
디지탈(digital)장치, 특히 마이크로프로세서(microprocessor), 및 여러 동작이 동기화 되어야 하는 그외의 다른 장치내에서는, 이 장치내의 다수의 회로를 동기화 하기 위해 구형(global)클럭 또는 타이밍(timing)신호들이 사용된다. 클럭 신호를 이송하는 도체 또는 선로들은 때때로 매우 길게 되는데, 그 이유는 이 도체 또는 선로들이 장치를 통해 동기화되어야 하는 모든 다수의 회로로 연장되어야 하기 때문이다. 타이밍 신호들을 이송하는 선로들의 길이 및 타이밍 신호들에 의해 구동된 회로 소자들의 수가 클럭 신호들을 발생시키는 회로에 대한 큰 용량성 부하를 발생시키기 때문에, 이 회로들은 클럭 신호들이 신속한 상승 및 하강 연부율(edge rate)을 갖도록 많은 양의 전류를 제공할 수 있어야 한다. 이 문제점은 집적 회로 칩내에서 부분적으로 격심한데, 그 이유는 능동 장치들을 가능한 작게 하는 것이 바람직하기 때문이다. 이것은 장치로부터 유용한 전류의 양을 제한시킨다.
전형적으로, 타이밍 신호들은 처음에 상호 관련된 다상 출력 신호들을 발생시키도록 접속된 플립-플롭 또는 한 셋트의 플립-플롭에 의해 발생된다. 기존 마이크로프로세서의 클럭 신호의 필요한 스위칭(switching)속도의 플립-플롭이 신속한 상승 및 하강 시간에 필요한 전류를 제공할 수 없기 때문에, 플립-플롭으로부터의 출력 신호들은 필요한 전류를 갖고 있는 클럭 신호를 발생시키기 위해 많은 트랜지스터들을 포함하는 버퍼 회로에 엔에이블(enable) 신호로서 전송된다. 버퍼 회로로부터의 출력 신호들은 장치를 통해 다수의 동기화 회로에 전송되는 클럭 신호들로 구성된다.
클럭 버퍼 회로가 많은 양의 전류를 제공해야 하기 때문에, 클럭 버퍼는 초대규모 집적 기술을 사용하여 설계된 칩(chip)의 면적의 상당한 부분을 점유한다. 이러한 칩상에 클럭 버퍼 회로를 제공하는 것의 문제점은, 다수의 마이크로프로세서들을 갖고 있는 경우에, 클럭 회로가 모두 자체 동기화되는 다수의 상이한 위상들의 클럭 신호들을 제공해야 할 때 매우 확대된다. 엔에이블 신호를 제공하는 플립-플롭이 동기화되어야 할 뿐만 아니라, 버퍼 회로도 발생된 클럭 신호들이 서로에 관련하여 필요한 상승 및 하강 특성을 갖도록 동기화되어야 한다.
종래의 클럭 회로에서, 클럭 버퍼 회로는 버퍼 회로의 출력 신호의 전압 레벨을 바람직한 정격 출력 전압으로 상승시키기 위해 부트스트랩핑(bootstrapping) 기술을 사용하였다. 이러한 부트스트랩핑 기술에서, 풀-업(pull up) 및 풀-다운(pull-down) 전계효과 트랜지스터들은 정(+) 전원 공급기와 접지 사이에 직렬로 접속된다. 부트스트랩 캐패시터는 풀-업 트랜지스터의 게이트(gate) 단자에 접속되고, 출력 클럭 신호는 2개의 트랜지스터들 사이의 노오드(node)로부터 취해진다. 엔에이블 신호를 풀-업 트랜지스터의 게이트에 인가된다. 클럭 신호가 접지 레벨일 때, 풀-다운 트랜지스터는 턴온(turn on)되고 풀-업 트랜지스터는 턴 오프(turn off)된다. 플립-플롭 클럭 신호 발생기로부터의 엔에이블 신호를 클럭 신호가 상승할 때 상승하기 시작하여, 풀-업 트랜지스터를 턴온시킨다. 이때 풀-업 트랜지스터와 풀-다운 트랜지스터가 모두 도통되기 때문에 [이것은 "중첩(overlap)"으로서 공지된 상태이다], 클럭 신호의 전압 레벨을 접지 레벨 이상으로 약간 증가한다. 풀-업 트랜지스터의 게이트에 접속된 캐패시터는 이 기간중에 충전된다. 그다음, 풀-업 트랜지스터의 게이트는 절연되고, 풀-다운 트랜지스터는 턴오프되어, 풀-업 트랜지스터의 게이트의 전압 레벨을 전원 공급기 전압 레벨 이상으로 상승시키고, 클럭 신호가 취해지는 트랜지스터들 사이의 노오드의 전압 레벨을 전원 공급기 전압 레벨로 증가시킨다.
그러나, 종래의 부트스트랩 기술은 다수의 문제점을 갖고 있었다. 중첩 전류, 즉 풀-업 트랜지스터와 풀-다운 트랜지스터가 모두 도통 상태일 때 이 트랜지스터들을 통해 흐르는 전류는 매우 컸었다. 또한, 필요한 부트스트랩 캐패시터는 칩 면적의 상당한 부분을 점유하여, 다른 회로용으로 유용한 칩 면적의 크기를 감소시켰다.
또한, 풀-업 트랜지스터가 포화 상태로 구동되었기 때문에, 트랜지스터 채널내의 전자들은 포화 상태를 수반하는 높은 드레인(drain)-소오스(source) 전압에 관련된 고전계의 영향을 받아서, 전자들을 기질내로 가속시키거나 게이트 단자를 기질로부터 절연시키는 게이트 산화물내로 터널링(tunnellng)을 야기시켰는데, 이것을 "핫 전자(hot electron)" 문제라 한다. 기질내로 구동된 전자들은 나머지 칩을 통하여 신호들내에 잡음 문제를 야기시켰고, 게이트 산화물내로 터널링 되는 전자들은 트랜지스터를 턴온시키는데 필요한 임계 전압을 증가시킴으로써 트랜지스터의 동작을 저하시켰다. 이 동작 저하가 발생하여 시간에 따라 변하였으며 또한 트랜지스터마가 변하였기 때문에, 칩의 신뢰성은 안정성 및 예측 불가능한 열화(deterioration)에 영향을 받게 되었다.
이 문제점들 및 그외의 다른 문제점들은 예를들어 플립-플롭 회로로부터 선정된 위상 관계를 갖고 있는 다수의 엔에이블 신호들을 수신하여 칩상의 다른 회로에 전송될 동일한 위상 관계를 갖고 있는 동일한 수의 출력 클럭 신호들을 발생시키는 집적 회로 칩상에 사용하기 위한 새롭고 개량된 클럭 버퍼 회로를 제공함으로써 수정된다.
새로운 클럭 버퍼 회로는 정(+) 전원 공급기와 접지 사이에 직렬로 접속된 저항기 풀-업 트랜지스터 및 풀-다운 트랜지스터를 갖고 있는 부트스트랩 회로를 포함한다. 플립-플롭 회로로부터의 엔에이블 신호는 풀-업 트랜지스터의 게이트에 접속되고, 다른 클럭 위상 신호들에 응답하는 조정 회로는 풀-다운 트랜지스터의 게이트에 접속된다. 클럭 신호의 출력은 2개의 트랜지스터들 사이의 노오드로부터 취해진다.
처음에, 풀-다운 트랜지스터(즉, 접지에 접속된 트랜지스터)는 턴온, 즉 도통 상태로 되고, 풀-업 트랜지스터는 턴오프, 또는 비-도통 상태로 된다. 이 상태에서, 클럭 신호 출력은 접지 또는 저전압 레벨에 있게 된다. 클럭 신호가 접지 레벨로부터 고레벨, 즉 전원 공급기 전압 레벨로 스위치되면, 엔에이블 신호를 풀-업 트랜지스터를 턴온시켜 도통 상태로 되게 한다. 저항기와 2개의 트랜지스터들은 이 2개의 트랜지스터들이 정(+) 전원 공급기의 전압 레벨을 향해 출력 노오드에서의 전압 레벨을 상승시키도록 도통 상태로 될 때 분압기(voltage divider)를 형성한다. 이 상태에서 회로의 파라메터(parameter)들에 따라, 이 중첩 기간 동안, 출력 클럭 신호의 전압 레벨이 수백 mv 정도로 될 수 있다. 이때, 제 2 트랜지스터는 턴오프되어 트랜지스터들 사이의 노오드를 접지로부터 절연시키고, 제1트랜지스터의 게이트는 나머지 회로로부터 절연되어 부동(float)상태로 된다. 풀-업 트랜지스터의 고유 게이트-소오스 및 게이트-드레인 캐패시턴스내에 저장된 전하는 이 풀-업 트랜지스터의 게이트 단자에서의 전압 레벨이 정(+) 전원 공급기의 전압 레벨 이상의 전압 레벨로 부트스트랩 되게 하여, 풀-업 트랜지스터의 소오스 단자에서의 전압, 즉 클럭 신호 출력이 취해지는 트랜지스터들 사이의 노오드에서의 전압을 거의 정(+) 전원 공급기의 레벨로 증가시킨다.
부트스트랩 회로내에 저항기가 존재함으로써 몇가지 장점이 제공된다. 풀-업 트랜지스터가 포화 상태로 되지 않기 때문에, 이 풀-업 트랜지스터의 고유 게이트-드레인 및 게이트-소오스 캐패시턴스의 합계는 풀-업 트랜지스터가 포화 상태로 된 경우보다 더 크게 된다. 또한, 저항기는 풀-업 트랜지스터의 양단의 소오스-드레인 전압차를 감소시켜, "핫 전자"영향 및 이에 수반되는 잡음과 열화 문제를 감소시킨다.
또한, 저항기는 중첩 전류, 즉 풀-업 트랜지스터와 풀-다운 트랜지스터가 모두 온 상태일 때 이 트랜지스터들을 통과하는 전류를 제한시킨다. 종래의 회로는 전류-제한 저항기를 갖고 있지 않으므로, 전력을 소모하고, 과열을 발생시켰으며, 전류를 조정하기 위해 넓은 단면을 갖고 있는 상호 접속부를 필요로 하였다. 부수적으로, 종래 기술에서는 풀-업 트랜지스터의 드레인 단자가 정(+) 전원 공급기에 직접 접속되었기 때문에, 드레인은 정(+) 전원 공급기의 전압 레벨로 유지되었다. 이 저항기는 이 외에도 풀-업 트랜지스터의 드레인의 전압 레벨을 변화시켜, 풀-업 트랜지스터의 게이트내로 전하를 효율적으로 결합시키도록 게이트-소오스 및 게이트-드레인 캐패시턴스를 엔에이블시키므로, 별개의 부트스트랩 캐패시터를 필요로 하지 않고 충분한 부트스트랩 작용을 발생시킨다.
한 특정한 실시예에서, 클럭 버퍼 회로는 2쌍의 상보(complementary) 신호인 4개의 클럭 신호들을 제공하는데, 이 신호쌍들은 1/4주기로 변위된다. 이 실시예에서, 각각의 클럭 신호는 버퍼 회로의 별개의 모듈(module)에 의해 발생되는데, 각각의 신호쌍을 발생시키는 이 모듈들은 각각의 신호들의 상승 및 하강을 제어하여 동기화시키도록 교차-접속된다. 각각의 모듈은 2개의 신호들을 쌍으로 된 다른 모듈로 보내는데, 이 2개의 신호들중 한 신호는 쌍으로 된 다른 신호의 상승을 제어하고 다른 신호를 하강을 제어한다. 또한, 모듈쌍들은 각각의 쌍으로 된 다른 모듈로부터 수신된 신호들로 수신 모듈을 제어하는 것을 제어하도록 교차-접속된다.
본 발명은 첨부한 청구범위내에 상세하게 지적되어 있다. 이제부터, 첨부한 도면을 참조하여 본 발명의 상기 장점들 및 그외의 다른 장점들에 대해서 상세하게 기술하겠다.
제 1 도는 참조하면, 클럭 회로(10)은 선로(11)을 거쳐, 예를들어 수정 발진기로부터 BASE CLK 베이스 클럭 신호를 수신한다. 이 BASE CLK 신호는 [일반적으로 EN PHn(여기서, n는 0 내지 3의 정수이다)으로서 언급되는]EN PH0 내지 EN PH3으로서 표시된 4개의 엔에이블 신호를 발생시켜, 이 신호들은 선로(13 내지 16)을 거쳐 클럭 버퍼 회로(17)로 전송하는 계수기 회로(12)내에 직접 수신된다. 클럭 버퍼 회로는 계수기 회로로부터 EN PHn 신호를 각각 수신하고, 이에 응답하여, 다른 모듈로부터의 신호를 제어하기 위해 클럭 신호 PH0 내지 PH3을 발생시키는 4개의 모듈(17A 내지 17D)로 구성된다. 그 다음, 버퍼 회로 모듈들은 선로(20 내지 23)상의 발생된 클럭 신호를 나머지 장치상의 클럭 회로 구성부품(도시하지 않음)들에 전송한다.
제 2 도는 본 발명의 한 실시예의 다수의 클럭 신호 PHn("n"은 0 내지 3의 정수이다)들 간의 일반적인 타이밍(timing) 관계를 도시한 것이다. IN PHn 엔에이블 신호들은 대응하는 PHn 클럭 신호들과 동일한 타이밍 관계를 갖고 있지만, 본 분야에 숙련된 기술자들은 PHn 클럭 신호가 버퍼 회로 모듈내의 게이트 및 다른 지연장치로 인해 각각의 EN PHn 신호들보다 지연된다는 것을 알 수 있다. 제 2 도에 도시한 바와 같이, PH0 및 PH1 신호들은 상보 신호들이다. 즉, 이 신호들은 180°이상(out of phase)된다. 또한, PH2 및 PH3 신호들로 상보 신호들이다. PH2 및 PH3 신호내의 전이는 PH0 또는 PH1 신호내의 전이들 사이의 중간에서 일어나므로, 신호쌍들은 1/4 주기 이상된다.
기술한 바와 같이, 계수기 회로(12)에 의해 발생된 EN PH0 내지 EN 3 엔에이블 신호들은 제 2 도에 도시한 PH0 내지 PH3 클럭 신호들과 동일한 일반적인 관계를 갖는다. 클럭 버퍼 회로(17)은 PH0 내지 PH3 클럭 신호들이 신속한 상승 및 하강 시간을 갖도록 충분한 전류가 나머지 장치상의 클럭 회로 구성 부품들에 제공되게 하기 위해 제공된다. 예를들어 직접 회로 칩상에 클럭 신호들을 이송하는 선로들이 다수의 회로들로 이송되어 이 회로들은 제어하기 위해 때때로 비교적 매우 길게 되어 있기 때문에, 허용가능하게 신속한 상승 및 하강 시간을 보장하도록 많은 양의 전류가 신속히 제공되어야 한다. 전형적으로, 계수기 회로(12)와 같은 계수기 회로를 포함하는 플립-플롭은 필요한 전류를 제공할 수 없으므로, 클럭 버퍼 회로가 필요한 전류를 갖고 있는 클럭 신호들을 제공하도록 계수기 회로로부터의 엔에이블 신호들을 버퍼하기 위해 계수기 회로에 접속된다.
제 3a 도 및 제 3b 도는 버퍼 회로(17)의 2개의 모듈, 상세하게 말하자면, 각각 EN PH0 및 EN PH1 엔에이블 신호를 수신하여 PH0 및 PH1 클럭 신호(제 2 도)를 발생시키는 모듈(17A 및 17B)의 상세한 회로도를 도시한 것이다. 다른 모듈(17C 및 17D)로 구성된 회로는 제 3a 도 및 제 3b 도에 도시한 회로와 유사하다. 회로의 실제 구성시에, 회로내에 사용되는 트랜지스터의 실제 크기는 특정한 모듈에 의해 공급되는데 필요한 전류량에 따라 변하게 된다.
제 3a 도를 참조하면, 모듈(17A)는 계수기 회로(12, 제 1 도)로부터 선로(13)상의 EN PH0 엔에이블 신호를 수신하고, 2개의 엔에이블 신호 EPH0 및 EPH0D를 발생시키는 버퍼 부분(30A)를 포함하는데, EPH0D 신호는 EPH0 신호보다 지연된다. EPH0 와 EPH0D 엔에이블 신호들 사이에 요구되는 지연량을 다음에 설명하게 되는 요인(factor)들에 따라 변한다. EPH0D 엔에이블 신호는 모듈(17B, 제 3b 도)로부터 EPH1 엔에이블 신호 및 PH1 클럭 신호를 수신하고 모듈(17C 및 17C)로부터 PH2 클럭 신호를 수신하는 발생기 부분(27A)로 전송된다. 이 신호들에 응답하여, 모듈(17A)는 PH0 클럭 신호를 발생시킨다.
버퍼 부분(30A)는 종래의 것으로, 2개의 비-반전 버퍼들을 형성하도록 접속된 다수의 인버퍼(inverter)회로(31,40 및 41)을 포함한다. EPH0 엔에이블 신호는 노오드(45)로부터 취해지고, 지연된 엔에이블 신호 EPH0D는 직렬로 제 2 버퍼의 출력을 형성하는 노오드(46)으로부터 취해진다. 버퍼 부분이 종래의 것이기 때문에, 본 명세서에서는 더 이상 기술하지 않겠다.
제 3b 도를 참조하면, 모듈(17B)는 또한 버퍼 부분(30A)와 유사하므로 상세하게 도시하지 않은 버퍼 부분(3B)를 포함한다. 버퍼 부분(30B)는 계수기 회로(12, 제 1 도)로부터 선로(14)상의 EN PH1 엔에이블 신호를 수신하고 2개의 엔에이블 신호 EPH1 및 EPH1D를 발생시키는데, EPH1D 신호는 EPH0와 EPH0D 신호들 사이의 지연과 동일한 식으로 EPH1 신호보다 지연된다. EPH1D 엔에이블 신호는 모듈(17A, 제 3a 도)로부터 EPH0 엔에이블 신호와 PH0 클럭 신호를 수신하고 모듈(17C 및 17D)로부터 PH2 및 PH3 클럭 신호들을 수신하는 발생기 부분(29B)로 전송된다. 이 신호들에 응답하여, 모듈(17B)는 PH1 클럭 신호를 발생시킨다.
간단히 말하면, EPH0D 지연 엔에이블 신호는 모듈(17A)의 발생기 부분(29A)로 전송되어 PH0 클럭 신호의 발생을 제어하도록 모듈(17B)로부터의 EPH1 엔에이블 신호 및 PH1 클럭 신호와 함께 사용된다. 이와 마찬가지로, EPH1D 엔에이블 신호는 발생기 부분(29B,제 3b 도)로 전송되어 발생기 부분(29B)에 의한 PH1 클럭 신호의 발생을 제어하도록 모듈(17A)로부터의 EPH0 엔에이블 신호 및 PH0 클럭 신호와 함게 사용된다. 이 2개의 모듈들은 모듈(17C 및 17D)로부터 PH2 및 PH3 클럭 신호를 수신한다. 발생기 부분(29A)에서, PH2 및 PH3 클럭 신호들은 PH0 클럭 신호의 발생시에 모듈(17B)로부터의 EPH1 또는 PH1 신호의 발생기 부분(29A)에 의한 사용을 선택적으로 제어하므로, PH1 신호의 하강 연부의 타이밍은 PH0 신호의 상승 연부의 타이밍을 제어하도록 발생기 부분(29A)에 의해 사용되고, EPH1 신호의 상승 연부의 타이밍은 PH0 클럭 신호의 하강 연부의 타이밍을 제어하기 위해 사용된다. 이와 마찬가지로, PH2 및 PH3 클럭 신호들은 PH1 클럭 신호의 발생시에 모듈(17A)로부터의 EPH0 또는 PH0 신호들의 발생기 부분(29B)에 의한 사용을 선택적으로 제어하므로, PH0 신호의 하강 연부의 타이밍은 PH1 클럭 신호의 상승 연부의 타이밍을 제어하도록 발생기 부분(29B)에 의해 사용되고, EPH0 신호의 상승 연부의 타이밍은 PH1 클럭 신호의 하강 연부의 타이밍을 제어하기 위해 사용된다.
발생기 부분(29A 및 29B)의 동작에 대해서 제 2 도의 시간 A, 즉 PH1 클럭 신호가 하강하고 PH0 클럭 신호가 상승할때(시간 A)를 특히 주의하여 설명하겠다. 발생기 부분의 동작이 동일하기 때문에, PH0 클럭 신호가 하강하고 PH1 클럭 신호가 상승하는 시간 B에서의 동작에 대해서 간단히 설명하겠다. 본 분야에 숙련된 기술자들은 다른 신호 전이시의 동작을 명백히 알 수 있다.
제 3a 도를 참조하면 시간 A 바로 직전에, 저항기(61A)를 통해 정(+)전원 공급기에 접속된 풀-업 트랜지스터(60A)는 오프 상태(비-도통 상태)로 되고, 접지에 접속되는 이에 관련된 풀-다운 트랜지스터(55A)는 온 상태(도통 상태)로 된다. 결과적으로, PH0 클럭 신호가 취해지는 트랜지스터(55A 와 60A)사이의 노오드는 접지 전압 레벨 상태로 된다. 이때, EPH1 신호가 곧 저레벨로 되기 때문에, 트랜지스터(56A)도 오프 상태로 된다. 고레벨 PH3 클럭 신호(제 2 도)에 의해 제어된 트랜지스터(50A)는 온 상태로 되고, 저레벨 PH2 클럭 신호에 의해 제어된 트랜지스터(51A)는 오프 상태로 되어, 노오드(52A)가 고레벨로 되게 하고 트랜지스터(53A)가 온 상태로 되게 한다. 트랜지스터(56A)가 오프 상태로 되고 트랜지스터(53A)가 온 상태로 되면, 노오드(54A)는 고레벨 PH1 클럭 신호에 의해 제어되어, 트랜지스터(55A)를 온 상태로 되게 한다. 디플리션(depletion) 모우드 트랜지스터인 트랜지스터(57A)도 온 상태로 된다. 상술한 바와 같이 트랜지스터(55A)가 온 상태로 되기 때문에, PH0 클럭 신호는 접지 전압 레벨에 있게 된다. 트랜지스터(60A)는 온 상태의 트랜지스터(57A)를 통하는 버퍼(30A)로부터의 저레벨 EPH0D 신호에 의해 오프 상태로 유지된다.
제 3b 도를 참조하면, 시간 A 바로 직전에, 저항기(61B)를 통해 정(+) 전원 공급기에 접속된 풀-업 트랜지스터(60B)는 턴온되고, 접지에 접속되는 이에 관련된 풀-다운 트랜지스터(55B)는 턴오프된다. 이 결과와, 트랜지스터(60B)의 부트스트랩 작용과 동일한, 트랜지스터(60A)에 관련하여 다음에 기술된 부트스트랩 작용의 결과로서, PH1 클럭 신호가 취해지는 트랜지스터(55B와 60B) 사이의 노오드는 정(+) 전원공급기의 전압 레벨에 있게 된다. RPHO 신호가 저레벨로 되기 때문에, 트랜지스터(56B)도 오프 상태로 된다. 또한 디플리선 모우드 트랜지스터인 트랜지스터(57B)는 오프상태로 되는데, 그 이유는 저레벨 PHO 신호에 의해 최후로 제어된 게이트 단자의 전압 레벨이 임계 레벨보다 더 큰 크기만큼, 부트스트랩된 풀-업 트랜지스터(60B)의 게이트 단자의 고 전압 레벨에 있는 소오스 단자의 전압 레벨 아래에 있기 때문이다. 저레벨 PH2 클럭 신호에 의해 제어된 트랜지스터(50B)는 오프 상태로 되고, 고레벨 PH3 클럭 신호에 의해 제어된 트랜지스터(51B)는 온 상태로 된다. 이때, 노오드(52B)는 저레벨로 되어, 트랜지스터(53B)를 턴오프시키고 저레벨 PHO 클럭 신호가 노오드(54B)를 제어하지 못하게 한다.
EN PH1 엔에이블 신호가 하강하면 EPH1 및 EPH1D 신호도 하강하게 된다. EPH1 신호가 저레벨 상태로 되면, 트랜지스터(56B)는 오프 상태로 되고, 노오드(54A)는 트랜지스터(53A)를 통하는 PH1 클럭 신호에 의해 제어된다.
EN PHO 엔에이블 신호의 후속 상승은 EPHO 엔에이블 신호가 고레벨로 되게하여 (정(+)전원 공급기의 전압 레벨로 되도록 버퍼(30A)를 엔에이블 시킨다. EPHO 엔에이블 신호들이 고레벨 상태로 되면, 트랜지스터(56B)를 턴온시켜, 트랜지스터(55B 및 57B)를 교대로 턴온시키게 된다. 트랜지스터(55B 및 57B)를 교대로 턴온시키면 PH1 클럭 신호를 하강시키기 시작하고, 트랜지스터(57B)를 통해 트랜지스터(60B)에 인가되는 하강 EPH1D 신호는 트랜지스터(60B)를 신속하게 턴오프시키는데, 이것은 PH1 클럭 신호에 대한 신속한 하강 신호에 기여한다.
제 3a 도를 참조하면, EPHOD 엔에이블 신호가 고레벨로 되면, 트랜지스터(60A)는 트랜지스터(57A)를 통해 턴온된다. 이때, 클럭 신호는 완전히 하강되지 않으므로, 풀-업 트랜지스터(60A)와 풀-다운 트랜지스터(55A)는 동시에 온 상태 및 도통상태로 된다. 저항기(61A)는 2개의 트랜지스터(60A 및 55A)가 도통 상태일 때 이 트랜지스터(60A 및 55A)를 통해 흐르는 중첩 전류를 제한시킴으로써, 정(+) 전원 공급기로부터 발생된 전력을 감소시키게 된다. 시간 A 주위의 PHO 및 PH1 클럭 신호들의 시간의 함수로서 전압을 도시한 제 3c 도를 참조하면, 중첩 전류로부터 발생되는 신호 전압은 PHO 클럭 신호의 전압 레벨을 조금 증가시킨다. 트랜지스터(60A)가 턴온되기 때문에, 고유 게이트-트레인 및 게이트-소오스 캐패시턴스내에 전하를 저장하게 된다. 저항기(61A)의 저항은 트랜지스터의 고유 게이트-소오스 및 게이트-드레인 캐패시턴스를 최대화시키고 비고유(extrinsic) 부트스트랩 캐패시터의 필요성을 제거시키도록 트랜지스터(60A)를 선형 비포화 동작 모우드로 유지시키도록 선택된다.
제 3a 도를 다시 참조하면, 트랜지스터(53A)가 온 상태로 되고 PH1 신호가 하강되기 때문에, 노오드(54A)는 저레벨로 되어 트랜지스터(55A)와 트랜지스터(57A)를 턴오프시키는데, 트랜지스터(57A)는 트랜지스터(60A)의 게이트를 부동상태로 되게 한다.
트랜지스터(55A)가 온 상태인 동안, PH0 클럭 신호가 취해지는 트랜지스터(60A)의 소오스 단자는 거의 접지 레벨로 유지되지만, 트랜지스터(55A)가 오프 상태이면, 소오스 단자의 전압 레벨, 즉 PH0 클럭 신호의 전압 레벨은 더 이상 접지 레벨로 유지되지 않고, 그 대신 상승하기 시작한다. 또한, 풀-다운 트랜지스터가 오프 상태일 때 저항기를 통하는 전류의 중첩 부분이 제거되기 때문에, 저항기 양단의 전압 강하가 감소되므로, 드레인 단자의 전압 레벨을 상승시키게 된다. 풀-업 트랜지스터(60A)의 소오스와 드레인 단자의 전압 레벨이 상승하고 이 트랜지스터의 게이트 단자의 전압 레벨이 상승하고 이 트랜지스터의 게이트 단자가 오프 상태로 되는 트랜지스터(57)에 의해 절연되기 때문에, 풀-업 트랜지스터(60A)의 게이트-소오스 및 게이트-드레인 캐패시턴스내에 저장된 전하는 풀-업 트랜지스터의 게이트 단자의 전압 레벨을 부트스트랩 동작시의 정(+) 전원 공급기의 전압 레벨 이상으로 상승시킨다. 본 분야에 숙련된 기술자들은 트랜지스터(60A)의 특성을 적당히 선택함으로써, 풀-업 트랜지스터의 게이트 단자의 전압 레벨이 PH0 클럭 신호가 취해지는 트랜지스터(60A)와 트랜지스터(55A) 사이의 노오드에 대응하는 소오스 단자에서의 전압 레벨을 정(+) 전원 공급기의 전압 레벨 주위로 증가시키도록 될 수 있다는 것을 알 수 있다. 이때, PH0 신호는 고레벨로 되고 PH1 신호는 저레벨로 된다.
시간 B(제 2 도)에서는 PH1 클럭 신호가 상승하고 PH0 클럭 신호가 하강하는 것을 제외하면 동일한 동작이 일어난다. 이때, PH2 클럭 신호는 고레벨로 되고 PH3 클럭 신호는 저레벨로 되어, 트랜지스터(53A)를 턴 오프시키고 트랜지스터(53A)를 턴온시킨다. 트랜지스터(56A, 제 3a 도)는 버퍼(30B, 제 3b 도)로부터의 고레벨 EPH1 엔에이블 신호에 의해 턴온된다. 트랜지스터(53A)가 오프 상태로 되기 때문에, 노오드(54A)는 트랜지스터(56A)에 의해 제어된다. 트랜지스터(56A)는 트랜지스터(55A 및 57A)를 교대로 턴온시킴으로써 PH0 신호를 하강시키고, 트랜지스터(60A)는 저레벨 EPHOD 신호에 의해 턴오프된다. 시간 B에서의 제 3b 도내의 발생기 부분(29B)의 동작은 시간 A에서의 발생기 부분(29A)에 대해 상술한 것과 동일하다.
기술한 바와 같이, RPHnD 신호들은 각각의 EPHn 신호들보다 지연된다. 지연 시간은 상보 클럭 신호들이, 각각의 발생기 부분들내의 트랜지스터(55A 또는 55B와 60A 또는 60B)가 온 상태일 때 중첩 시간을 제어하는 요인인, 상승 및 하강을 바람직하게 동기화시키도록 선택된다. 예를들어, 상술한 바와 같이, 시간 A에서, EPHO 신호는 PH1 클럭 신호가 하강하기 시작할 때를 제어한다. EPHO 신호는 트랜지스터(56B, 제 3b 도)를 턴온시켜 트랜지스터(55B)를 턴온시키므로, PH1 신호를 하강시키기 시작한다. 이때, EPHOD 신호는 PHO 클럭 신호가 상승하기 시작할 때를 제어하는데, 이때 이 신호는 트랜지스터(60A)를 턴온시킨다.
클럭 신호 발생기(29A 및 29B)는 안정상태 동작 모우드, 즉 버퍼 회로가 처음에 턴온된 후의 몇 개의 클럭 싸이클(cycle)들의 동작에 대해서 기술되어 있다. 회로가 처음에 턴온되면, 클럭 신호들이 균일한 진폭을 작도록 모듈(17A 내지 17D)를 엔에이블 시키기 위해 여러개의 싸이클들이 필요하게 된다.
저항기(61A 및 61B)의 저항은 선형 비-포화 동작 범위내에 풀-업 트랜지스터(60a 및 60B)를 유지하도록 선택된다. 트랜지스터들이 비-포화 상태로 유지되면, 고유 게이트-드레인 및 게이트-소오스 캐패시턴스의 합계는 트랜지스터들이 포화된 경우보다 크므로, 풀-업 트랜지스터의 게이트 단자에 접속된 부트스트랩 캐패시터의 필요성을 제거시킨다. 또한, 저항기들은 중첩 주기 동안 풀-업 및 풀-다운 트랜지스터를 통하는 전류를 제한시킴으로써, 이 주기 동안 이 트랜지스터들에 의해 유도된 전력량을 감소시킨다.
또한, 저항기(61A 및 61B)는 풀-업 트랜지스터 양단의 소오스-드레인 전위를 감소시킴으로써 "핫 전자 영향"문제점을 감소시켜, 전자들이 기질내로 가속되거나 게이트 산화물내로 터널링될 가능성을 감소시킨다. 풀-업 트랜지스터 양단의 소오스-드레인 전위를 감소시키는 것은 기질 과전류로부터의 전위 잡음 문제를 감소시키는 것을 돕고, 또한 게이트 산화물 내에 제공되는 전자들로부터의 트랜지스터 동작시의 가능한 열화를 감소시킨다.
기술한 바와 같이, 또한 저항기(61A 및 61B)는 각각의 풀-업 및 플-다운 트랜지스터가 온 상태로 될 때 중첩 전류를 제한시키어, 회로에 의해 소모된 전력을 감소시키고 전류를 조절하는데 필요한 구성부품들의 크기를 감소시킨다. 부수적으로, 중첩 전류를 감소시키는 것은 회로에 의해 발생된 폐열(waste heat)량을 감소시키는 것을 돕는데, 이것은 회로 수명 및 신뢰도를 향상시키는 것을 돕는다. 또한, 저항기들은 각각의 풀-업 트랜지스터의 고유 게이트-드레인 캐패시턴스가 부트스트랩 효과를 증가시키게 하고 비고유 브트스트랩 캐패시터들의 필요성을 제거시킨다.
이와 같이, 본 발명은 엔에이블 신호에 응답하여, 바람직한 위상 관계를 갖고 있는 클럭 신호들은 발생시키기 위한 새롭고 개량된 클럭 버퍼 회로를 제공한다. 상술한 설명은 본 발명의 특정한 실시예에 제한되었다. 그러나, 본 발명은 다양한 기본 구조를 갖고 있는 집적 회로 칩 또는 상이한 내부 회로를 사용하는 칩내에서도 실시될 수 있다.
Claims (8)
- 타이밍 신호 및 제1엔에이블 신호에 응답하여 클럭 신호를 발생시키기 위한 클럭 버퍼 회로에 있어서, 상기 제1엔에이블 신호를 수신하기 위한 입력 수단, 제2엔에이블 신호를 발생시키기 위해 타이밍 신호에 응답하는 수단, 및 고전압 전원 공급기와 저전압 전원 공급기 사이에 직렬로 접속된 저항기 수단과 풀-업 트랜지스터 수단과 풀-다운 트랜지스터 수단을 포함하는 신호 발생 수단을 포함하되, 상기 2개의 엔에이블 신호를 클럭 신호가 나타나기 전에 초기에 고레벨 상태로 되고 상기 제1인에이블 신호는 클럭 신호가 나타날 때 저레벨 상태로 되며, 상기 풀-업 트랜지스터 수단은 상기 제2엔에이블 신호를 상기 풀-업 트랜지스터 수단에 결합시키도록 상기 제1엔에이블 신호의 발생에 응답하여 조절된 스위치 수단을 통하여 상기 제2엔에이블 신호를 수신하도록 접속되고, 풀-다운 트랜지스터 수단은 상기 제1엔에이블 신호를 수신하도록 접속되며, 상기 저항기 수단은 도통상태일 때 2개의 상기 트랜지스터 수단을 비-포화 상태로 유지시키도록 선택되고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 사이의 노오드가 상기 클럭 신호를 전송시키기 위한 출력 단자를 포함하므로, 상기 풀-업 및 상기 풀-다운 트랜지스터 수단은 이 클럭 신호가 고레벨로 되기 전에 도통하도록 상기 엔에이블 신호에 의해 활성화되고, 상기 풀-업 트랜지스터를 상기 저전압 전원 공급기로부터 절연 시키기 위한 상기 제1엔에이블 신호와 상기 제2엔에이블 신호의 부재에 응답하여 상기 풀-다운 트랜지스터가 비-활성화되고 스위치 수단이 조절됨으로써, 상기 출력 단자에서의 전압 레벨이 풀-업 트랜지스터내의 고유 캐패시턴스내에 저장된 전하로 인해 증가되는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 1 항에 있어서, 상기 제1엔에이블 신호가 나타나기 전에 고레벨로 되는 제3엔에이블 신호를 수신하고, 그후 상기 제2엔에이블 신호가 저레벨로 될 때 상기 풀-업 트랜지스터를 비-활성화시키도록 상기 제2엔에이블 신호를 상기 풀-업 트랜지스터에 결합시키기 위해 상기 스위치 수단을 조절하기 위한 제3엔에이블 신호 수신 수단을 더 포함하는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 2 항에 있어서, 상기 클럭 신호가 저레벨 상태로부터 고레벨 상태로 전이하는 동안 고레벨로 되는 제4엔에이블 신호, 및 상기 클럭 신호가 고레벨 상태로부터 저레벨 상태로 전이하는 동안 나타나는 제5엔에이블 신호를 수신하기 위한 수단을 더 포함하고, 상기 입력 수단은 상기 제4엔에이블 신호가 나타날 때 상기 제1엔에이블 신호를 상기 풀-다운 트랜지스터 수단에 결합시키고 상기 제5엔에이블 신호가 고레벨로 될 때 상기 제1엔에이블 신호를 상기 풀-다운 트랜지스터 수단에 결합시키지 않도록 조절된 상기 제4 및 제5엔에이블 신호 수단에 접속된 제1엔에이블 신호 스위치 수단을 포함하는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 3 항에 있어서, 상기 입력 수단이 이 입력 수단에 접속된 신호 수단, 상기 풀-다운 트랜지스터 수단과 상기 스위치 수단을 제어하도록 접속된 출력 신호 수단, 및 드레인과 소오스 전원 공급기 사이에 접속된 풀-업 트랜지스터 수단과 풀-다운 트랜지스터 수단을 포함하는 제어 수단을 갖고 있는 트랜지스터 수단을 포함하고, 상기 풀-업과 상기 풀-다운 트랜지스터 사이의 노오드가 상기 트랜지스터 수단을 제어하도록 접속되며, 상기 풀-업 트랜지스터 수단이 상기 제4엔에이블 신호를 수신하도록 접속되고, 상기 풀-다운 트랜지스터 수단이 상기 제5엔에이블 신호를 수신하도록 접속되어 있는 것을 특징으로 하는 클럭 버퍼 회로.
- 클럭 신호 및 타이밍 신호들이 쌍형 상보 신호로 되어, 이 쌍들 사이의 전이가 중첩되지 않도록 타이밍된 다수의 대응 타이밍 신호들에 응답하여 다수의 클럭 신호들을 발생시키기 위한 클럭 버퍼 회로에 있어서, 상기 클럭 버퍼 회로가 상기 클럭 신호들 중 1개의 클럭 신호를 각각 발생시키는 다수의 모듈을 포함하고, 다이밍 신호를 수신하고 이에 응답하여 엔에이블 신호 및 상기 엔에이블 신호의 대응 전이 보다 선행하고 전이 및 저 전이를 갖고 있는 선행 엔에이블 신호를 발생시키기 위한 수단, 상보 클럭 신호를 수신하기 위해 상보 클럭 신호를 발생시키는 모듈에 접속된 수단, 및 고전압 전원 공급기와 저전압 전원 공급기 사이에 직렬로 접속된 저항기 수단과 풀-업 트랜지스터 수단과 풀-다운 트랜지스터 수단을 포함하는 신호 발생 수단을 포함하되, 상기 풀-업 트랜지스터 수단은 상기 엔에이블 신호를 상기 풀-업 트랜지스터 수단에 결합시키기 위해 상기 상보 클럭 신호의 발생에 응답하여 조절된 스위치 수단을 통하여 상기 엔에이블 신호를 수신하도록 접속되고 상기 풀-다운 트랜지스터 수단은 상기 상보 클럭 신호를 수신하도록 접속되며, 상기 저항기 수단은 도통 상태일 때 2개의 상기 트랜지스터 수단을 비-포화 상태로 유지시키도록 선택되고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 사이의 노오드는 상기 클럭 신호를 전송시키기 위한 출력 단자를 포함하므로, 상기 풀-업 및 풀-다운 트랜지스터 수단은 상기 클럭 신호가 고레벨로 되기 전에 도통하도록 상기 엔에이블 신호 및 상기 상보 신호에 의해 활성화되고, 상기 풀-업 트랜지스터를 저전압 전원 공급기 및 상기 엔에이블 신호로부터 절연시키도록 상기 상보 클럭 신호가 고레벨 상태로부터 저레벨 상태로 전이하는 것에 응답하여 상기 풀-다운 트랜지스터가 비-활성화되고 상기 스위치 수단이 조절됨으로써, 상기 출력 단자에서의 전압 레벨이 풀-업 트랜지스터내의 고유 캐페시턴스내에 저장된 전하로 인해 증가되는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 5 항에 있어서, 상기 엔에이블 신호가 저레벨 상태로 전이될 때 상기 풀-업 트랜지스터를 비-활성화시키기 위해 상기 풀-업 트랜지스터에 상기 엔에이블 신호를 결합시키도록 상기 스위치 수단을 조절하는 상보 선행 엔에이블 신호로서, 상보 클럭 신호를 발생시키는 모듈로부터 선행 엔에이블 신호를 수신하기 위한 수단을 더 포함하는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 6 항에 있어서, 클럭 신호가 저레벨 상태로부터 고레벨 상태로 전이할 때 상기 제2엔에이블 신호가 고레벨 상태로 되고 클럭 신호가 고레벨 상태로부터 저레벨 상태로 전이할 때 상기 제3엔에이블 신호가 고레벨 상태로 되도록 제2 및 제3엔에이블 신호로서 다른 쌍의 상보 클럭 신호들을 수신하기 위한 수단을 더 포함하고, 상기 입력 수단은 상기 제2엔에이블 신호가 고레벨로 될 때 상기 엔에이블 신호를 상기 풀-다운 트랜지스터 수단에 결합시키고 상기 제3엔에이블 신호가 고레벨로 될 때 상기 엔에이블 신호를 상기 풀-다운 트랜지스터 수단에 결합시키지 않도록 조절된 상기 제2 및 제3엔에이블 신호 수신 수단에 접속된 엔에이블 신호 스위치 수단을 포함하는 것을 특징으로 하는 클럭 버퍼 회로.
- 제 7 항에 있어서, 상기 입력 수단이 이 입력 수단에 접속된 입력 신호 수단, 상기 풀-다운 트랜지스터 수단과 상기 스위치 수단을 제어하도록 접속된 출력 신호 수단, 및 드레인과 소오스 전원 공급기 사이에 직렬로 풀-업 트랜지스터 수단과 풀-다운 트랜지스터 수단을 포함하는 제어 수단을 갖고 있는 트랜지스터 수단을 포함하고, 상기 풀-업과 상기 풀-다운 트랜지스터 사이의 노오드가 상기 트랜지스터 수단을 제어하도록 접속되고, 상기 풀-업 트랜지스터 수단은 상기 제2엔에이블 신호를 수신하도록 접속되며, 상기 풀-다운 트랜지스터 수단은 상기 제3엔에이블 신호를 수신하도록 접속되어 있는 것을 특징으로 하는 클럭 버퍼 회로.
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