KR920009454B1

KR920009454B1 - 데이터 버스 방전 회로

Info

Publication number: KR920009454B1
Application number: KR1019850006528A
Authority: KR
Inventors: 히로시 요꼬우찌
Original assignee: 오끼덴끼고오교 가부시끼가이샤; 하시모도 나우미오
Priority date: 1984-09-06
Filing date: 1985-09-06
Publication date: 1992-10-16
Also published as: US4701888A; JPS6165352A; EP0175526B1; JPH063572B2; KR860002765A; EP0175526A3; EP0175526A2; DE3584808D1

Abstract

내용 없음.

Description

데이터 버스 방전 회로

제1도는 본 발명을 실시한 데이터 버스 방전 회로를 포함하는 마이크로프로세서의 회로도.

제2도는 제1도에 도시된 마이크로프로세서 회로의 데이터 버스 방전 모우드의 동작을 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 수정 발진 회로 20 : 타이밍/제어회로

30 : 처리 유닛 40 : I/O 포오트

50 : 제어신호 발생 회로 80 : 프리챠아지(precharge) 수단

90 : 프리챠아지 검출 회로 120, 180 : 출력 게이트 회로

140, 160 : 데이터 레지스터 170 : AND 회로

190 : 데이터 버스 210 : 방전 검출 회로

260 : 방전 수단

280 : 프리챠아지/인에이블 신호 발생 회로

본 발명은 방전 회로, 특히, 마이크로프로세서들과 마이크로 컴퓨터들의 고속 동작을 가능케 하는 데이터버스 방전 회로에 관한 것이다.

종래, MOS형 마이크로프로세서나 MOS형 회로 장치는 내부 레지스터에 축적된 데이터를 고속도로 데이터 버스에 전달하기 위하여, 데이터 전달을 시작하기 직전에 그의 데이터 버스의 모든 비트선을 전원 전위V_DD(논리 ＂1＂) 레벨의 초기 상태로 세트시키는 것이 일반적으로 행해졌다.

데이터 버스를 고속도로 초기화하기 위한 개량된 프리챠아지 회로는, 예를 들어 일본 공개 특허 공보소58-186827호에 본원 발명과 동일한 발명자에 의해 상세히 밝혀져 있다.

그러나, 전원 전위 레벨로 세트된 데이터 버스의 비트선에 내부 레지스터의 논리 ＂0＂의 데이터를 전송하는 경우에, 비트 선들의 기생 용량으로 인해, 그 비트선을 접지 전위(논리 ＂0＂)까지 감소시키는 데에는 예를 들어 50∼60ns의 장시간을 필요로 한다.

따라서, 마이크로프로세서 IC를 15MHz 이상의 클럭 신호에 의해 고속도로 동작시키는 것은 극히 어려웠었다.

그러한 문제점을 해결하기 위하여 30∼40개의 레지스터들의 출력 구동 능력을 크게 하는 것이 고려되었으나, 그러한 수단은 커다란 면적을 가진 마이크로프로세서 IC칩을 필요로 하며, 그리하여 제작 비용을 증가시키는 불이익을 가져왔다.

따라서, 본 발영의 목적은 내부 데이터 버스를 포함하는 MOS회로 장치의 고속 동작을 가능하게 할 수 있는 데이터 버스 방전 회로를 제공하는 것이다.

본 발명의 다른 목적은 커다란 면적을 가진 어떤 IC 칩을 필요로 하지 않고 MOS 마이크로프로세서의 고속 동작을 가능케 하는 데이터 버스 방전 회로를 제공하는 것이다.

본 발명의 또다른 목적은 20MHz 이상으로 마이크로프로세서를 동작하게 할 수 있는 데이터 버스 방전회로를 제공하는 것이다.

본 발명의 또다른 목적은 50ns이하의 주기를 가진 1스테이트를 1클럭 신호에 의해 동작되게 하는 것이 가능하게 하고 데이터 버스 방전 회로를 포함하는 마이크로프로세서 IC를 제공하는 것이다.

본 발명에 따른 데이터 버스 방전 회로는 데이터버스의 모든 비트선들이 논리 ＂1＂의 레벨로 세트될 때 논리 ＂1＂의 제어 신호를 제공하고, 클럭 신호의 수신시 논리 ＂0＂의 제어 신호를 제공하는 제어 신호 발생 회로와; 제어 신호가 논리 ＂0＂로 있을 때 데이터버스를 충전시키기 위한 프리챠아지 제어신호를 발생하고, 제어신호가 논리 ＂1＂일 때 내부 게이트 회로를 동작시키기 위한 인에이블 신호를 발생하는 프리챠아지/인에이블 신호 발생 회로와; 데이터 버스의 비트 선들에 연결되어, 비트 선들의 전위가 설정 레벨 아래로 강하할 때 방전 제어 신호를 제공하고, 제어 신호 발생 회로의 출력 제어 신호가 논리 ＂0＂에 있을 때 리세트시키는 방전 검출 회로와; 데이터 버스의 비트 선들에 연결되어, 방번 검출 회로가 방전 제어 신호를 제공할 때 접지 전위로 비트선들을 세트시키는 방전 수단; 으로 구성한다.

본 발명의 상기 및 다른 목적들과 특징 및 이점들은 첨부도면을 참고로 하여 양호한 실시예의 다음 상세한 설명으로부터 더욱 분명해질 것이다.

제1도는 본 발명에 따른 데이터 버스 방전 회로를 포함하는 8-비트 마이크로프로세서를 도시하고 있다.

제1도를 참고하여 보면, 마이크로프로세서는 기준 클럭 신호(A)를 발생하는 수정 발진 회로(10)와, 기준 클럭 신호(A) 및 리세트 신호에 의해 제어되고 제어 타이밍 신호를 발생하는 타이밍/제어회로(20)와, 내부 데이터 버스(190)에 연결되고 타이밍 신호 및 인에이블 신호를 기초로하여 명령들을 해독하여 내부 회로들을 제어하도록 하는 처리 유닛(30)으로 구성한다. 처리 유닛(30)은 ALU와 RAM 및 레지스터들로 구성하고, I/0 포오트(40)들을 통해 외부 회로들에 연결된다.

마이크로프로세서는 그 외에 데이터 버스(190)의 데이터를 일시적으로 기억시키기 위한 데이터 레지스터(140 및 160)들과, 데이터 레지스터들에 축적된 데이터를 데이터 버스(190)에 전송하기 위한 게이트 회로(120 및 180)들을 포함하고 있다. 상기 게이트 회로(120 및 180)들을 포함하고 있다. 상기 게이트 회로(120 및 180)들은 각각 복수의 3상태 버퍼(tri-state buffer)회로로 구성되어 있다.

기록 신호 G(WRITE RA)와 클럭 신호 A의 반전 신호C가 처리 유닛(30)으로부터 AND회로(130)에 주어질 때, 데이터 버스(190)의 데이터는 데이터 레지스터(140)에 축적된다.

처리 유닛(30)이 출력 명령 신호 E(OUT RA) 및 인에이블 신호 B를 AND회로(110)에 입력시킬 때, 게이트 회로(120)는 데이터 레지스터(140)에 축적된 데이터를 데어터버스(190)에 전달한다. 처리 유닛(30)이 기록신호 F(WRITE RB)와 클럭 신호 A의 반전 신호 C를 AND회로(150)에 입력시킬 때, 데이터 버스(190)의 데이터는 데이터 레지스터(160)에 저장된다.

처리 유닛(30)이 출력 명령 신호D(OUT RB) 및 인에이블 신호 B를 AND회로(170)에 입력시킬 때, 레지스터(160)에 축적된 데이터는 게이트 회로(180)를 통해 데이터 버스(190)에 전달된다.

마이크로프로세서는 또한 초기 스테이트에 데이터 버스(190)의 모든 비트선들을 전원 전위(V_DD)로 강제충전시키기 위한 데이터 버스 프리챠아지 회로와, 데이터 버스(190)에 출력된 데이터 중에서 논리 ＂0＂의 데이터를 가진 비트 선들을 강제로 접지 전위로 방전시키기 위한 데이터 버스 방전 회로를 포함하고 있다.

데이터 버스 프리챠아지 회로는 데이터 버스(190)의 모든 비트 선들이 논리 ＂1＂로 될 때 논리 ＂1＂의 출력신호를 제공하는 프리챠아지 검출 회로(90)와, 클럭 신호 A의 수신시 논리 ＂0＂의 제어 신호 K를 제공하고 프리챠아지 검출 회로(90)에 의해 입력된 프리챠아지 검출 신호 L이 논리 ＂1＂일 때 논리 ＂1＂의 제어 신호 K를 제공하는 제어 신호 발생 회로(50)와, 프리챠아지 제어 신호 J의 수신시 데이터 버스(190)의 모든 비트선들을 전원 전위(V_DD)로 충전하는 프리챠아지 수단(80)으로 구성한다.

프리챠아지 검출 회로(90)는, 예를 들어, NAND 회로(91)와, 슈미트(Schmitt) 특성을 가진 인버어터(92)로 구성한다.

제어 신호 발생회로(50)는, 예를 들어, 데이터 형 플립플롭 회로이다.

프리챠아지 수단(80)은 다수의 p-형 MOSFET(81)들로 구성한다.

데이터 버스 방전 회로는 각각 데이터 버스(190)의 비트 선들에 연결된 다수의 방전 검출 회로(210)와, 논리 ＂0＂이 되려는 비트선들을 강제로 접지 전위로 세트시키는 방전수단(260)과, 제어 신호 발생 회로(50)로부터 출력된 제어신호 K의 논리레벨에 따라 프리챠아지 제어신호 J 또는 인에이블 신호 B를 제공하는 프리챠아지/인에이블 신호 발생회로(280)로 구성한다.

방전 검출 회로(210)의 출력 신호는 데이터 버스(190)의 비트 선들의 레벨의 논리 ＂0＂일 때 논리 ＂1＂로 되거나, 논리 ＂0＂의 리세트 신호(제어신호 K)가 거기에 입력될 때 논리 ＂0＂으로 된다. 방전검출 회로(210)는 논리 ＂0＂인 비트라인의 검출시 논리 ＂1＂의 검출신호 W를 제공하는 검출회로(220)와, 소정 폭(예를 들어 5n 초)이상의 검출신호 z만이 통과하게 하는 필터 회로(230)와, 검출 신호 z가 논리 ＂0＂일 때 논리 ＂1＂의 방전제어신호를 제공하고 논리 ＂0＂의 리세트 신호가 거기에 입력될 때 논리 ＂0＂의 방전제어신호를 제공하는 신호 보유회로(250)로 구성한다.

검출신호(220)는, 예를 들어, 슈미트 특성을 가진 인버어터이다. 필터회로(230)는, 예를 들어, 인버어터(231 및 232)들과, AND회로(233), 및 NAND회로(234)로 구성한다.

신호보유회로(250)는, 예를 들어, RS형 플립플롭 회로이다.

프리챠아지/인에이블 신호 발생 회로(280)는 논리 ＂0＂의 출력 신호 K와 논리 ＂0＂의 지연된 인에이블 신호 H가 입력될 때 프리챠아지 수단(80)의 p-형 MOSFET(81)들을 온(0N)으로 동작시키기 위한 논리 ＂0＂의 프리챠아지 제어 신호(J)를 제공하는 프리챠아지 제어 신호 발생 회로(70)와, 논리 ＂1＂의 프리챠아지제어 신호 J와 논리 ＂1＂의 제어신호 K의 수신시 레지스터들의 내용들을 데어터버스(190)에 전달하기 위한 인에이블 신호 B를 출력하는 인에이블 신호발생회로(60)와, 데이터버스 프리챠아지 동작과 데이터버스 방전 동작이 동시에 발생하는 것을 금지하기 위하여 인에이블 신호 B를 지연시키는 지연회로(100)로 구성한다.

프리챠아지 제어신호 발생회로(70)는, 예를 들어, NOR회로(71)와 인버어터(7

2)로 구성한다.

인에이블 신호발생회로(60)는, 예를 들어, AND회로(61)와 버퍼회로(62)로 구성한다.

지연회로(100)는, 예를 들어, 인버어터(101,102,103 및 104)들로 구성한다.

[회로동작설명]

본 발명의 데어터버스 방전회로의 동작을 제2도의 타이밍도와 관련하여 기술하고자 한다.

수정 발진회로(10)는 주파수 20MHz 및 주기 50ns의 기준클럭신호 A를 출력하고, 1클럭 펄스에 1스테이트를 구성한다고 가정하고, 또 8-비트 데이트 10101100(ACH)가 데이터버스(190)에 입력되고, 8-비트데이터 00001111(OFH)가 레지스터 B(160)에 축적되고, 레지스터 출력제어신호 E(OUT RA)가 논리 ＂1＂이고, 레지스터기록신호 F(WRITE RB)가 논리 ＂1＂이고, 8-비트데이터 11001010(CAH)가 레지스터 A(140)에 축적된다고 가정하자.

[데이터 버스 프리챠아지 동작]

먼저, 스테이트 S₁에 있어서, 논리 ＂0＂으로부터 논리 ＂1＂로의 클럭신호 A의 변화시, 제어신호 발생회로(50)의 제어신호 K는 논리 ＂1＂ 에서 논리 ＂0＂으로 변화하고, 인에이블 신호발생회로(60)의 인에이블신호 B는 논리 ＂0＂이 된다(제2도 : 1,

2,4)

논리 ＂0＂의 데이터검출회로(200)의 리세트 신호는 제어신호 K가 논리 ＂0＂으로 될 때 논리 ＂0＂으로 되기 때문에, 방전검출회로(210)의 모든 RS플립플롭들은 리세트되고 그것의 출력 신호(OUT 0∼OUT 7)들은 논리 ＂0＂으로 된다(제2도 : 3).

동시에, 논리 ＂0＂의 제어신호 K는 AND회로(61)에 입력되고, 그리하여 인에이블 신호 B는 논리 ＂0＂이 되어, 게이트회로(120 및 180)들이 마이크로프로세서의 출력 동작을 차단한다(제2도 : 4).

논리 ＂0＂의 제어신호 K는 지연회로(100)에 의해, 예를 들어 10ns만큼, 지연되고, 그리하여 지연된 제어신호 K는 NOR회로(71)에 입력된다. 입력신호 K 및 H가 둘다 논리 ＂0＂으로 될 때, NOR회로(71) 논리 ＂0＂의 프리챠아지 제어 신호 J를 출력한다(제2도 : 6).

그리하여, 프리챠아지 수단(80)의 모든 p-형 NOSFET(81)들은 온(ON)으롤 전환되고, 데이터버스(190)의 모든 비트 선들은 강제로 신속하게 전원 전위 V_DD(논리 ＂1＂), 예를 들어 5V로 충전한다(제2도 : PR)

상술한 과정중, 논리 ＂0＂ 데이터 검출회로(200)의 방전 검출 회로(210)의 모든 출력 신호(OUT 0∼7)들은 논리 ＂0＂이다.

그리고 나서, 데이터버스(190)의 모든 비트 선들이 논리 ＂1＂로 될 때, 프리챠아지 검출회로(90)의 출력신호 L은 논리 ＂0＂에 논리 ＂1＂로 변화하고, 한편 플립플롭회로(90)의 출력 신호 K는 논리 ＂0＂에서 논리 ＂1＂로 변화한다(제2도 : M,N,RS).

따라서, 제어신호 발생신호(70)의 출력신호 J는 논리 ＂0＂에서 논리 ＂1＂로 변화하고, p-형 MOSFET(81)들은 오프(OFF)로 전화되어 프리챠아지 동작을 종료한다(제2도 : P).

[데이터버스 방전동작]

데이터 버스 프리챠아지 동작의 종료시, 제어신호발생회로(50)의 출력 신호 K와 프리챠아지 제어 신호발생회로(70)의 출력신호 J는 둘다 논리 ＂1＂이 되고, 그리하여, 인에이블 신호 발생회로(60)의 인에이블신호 B는 논리 ＂0＂에서 논리 ＂1＂로 변화한다(제2도 : U).

AND회로(110)는 레지스터 A(140)에 축적된 데이터 11001010을 데이터버스(19

0)에 전달하도록 게이트회로(120)를 개방시킨다.

논리 ＂0＂의 데이터가 데이터버스(190)에 입력될 때, 버스 선들의 전위는 전원 전위 V_DD(논리 ＂1＂)로부터 강하하기 시작한다(제2도 : OE).

비트선들의 전위 강하는 논리 ＂0＂ 데이터검출회로(200)에 의해 검출된다. 비트 선들의 전위가 소정 전위, 예를 들어 4V, 아래로 강하할 때, RS플립플롭회로(25

0)의 출력신호는 논리 ＂0＂에서 논리 ＂1＂로 변화한다(제2도 : DS. S).

따라서, 논리 ＂0＂의 데이터를 수신되는 비트 선들에 연결된 n-형 MOSFET(261

)들은 스위치-온 되어 비트선들을 강제로 접지 전위로 방전하게 한다(제2도 : R). 통상적으로, 논리 ＂1＂의 비트 선들을 논리 ＂0＂으로 변화시키기 위해서는 50∼60ns를 필요로 한다. 그러나, 본 발명에 데이터버스 방전회로의 추가 사용에 의해 논리 ＂1＂의 비트 선을 논리 ＂0＂으로 변화하는데 필요한 시간을 약 5∼10ns로 감소한다.

레지스터 A(140)의 내용 11001010(CAH)는 데이터버스(190)에 입력된다.

[데이터 기록 동작]

클럭 신호 A가 논리 ＂1＂로부터 논리 ＂0＂으로 변화하면, 클럭신호 A의 반전신호 C가 논리 ＂1＂이 되게한다(제2도 : WC).

AND회로(150)의 출력신호 WB는 논리 ＂1＂이 되고, 데이터버스(190)의 내용 11001010(CAH)는 레지스터 B(160)에 축적된다.

그리고 나서, 스테이트 S₂에 있어서, 클럭 신호 A가 논리 ＂0＂으로부터 논리 ＂1＂로 변화할 때, 제어 신호 K는 논리 ＂0＂이 되어 방전 검출회로(210)의 RS플립플롭(250)의 출력을 논리 ＂0＂으로 리세트시키고, 인에이블신호 B를 논리 ＂0＂으로 한다.

그리고 나서, 데이터버스 프리챠아지 동작이 재개된다.

[발명의 효과]

이상 설명한 것으로부터 분명한 바와 같이, 본 발명의 데이터버스 방전회로는 레지스터 출력구동 능력을 크게 할 필요없이 데이터버스에 대한 논리 ＂0＂의 데이터의 입력에 필요한 시간을 감소시킬 수 있다.

또한, 본 발명의 데이터 방전 회로는 특히 CMOS형의 마이크로프로세서 및 마이크로 컴퓨터의 고속화 동작 및 소비전력 감소동작을 가능하게 한다.

Claims

데이터버스(190)의 모든 비트선들이 전원전위(1논리레벨)로 프리챠아지된 후 상기 데이터버스(190)의 비트선들을 선택적으로 방전시키기 위한 데이터버스 방전회로로서, 상기 데이터버스 방전회로는 : (a) 각각이 상기 데이터버스(190)의 상기 복수개의 비트라인의 하나에 연결되어 데이터출력 동작에서 초기적으로 상기 전원전위에 프리챠아지되어 있고 데이터가 상기 데이터버스에 로드된 직후 접지전위로 방전될 상응하는 비트 라인 상의 작은 전위변화를 검출하여, 방전제어 신호(OUT 1내지 OUT 7)를 공급하는 복수개의 방전검출회로(210); (b) 각가이 상기 복수개의 방전검출 회로(210)의 하나와 그에 상응하는 비트선 사이에 연결되어 상기 각 방전제어 신호를 받자마자 비트선의 전위를 신속하게 상기 접지전위로 감소시키는 복수개의 방전 수단(260); 및 (c) 상기 복수개의 방전 검출 회로(210) 각각에 연결되어 상기 데이터 출력 동작에서 제어신호(K)를 상기 방전검출회로(210)에 공급하는 제어회로를 구비하여 데이터를 상기 데이터 출력 동작의 초기단계에서 고속도로 상기 데이터버스에 로드하는 데이터버스 방전회로.
제1항에 있어서, 상기 방전수단 각각은 상기 방전 검출 회로의 출력에 연결된 게이트, 상기 데이터버스의 한 비트라인에 연결된 소오스, 및 상기 접지전위의 일점에 연결된 드레인을 갖는 MOSFET로 구성되는 데이터버스 방전회로.
제1항에 있어서, 상기 방전검출회로(210)는 각 라인의 전위가 소정치 아래로 떨어질 때 검출 신호를 공급하는 검출회로(220), 상기 검출신호가 적어도 소정시간 폭을 가질 때 상기 검출신호가 통과하도록 하는 필터회로(230), 및 상기 필터회로로부터 상기 검출신호에 응하여 상기 방전제어신호를 상기 방전수단에 선택적으로 공급하는 신호보유회로(250)로 구성되는 데이터버스 방전회로.
제8항에 있어서, 상기 검출회로(220)는 슈미트 트리거 특성을 갖는 인버터로 구성되는 데이터버스 방전회로.
제8항에 있어서, 상기 필터회로(230)은 인버터(231 및 232), AND회로(233) 및 NAND회로(234)로 구성되는 데이터버스 방전회로.
제8항에 있어서, 상기 신호보유회로(250)는 RS형 플립플롭회로로 구성하는 데이터버스 방전회로.