JPH063572B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH063572B2 JPH063572B2 JP59185379A JP18537984A JPH063572B2 JP H063572 B2 JPH063572 B2 JP H063572B2 JP 59185379 A JP59185379 A JP 59185379A JP 18537984 A JP18537984 A JP 18537984A JP H063572 B2 JPH063572 B2 JP H063572B2
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- level
- data bus
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は放電回路、特に、マイクロプロセッサおよび
マイクロコンピュータの高速化を可能にするデータバス
放電回路に関するものである。
マイクロコンピュータの高速化を可能にするデータバス
放電回路に関するものである。
（従来の技術） 従来、MOS型マイクロプロセッサやMOS型マイクロコンピ
ュータの様に、内部にデータバスを有するMOS回路装置
は内部レジスタに蓄積されたデータを高速度でデータバ
スに載せるために、直前にこのデータバスの全ビット線
を電源電位VDD（論理“１”）レベルの初期状態にセッ
トすることが一般に行われる。
ュータの様に、内部にデータバスを有するMOS回路装置
は内部レジスタに蓄積されたデータを高速度でデータバ
スに載せるために、直前にこのデータバスの全ビット線
を電源電位VDD（論理“１”）レベルの初期状態にセッ
トすることが一般に行われる。
データバスを高速度で初期化するための改良されたプリ
チャージ回路は、例えば特開昭５８−１８６８２７号公
報に本願発明と同一の発明者により詳細に開示されてい
る。
チャージ回路は、例えば特開昭５８−１８６８２７号公
報に本願発明と同一の発明者により詳細に開示されてい
る。
（発明が解決しようとする問題点） しかしながら、電源電位レベルにあるデータバスのビッ
ト線に内部レジスタの論理“０”データを載せる場合、
ビット線の寄生容量のため、このビット線を接地電位
（論理“０”）まで低下させるまでに例えば５０〜６０
nsの長時間を必要とする。
ト線に内部レジスタの論理“０”データを載せる場合、
ビット線の寄生容量のため、このビット線を接地電位
（論理“０”）まで低下させるまでに例えば５０〜６０
nsの長時間を必要とする。
従って、マイクロプロセッサICを１５MHz以上のクロッ
ク信号で高速動作させることが極めて困難であった。
ク信号で高速動作させることが極めて困難であった。
この解決のため、例えば３０〜４０組もあるレジスタの
出力駆動能力を大きくすることが考えられるが、マイク
ロプロセッサICのチップ面積が大きくなり、製造原価を
上昇させる不利益を生じる。
出力駆動能力を大きくすることが考えられるが、マイク
ロプロセッサICのチップ面積が大きくなり、製造原価を
上昇させる不利益を生じる。
本発明の目的は、内部にデータバスを含むMOS回路装置
の高速動作を可能にするデータバス放電回路を提供する
ことにある。
の高速動作を可能にするデータバス放電回路を提供する
ことにある。
本発明の他の目的は、チップ面積を増加させることなく
MOSトランジスタ構成によるマイクロプロセッサICの高
速動作を可能にするデータバス放電回路を提供すること
にある。
MOSトランジスタ構成によるマイクロプロセッサICの高
速動作を可能にするデータバス放電回路を提供すること
にある。
本発明の更に他の目的は、２０MHz以上のクロック周波
数でマイクロプロセッサを動作させることが可能なデー
タバス放電回路を提供することにある。
数でマイクロプロセッサを動作させることが可能なデー
タバス放電回路を提供することにある。
また、本発明の他の目的は、５０ｎ秒以下の周期を有す
る１ステートを１クロック信号で動作させることが可能
であり、且つデータバス放電回路を含むマイクロプロセ
ッサICを提供することにある。
る１ステートを１クロック信号で動作させることが可能
であり、且つデータバス放電回路を含むマイクロプロセ
ッサICを提供することにある。
（問題点を解決するための手段） 本発明のＣＭＯＳ集積回路は複数のデータ線と、複数の
データ線に各々対応して設けられ、活性化することによ
り対応したデータ線を放電せしめる放電手段と、複数の
データ線にデータを入力するデータ入力手段と、データ
入力手段によりデータ線の電位レベルが変化するのに先
立って、複数のデータ線を充電する充電手段と、複数の
データ線の電位が充電レベルであることを検知する検知
手段と、検知手段による検知の後、データ線の電位レベ
ルの低下に応答して、対応してデータ線の放電手段を活
性化させる制御手段とを有することを特徴としている。
データ線に各々対応して設けられ、活性化することによ
り対応したデータ線を放電せしめる放電手段と、複数の
データ線にデータを入力するデータ入力手段と、データ
入力手段によりデータ線の電位レベルが変化するのに先
立って、複数のデータ線を充電する充電手段と、複数の
データ線の電位が充電レベルであることを検知する検知
手段と、検知手段による検知の後、データ線の電位レベ
ルの低下に応答して、対応してデータ線の放電手段を活
性化させる制御手段とを有することを特徴としている。
（実施例） −回路構成説明− 第１図は本発明によるデータバス放電回路を含む８ビッ
トのマイクロプロセッサを示している。
トのマイクロプロセッサを示している。
第１図において、マイクロプロセッサは基準クロック信
号Ａを発生する水晶発振回路１０、クロック信号Ａおよ
びリセット信号により制御され、且つ制御タイミング信
号を発生するタイミング兼制御回路２０、内部データバ
ス１９０に接続され、且つタイミング信号およびイネー
ブル信号に基づいて命令を解読し、内部回路を制御する
プロセッサユニット部３０を含んでいる。このプロセッ
サユニット部３０はALU，RAM，レジスタ類を含み、且つ
外部回路とはI/Oポート４０によりインターフェースさ
れる。
号Ａを発生する水晶発振回路１０、クロック信号Ａおよ
びリセット信号により制御され、且つ制御タイミング信
号を発生するタイミング兼制御回路２０、内部データバ
ス１９０に接続され、且つタイミング信号およびイネー
ブル信号に基づいて命令を解読し、内部回路を制御する
プロセッサユニット部３０を含んでいる。このプロセッ
サユニット部３０はALU，RAM，レジスタ類を含み、且つ
外部回路とはI/Oポート４０によりインターフェースさ
れる。
更にこのマイクロプロセッサはデータバス190のデータ
を一時的に蓄積するデータレジスタ140，１６０と、こ
れらデータレジスタのデータをデータバス１９０へ伝達
するゲート回路１２０，180を含んでいる。
を一時的に蓄積するデータレジスタ140，１６０と、こ
れらデータレジスタのデータをデータバス１９０へ伝達
するゲート回路１２０，180を含んでいる。
プロセッサユニット部３０の書込信号Ｇ(WRITERA)およ
びクロック信号Ａの反転信号ＣがAND論理回路１３０に
入力されると、データバス１９０のデータレジスタ１４
０に蓄積される。
びクロック信号Ａの反転信号ＣがAND論理回路１３０に
入力されると、データバス１９０のデータレジスタ１４
０に蓄積される。
又、AND論理回路１１０にプロセッサユニット部３０の
出力命令信号E(OUTRA)およびイネーブル信号Ｂが入力さ
れると、ゲート回路１２０はレジスタ１４０の蓄積デー
タをデータバス１９０へ伝達させる。プロセッサ部３０
の書込信号F(WRITERB)およびクロック信号Ａの反転信号
ＣがAND論理回路１５０に入力されると、データバス１
９０のデータがデータレジスタ１６０に蓄積される。
出力命令信号E(OUTRA)およびイネーブル信号Ｂが入力さ
れると、ゲート回路１２０はレジスタ１４０の蓄積デー
タをデータバス１９０へ伝達させる。プロセッサ部３０
の書込信号F(WRITERB)およびクロック信号Ａの反転信号
ＣがAND論理回路１５０に入力されると、データバス１
９０のデータがデータレジスタ１６０に蓄積される。
又、AND論理回路１７０にプロセッサユニット３０の出
力命令信号Ｄ(OUTRB)およびイネーブル信号Ｂが入力さ
れると、ゲート回路１８０はレジスタ１６０の蓄積デー
タをデータバス１９０へ伝達させる。
力命令信号Ｄ(OUTRB)およびイネーブル信号Ｂが入力さ
れると、ゲート回路１８０はレジスタ１６０の蓄積デー
タをデータバス１９０へ伝達させる。
更に、本発明によるマイクロプロセッサはステート初期
にデータバス１９０の全ビット線を強制的に電源電位V
DDに充電するデータバスプリチャージ回路と、データバ
ス１９０に出力されたデータの内、“論理０”状態にな
るビット線を強制的に接地電位に放電させるデータバス
放電回路を含んでいる。
にデータバス１９０の全ビット線を強制的に電源電位V
DDに充電するデータバスプリチャージ回路と、データバ
ス１９０に出力されたデータの内、“論理０”状態にな
るビット線を強制的に接地電位に放電させるデータバス
放電回路を含んでいる。
データバスプリチャージ回路はデータバス190の全ビッ
ト線が論理１になると“論理１”レベル信号を出力する
プリチャージ検出回路９０と、クロック信号Ａが入力さ
れると論理“０”レベルの制御信号Ｋを出力し、プリチ
ャージ検出回路９０のプリチャージ検出信号Ｌが論理
“１”レベルになると論理“１”レベルの制御信号Ｋを
出力する制御信号発生回路５０と、プリチャージ制御信
号Ｊによりデータバス１９０の全ビット線を電源電位V
DDに充電するプリチャージ手段８０を含んでいる。
ト線が論理１になると“論理１”レベル信号を出力する
プリチャージ検出回路９０と、クロック信号Ａが入力さ
れると論理“０”レベルの制御信号Ｋを出力し、プリチ
ャージ検出回路９０のプリチャージ検出信号Ｌが論理
“１”レベルになると論理“１”レベルの制御信号Ｋを
出力する制御信号発生回路５０と、プリチャージ制御信
号Ｊによりデータバス１９０の全ビット線を電源電位V
DDに充電するプリチャージ手段８０を含んでいる。
プリチャージ検出回路９０は例えばNAND論理回路９１と
シュミット特性を有するインバータ９２から構成され
る。
シュミット特性を有するインバータ９２から構成され
る。
制御信号発生回路５０は例えばデータ型フリップフロッ
プ回路から構成される。
プ回路から構成される。
プリチャージ手段８０は複数のＰ型MOSFET81から構成さ
れる。
れる。
データバス放電回路はデータバス１９０の各ビット線に
接続された複数のディスチャージ検出回路２１０を含む
ユニット２００と、論理“０”レベルになろうとするビ
ット線を強制的に接地電位にする放電手段２６０と、制
御信号発生回路５０から出力された制御信号Ｋの論理レ
ベルによりプリチャージ制御信号Ｊ又はイネーブル信号
Ｂは出力するプリチャージ信号兼イネーブル信号発生回
路２８０から構成される。
接続された複数のディスチャージ検出回路２１０を含む
ユニット２００と、論理“０”レベルになろうとするビ
ット線を強制的に接地電位にする放電手段２６０と、制
御信号発生回路５０から出力された制御信号Ｋの論理レ
ベルによりプリチャージ制御信号Ｊ又はイネーブル信号
Ｂは出力するプリチャージ信号兼イネーブル信号発生回
路２８０から構成される。
ディスチャージ回路２１０はデータバス１９０のビット
線が論理“０”レベルになる場合は出力信号(OUT)が論
理“１”レベルとなり、“０”レベルのリセット信号
（制御信号Ｋ）が入力されると出力信号が論理“０”と
なる。このディスチャージ回路２１０はビット線の論理
“０”を検出すると“１”レベルの検出信号Ｗを出漁す
る検出回路２２０と、所定巾（例えば5n秒）以上の検出
信号Ｚのみを出力するフィルタ回路２３０と検出信号Ｚ
が“０”レベルの場合“１”レベルのディスチャージ制
御信号を出力し、“０”レベルのリセット信号が入力さ
れると論理“０”レベルのディスチャージ制御信号を出
力する信号保持回路２５０から構成される。
線が論理“０”レベルになる場合は出力信号(OUT)が論
理“１”レベルとなり、“０”レベルのリセット信号
（制御信号Ｋ）が入力されると出力信号が論理“０”と
なる。このディスチャージ回路２１０はビット線の論理
“０”を検出すると“１”レベルの検出信号Ｗを出漁す
る検出回路２２０と、所定巾（例えば5n秒）以上の検出
信号Ｚのみを出力するフィルタ回路２３０と検出信号Ｚ
が“０”レベルの場合“１”レベルのディスチャージ制
御信号を出力し、“０”レベルのリセット信号が入力さ
れると論理“０”レベルのディスチャージ制御信号を出
力する信号保持回路２５０から構成される。
検出回路２２０は、例えば、シュミット特性を有するイ
ンバータから構成される。
ンバータから構成される。
フィルタ回路２３０は、例えば、インバータ２３１，２
３２とAND論理回路２３３と、NAND論理回路２３４から
構成される。
３２とAND論理回路２３３と、NAND論理回路２３４から
構成される。
信号保持回路２５０は、例えば、RS型フリップフロップ
回路から構成される。
回路から構成される。
プリチャージ信号／イネーブル信号発生回路２８０は、
“０”レベルの出力信号Ｋと“０”レベルの遅延された
イネーブル信号Ｈが入力されると、プリチャージ手段８
０のＰ型MOSFET81をオン動作させる“０”レベルのプリ
チャージ制御信号Ｊを出力するプリチャージ制御信号発
生回路７０と、“１”レベルのプリチャージ制御信号Ｊ
と“１”レベルの制御信号Ｋにより、データバス１９０
にレジスタの内容を出力させるイネーブル信号Ｂを出力
するイネーブル信号発生回路６０と、イネーブル信号Ｂ
を遅延させて、データバスプリチャージ動作とデータバ
ス放電動作が同時に発生するのを禁止する遅延回路１０
０から構成される。
“０”レベルの出力信号Ｋと“０”レベルの遅延された
イネーブル信号Ｈが入力されると、プリチャージ手段８
０のＰ型MOSFET81をオン動作させる“０”レベルのプリ
チャージ制御信号Ｊを出力するプリチャージ制御信号発
生回路７０と、“１”レベルのプリチャージ制御信号Ｊ
と“１”レベルの制御信号Ｋにより、データバス１９０
にレジスタの内容を出力させるイネーブル信号Ｂを出力
するイネーブル信号発生回路６０と、イネーブル信号Ｂ
を遅延させて、データバスプリチャージ動作とデータバ
ス放電動作が同時に発生するのを禁止する遅延回路１０
０から構成される。
プリチャージ制御信号発生回路７０は例えばNOR論理回
路７１とインバータ７２から構成される。
路７１とインバータ７２から構成される。
イネーブル信号発生回路６０は例えばAND論理回路６１
とバッファ回路６２から構成される。
とバッファ回路６２から構成される。
遅延回路１００は、例えば、インバータ１０１，１０
２，１０３，１０４から構成される。
２，１０３，１０４から構成される。
−回路動作説明− 次に第２図のタイミング図を参照して本発明によるデー
タバス放電回路の動作を説明する。
タバス放電回路の動作を説明する。
今、水晶発振回路１０は例えば周波数２０MHz、周期５
０nsの基準クロック信号Ａを出力し、１クロックで１ス
テートを構成するものと仮定する。
０nsの基準クロック信号Ａを出力し、１クロックで１ス
テートを構成するものと仮定する。
又８ビットデータ１０１０１１００(ACH)がデータバス
１９０に出力されており且つレジスタＢ１６０にはデー
タ００００１１１１(OFH)が蓄積されているものと仮定
する。
１９０に出力されており且つレジスタＢ１６０にはデー
タ００００１１１１(OFH)が蓄積されているものと仮定
する。
更にレジスタ出力制御信号Ｅ(OUTRA)が“１”レベルに
あり、レジスタ書込み信号Ｆ(WRITERB)が“１”レベル
にあるものと仮定する。
あり、レジスタ書込み信号Ｆ(WRITERB)が“１”レベル
にあるものと仮定する。
更にレジスタＡ１４０には８ビットデータ１１００１０
１０（CAH）が蓄積されているものと仮定する。
１０（CAH）が蓄積されているものと仮定する。
−データバスプリチャージング動作− まずステートＳ１において、クロック信号Ａが“０”か
ら“１”レベルに変化すると、制御信号発生回路５０の
制御信号Ｋが“１”から“０”レベルに変化し、且つイ
ネーブル信号発生回路６０のイネーブル信号Ｂが“０”
レベルになる（第２図，，参照）。
ら“１”レベルに変化すると、制御信号発生回路５０の
制御信号Ｋが“１”から“０”レベルに変化し、且つイ
ネーブル信号発生回路６０のイネーブル信号Ｂが“０”
レベルになる（第２図，，参照）。
制御信号Ｋが“０”レベルになると、“０”データ検出
回路２００のリセット信号が“０”レベルになるので、
全ディスチャージ信号発生回路２１０内の“０”RSフリ
ップフロップはリセットされ出力信号（OUT０〜７）が
全て“０”レベルになる（第２図参照）。
回路２００のリセット信号が“０”レベルになるので、
全ディスチャージ信号発生回路２１０内の“０”RSフリ
ップフロップはリセットされ出力信号（OUT０〜７）が
全て“０”レベルになる（第２図参照）。
同時に、“０”レベルの制御信号Ｋは“０”AND論理回
路６１に入力され、イネーブル信号Ｂが“０”レベルと
なり、ゲート回路１２０，１８０がマイクロプロセッサ
は出力動作を停止する（第２図参照）。
路６１に入力され、イネーブル信号Ｂが“０”レベルと
なり、ゲート回路１２０，１８０がマイクロプロセッサ
は出力動作を停止する（第２図参照）。
又、“０”レベルの制御信号Ｋは遅延回路１００によ
り、例えば、１０ns遅延されて、NOR論理回路７１に入
力され、入力信号ＫとＨが共に“０”レベルになると、
“０”レベルのプリチャージ制御信号Ｊを出力する（第
２図参照）。
り、例えば、１０ns遅延されて、NOR論理回路７１に入
力され、入力信号ＫとＨが共に“０”レベルになると、
“０”レベルのプリチャージ制御信号Ｊを出力する（第
２図参照）。
これにより、プリチャージ手段８０の全Ｐ型MOSFET８１
がオン動作し、データバス１９０の全ビット線が例えば
５Ｖの電源電位VDD（論理“１”）に強制的に急速充電
される（第２図の 参照）。
がオン動作し、データバス１９０の全ビット線が例えば
５Ｖの電源電位VDD（論理“１”）に強制的に急速充電
される（第２図の 参照）。
この間“０”データ検出回路２００のディスチャージ制
御信号発生回路２１０の出力信号OUT０〜７は全て
“０”レベル状態にある。
御信号発生回路２１０の出力信号OUT０〜７は全て
“０”レベル状態にある。
次に、データバス１９０の全ビット線が論理“１”レベ
ルになると、プリチャージ検出回路９０の出力信号Ｌは
“０”から“１”レベルに変化し、フリップフロップ回
路５０の出力信号Ｋは“０”から“１”レベルにリセッ
トされる（第２図，， 参照）。
ルになると、プリチャージ検出回路９０の出力信号Ｌは
“０”から“１”レベルに変化し、フリップフロップ回
路５０の出力信号Ｋは“０”から“１”レベルにリセッ
トされる（第２図，， 参照）。
これにより、制御信号発生回路７０の出力信号Ｊが
“０”から“１”レベルに変化し、Ｐ型MOSFET８１がオ
フ状態となり、プリチャージ動作が終了する（第２図
参照）。
“０”から“１”レベルに変化し、Ｐ型MOSFET８１がオ
フ状態となり、プリチャージ動作が終了する（第２図
参照）。
−データバスディスチャージング動作− プリチャージ動作が終了すると、制御信号発生回路５０
の出力信号Ｋと、プリチャージ制御信号発生回路７０の
出力信号Ｊが共に“１”レベルになるので、イネーブル
信号発生回路６０のイネーブル信号Ｂは“０”から
“１”レベルになる（第２図参照）。
の出力信号Ｋと、プリチャージ制御信号発生回路７０の
出力信号Ｊが共に“１”レベルになるので、イネーブル
信号発生回路６０のイネーブル信号Ｂは“０”から
“１”レベルになる（第２図参照）。
AND論理回路１１０がゲート回路１２０を開きレジスタ
Ａ１４０に内蔵されたデータ１１００１０１０（CAH）
がデータバス１０９に転送される。
Ａ１４０に内蔵されたデータ１１００１０１０（CAH）
がデータバス１０９に転送される。
“０”データを出力されたデータバス１９０のビット線
の電位は電源電位VDD（論理“１”）から低下し始める
（第２図 参照）。
の電位は電源電位VDD（論理“１”）から低下し始める
（第２図 参照）。
ビット線の電位低下は“０”データ検出回路200により
検出され、ビット線が所定電位（例えば４Ｖ）以下にな
った時点でRSフリップフロップ回路２５０の出力信号が
“０”から“１”レベルに変化する（第２図 ， 参照）。
検出され、ビット線が所定電位（例えば４Ｖ）以下にな
った時点でRSフリップフロップ回路２５０の出力信号が
“０”から“１”レベルに変化する（第２図 ， 参照）。
従って、“０”データを出力されたビット線に接続され
ているNMOSFET２６１がオン動作し、強制的にビット線
を接地電位に放電させる（第２図参照）。通常“１”
レベルのビット線を“０”レベルに変化させるためには
５０〜６０ｎ秒必要とするが、本願発明のデータバス放
電回路の追加により約５〜１０ｎ秒に改善することが可
能である。
ているNMOSFET２６１がオン動作し、強制的にビット線
を接地電位に放電させる（第２図参照）。通常“１”
レベルのビット線を“０”レベルに変化させるためには
５０〜６０ｎ秒必要とするが、本願発明のデータバス放
電回路の追加により約５〜１０ｎ秒に改善することが可
能である。
データバス１９０にレジスタＡ１４０の内容１１００１
０１０（CAH）が出力される。
０１０（CAH）が出力される。
−データ書込動作− 次にクロック信号Ａが“１”から“０”レベルに変化す
ると、その反転信号Ｃが"1"レベルになる（第２図 参照）。
ると、その反転信号Ｃが"1"レベルになる（第２図 参照）。
AND回路１５０の出力信号WBは“１”レベルとなり、デ
ータバス１９０の内容１１００１０１０（CAH）をレジ
スタＢ１６０に蓄積する。
ータバス１９０の内容１１００１０１０（CAH）をレジ
スタＢ１６０に蓄積する。
次にステートＳ２においてクロック信号Ａが“０”から
“１”レベルに変化すると、制御信号Ｋが“０”から
“１”レベルに変化すると、制御信号Ｋが“０”レベル
になり、ディスチャージ検出回路２１０のRS型フリップ
フロップ２５０の出力を“０”レベルにリセットさせ、
且つイネーブル信号Ｂを“０”レベルにする。
“１”レベルに変化すると、制御信号Ｋが“０”から
“１”レベルに変化すると、制御信号Ｋが“０”レベル
になり、ディスチャージ検出回路２１０のRS型フリップ
フロップ２５０の出力を“０”レベルにリセットさせ、
且つイネーブル信号Ｂを“０”レベルにする。
次にデータバスプリチャージ動作が再開される。
（発明の効果） 以上説明した様に本発明のデータバス放電回路は、レジ
スタの出力駆動能力を大きくすることなく、データバス
に対する“０”データ出力時間を高速化できる利点があ
る。
スタの出力駆動能力を大きくすることなく、データバス
に対する“０”データ出力時間を高速化できる利点があ
る。
更に本発明のデータ放電回路は特に“０”CMOS技術で構
成されたマイクロプロセッサおよびマイクロコンピュー
タの高速化および低消費電力動作化を可能にする。
成されたマイクロプロセッサおよびマイクロコンピュー
タの高速化および低消費電力動作化を可能にする。
第１図は本発明によるデータバス放電回路の実施例を含
むマイクロプロセッサ回路例である。 第２図は第１図に示されるマイクロプロセッサ回路のデ
ータバス放電モードを示すタイミング図である。 １０…水晶発振回路、２０…タイミング兼コントロール
回路、３０…処理ユニット、４０…I/Oポート、５０…
制御信号発生回路、８０…プリチャージ手段、９０…プ
リチャージ検出回路、110,１８０…出力ゲート回路、１
４０，１６０…レジスタ、１９０…データバス、２００
…ディスチャージ検出回路、２６０…放電手段、２８０
…プリチャージ信号兼イネーブル信号発生回路。
むマイクロプロセッサ回路例である。 第２図は第１図に示されるマイクロプロセッサ回路のデ
ータバス放電モードを示すタイミング図である。 １０…水晶発振回路、２０…タイミング兼コントロール
回路、３０…処理ユニット、４０…I/Oポート、５０…
制御信号発生回路、８０…プリチャージ手段、９０…プ
リチャージ検出回路、110,１８０…出力ゲート回路、１
４０，１６０…レジスタ、１９０…データバス、２００
…ディスチャージ検出回路、２６０…放電手段、２８０
…プリチャージ信号兼イネーブル信号発生回路。
Claims (1)
- 【請求項１】複数のデータ線と、 前記複数のデータ線に各々対応して設けられ、活性化す
ることにより対応したデータ線を放電せしめる放電手段
と、 前記複数のデータ線にデータを入力するデータ入力手段
と、 前記データ入力手段によりデータ線の電位レベルが変化
するのに先立って、該複数のデータ線を充電する充電手
段と、 前記複数のデータ線の電位が充電レベルであることを検
知する検知手段と、 前記検知手段による検知の後、前記データ線の電位レベ
ルの低下に応答して、対応するデータ線の前記放電手段
を活性化させる制御手段とを有することを特徴とするＣ
ＭＯＳ集積回路。
Priority Applications (5)
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|---|---|---|---|
| JP59185379A JPH063572B2 (ja) | 1984-09-06 | 1984-09-06 | Ｃｍｏｓ集積回路 |
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| DE8585306351T DE3584808D1 (de) | 1984-09-06 | 1985-09-06 | Entladungsschaltung fuer datenbus. |
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| EP85306351A EP0175526B1 (en) | 1984-09-06 | 1985-09-06 | Data bus discharging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185379A JPH063572B2 (ja) | 1984-09-06 | 1984-09-06 | Ｃｍｏｓ集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Family Applications (1)
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|---|---|---|---|
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