KR920004301B1 - 엘리베이터 시스템 - Google Patents

Abstract

내용 없음.

Description

엘리베이터 시스템

제 1 도는 엘리베이터의 기능 블록 다이아그램.

제 2a 도는 및 2b 도는 본 발명 실시예의 상세한 다이아그램.

제 3a 도, 3b 도 및 3c 도는 제 2 도에 도시된 기능 블록의 개략적 다이아그램.

제 4 도는 직렬 데이타 링크의 개략적 다이아그램.

제 5 도는 우선 순위 실행 프로그램의 플로우차트.

제 6 도는 비트테이블의 포오맷을 나타낸 도면.

제 7 도는 모듈 어드레스 테이블의 포오맷을 나타낸 도면.

제 8a 도 및 제 8b도는 CP프로그램의 플로우챠트.

제 9 도는 요청 테이블의 포오맷을 나타낸 도면.

제 10a 도는 다수 버퍼의 포오맷을 나타낸 도면.

제 10b 도는 RAM 맵을 나타낸 도면.

제 11 도는 각 버퍼상태 워어드의 포오맷을 나타낸 도면.

제 12 도는 "송신"프로그램의 플로우챠트.

제 13 도는 "수신"프로그램의 플로우챠트.

제 14 도는 메모리 억세스 모듈에 대한 제 1 실시예의 플로우챠트.

제 15 도는 RAM에 저장된 CP 세마포오르 및 DP 세마포오르의 포오맷을 나타낸 도면.

제 16 도는 메모리 억세스 모듈에 대한 제 2 실시예의 플로우챠트.

제 17 도는 디스패처 프로그램의 플로우챠트.

제 18 도는 마스터-슬레이브 순서를 도시하는 기능 블록 다이아그램.

제 19 도는 풀요청에 대한 포오맷을 나타낸 도면.

제 20 도는 선택요청에 대한 포오맷을 나타낸 도면.

제 21 도는 CP에 의해 버퍼를 통과하는 제 2 통과 즉 "언로드"를 도시하는 블록 다이아그램.

* 도면의 주요부분에 대한 부호의 설명

32 : 디스패처프로세서(CP) 34 : 통신프로세서(CP)

36 : 공유 메모리 38 : CPU

40 : RAM 44 : 인터럽트 콘트롤러

46 : 직렬 인터페이스 48 : T_x(구동기)

50 : R_x(수신기) 78 : 버스

124 : 어드레스 구동기 128 : 데이타래치/구동기

130 : 데이타 수신기

본 발명은 일반적으로 엘리베이터 시스템에 관한 것으로서, 특히 다수의 엘리베이터 카아와 디스패처(dispatcher) 프로세서간의 정보상태 및 모드(지령)의 적절한 교환을 개선시키는 방법 및 그 시스템 장치에 관한 것이다.

디스패처 기능에 의한 그룹관리 제어하에 다수의 엘리베이터 카아를 가진 엘리베이터 시스템은 디스패처기능을 수행함에 있어서 디지탈컴퓨터를 활용할 수 있다. 영국 특허 제 1, 467, 411호는 디지탈컴퓨터를 사용하는 디스패처에 대하여 설명하고 있는데, 컴퓨터에 의한 디스패처 기능은 이후 디스패처 프로세서(DP)라고 한다. DP에 대한 적당한 동작 방법은 영국 특허 제 1, 468, 063호에 설명되어 있다. 하나의 동작을 위해 적절한 개개의 카아제어, 또는 DP에 대한 그룹제어는 영국 특허 제 1, 436, 743호에 설명되어 있다.

상기 영국 특허에는 DP가 별도의 고속 직렬 데이타 링크를 거쳐 각각의 엘리베이터 카아를 제어하고, 또 DP가 또 다른 별도의 고속 데이타 링크를 거쳐 각각의 엘리베이터 카아의 상태를 판독하는 엘리베이터 시스쳄이 기재되어 있다. 상기 시스템은 거의 만족스러운 장치이지만, 고속 사이클 타임과 메모리를 갖는, 예컨대 미니컴퓨터와 같은 컴퓨터를 필요로 한다.

비교적 염가의 마이크로프로세서가 현재 보급되어 있기 때문에 비교적 염가의 마이크로컴퓨터를 구성하기 위하여 상기 마이크로프로세서를 사용하고, 또 이전에는 전자기 릴레이 및/또는 배선 논리(hard-wired logic)에 의해 제공되었던 타스크를 수행하기 위하여 복수의 마이크로컴퓨터를 사용할 수 있다. 이 장치는 DP에 부과되는 부하를 크게 감소시킬 수 있으며, 그 기능을 마이크로컴퓨터가 수행하도록 할 수 있다. 그러나, 다수의 마이크로컴퓨터는 카아상태정보가 엘리베이터 카아에 의해 발생되어서 이 엘리베이터 카아의 현재 동작상태에 관련하여 적합한 시간에 DP에 보내지고, 이로써 DP방식이 현재 상태에 항상 적용되도록하는 것이 중요하기 때문에 어떤 비능률이나 시간소모 없이 서로 조화되게 작동하여야 한다. 만일 그렇지 않으면, 다수의 마이크로컴퓨터의 동작 모우드를 제어하는 DP신호가 엘리베이터 카아에 적합한 시간에 공급되지 못하여 빌딩에 대한 엘리베이터 서비스가 비능률적이고 좋지 못하게 된다. 또한, 비록 DP에 의해 발생된 보드 제어신호들이 적합한 시간에 공급된 카아상태정보를 이용하여 발생되더라도, 이러한 카아모드 신호들은 엘리베이터 카아에 신속하게 보내지고 또 엘리베이터 카아에서 신속하게 수신될 수 있어야 하며, 또는 엘리베이터 카아의 상태도 엘리베이터가 카아모드신호를 수신하는 시간에 따라 다소 변화하여 엘리베이터 서비스를 또한 비능률적이고 열악하게 할 수 있다.

본 발명의 목적은 다수의 마이크로 컴퓨터의 사용에 수반되는 비능률 혹은 시간소모의 문제점을 제거하는 방법 및 그 방법에 따라 동작하는 엘리베이터 시스템을 제공하는 것이다.

본 발명은 디스패처프로세서, 다수의 엘리베이터 카아 및 통신프로세서간의 양방향 정보 전송을 개선하고, 엘리베이터 카아와의 모든 통신을 통신프로세서에 의해 개시시키며, 디스패처프로세서 및 통신프로세서에 의해 공유되는 메모리를 제공하고, 디스패처프로세서에 의해 엘리베이터 카아에 대한 카아모드정보(CMI)를 발생하고, 공유 메모리내에 CMI를 기록함으로써 그리고 CMI를 얻기 위해 통신프로세서에 의해 공유 메모리를 판독함으로써 메모리를 억세스하고, 엘리베이터 카아에 CMI를 송출하고, 엘리베이터 카아에 의해 카아상태정보(CSI)를 발생하고, 통신프로세서에 CMI를 송출하고, 통신프로세서에 의해 공유 메모리에 CSI를 기록함으로써 그리고 CSI를 얻기 위해 디스패처프로세서에 의해 공유 메모리를 판독함으로써 메모리를 추가로 억세스하는 공정에 따라 엘리베이터 시스템을 동작시키는 방법에 그 특징이 있다.

본 발명은 또한 다수의 엘리베이터 카아, 상기 엘리베이터 카아의 이동을 제어하기 위한 디스패처프로세서 수단을 포함하고 상기 방법에 따라 동작하는 엘리베이터 시스템에 있어서, 상기 디스패처프로세서 수단에 의해 사용되는 정보에 대하여 엘리베이터 카아를 폴링(polling)하고 상기 디스패처프로세서 수단으로부터 정보를 수신하도록 엘리베이터 카아를 선택하는 통신프로세서 수단과, 공유 메모리 수단 및 상기 디스패처프로세서 수단 상기 통신프로세서 수단 및 상기 공유 메모리 수단을 상호 접속하여 상기 디스패처프로세서 수단과 상기 통신프로세서 수단에 의해 공유되도록 상기 메모리 수단을 인에이블 하는 버스를 포함한 엘리베이터 시스템을 제공하는데, 상기 디스패처프로세서수단은 상기 엘리베이터 카아에 대해 카아모드정보를 발생하는 수단과 상기 공유 메모리 수단에 상기 카아 모드 정보를 기록하는 수단을 포함하고, 상기 통신프로세서 수단은 카아모드정보를 얻기 위하여 상기 공유 메모리 수단을 판독하는 수단을 포함하며, 상기 엘리베이터 카아는 카아상태정보를 제공하는 수단을 포함하고, 상기 통신프로세서 수단은 엘리베이터 카아로부터 카아상태정보를 얻기 위한 수단과, 상기 공유 메모리 수단에 상기 카아상태정보를 얻기 위한 수단과, 상기 공유 메모리 수단에 상기 카아상태정보를 기록하는 수단을 포함하며, 상기 디스패처 수단은 상기 카아상태정보를 얻기 위해 상기 공유 메모리 수단을 판독하는 수단을 포함하고 있다.

본 발명은 첨부한 도면과 관련한 아래의 예시적인 설명으로부터 더 용이하게 이해할 수 있을 것이다.

간략하게 설명하면, 본 발명은 DP의 제어하에 작동하는 다수의 엘리베이터 카아를 구비한 개선된 엘리베이터 시스템 및 그 엘리베이터 시스템의 동작 방법에 관한 것이다. 마이크로컴퓨터를 갖춘 통신프로세서(CP)는 DP와 엘리베이터 카아간의 모든 통신을 제어한다.

DP와 CP는 DP 및 CP에 의해 수행되는 메모리 동작에 잠재적인 충돌(potenitial conflict)이 없을때, 메모리에 대한 공유 억세스를 허락하는 세마포오르 또는 플래그배열로 억세스시간을 최소로 줄이는 공유 메모리를 이용한다.

일반적으로, CP는 멀티-드롭구조를 갖는 직렬 데이타 링크를 통해 엘리베이터 카아의 최후 상태정보(CSI)에 대해 개별적으로 엘리베이터 카아를 폴링하고, 또한 DP에 의해 발생된 카아모드정보(CMI)를 엘리베이터 카아로 전송한다. CP가 CSI에 대하여 엘리베이터 카아를 폴링할 때, 버퍼와 인터페이스는 CP가 요청된 정봉 대해 "대기"할 필요가 없게 한다.

특히, CP의 주요 타스크는 다수의 메모리 로케이션 호출 버퍼를 교대로 로드 및 언로드(로드 해제)하는 것이다. 모든 엘리베이터를 동이하게 처리하는것 뿐만 아니라 CSI를 발생하고 CMI를 엘리베이터 카아에 송출하는 사이의 시간을 공평하게 분할하는 것은 각 엘리베이터 카아에 대한 선택요청을 구비한 "요청테이블"에 의해 행해진다. 선택요청은 DP에 의해 발생된 CMI를 발생하도록 엘리베이터 카아를 선택한다. "요청테이블"은 또한 각 엘리베이터 카아에 대한 폴요청도 포함한다. 폴 요청은 CSI에 대해 각 엘리베이터 카아를 풀하거나 요청한다. 폴요청과 선택요청은 "요청테이블"에 교대로 배열되는데, 이것은 엘리베이터가 폴요구에 응답하는 동안 CP가 선택요청에 관련하여 정보를 "팩(pack)"하기 때문에 시간상의 효율을 가져온다.

다수의 버퍼가 사용되는데, 그 수는 CP가 모든 버퍼를 "요청테이블"로부터의 풀요청 및 선택요청으로서 연속적으로 로드하는 시간만큼 상기 다수의 버퍼가 엘리베이터 카아에 요청을 송출함으로써 언로드(unload)되고 폴요청에 대한 CSI 응답으로서 다시 로드되도록 선택된다. 그러므로 CP는 한번의 통과시에 버퍼를 로드하고 다음 통과시에는 언로드한다.

인터페이스는 CP와 다수의 엘리베이터 카아 사이에 제공된다. 인터페이스는 엘리베이터 카아로 CMI를 전송할 준비가 되었을 때 제 1 신호를 제공하고, 엘리베이터 카아로부터 CSI를 요청하여 수신될 때 제 2 신호를 제공한다. 상기 신호들은 CP를 인터럽트 하기 위해 사용되며, 적당한 인터럽트 루틴은 제 1 신호에 응답하여 버퍼로부터의 폴요청 또는 선택요청을 인터페이스를 거쳐 식별된 엘리베이터 카아에 즉시 전송하고, 제 2 신호에 응답하여 인터페이스로부터의 CSI를 버퍼로 즉시 전송한다.

제 1 도는 본 발명의 원리에 따라 구성된 엘리베이터 시스템(30)을 기능 블록도로 도시한 것이다. 대체로, 엘리베이터 시스템(30)에 적당한 디지탈컴퓨터로 이루어진 디스패처프로세서(DP)(32)와, 통신프로세서(CP)(34)와, DP 및 CP에 의해 공유되는 RAM(36)과, 다수의 엘리베이터 카아(37)로 구성된다.

CP(34)는 CPU(38)와, 공유 메모리(36)를 사용하도록 CP(34)를 인에블하는 판독제어기(39) 및 기록제어기(41)와, "수신" 및 "기록"버퍼로서 참조될 다수의 버퍼를 구비하는 RAM(40)과, CP 프로그램 모듈 및 요청테이블을 포함한 ROM(42)과, 인터럽트 콘트롤러(44)와, 병렬-직렬 인터페이스(46)와, 엘리베이터 카아들(37)과 통신하는 구동기(T₁)(48) 및 수신기(R₁)(50)들로 구성된다. 구동기(48)는 전송 버퍼를 구비하고, 수신기(50)는 수신 버퍼를 구비한다.

제 1 도와 제 2b 도에서 37로 표시된 다수의 엘리베이터 카아 각각은 유사한 장치를 구비하며, 제 1 도에서는 8개의 엘리베이터 카아 뱅크중 카아 0와 7만이 도시되어 있다. 예를들어, 카아 0는 층선택기, 속도패턴 발생기, 도어 작동기, 홀 랜턴(lantern)제어 및 구동모터제어의 기능을 갖춘 카아콘트롤러(52)를 포함한다. 카아호출제어기(54)는 승객이 카아를 호출하도록 카아호출 스테이션을 포함한다. 카아위치 제어기(56)는 카아위치를 추적하기 위해 층선택기를 인에이블한다. 마찬가지로 카아 7은 카아제어기(52')와, 카아호출제어기(54')와, 카아위치제어기(56')를 포함한다.

일반적으로 인터페이스(46)와 엘리베이터 카아(37)간의 데이타는 엘리베이터 카아로 데이타를 보내는 일련의 데이타 링크(58)와 엘리베이터 카아로부터 데이타를 인터페이스로 보내는 일련의 데이타 링크(60)로서 직렬로 처리된다. 나머지 데이타 전송은 병렬데이타버스를 통해 이루어진다.

DP는 공유 메모리(36)를 억세스하기 위한 기록제어(62) 및 판독제어기(64)를 구비한다. 또한, 엘리베이터 서어비스를 요구하는 업-다운(UP-DOWN) 홀 호출 푸쉬버튼을 구비한 적당한 홀 호출 제어기(66)도 포함된다. 홀 호출은 홀 호출 제어기(66)를 통해 DP(32)로 전송된다.

대체로, CP(34)는 카아상태정보(CSI)를 공유 메모리(36)에 기록하고, DP(32)는 CSI를 얻기 위해 공유 메모리(36)를 판독한다. DP(32)는 CSI, 홀 호출 및 설계 방식을 사용해서 엘리베이터 카아에 대한 카아모드정보(CMI)를 발생하고, 이 정보는 설계 방식에 따른 홀 호출을 제공하도록 엘리베이터 카아(37)로 전송된다.

공유 메모리(36)는 DP 및 CP의 각각에 대한 세마포오르(즉, 플래그)(이후, 각각 DP 및 CP 세마포오르라함)를 호출하는 논리구성을 갖는다. 세마포오르는 공유 메모리(36)내의 1바이트이다. DP 또는 CP가 공유 메모리(36)를 억세스하고자 할때 그것은 세마포오르를 체크한다. DP 또는 CP가 메모리(36)를 억세스하고 다른 것에 의해 아직 억세스되지 않을 때, 즉 다른 것의 세마포오르가 "억세스되지 않았음"을 지시하는 값으로 설정되었을 때, DP 또는 CP는 메모리 동작의 틱성을 지시하는 값으로 자신의 세마포오르를 설정한다. 다시 말해서, DP 또는 CP는 메모리 동작이 판독인지 또는 메모리 기록인지를 지시하는 값으로 세마포오르를 설정한다. 이후 자세히 설명되겠지만, 세마포오르가 설정된 값은 다수의 엘리베이터 카아중 어느 것이 메모리 동작에 관련되는지를 지시하기도 한다. DP 또는 CP가 메모리(36)를 억세스하고자 할때 및 다른것의 세마포오르가 "사용중"임을 나타내는 값으로 설정되었을 때 DP 또는 CP는 다른 프로세서의 메모리 동작이 완료될 때까지 자동적으로 대기하지 않는다. 그리고 DP 및 CP는 다른 프로세서에 의해 수행되는 메모리 동작을 자신이 행하고자 하는 메모리 동작과 비교한다. 만일 이들 메모리 동작들 사이에 잠재적인 충돌이 존재하지 않으면, DP 및 CP는 자신의 메모리 억세스 동작을 처리한다. 그러나 충돌이 존재하게 되면, 프로세서는 다른 프로세서가 메모리 억세스를 완전히 종료할 때까지 대기하고 자신의 메모리 동작을 처리하기 전에 자신의 세마포오르를 "억세스되지 않았음"으로 리세트한다. 다시말해서, 메모리 동작에 잠재적인 충돌이 없으면, 1개 프로세서가 메모리 사이클을 종료했을 때 다른 프로세서는 어떤 프로세서가 공유 메모리 억세스에 대한 우선 순위를 갖는지에 따라 1개 이상의 메모리 사이클 동안 메모리를 억세스할 수 있다.

잠재적인 충돌은 어떤 프로세서가 다른 프로세서에 의해 갱신되거나 재기록되어진 데이타를 판독하려고할때 발생한다. 이것은 구(old)에 데이타와 신(new) 데이타가 조합된 것을 판독할 수도 있다. 그러므로, 공유 메모리에 대한 억세스를 희망하고 그것이 "사용중"임을 감지한 프로세서는 메모리 동작을 비교하고 메모리 동작이 둘다 "판독"이거나 "기록"인 경우에 그 억세싱을 계속한다. 만약 메모리 동작이 둘다 판독 및 기록 동작이면, 제 2 프로세서는 설사 공유메모리의 억세스에 대해 더 높은 우선 순위를 갖고 있더라도, 제 1 프로세서가 메모리 동작을 완전히 종료할 때까지 대기해야 한다. 본 발명의 양호한 실시예에 있어서 세마포오르가 메모리 동작에 관련된 엘리베이터 카아를 또한 식별한다. 그리고 판독-기록의 조합이 감지된 때에, 메모리 억세스를 원하는 프로세서는 2개의 메모리동작이 동일 엘리베이터 카아에 관련되는지를 검사한다. 만약 2개의 메모리 동작이 동일 엘리베이터 카아에 관련되지 않았으면, 제 2 프로세서는 메모리 억세스를 진행하게 된다. 판독-기록의 조합이 동일 엘리베이터 카아에 관련될 때에만 다른 프로세서는 지금 메모리 억세스를 행하는 프로세서가 메모리 억세스를 완전히 종료할 때까지 기다려야 한다.

DP(32)와 엘리베이터 카아(37) 사이에서 CMI 및 CSI를 발생하여 전송하는 것을 가속하기 위해, CP(34)는 자신의 주요 기능이 버퍼(40)를 단지 로드하고 언로드하는 것이 되도록 배열된다. CP는 특정 카아에 대한 선택요청을 발생하고, 자신을 이 엘리베이터 카아에 대한 최후 CMI와 패킹하며, 엘리베이터 카아에 대한 데이타 링크 자유로워질 때까지 대기하고, 엘리베이터 카아 자신이 응답, 데이타 전송 및 폴 요청에 대하여 자유로워질 때까지 대기할 필요가 없다. 정상적으로, 폴요청에 있어서, 엘리베이터 카아는 선택요청에 대한 열거된 모든 기능을 수행해야 하며, 또한 응답을 위하여 폴된 엘리베이터를 대기하는 기능도 가져야 한다. 제 1 도에 도시된 바와 같이, 버퍼는 "전송"버퍼와 "수신"버퍼로 분리되어 있으며, CP(34)는 엘리베이터 카아로의 전송을 위하여 선택요청 및 폴요청으로 송신 버퍼를 로드하고, 그리고 카아로부터의 CSI는 CP(34)에 의해 로드되지 않은 "수신"버퍼에 저장된다. 제기된 실시예에 있어서, 버퍼들은 어느 순간의 CP 프로그램에 따라 모두 송신을 위하여 사용되기도 하고 모두 수신을 위하여 사용되기도 한다. 이 실시예에 있어서, CP는 버퍼들을 폴요청 및 선택요청으로 로드하기 위해 소정의 순서로 모든 버퍼를 통과하고 그리고 동일한 순서로 버퍼에 대한 주사를 계석해서 요청테이블의 다음것에 따라 비어 있는 버퍼를 폴요청 또는 선택요청으로 로드하며, CSI로 채워져야 할 버퍼는 언로드한다. CP에 의한 버퍼의 이와 같은 로딩 및 언로딩은 주기적이며, 프로그램 모듈이 동작을 실행하는 우선순에 의해 선택될때마다 연속적인 순서로 동작한다.

버퍼는 또한 인터페이스(46)로부터 송출되는 소정의 신호에 응답해서 언로드 및 로드되며, 상기 신호는 인터럽트 콘트롤러(44)에 인가된다. 인터럽트 콘트롤러(44)는 CPU(38)에 대한 인터럽트신호를 발생시킨다. 구동기(48)내의 송신 버퍼가 비어있을 때 인터페이스(46)는 콘트롤러(44)에 제 1 신호를 제공한다. 그러면 콘트롤러(44)는 인터럽트를 발생시키고 CPU(38)는 엘리베이터 카아로 정보를 송신할 준비가 되어 있는 버퍼로부터 데이타 송신을 발생시키는 제 1 인터럽트 루우틴을 진행하도록 자신의 프로그램을 인터럽트한다. 데이타는 병렬데이타 버스에 위치하게 되고 인터페이스(46)에 의해 래치된다. 인터페이스는 정보를 직렬화하고, 데이타가 도착되어질 준비가 된 후에 그 데이타를 엘리베이터 카아에 직렬 형태로 송신한다.

제 2 도(제 2a 도 + 제 2b 도)는 제 1 도에 도시된 엘리베이터 시스템(30)의 실시예에 대한 상세도이다. 제 1 도에서와 유사한 기능을 갖는 것은 동일 번호로 표시하였다. CP및 DP는 인텔사의 iSBC 80/24^TM단일 보오드 컴퓨터와 같은 마이크로컴퓨터이며, CPU(38)는 타이밍회로(68)에 연력된 인텔사의 8085A 마이크로프로세서이다. 타이밍회로(68)는 인텔사의 8224와 같은 클록을 포함할 수도 있다. 인텔사의 8259A 일수도 있는 인터럽트 콘트롤러(44)는 직렬 인터페이스(46)의 인터럽트 요청선 T_xR 및 R_xR에 응답해서 CPU(38)에 대한 인터럽트를 제공한다. 인텔사의 8251A 일수도 있는 직렬 인터페이스(46)는 엘리베이터 카아로 CMI를 송신할 준비가 되었을 때는 T_xR선에 인터럽트요청을 제공하고, 엘리베이터 카아로부터 CSI를 수신했을 때는 R_xR선에 인터럽트요청을 제공한다. 인텔사 8253와 같은 반전 타이머회로(70)와 인텔사 8224의 클럭회로(72)는 인터페이스(46)에 대한 타이밍과 콘트롤러(44)에 대한 추가 인터럽트요청을 제공한다.

CPU(38)는 16비트 어드레스/데이터버스(74)(AD 0-AD 15)와 버스 인터페이스(76) 및 시스템버스(78)를 통해 메모리(36)와 통신한다. 시스템버스(78)는 메모리(36)와 DP(32)를 연결하고 또한 공동버스로도 사용된다.

인터럽트 콘트롤러(44)는 텍사스 인스트로먼트사의 74 LS 240과 같은 버퍼/수신기(80)를 거쳐 시스템 버스(78)로부터 정보를 수신하고 인텔사의 8287 버스 송수신기(82)를 거쳐 어드레스/데이타버스(74)와 통신한다. 버스 송수신기(84)는 버스(74)를 버스(86)로부터 분리시킨다. 버스(86)는 직렬 인터페이스(46)와 반전 타이머회로(70) 및 ROM(42)에 연결된다.

인터페이스(46)와 엘리베이터 카아(37) 사이에 위치된 장치는 구동기(48) 및 수신기(50)와, RS 422 헤더(88, 88')와, 직렬 데이타 링크(92, 94)를 구비한다. 클록회로(72)와, 반전 타이머회로(70)와, 직렬 인터페이스(46)와, 구동기(48)와, 수신기(50)와, 헤더(88, 88')는 80/24 보오드에 플러그될 수도 있고 인텔사의 iSBX 351^TMSerial Multimodulte^TMBoard 같은 분리 보오드에 장치될 수도 있다. 구동기(48)는 쿼드(quad) RS 422 구동기(모터롤러의 MC 34878) 일수 있고 수신기(50)는 쿼드 RS 422(모터롤러의 MC 34878) 일수도 있다. 엘리베이터 카아 0와 같은 각각의 카아콘트롤러(52)외에 층(102)을 제공하는 빌딩의 승강로(98)에서 수직으로 이동되도록 설계된 엘리베이터 캡(cab)을 구비한다. 예를들어, 엘리베이터 시스템(30)이 견인 엘리베이터 시스템이라면, 캡(96)을 로프(104)에 연결하고 그 로프를 견인활차(106)에 걸어 팽형추(108)에 연결할 수도 있다. 견인활차(106)는 카아콘트롤러(52)의 제어를 받는 구동기 및 제어기(110)에 의해 구동된다. 카아포지션 제어기(56)는 엘리베이터 캡(96)이 이동할 때 회전하는 펄스바퀴(도시 되지 않았음)에 응답해서 거리 펄스를 발생시킨다. 펄스는 카아가 소정의 표준 거리 만큼 이동했을 때, 예를들면, 0.62cm 이동했을 때마다 하나씩 발생한다. 카아콘트롤러(52)는 카아의 이동방향에 따라 증가 또는 감소하는 식으로 펄스를 카운트하고 그 카운트값과 빌딩의 층에 대한 어드레스를 비교한다. 상기 어드레스는 또한 바닥층에 관련하여 층의 위치를 표시하는 펄스카운트의 형태로 되었으며, 바닥층은 0의 펄스카운트를 갖는다.

홀 호출은 가장 낮은 층에 위치하는 상향 푸쉬버튼과 가장 높은 층에 위치하는 하향 푸쉬버튼과 중간층에 위치하는 상향, 하향 푸쉬버튼과 같이 빌딩의 층에 위치하는 홀 버튼에 발생되고, 홀 호울 제어기(66)에 의해 직렬화되어 RS 422 헤더(88"), 수신기(50')를 통하여 직, 병렬 인터페이스(46')로 전송된다. 다른 방법으로서, 홀 호출은 별도의 홀 호출 I/O 보오드를 통하여 공통버스(78)에 병렬로 전송될 수 있는데 이러한 옵션은 제 2a 도에 1 점 쇄선으로 도시한 홀 호출 I/O 장치(118)에 의해 달성된다.

제 3 도(제 3a, b, c 도)는 버스 인터페이스(76)와, 시스템버스(78)와, 타이밍회로(68)와 CPU(38)와, 그리고 'CP(34)와 DP(32) 사이의 우선 순위 선택 상호 접속을 상세하게 도시한 것이다. 버스 접속기(P1)와 보조 접속기(P2)는 CP(34)와 DP(32) 및 시스템내의 다른 보오드를 상호 접속하는 공통버스(78)를 형성한다. 이 접속기들은 시스템내의 각종 보오드를 전원에 연결시키기도 한다.

타이밍회로(68)는 인텔사의 8224와 같은 클록회로(118)와, 4비트 카운터(120)와, CPU(38)의 X1 및 X2 입력에 4.8MHz의 타이밍신호를 제공하는 다수의 게이트와, 전원공급시 초기화를 위해 사용되는 리세트신호

로 구성된다. 카운트(120)의 출력은 공통버스(78)에 버스 클록신호

와 연속 클록신호

를 제공하기 위해 사용된다. CP(34)는 마스터콘트롤러로서 선택되고 따라서 공통버스 타이밍을 제공한다. DP(32)의 일부분으로서는 버스 인터페이스(76')에서 발생된

신호와

신호는 보오드로 이동되지 않는다.

버스 인터페이스(76)는 버스 콘트롤러(122)와, 어드레스 구동기(124)와, 버퍼(126)와, 데이타래치/구동기(128)와, 데이타 수신기(130)로 구성된다. 버스 콘트롤러(122)는 시스템 또는 공통버스(78)의 사용을 위해 자신의 보오드에 의한 요청을 조정한다. 시스템버스(78)의 사용을 위해 자신의 보오드에 의한 요청을 조정한다. 시스템버스(78)의제어가 이루어졌을 때, 버스 콘트롤러는 CPU(38)에 의해 발생되는 명령들

에 따라 메모리 판독신호

, 메모리 기록신호

I/O 판독신호

및 I/O 기록신호

를 각기 발생한다. 이때 버스 콘트롤러(122)의 어드레스선

에 메모리 또는 I/O 장치의 어드레스를 전송하고, 어드레스 구동기(124)의 OE입력에 출력신호

를 제공하며, 그리고 데이타래치/구동기(128)의 OE입력단자에 연결된 자신의 출력

및

을 사용해서 데이타버스

에 CPU의 출력데이타를 전송한다.

오프-보오드 메모리 또는 CPU(38)에 의한 I/O요청은 버스 콘트롤러(122)의 BCRI(버스요청) 및 XSTR(전송개시요청) 입력에 신호를 제공하게 되는데, 상기 입력 신호들은 버스 클록신호

와 동기해서 버스 조정을 개시하게 된다. 버스의 우선 순위는 접퍼(132)로 도시한 바와 같이 버스 콘트롤러(122)의 입력

(버스 우선 순위 인임)을 접지에 연결시키고 접퍼(134)로 도시한 바와 같이 인터페이스(76')의 입력

에 버스 콘트롤러의

출력(버스 우선 순위 인출)을 연결시킴으로써 설정되는데, CP(34)를 DP(32)보다 더 높은 순위의 마스터 보오드로 만든다. 인터페이스(76')의

출력단자는 사용되지 않는다. 마스터 보오드 즉 CP(34)는 버스 콘트롤러의 입력

이 항상 참 값(true)이기 때문에 공통버스가 사용중이 아닌 어떤 시간에도 공통버스의 제어를 행할 수 있다. CP(34)가 시스템버스(78)의 제어를 요청할 때, 버스 콘트롤러(122)는 DP의 버스 인터페이스(76')의

입력에 연결되어 있는 버스 콘트롤러의

출력을 "하이"로 구동해서 이 입력을 금한다. 버스 콘트롤러(122)는 자신의

출력을 사용해서 시스템버스를 로크하거나 언로크시킨다. "로우"신호의

는 다른 보오드가 버스의 제어를 받는 것을 금지하여 버스(76)상에 CP(34)를 고정시킨다. 어드레스 및 데이타 인에이블 출력

은 시스템버스(78)의 제어가 얻어질 때에 또한 로우드로 구동한다. 외부승인신호

가 어드레스된 장치로부터 수신되었을때, 게이트(136)는 참신호

를 발생시켜 지연회로 (138)를 거쳐 CPU(38)의 입력 RDY에 인가한다.

버스의 처리가 완료되었을때, CMD, ACK 및 ONBDIO 신호들은 비작동상태로 되어 버스콘트롤러(122)의 전송 입력

가 참값을 갖도록 한다. 마스터보오드(CP 34)가 시스템버스(78)를 원하지 않을 때는 버스 콘트롤러의 출력

을 "로우"로 하고 이 로우신호를 인터페이스(76")의

입력에 입력해서, DP(32)가 버스(78)를 사용할 수 있도록 한다.

제 4 도는 제 2 도에 도시된 데이타 링크(92)를 실행하기 위해 사용될 수도 있는 적당한 직렬 데이타 링크의 개략적 다이아그램이다. 카아 0와 같은 각각의 엘리베이터는 인텔사 8251과 같은 병렬-직렬 인터페이스(140)를 포함하는데, 인터페이스(46)는 마스터이고 카아인터페이스(140)는 슬레이브이다. 인터페이스(140)의 송신 출력 TxD은 출력 버퍼(144)와 RS 422 헤더(146)를 거쳐 CSI를 송신하는 데이타 링크(142)에 연결된다. 데이타 링크(142)는 RS 422 헤더(88)와 입력 버퍼(50)를 거쳐 인터페이스(46)의 수신 입력 RxD에 연결된다. 수신 입력 RxD는 데이타 링크(148)에 연결되고, 이 링크(148)를 통하여 선택 요청과 폴요청, 및 CMI가 RS 422 헤더(146) 및 입력 버퍼(150)를 거쳐 엘리베이터 카아 (37)에 송신된다. 인터페이스(46)의 출력 TxD는 출력 버퍼(48)와 RS 422 헤더(88)를 거쳐 데이타 링크(148)에 연결된다. 양호한 직렬 통신 원리는 후술하겠다.

제 5, 6, 7 도는 프로그램실행의 순서를 제어하기 위한 포오맷을 예시한 것이다. 프로그램들중 일부는 모듈의 형태로 존재하고 단지 필요할 때에만 예정된 순서에 따라 진행한다. 특수모듈에 대해 구동 필요성이 예를들면 다른 모듈에 의해 검출될때 프로그램은 비드에 놓이게 된다. 모듈도 진행의 완료 지점에서 비드에 놓인다. 다른 모듈이 진행될 수 없다는 것을 프로그램이 검출한다면, 비록 이 프로그램이 비드에 놓여 있더라도 이 프로그램 즉 모듈은 다른 모듈을 디스에이블할 수 있다. 예정된 우선 순위로서 이미 비드에 놓인 모듈을 링크 하기 위한 프로그램은 우선 순위 실행 프로그램을 호출한다. 그것은 제 5 도에 도시되어 있다. 각 모듈은 RAM(40)내에 어드레스를 가지며 "비드테이블(BID TABLE)"을 호출한다. 비드테이블은 제 6 도에 도시되어 있다. 예정된 개시 어드레스를 구비한 각 모듈은 ROM(42)에 저장된 프로그램이다.

[실행 프로그램]

이 모듈을 운용하고자 할 때 그 프로그램은 ROM(42)내의 모듈의 개시 어드레스로 점프한다. 모든 모듈의 개시 어드레스는 "모듈 어드레스 테이블(Module Address Table)"을 형성하도록 ROM(42)내의 예정된 위치에 모여 그룹을 형성한다. 포인터 M은 비드 테이블내의 비드테이블 엔트리를 지시하고 포인터 N은 모듈 어드레스 테이블 내의 모듈 어드레스 엔트리를 지시한다.

제 5 도에 도시된 실행 프로그램은 ROM(42)내의 소정의 개시 어드레스에 입력되는데, 이것은 "개시"단자로서 160으로 표시되어 있다. 각 모듈은 자신의 운용을 완료했을 때 개시 어드레스로 복귀한다. 단계 162는 포인터 M 및 N이 마지막 모듈 운용에 대한 비드 테이블 엔트리와 개시 어드레스를 지시하고 있으므로 포인터 M 과 N을 증가시킨다. 포인터를 증가시키면 실행 프로그램을 우선순위 순서에 따라 그 다음 모듈로 이전한다. 우선 순위 순서는 그 순서를 목록(list)으로 만듦으로써 정해지며, 가장 높은 우선 순위 모듈은 포인터가 시스템의 초기화중에 초기화되는 어드레스로 된다. 단계 164에서는 "비드테이블"이 완전히 체크되었는지를 결정한다.

만약 체크되었다면, 단계 166에서는 가장 높은 우선 순위의 모듈 위치에 대한 포인터 M 및 N을 초기화 한다. 만약 단계 164에서 "비드테이블"이 완전 체크되지 않았다면, 단계 168에서는 관련된 모듈이 인에이블 되었는지를 알아 보기 위해, 또 이 모듈이 비드에 위치되어 있는지 아닌지를 알아보기 위해 포인터 M에서 비드 워어드를 인출해서 그것을 체크한다. 전술한 바와같이 비드테이블 워어드의 비트 포지션 7은 인에이블성을 체크하기 위해 검사되고 비트포지션 0은 프로그램이 비드에 위치하는지를 판단하기 위해 체크된다. 따라서 단계 170에서는 비드 테이블 워어드의 비트 포지션 7이 논리 "0"인지 또는 논리 "1"인지를 판별한다. 만약 비트 포지션 7이 논리 "1"이며, 모듈은 이미디스에이블 되었으므로 프로그램은 비드테이블 순서로 후속 모듈을 체크하기 위해 단계 162로 되돌아간다. 만약 비트 포지션 7이 논리 "0"이면, 모듈은 디스에이블 되지 않았으므로 단계 172에서 모듈이 비드에 위치하는지를 판별하기 위해 비드테이블 워어드의 비트포지션 0을 체크한다. 만약 비트포지션 0이 논리 "0"이면, 비트 포지션 0은 비드가 아니므로 프로그램은 단계 162로 복귀한다. 만약 비트포지션 0이 논리 "1"이면, 비트포지션 0은 비드에 놓여 있으므로 단계 174에서 비트 포지션 0를 리세트하고, 단계 176에서는 모듈 어드레스테이블의 포인터 N이 지시하는 ROM(42)내의 어드레스로 점프한다. 이 모듈이 자신의 운용을 완료하였을때, 이 모듈은 후술되는 바와같이 실행 프로그램의 개시 어드레스(160)로 복귀한다.

제 8a, 8b, 9, 10a, 10b 도와 11 도는 CP(34)가 DP(32)로부터 엘리베이터 카아(37)로의 CMI전송을, 그리고 엘리베이터 카아(37)로 부터 DP(32)로의 CSI 전송을 수월하게 하도록 동작하여 CP(34)의 일부분상에 나타나는 시간 소비성인 "대기"상태를 제거하는 방법에 관계된 본 발명의 바람직한 특징을 도시한다. 엘리베이터 카아로 부터 엘리베이터가 풀되었다는 정보를 기다리거나 통신 링크가 자유로와질때까지 대기하는 것과 같이 CP(34)가 정상적으로 아이들 상태에 있는 시간 동안, 본 발명은 CP(34)를 인에이블해서 CP가 다른 본질적 업무를 수행하도록 하여, CMI 및 CSI가 처리되기 전에 대기해야할 시간을 실제로 단축시킨다.

특히, 제 8a 도 및 8b 도는 CP(34)의 주 프로그램을 설명하기 위한 플로우챠트이다. 제 9 도는 CP(34)에 의해 수행되는 통신 기능 모두를 포함하는 ROM(42)내에 저장된 "요청 테이블"이다. 예를들어, 각 엘리베이터 카아는 자신의 최후 카아 상태 정보(CSI)를 공급하기 위해 폴되거나 요청되어야 하고, 각 엘리베이터 카아는 DP(32)에 의해 발생된 최후의 카아 모드 정보(CMI)를 수신하기 위해 선택되어야 한다. CMI 및 CSI에 대한 적당한 포오맷과 데이타는 영국 특허 제 1, 467, 411호에서 자세하게 설명되어 있으며, 여기에서는 그 상세한 설명을 생략한다. CSI는 영국 특허의 제 20 도에 되시된 입력 워어드 IW0, IW1, IW2에 목록되고 CMI는 영국 특허의 제 22 도에 도시된 출력 워어드 OW0, OW1, OW2에 목록된다.

그러므로, "요청 테이블"은 각 엘리베이터 카아를 폴링하고 선택하기 위한 엔트리를 포함한다. 포인터 R은 각 요청이 처리될 때 엔트리에서 엔트리로 이동된다. 양호한 실시예에 있어서 폴 및 선택 요청은 요청 테이블에서 교체된다. 그러므로, 엘리베이터카아에 대한 폴 및 선택요청이 목록될 때까지, 제 1 엔트리는 "폴카아 0"일 수 있고 다음 엔트리는 "선택 카아 0"일 수 있다.

제 10a 도는 버퍼 0(180), 버퍼 1(182), 버퍼 2(184), 버퍼 3(186), 버퍼 4(188)와 같은 다수의 버퍼를 도시한다. RAM(40)의 일부분일 수도 있는 버퍼는 제 8 도의 프로그램의 의해 소정 순서에 따라 순차적으로 억세스된다. 상기 소정 순서는 버퍼(180)에서 시작하여 버퍼(188)에서 끝날 수 있다. 각 버퍼의 제 1 워어드 또는 바이트는 자신의 관련된 버퍼에 대한 상태 워어드이다. 포인터 B는 제 8 도의 프로그램에 의해 버퍼에서 버퍼로 이동된다. 제 11 도는 버퍼 상태 워어드에 대한 적당한 포오맷을 도시한 것이다. 예를들어, 비트 포지션 0은 버퍼가 비어있는지를 표시하고, 비트 포지션 1은 버퍼에서 엘리베이터 카아까지의 데이타 전송이 완료되었는지를 표시하고, 비트 포지션 2는 카아로 부터 수신한 CSI 처리와 버퍼에 CSI를 저장시키는것이 완료되었는지를 표시한다.

제 10b 도에 도시한 바와 같이, 카아로 보내지는 각 지령 워어드(CMI)는 RAM(40)내의 영상 테이블에 보존된다. 포이터 IP는 선택 요청이 발생되는 카아를 항상 지시하도록 유지된다. 카아에 대한 CMI는 공유 메모리(36)로 부터 판독되어 IP에 의해 지시되는 관련 영상과 비교된다. 만약 CMI가 변경되면, 영상은 새로와지고, 새로운 CMI가 카아에 보내진다. 만약 CMI가 변경되지 않았으면, 시간은 단지 요청 테이블 내의 후속 엔트리로 진행함으로써 세이브된다.

제 8a 도 및 제 8b 도에 도시된 CP 프로그램은 ROM(42)내의 어드레스(190)에서 시작된다. 엘리베이터 시스템(30)이 동작상태로 될 때, 요청 테이블 포인터 R와, 버퍼 포인터 B와, 영상 테이블 포인터 IP는 초기치로 되고 버퍼 상태 워어드는 리세트된다. 상기의 것은 단계 192, 194 및 196에 의해 수행된다. 단계 192는 전원을 넣는 비트(power-up bit)가 세트되었는지를 판별한다. 이것은 RAM에 저장된 비트나 워어드일 수 있다. 만약 전원부 비트가 세트되지 않았다면, 단계 194에서는 초기화 공정을 수행하고 단계 196에서는 전원부 비트를 세트한다. 그리고 프로그램은 단계 192를 거쳐 단계 198로 진행된다.

단계 198에서는 포인터 B에 위치하는 버퍼 상태 워어드를 인출해서 비트 포지션 0을 테스트한다. 단계 200에서는 비트 포지션 0의 테스트 결과를 체크하고 버퍼가 비어 있으면 단계 202로 진행된다. 단계 202에서는 상기 버퍼의 상태 워어드의 비트 0을 논리 1로 세트하고 다음 단계에서 정보를 이 버퍼에 로드한다. 예를들어, 단계 204에서는 제 9 도에 도시된 요청 테이블의 포인터 R에 위치된 지령 또는 요청을 판독하고 그 요청을 현재 처리중인 버퍼에 기록한다.

단계 206에서는 요청의 특성을 판단한다. 단계 206에서 폴 요청, 즉 CSI에 대한 특정 카아를 요청하는 폴요청이 검출되면 처리는 버퍼로 부터의 카아로의 데이타 전송 및 카아로 부터의 데이타 수신을 모두 요구한다. 따라서, 단계 207에서는 CP가 버퍼에 관한 어떤 추가적 행동을 취하기 전에 송신 및 수신이 모두 완료되었다는 것을 지시하도록 상태 워어드의 비트 1과 비트 2를 설정한다. 그리고 프로그램은 단계 208에서 프로그램 모듈 SEND(송신)를 비드에 위치시킨다. 이 모듈은 "비드 테이블"에 존재하고, 우선 순위실행에 따라 곧 운용되어진다. SEND 프로르램과 관련 TxR 인터럽트 프로그램은 제 12 도에 도시되어 있으며 후에 자세히 설명하겠다.

단계 206에서 검출된 요청이 선택 요청이면, 프로그램은 단계 209로 진행되어, 공유 메모리(36)를 억세스할 수 있는 기능을 갖는 "메모리 억세스 CP" 서브루우틴을 호출한다. 이 서브루우틴은 제 14 도에서 자세히 설명하겠다. "메모리 억세스 CP" 서브루우틴이 공유 메모리 (36)를 억세스할 때, 단계 210에서는 선택 요청에서 식별된 엘리베이터 카아에 대한 CMI를 판독하는데 이 CMI는 DP(32)에 의해 이 카아에 대해 미리 발생되고 제 17 도에 도시된 디스패처 프로그램이 진행되는 동안에 공유 메모리에 저장된 것이다. CMI는 고려된 버퍼내에 저장된다. 단계 209에서 호출된 루우틴은 CP 세마포오르를 메모리 억세스의 속성을 지시하는 값으로 설정한다. 상기 CP 세마포오르는 제 15 도를 참조하여 후술된다. 단계 211에서는 상기 세마포오르를 "억세스 되지 않았음"을 지시하는 값으로 리세트한다.

단계 212에서는 버퍼내에 저장된 CMI와 상기 카아로 이미 전송된 CMI의 영상을 비교한다. 상기 영상은 제 10b 도에 도시된 포인터 IP에 의해 지시된다. 단계 213에서는 CMI의 변경여부를 알아 내기 위해 비교 결과를 검사한다. 만약 CMI가 변경되지 않았다면, 단계 214에서는 버퍼가 데이타로 자유로이 로드될 수 있다는 것을 지시하도록 버퍼 상태 워어드의 비트 0을 리세트하고, 영상 포인터 IP를 증가시킨다. 또한, 단계 214는 포인터가 설정한 포인트를 전부 카운트했을 때 IP를 초기화시키는 단계도 포함한다. 그리고 단계 214는 요청 테이블내의 다음 엔트리가 지시하는 처리를 수행하기 위해 단계 218로 진행한다. 단계 213에서 CMI가 변경되었다는 것이 판단되면, 단계 215에서는 제 10b 도에 도시된 테이블내에 소재하는 영상을 갱신하고, 그리고 포인터 IP를 증가시킨다. 단계 216에서는 처리를 완성하기 위하여 버퍼에서 카아로의 데이타 전송만이 요구된다는 것을 지시하도록 상태 워어드의 비트 포지션 1을 설정하고, 단계 208에서는 SEND(송신) 프로그램을 비드에 위치시킨다.

단계 208은 요청 테이블 포인터 R을 증가시키는 단계 218로 진행한다. 단계 220에서는 포인트된 어드레스가 예정된 테이블의 어드레스를 초과했는지를 판단한다. 만약 초과했다면, 단계 222에서 요청 테이블 포인터 R을 초기화한다. 만일 초과하지 않았다면, 단계 220은 단계 224로 진행된다. 단계 222도 단계 224로 진행한다. 단계 224에서는 버퍼 포인터 B를 증가시키고, 단계 226에서는 포인터가 마지막 버퍼(188)의 어드레스를 초과했는지를 판단한다. 만약 초과하지 않았다면, 단계 226은 다음 버퍼를 처리하기 위해 단계 198로 복귀하고 만약 초과했다면, 단계 226은 단계 228로 진행되어 버퍼 포인터 B를 초기화되고, 다시 단계 230으로 진행되어 버퍼 포인터 B를 비드에 위치시키고, 그리고 프로그램은 단계 232에서 우선 순위 실행으로 복귀한다.

만약 단계 200에서 버퍼 상태 워어드의 비트 포지션 0이 논리 "1"로 설정되었다는 것을 판정하면, 즉 비어 있지 않다는 것을 알아 내면, 단계 200은 버퍼 상태 워어드의 비트 포지션 1을 체크하는 단계 234로 진행한다. 단계 236에서는 상태 워어드의 비트 포지션 1이 상기 버퍼상에서 후속 동작이 발생되지 않았거나 또는 처리중이란 것을 의미하는 "송신이 완료되지 않았음"으로 세트되어 있는지를 판단하기 위해 상기 체크의 결과를 검사한다. 단계 236에서 비트 포지션 1이 세트되어 있으면, 처리는 단계 218로 진행되어 전술한 바대로 진행된다.

단계 236에서 비트 포지션 1이 리세트된 것으로 판정되면, 즉 "송신완료"라고 판정되면, 이것은 상기 버퍼내에 위치하는 원래의 정보가 전송되었다는 것을 의미한다. 버퍼의 수는 마지막 버퍼가 폴 또는 선택 요청으로 채워지고 응용 가능한 이전의 버퍼들이 그 정보들을 이미 카아에 전송하였을 때, 그리고 적어도 제 1 폴 요청이 폴된 엘리베이터 카아로 부터 CSI를 수령함으로써 이미 만족될 때 CMI와 패킹되도록 선택된다. 그러므로 다음 통과때 버퍼는 그것이 완전하게 처리되지 않았기 때문에 가끔 바이패스된다. 그러나 본 프로그램은 버퍼의 어떤 갯수도 수용하여 미처리된 버퍼, 부분처리된 버퍼 및 완전처리된 버퍼를 자동적으로 취급할 수 있다. 그 다음 단계 238에서는 버퍼상태 워어드의 비트 포지션 2을 체크한다. 단계 204에서는 상기 체크의 결과를 검사한다. 만약 비트가 세트, 즉 "수신이 완료되지 않았음"으로 되어 있으면, 요청은 폴요청이고, 엘리베이터 카아로부터 CSI가 아직 수신되지 않았음을 의미한다. 따라서 프로그램은 단계 218로 진행한다. 만약 단계 240에서 상기 비트포지션 2가 리세트 즉 "수신완료"라고 판정되면 이것은 상기 버퍼에 관한 모든 동작이 완료되었다는 것을 의미한다. 이제, 단계 240은 단계 242로 진행되어 상기 버퍼내에 저장된 요청 워어드의 속성을 체크한다. 상기 속성이 선택요청이면, CMI는 전송되었고, 더이상 할일이 없다는 것을 의미한다. 그러므로 단계 244에서는 상기 버퍼의 상태 워어드 비트들을 리세트하고, 다음 프로그램이 진행할때는 단계 200에서 상기 버퍼가 비어있는 것을 검출한다.

만약 단계 242에서 버퍼내에 저자된 폴요청을 검출하면, 그것은 버퍼가 폴된 엘리베이터 카아로 부터 전송된 CSI를 구비한다는 것을 의미한다. 그러면 단계 242는 단계 246으로 진행되어 제 14 도에 도시된 메모리 억세스 CP 루우틴을 호출한다. 단계 246이 CP와 DP가 충돌없이 공유 메모리를 사용할 수 있다고 판단할때나 또는 잠재적인 충돌의 존재시 DP가 자신의 메모리 억세스를 완료했을때, 단계 248은 버퍼의 CSI를 로드하지 않고 공유메모리에 그것을 저장한다. 그리고 단계 250에서는 CP 세마포오르를 "억세스되지 않았음"을 지시하는 값으로 리세트한다. 단계 250은 단계 244로 진행되어 전술한 바대로 진행한다.

제 12 도는 "송신"프로그램이 비드에 놓이게 된후에 우선순위 실행에 따라 진행되는 "송신" 프로그램에 대한 플로우 챠트이다. 제 12 도는 또한, CP(34)가 제 10도에 도시된 버퍼내에 저장된 정보를 병렬-직렬 인터페이스(46)를 거쳐 엘리베이터 카아(37)에 전송하기 위하여 행할 수 있는 "Tx 인터럽트 루우틴"을 설명한다. 단계 260에서는 ROM(42)내의 개시 어드레스에 "송신" 프로그램을 입력시킨다. 단계 262에서는 상기 "송신" 프로그램이 제 8 도에 도시된 CP프로그램의 단계 208에 의해 비트에 놓여진 "송신" 프로그램 인가를 판별한다. 만약 "아니오"로 판정되면, 프로그램은 CP 프로그램으로 복귀한다(단계 264). 만약 "예"라고 판정되면, 단계 266에서는 비드에 놓인 "송신" 프로그램에 대해 버퍼내에 저장된 요청을 인출해서 그 요청의 속성을 체크한다. 만약 그것이 폴 요청이면, 단계 266은 단계 268로 진행된다. 단계 268에서는 후속처리를 결정하기 위해 한 세트의 제어 워어드를 마련해서 인터페이스(46)에 로드한다. 예를들어, 리세트 워드는 6비트 세트를 구비하는 지령 명령을 인터페이스의 어드레스에 기록함으로써 전송된다. 상기 리세트 워어드는 인터페이스 어드레스에 기록된 모우드 명령 워어드에 관한 인터페이스를 발생한다. 모우드 명령 워어드는 문자 길이와, 동기 또는 비동기 동작과, (비동기 모우드에 대한)바우드율(baud rate)과, 패리티 배열등을 결정한다. 그리고 지령 명령 워어드가 발생되어 인터페이스 동작을 제어한다. 만약 단계 266에서 선택요청을 검출했다면, 단계 266은 단계 270으로 진행되어, 단계 268과 동일한 처리를 수행한다. 단계 268과 단계 270은 단계 272로 진행되어 전송되어질 제 1 워어드 또는 문자에 대한 Tx 포인터를 설정한다. 단계 274에서는 Tx 인터럽트를 인에이블하고 프로그램은 단계 276에서 우선순위 실행으로 복귀된다.

인터페이스(46)가 자신의 "전송버퍼"(48)가 비어있다는 것을 감지했을때, 인터페이스는 인터럽트 콘트롤러(44)에 인가될 신호 TxR를 발생한다. TxR 신호는 문자가 CPU(38)에 의해 자신의 송신 버퍼에 로드될때까지 참의 상태를 유지한다. 인터럽트 콘트롤러(44)는 단계 274에서 인에이블되기 때문에 인터럽트 신호를 발생하고, CPU(38)는 제 12 도에 도시된 인터럽트 루우틴을 진행시키기 위해 프로그램을 인터럽트한다. 단계 278은 루우틴을 ROM(42)내의 개시 어드레스에 입력시킨다. 단계 280에서는 데이타 버스에 정보를 실어 버퍼에서 인터페이스(46)로 데이타 문자를 기록하고, 단계 282에서는 모든 문자의 전송 여부를 알아보기 위해 체크한다. 버퍼에서 카아로 정보를 전송할때 버퍼내의 데이타는 소실되지 않는다. 만약 정보가 모두 전송되지 않았다면, 단계 283에서는 포인터를 증가시키고, 루우틴은 단계 284에서 후속 TxR 개시 인터럽트를 대기하기 위해 인터럽트 프로그램으로 복귀한다. 단계 282에서 모든 데이타가 전송되었다고 판정되면, 단계 285에서는 "송신완료"를 지시하도록 버퍼상태 워어드 비트 포지션 1을 리세트하고, 송신 인터럽트를 디스에이블하며, Tx 포인터를 리세트한다. 단계 286에서는 요청의 종류가 폴요청이었는지를 판단한다. 만약 폴 요청이면, 단계 287에서는 "수신(RECFIVE)" 프로그램을 비드에 위치시키고, 루틴은 단계 284에서 인터럽트된 프로그램으로 복귀된다. 만약 단계 286에서 선택 요청을 감지하면, 단계 286은 단계 284로 진행된다.

제 13 도는 "수신" 프로그램이 비드에 옮겨진후에, 우선순위 실행에 의해 진행되는 "수신" 프로그램의 플로우 챠트이다. 제 13 도는 또한 폴 요청에 응답해서 CSI를 버퍼에 로드하는데 사용될 수 있는 Rx 인터럽트 프로그램을 설명한다. "수신" 프로그램이 제 12 도의 단계 287에 의해 비드에 놓여졌을때, 우선순위 실행은 단계 290으로 인입하여 이 프로그램을 진행한다. 단계 292는 수신동작에 대한 모우드 및 지령 워어드를 발생하고 단계 294에서는 수신 인터럽트를 인에이블한다. 그다음 프로그램은 우선순위 실행으로 복귀한다.

인터페이스(46)의 수신 버퍼가 문자를 수신하고 CPU(38)에 그 문자를 전송할 준비가 되었을때, 그 수신 버퍼는 인터럽트 콘트롤러(44)에 대한 참값의 RxR 신호를 발생하고, 단계 294에서 수신 인터럽트를 인에이블하여 CPU(38)에 대한 인터럽트를 발생한다. 인터럽트 되었을때, CPU(38)는 지금하고 있는 것을 저장해서, 그것이 진행중인 프로그램으로 복귀할 수 있도록 하고, 단계 298에서는 Rx 인터럽트 프로그램을 입력시킨다. 단계 300에서는 데이타 워어드를 판독해서, 관련된 폴 요청을 홀드하는 버퍼내에 데이타 워어드를 저장한다. 1개 이상의 문자들 즉 워어드가 수신되었다면, 단계 302는 데이타 모두가 전송되었는지를 체크한다. 만약 모두 수신되지 않았다면, 단계 304에서는 Rx 포인터를 증가시키고, 단계 306에서는 루우틴을 인터럽트된 프로그램으로 복귀시킨다. 만약 모두 수신되었다면, 단계 302에는 단계 308로 진행되어 수신완료를 지시하는 버퍼상태 워어드의 비트 포지션 2을 리세트하고, Rx 포인터를 리세트하며 수신 인터럽트를 디스에이블한다. 그후, 단계 304에서 인터럽트 루우틴은 인터럽트된 프로그램으로 복귀된다.

제 14 도는 CP(34)에 대한 메모리 액세스 모듈의 플로우 챠트를 도시하며, 이 루우틴은 제 8 도에 도시된 CP 프로그램의 단계 209 및 246에 의해 호출된다. 전술한 바와같이, 본 발명은 CP(34)가 DP(32)보다 더 높은 우선순위를 갖기 때문에 CP(34)에 의한 공유 메모리(36)의 억세싱을 허락한다. 유사한 방법으로, 높은 우선 순위의 프로세서는 메모리 동작에 있어서 짧은 공백(break)을 가질수 있으며, 이 공백은 낮은 순위의 프로세서로 하여금 1개 또는 2개의 메모리 사이클동안 버스를 사용할 기회를 부여한다. 그러나, 동작을 수행하려고하거나 이미 수행중인 메모리 동작에서 충돌이 발생하면, CP(34)는 DP 메모리 동작중간에 끼어들지 않고, DP 역시 CP 메모리 동작중간에 끼어들지 않는다. 예를들어, D(32)가 CMI를 기록하면, CP(34)는 구정보 및 새로운 정보의 조합을 얻을 수 있기 때문에 CMI를 판독하려 하지 않는다. 또한, DP가 CSI를 판독하면 DP(34)는 구정보 및 새로운 정보의 조합을 얻을 수 있기 때문에 CSI를 기록하려 하지 않는다. 다른 프로세서가 메모리 동작을 완전히 완료할때까지 하나의 프로세서를 완전히 로크 아웃하는 대신에 본 발명은 잠재적인 충돌이 검출되지 않을때 2개의 메모리 동작에 대한 메모리 사이클이 삽입되도록 허락된다. 그러므로 처리시간이 실질적으로 단축된다.

잠재적인 충돌은 각 프로세서에 대하여 세마포오르를 할당함으로써 결정된다. 세마포오르는 공유메모리(36)를 억세스할때 관련된 프로세서에 의한 값으로 설정되는 메모리(36)내의 바이트이며, 상기 값은 메모리 억세스의 속성을 나타낸다. 제 15 도는 "억세스되지 않았음"을 지시하는 0000 0000(00_H)값으로 구성되는 DP와 CP 세마포오르에 대한 일예의 포오맷을 도시한다.

메모리 억세스 모듈은 단계 310으로 표시된 ROM(42)내의 개시 어드레스에서 입력된다 단계 312에서는 DP 세마포오르를 판독한다. 단계 314에서는 DP(32)가 계속해서 공유 메모리(36)를 억세스 했는지를 판별한다. 만약 "아니오"라고 판단되면, 세마포오르 값은 00_H가 되고, 만약 "예"라고 판단되면, 세마포오르 값은 0이 아니다. 만약 DP(32)가 억세스했다면, 단계 316에서는 수행중인 메모리동작과 수행된 메모리 동작을 비교하고, 단계 318에서는 이 비교 결과를 체크한다. 만약 DP(32)에 의해 수행되는 메모리 동작이 CP(34)가 요구되는 메모리 동작과 동일하다면, 잠재적인 충돌이 존재하지 않으므로 프로그램은 단계 320으로 진행된다. 그러므로 CP(34)는 DP(32) 메모리 사이클의 종료점에서 버스사용이 요구될때 시스템 버스(78)의 제어를 행하기 위해 자신의 우선 순위 상태를 사용할 수 있도록 허락된다. 단계 314에서 DP(32)가 억세싱을 행하지 않았다고 판단되면 단계 320으로 진행한다. 만약 단계 318에서 메모리 동작이 상이하다고 판단되면 단계 312로 복귀되며, 단계 314 또는 단계 318이 단계 320으로 진행할때까지 단계 314와 단계 318을 반복한다.

단계 320에서는 시스템 버스를 로크, 즉 버스 콘트롤러가 참값의

신호를 발생하도록 하고, 단계 322에서는 세마포오르가 시스템 버스에 대해 억세스를 수행했는지를 확실히 하기 위해 DP 세마포오르를 다시 검사하며, 마지막 검사간 된후 단계 314, 316, 318과 동일한 단계 324, 326, 328을 수행한다. 단계 328에서 잠재적인 충돌을 검출하면, 단계 330에서는 시스템 버스를 로크하지 않고 프로그램은 단계 312로 복귀한다. 단계 324에서 다른 프로세서가 억세스되지 않았다는 것을 감지하거나, 단계 328에서 잠재적인 충돌이 없다는 것을 감지하면, 두경우 모두 단계 332로 진행되어, CP(34)에 의해 예정된 메모리 동작의 속성을 체크한다. 만약 단계 332에서 예정된 메모리 동작이 기록동작이라고 판정되면, 단계 334에서는 제 15 도에 도시된 CP 세마포오르의 값을 02_H로 세트한다. 만약 단계 332에서 예정된 메모리 동작이 판독동작이라고 판정되면, 단계 336에서는 세마포오르를 01_H로 세트한다. 단계 334와 단계 336은 단계 338로 진행되어 시스템 버스를 로크해체시키며, 모듈은 단계 340에서 제 8 도에 도시된 CP프로그램으로 복귀된다. 단계 216 및 단계 250에서, 세마포오르의 "리세트"는 시스템 버스(78)를 로크하고 관련 세마포오르를 00_H로 세트하며 버스를 로크해제 시킴으로써 달성된다.

제 16 도는 제 14 도에 도시된 것 대신 사용할 수 있는 메모리 억세스 모듈의 플로우 챠트이다. 제 14 도에 도시된 모듈에 대한 단계와 동일한 단계는 동일한 번호에 프라임(')마아크를 첨가하였으며, 그 단계에 대한 자세히 설명은 생략한다.

제 16 도의 모듈은 단계(318') 다음에 단계 350을 추가시킴으로써 제 14 도의 모듈보다 대기 시간을 짧게 한다. 단계 318'에서 기록 및 판독 동작이 포함되었다는 것을 감지할때 대기루프 진행하는 대신에, 단계 350에서는 판독-기록동작에 포함된 카아번호를 비교한다. 단계 352에서는 상기 비교결과를 검사한다. 만약 카아번호가 동일하면, 프로그램은 대기루프 진행한다. 만약 카아 번호가 상이하다면, 잠재적인 충돌이 없으므로 루틴은 320'로 진행한다.

유사한 방법으로, 단계 354 카아번호를 비교하고, 단계 356에서는 DP 세마포오르가 제 2 시간동안 체크될때 그 결과를 검사한다. 제 14 도의 모듈과 비교해서 상이한 부분은 단계 322'를 수행한 후에 설정되는 세마포오르 값에 관한 부분이다. 각 카아에 대해서는 상이한 기록값과 판독값이 존재하게 된다.

예를들어, 단계 332'에서 예정된 동작이 기록동작이란 것을 감지하면, 단계 358과 점선으로 표시되고 단계 362에서 끝나는 복수의 유사한 단계에서는 기록동작중인 카아번호를 판별한다. 만약 카아 0가 선택되면 단계 358은 단계 362로 진행되어 CP를 80_H로 세트한다. 만약 단계 360에서 카아 6를 선택하면, 단계 364에서는 CP 세마포오르를 86_H로 세트한다. 만약 단계 360에서 카아 7을 선택하면, 단계 366에서는 CP 세마포오르를 87_H로 세트한다. 유사한 방법으로, 단계 332'에서 메모리 동작이 판독 동작으로 감지되면, 단계 368-370에서는 카아번호를 세트하고, 단계 372, 374, 376에서는 CP 세마포오르를 예정된 값으로 세트한다. 예를들어 단계 372에서는 카아 0에 대해 판독 동작을 지시하는 01_H로 세마포오르를 세트하고, 단계 376에서는 카아 7에 대한 판독 동작을 지시하는 71_H로 세마포오르를 세트를 할 수 있다.

제 17 도는 DP 공유 메모리(36)에 대한 판독 또는 기록 메모리 동작 수행을 요구할때, DP(32)가 제 14 도 또는 제 16 도의 것과 동일한 메모리 억세스 모듈을 호출하는 것을 나타낸 플로우 챠트이다. 주 DP 메모리 프로그램은 영국 특허 제 1, 436, 743호 또는 영국 특허 제 1, 515, 340호에 이미 언급된 것일 수 있으며, 또는 다른 어떤 적당한 프로그램일 수 있다. 보다 구체적으로 말하면, DP(32)는 ROM내의 개시 어드레스(379)에 자신의 프로그램(378)을 입력시킨다. DP(32)가 엘리베이터 카아에 대한 CMI를 발생하여 그것을 공유 메모리(36)에 저장하고자 할때, 단계 380에서는 메모리 모듈을 호출한다. 이 단계 380은 제 14 도 및 제 16 도에 도시된 것과 동일하므로 자세히 설명하지 않겠다. 단계 382에서는 정보를 메모리(36)에 기록하고, 단계 384에서는 제 15 도에 도시된 DP 세마포오르를 리세트한다. 유사한 방법으로, 단계 386에서는 DP가 공유 메모리(36)내의 CSI를 판독하고자 할때, 메모리 억세스 모듈을 호출한다. 단계 388은 단계 386에서 억세스가 얻어졌을때 정보를 판독하고, 단계 390에서는 메모리 억세스 처리를 완료한 후에 DP 세마포오르를 리세트 한다.

제 18 도, 19 도 및 20 도는 인터페이스(46)와 엘리베이터 카아(37)간에 정보를 통신시키는데 사용되는 직렬통신원리를 도시한다.

제 18 도는 프로그램 플로우 챠트는 아니지만, 사건의 연속 연결을 훨씬 쉽게 이해할 수 있게 된다. 제 19 도 및 20 도는 폴 요청 및 선택 요청에 대한 메시지 포오멧을 각각 도시한다. 제 19 도 및 20 도에 도시된 메시지 포오멧 내의 포오맷들은 제 18 도에 도시된 관련 단계들과 동일한 참조번호에 프로임 마크를 첨가하여 표시하였다. 데이타는 개시비트, 데이타 비트, 패리티 비트, 정지비트를 포함한 각 워어드로 직렬로 송신된다. 특정 제어 문자들이 사용되는데, 그것에 대해서는 후술한다.

마스터-슬레이브 기능 통신 시퀀스는 단계 400에서 개시되고, 단계 402에서는 전송되어질 메시지 내의 제 1 문자를 지시하는 ROM내의 포인터를 초기화한다. 인터페이스(마스터(46)는 제어문자 EOT를 전송하는데, 이 제어문자는 단계 406에서 표시된 바와같이 모든 카아(슬레이브)를 경고한다. 그다음 인터페이스(46)는 카아 식별 신호를 전송하게 된다(단계 408). 단계(410)에서 슬레이브는 전송된 번호와 자신의 번호를 비교하고, 식별된 슬레이브는 경고를 유예시킨다(단계 412). 단계 414에서는 인터페이스(46)가 폴 요청 및 선택 요청을 구별하는 지령 식별 코드를 전송하고, 단계 415에서는 슬레이브가 응답을 위한 요청으로서 인식하는 제어문자 ENQ를 전송한다.

단계 416에서는 요청이 폴 요청인지 선택 요청인지를 판단하기 위해 슬레이브가 지령 코드를 검사한다. 만약 폴 요청이라면, 단계 418에서는 슬레이브가 전송할 데이타를 갖고 있는지를 판단한다. 만약 갖고 있다면, 폴된 엘리베이터 카아는 카아식별 신호, 개시비트, 데이타비트, 종료비트, 및 에러검출용 코드를 전송한다(단계 420). 단계 422에서는 마스터가 정보를 올바르게 수신했는지를 검사한다. 만약 "아니오"라고 판단하면, 단계 422는 단계 404로 복귀한다. 만약 "예"라 판단하면, 단계 426에서는 메시지 포인터를 증가시키고, 단계 428에서는 메시지가 완전히 전송되었는지를 판단한다. 만약 전송되지 않았으면, 처리는 다음 문자를 전송하기 위해 단계 404로 복귀한다. 만약 정보가 모두 전송되었으면, 통신 처리는 단계 430에서 종료된다.

만약 요청이 선택요청이면(단계 416), 단계 432에서 슬레이브가 CMI을 수신할 준비가 되었는지를 판단한다. 만약 어떤 원인 때문에 준비가 되어있지 않으면, 슬레이브는 카아식별 번호(I.D)와 제어특성 NAK을 전송한다(단계 434). 마스터는 수신할 준비가 될때까지 동일한 카아에 동일한 메시지를 전송하기 위하여 제 18 도에 도시된 바와같이 처리를 반복하며, 소프트웨어 타이머는 루프를 빠져 나가게 하거나 단계 426으로 진행하게 할 수 있다.

단계 432에서 "예"라고 판단하면, 단계 436에서는 슬레이브가 자신의 카아식별신호와 수신 문자 ACK을 전송한다. ACK가 수신되었을때, 단계 438에서는 마스터가 개시비트, 데이타비트, 종료비트, 에러검출용 코드를 전송한다. 슬레이브는 에러가 검출되었는지를 검사한다(단계 440). 만약 에러가 검출되지 않았으면, 단계 442에서 슬레이브는 카아식별 번호와 양호한 송수신을 지시하는 제어문자 ACK를 전송한다. 단계 426에서는 메세지 포인터를 증가시킨다. 단계 440에서 만약 에러가 검출되면, 단계 444에서 슬레이브는 자신의 식별번호와 제어문자 NAK를 전송하고, 루우틴은 단계 404로 진행하여 동일 메시지를 올바르게 전송하려는 처리가 시작된다.

제 21 도 및 22 도는 엘리베이터 카아와 DP간에 전송되는 CSI와 CMI의 흐름에 관해 전술한 프로그램의 동작을 요약한 것이다. 제 20 도는 제 8 도에 자세히 설명되고, 폴 요청 및 선택 요청뿐 아니라 CMI도 저장된 버퍼를 통한 흐름을 도시한다. 제 21 도는 제 8 도에서 역시 설명된 버퍼를 통한 후속 흐름을 도시한다. 사건에 대한 발생 횟수를 표시하기 위해 정보 흐름 선상에 매겨진 번호는 횟수로 간주한다. 문자 C는 CP에 의해 개시된 동작을 나타내고, 문자 I는 인터페이스(46)에 의해 개시된 동작을 나타내며, 문자 D는 DP(32)에 의해 개시된 동작을 나타내고, I1는 TxR에 응답한 인터페이스 동작을 나타내고, I2는 RxR에 응답한 인터페이스 동작을 나타낸다. 전술한 바와같이, "요청 테이블"로부터의 처음 5개 요청은 1C, 2C, 3C, 4C 및 5C의 횟수에서 버퍼 180, 182, 184, 186 및 188에 각각 저장된다. DP(32)는 1D 및 2D의 횟수에서 공유 메모리(36)에 CMI를 기록한다. 송신준비신호(TxR) 및 수신준비신호(RxR)를 갖춘 인터페이스(46)는 버퍼(180, 182, 184 및 186)로부터 엘리베이터 카아로 2I1, 3I1, 4I1 및 5I1의 회(回)에 CMI 및 폴 요청을 전송하는 처리를 개시한다. 폴 요청은 어드레스된 카아로부터 응답을 끌어내고 CSI는 3.5I2의 회에 카아 C로부터 도착한다. 그러므로 후속 통과가 버퍼를 통하여 이루어질때 그것이 프로그램에 의해 체크되면, CSI는 이미 버퍼(180)에 저장되어 있으며, CSI는 6C회에 공유 메모리(36)에 전송된다. 6.1D회에 DP(32) CSI를 판독한다. CSI는 폴된 카아 1로 부터 5.5I2회에 도착되고 폴된 카아 2부터 7.5I2호에 도착된다. 버퍼(182)는 7C회에 리세트되고, 5.5I2회에 CSI로 로드된 버퍼(184)는 8C회에 메모리(36)에 기록되고, 버퍼(186)는 9C회에 리세트되고, 7.5I2회에 버퍼(188)에 저장된 CSI는 10C회에 메모리에 전송된다. DP(32)는 8.1D 및 10.1D회에 공유 메모리(36)내의 CSI를 판독한다. 상기 회(回)는 본 발명의 중간 개입 동작이 정보 전송에 있어서의 대기시간을 어떻게 감소시키는지를 설명하기 위한 예시적이고 상대적인 것인데, 상기 대기시간을 엘리베이터 시스템이 속도가 변화되는 동적인 것이기 때문에 엘리베이터 시스템에서 매우 중요한 것이다. 정보전송이 빠르면 빠를수록 엘리베이터의 신뢰성은 더 높아지며, 따라서 엘리베이터 시스템의 실제상황을 보다 더 적절히 나타낼 수 있다.

따라서, 요약하자면, CP는 요청테이블로부터 폴 요청 및 선택 요청을 순서대로 취하여 다수의 버퍼에 순차적으로 로드한다. 선택 요청이 버퍼에 로드될때, CP는 관련 엘리베이터 카아에 대한 최후의 CMI를 판독하기 위해 공유 메모리를 억세스하고 그리고 상기 CMI를 버퍼에 전송하여 그 CMI를 관련된 선택 요청과 동일한 버퍼에 저장한다. 구성상의 중요한 특징은 데이타 전송이 데이타 버퍼링에 대하여 비동기적으로 취급된다는 것이다. CP가 버퍼를 계속해서 로드하는 동안, 인터페이스는 CP에 대한 인터럽트 신호를 발생해서, 엘리베이터 카아에 폴 요청 및 선택 요청을 전송하고 또한 선택 요청과 함께 CMI를 전송한다. 폴된 엘리베이터 카아는 CP가 버퍼를 로드하고 CSI를 인터페이스에 전송하여 CP에 대한 인터럽트를 발생하는 처리에 있는동안 응답을 개시한다. 상기 인터럽트는 관련된 폴 요청을 홀드하고 있는 버퍼에 인터페이스로부터의 CSI를 즉시 전송하는 루우틴을 호출한다. CP가 버퍼에 로드하는 동작을 완료했을때, CP는 순서대로 제 1 버퍼로 복귀하여 CSI를 언로딩하고 그 CSI를 공유 메모리에 기록한다. DP는 공유 메모리에서 마지막 CSI를 판독하고 자신의 운용 방식에 따라 엘리베이터 카아에 대한 CMI를 발생하여 엘리베이터 카아가 등록되었을때 그 엘리베이터를 효과적으로 호출한다.

공유 메모리를 사용한 CSI 및 CMI의 독특한 정보 전송 구조 및 공유 메모리의 메모리 억세싱 구조는 다른 프로세서에 부과되는 부하를 감소시켜서, 엘리베이터의 동작 방식에 관계없이 엘리베이터 시스템의 효율을 저하시킬 수 있는 소모성의 대기 시간을 가짐이 없이 상기 다른 프로세서들이 그 기능을 더욱 효율적으로 실행할 수 있게 한다.

Claims (20)

1. 디스패처 프로세서(제 1 도의 32), 다수의 엘리베이터 카아(제 1 도, 제 2b 도의 37) 및 통신 프로세서(제 1 도, 제 2b 도의 34)간의 2-웨이 정보흐름을 개선해서 엘리베이터 시스템을 동작시키는 방법에 있어서, 통신 프로세서에 의해 엘리베이터 카아와의 모든 통신을 개시시키는 단계(제 8a 도의 204)와, 디스패처 프로세서와 통신 프로세서가 공유하는 메모리(제 1 도, 제 2a 도의 36)를 제공하는 단계와, 디스패처 프로세서에 의해 엘리베이터 카아에 대한 카아 모드정보(CMI)를 발생하는 단계(제 17 도의 378)와, CMI를 공유 메모리에 기록(제 17 도의 382)하고 CMI를 얻기 위해 통신 프로세서로 공유 메모리를 판독(제 8a 도의 210)함으로써 메모리를 억세스하는 단계와, CMI를 엘리베이터 카아에 전송하는 단계(제 8b 도의 208, 제 12 도의 280, 제 18 도의 438)와, 엘리베이터 카아에 의해 카아 상태 정보(CSI)를 발생하는 단계(제 18 도의 418)와, CSI를 통신 프로세서에 전송하는 단계(제 18 도의 420)와, 통신 프로세서에 의해 CSI를 공유 메모리에 기록하고(제 8a 도의 248), CSI를 얻기위해 디스패처 프로세서로 공유 메모리를 판독(제 17 도의 388)함으로써 메모리를 추가로 억세스하는 단계를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
2. 제 1 항에 있어서, 통신 프로세서에 다수의 버퍼(제 1, 2a 도의 40)를 제공하는 단계와, CMI 메모리 판독단계 종료후 CMI를 버퍼에 저장시키는 단계(제 8a 도의 210)를 포함하고, 상기 엘리베이터 카아에 CMI를 전송하는 단계는 버퍼에서 CMI를 판독하는 단계(제 12 도의 280)를 포함하고, 상기 CSI를 통신 프로세서에 전송하는 단계는 CSI를 버퍼에 저장시키는 단계(제 13 도의 300)를 포함하며, CSI를 공유 메모리에 기록하는 단계는 버퍼에서 CSI를 판독해내는 단계(제 8a 도의 248)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
3. 제 2 항에 있어서, 통신 프로세서와 다수의 엘리베이터 카아간에 인터페이스(제 1 도의 46 ; 제 2a 도의 46, 46')를 제공하는 단계를 포함하고, 상기 CMI를 엘리베이터 카아에 전송하는 단계는 CMI를 상기 인터페이스에 최초 전송하는 제 1 전송단계(제 12 도의 280)를 포함하고, 상기 CSI를 통신프로세서에 전송하는 단계는 CSI를 상기 최초인터페이스 전송하는 단계(제 18 도의 420) 및 그후 CSI를 버퍼에 저장하는 단계(제 13 도의 300)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
4. 제 2 항 또는 제 3 항에 있어서, 메모리억세스 특성을 지시하도록 관련된 프로세서에 의해 세트 가능한 세마포오르를 디스패처 프로세서(DP) 및 통신 프로세서(CP)의 각각에 제공하는 단계(제 15 도)를 포함하고, 상기 각 억세스 단계는 자신의 세마포오르를 세트하기 전에 다른 것에 세마포오르를 검사하는 단계(제 14 도의 312, 314 ; 324, 326)와, 검사단계에서 메모리 동작에 잠재적 충돌이 없다고 판정될때 다른것의 세마포오르가 세트되어 있음에도 불구하고 자신의 세마포오르를 세트하여(제 14 도의 336 또는 334) 메모리를 억세스하는 단계를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
5. 제 4 항에 있어서, 상기 세마포오르를 세트하는 단계는 메모리 판독동작(336)과 메모리기록동작(334)을 지시하기 위해 통신 프로세서가 공유메모리에서 판독하거나 기록할때 지시하는 값(02H 또는 01H)으로 세마포오르를 세트하는 단계를 포함하고, 잠재적으로 충돌이 있는 메모리동작은 판독동작과 기록 동작인 것을 특징으로 하는 엘리베이터 시스템 동작 방법.
6. 제 3 항에 있어서, 디스패처 프로세서가 공유 메모리에 기록(334)하는 때와 공유메모리를 판독(336)하는 때를 지시하는 값으로 디스패처 프로세서 세마포오르를 세트하는 단계(제 14 도)와, 공유 메모리에 대한 기록 및 판독 동작이 수행되기전에 다른 프로세서의 세마포오르를 검사하는 단계(제 14 도의 312-332)와, 수행하려는 메모리동작과 다른 프로세서의 세마포오르 값에 의해 지시되는 메모리 동작사이에 잠재적 충돌이 존재하는지를 판단하는 단계(제 14 도의 (316, 318 ; 326-328)와, 잠재적 충돌이 존재하지 않을때 수행하려는 메모리동작으로 진행시키는 단계(318Y, 328Y)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
7. 제 6 항에 있어서, 디스패처 프로세서와 통신프로세서의 세마포오르를 세트하는 단계는 관련된 엘리베이터 카아를 세마포오르의 값으로 지시하는 단계(제 15 도, 제 16 도의 350, 354)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
8. 제 4 항에 있어서, 세마포오르를 세트하는 단계는 식별된 엘리베이터 카아에 대한 메모리 동작의 충돌이 발생하면 식별된 엘리베이터 카아에 대한 메모리 기록동작 및 메모리 판독동작을 적절하게 지시하도록 세마포오르를 세트하는 단계(제 16 도의 362, 364, 366 ; 372, 374, 376)를 포함하고, 잠재적으로 충돌이 발생하는 메모리 동작은 동일 엘리베이터 카아에 대한 판독 및 기록 동작인 것을 특징으로 하는 엘리베이터 시스템 동작방법.
9. 제 4 항에 있어서, 공유 메모리, 디스패처 프로세서 및 통신프로세서 사이에 공통버스(제 2a 도의 78)를 제공하는 단계를 포함하고, 상기 검사 단계 이후에, 검사단계에서 검출된 메모리 동작에 잠재적 충돌이 없을때 상기 버스를 로크하는 단계(제 14 도의 320)와, 다른 프로세서의 세마포오르를 두번째로 검사하는 단계(제 14 도의 322, 324)와, 메모리 동작에서의 잠재적 충돌이 두번째 검사단계에서 검출된 경우 자신의 세마포오르를 세트하지 않고 버스를 해제시키는 단계(330)와, 상기 잠재적 충돌이 검출된 경우에는 자신의 세마포오르를 세트(336 또는 334)한 다음에 버스를 해제(제 14 도의 338)하는 단계를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
10. 제 4 항에 있어서, 인터페이스 수단이 정보를 엘레베이터 카아로 전송할 준비가 되었을때 통신프로세서에 제 1 신호를 제공하는 단계(제 12 도의 278)와, 카아상태정보(CSI)를 얻기 위해 통신프로세서에 의하여 식별된 엘리베이터 카아를 폴링하는 단계(제 8a 도의 204, 206Y)를 포함하는데, 통신프로세서에 카아상태 정보를 전송하는 상기 단계는 식별된 엘리베이터 카아로 부터의 카아상태 정보를 인터페이스에 전송함으로써 이루어지고, 인터페이스가 카아상태 정보를 수신할때 통신 프로세서에 제 2 신호를 제공하는 단계(제 13 도의 298)와, 상기 제 2 신호에 응답하여 카아상태정보를 인터페이스로부터 버퍼로 송신하는 단계(제 13 도의 300)를 포함하는 통신프로세서에 의해 CSI를 기록하는 것에 의해 상기 메모리를 억세스하는 단계 CMI 메모리 판독단계가 수행된 후 버퍼로부터 카아상태 정보를 얻기 위한 단계(제 8a 도 248)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
11. 제 10 항에 있어서, 카아 모드 정보를 수신하도록 식별한 엘리베이터 카아를 경고하는 선택 요청과 카아 상태 정보를 제공하도록 식별된 엘리베이터 카아를 요청하는 폴 요청을 구비하는 요청 테이블을 제공하는 단계(제 9 도)와, 상기 요청 테이블로부터의 상이한 요청을 예정된 순서로 버퍼에 로드하는 단계(제 8a 도의 204)를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
12. 제 11 항에 있어서, 카아 상태 정보를 인터페이스에서 버퍼로 전송하는 상기 단계는 관련된 폴 요청이 저장된 동일 버퍼에 카아 상태 정보를 저장하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
13. 제 11 항 또는 제 12 항에 있어서, 전송단계에서 카아 모드 정보를 로드하는 예정된 순서의 버퍼는 관련된 선택 요청이 저장된 버퍼와 동일한 버퍼인 것을 특징으로 하는 엘리베이터 시스템 동작방법.
14. 제 11 항에 있어서, 요청 테이블을 제공하는 상기 단계는 폴 요청(제 8a 도의 206Y)과 선택요청(제 8a 도의 206N)을 교대로 배열하는 단계(제 9 도)를 포함하고, 요청 테이블로부터의 요청을 버퍼에 로드하는 단계는 순서대로 요청을 취하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
15. 제 11 항에 있어서, 요청 테이블로부터 버퍼를 로드하는 단계 및 공유 메모리를 로드하는 단계와 공유 메모리에 기록된 카아 상태 정보를 통신 프로세서에 의해 얻어내는 단계는 예정된 버퍼 로드 단계 및 주기에 따라 연속적으로 개시되어 모든 버퍼를 예정된 순서로 로드하고(제 21 도, 제 22 도), 상기 메모리에 저장할 카아 상태정보를 동일한 주기 및 동일한 순서에 버퍼로 부터 얻어내며(제 8a 도의 208), 제 1 및 제 2 신호에 각기 응답해서 버퍼로부터 인터페이스를 통해 엘리베이터 카아로 카아 모드 정보를 전송하는 단계와 카아 상태 정보를 인터페이스로부터 버퍼로 전송하는 단계는 상기 주기적인 단계들중 특정단계를 사이에 발생하는데, 상기 제 1 신호에 응답하는 해제 단계는 주기적인 로딩의 개시후에 시작하고, 제 2 신호에 응답하는 로딩단계는 상기 버퍼로부터 정보를 얻어내는 주기적인 단계가 완료되기전에 완료되는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
16. 제 10 항에 있어서, 통신 프로세서에 의한 억세스 단계와 저장단계는 카아 모드 정보를 수신하도록 엘리베이터 카아를 선택하는 단계(제 8a 도의 206N)를 포함하고, 상기 선택단계는 식별된 엘리베이터 카아에 대한 선택 요청을 버퍼에 로드하는 단계를 포함하는 것을 특징으로 하는 엘리베이터 시스템 동작방법.
17. 다수의 엘리베이터 카아(제 1 도, 제 2b 도의 37)와 상기 엘리베이터 카아의 이동을 제어하는 디스패처 프로세서 수단(제 1 도, 제 2a 도의 32)을 구비하고 제 1 항의 방법에 따라 동작하는 엘리베이터 시스템에서, 상기 디스패처 프로세서에서 사용되는 정보에 대하여 엘리베이터 카아를 폴 시키고, 상기 디스패처 프로세서 수단으로부터 정보를 수신하기 위해 엘리베이터 카아를 선택하는 통신 프로세서 수단(제 1 도, 제 2 도의 34)과, 공유 메모리 수단(제 1 도, 제 2a 도의 36)과, 상기 디스패처 프로세서 수단, 상기 통신 프로세서 수단 및 상기 공유 메모리 수단을 상호 접속하여 상기 메모리수단이 상기 디스패처 프로세서수단과 상기 통신 프로세서 수단에 의해 공유되도록 하는 버스(제 1 도, 제 2a 도의 78)를 구비하는데, 상기 디스패처 프로세서 수단은 상기 엘리베이터 카아에 대한 카아 모드 정보를 발생하는 수단(제 17 도의 378)과 상기 카아 모드 정보를 상기 공유 메모리에 기록하는 수단(제 17 도의 382)을 포함하고, 상기 통신 프로세서 수단은 카아 모드정보(제 1 도, 제 2a 도, 제 2b 도 ; 제 8b 도의 208 ; 280)를 얻기 위해 상기 공유 메모리를 판독하는 수단(제 8a 도의 210)과 상기 카아 모드 정보를 관련 엘리베이터 카아에 전송하는 수단을 포함하며, 상기 엘리베이터 카아는 카아 상태 정보를 제공하는 수단(제 4 도의 52 ; 제 18 도의 418)을 포함하고, 상기 통신 프로세서 수단은 상기 엘리베이터 카아로부터 카아 상태 정보를 얻는 수단(제 1 도, 제 2a 도, 제 2b 도의 40, 46, 50)과 상기 카아 상태 정보를 상기 공유 메모리에 기복하는 수단(제 1 도, 제 2a 도의 46 ; 제 8a 도의 248)을 포함하며, 상기 디스패처 수단은 상기 카아 상태 정보를 얻기 위해 상기 공유 메모리를 판독하는 수단(제 17 도의 388)을 포함하는 것을 특징으로 하는 엘리베이터 시스템.
18. 제 17 항에 있어서, 상기 디스패처 프로세서와 관련되고 버스가 디스패처 프로세서에 의해 억세스될때 메모리 동작 특성을 지시하도록 세트 가능한 제 1 세마포오르 수단(제 15 도)과, 상기 통신 프로세서와 관련되고 버스가 통신 프로세서에 의해 억세스 될때 메모리 동작 특성을 지시하도록 세트 가능한 제 2 세마포오르 수단(제 15 도)을 포함하는데, 상기 디스패처 프로세서와 상기 통신 프로세서는 자신의 세마포오르를 세트하기 전에 다른 프로세서의 세마포오르를 검사하는 수단(제 14 도의 312)과 메모리 동작에서 잠재적 충돌이 검출되지 않을때 자신의 세마포오르를 세트하고 버스를 억세스 하는 수단(제 14 도의 336, 334)을 구비하는 것을 특징으로 하는 엘리베이터 시스템.
19. 제 17 항 또는 제 18 항에 있어서, 통신 프로세서와 엘리베이터 카아간에 위치하는 인터페이스(제 1 도와 제 2a도의 46)와, 다수의 버퍼(제 1 도 제 2a 도의 40)와, 카아 모드 정보를 수신하기 위해 식별된 엘리베이터 카아를 경고하는 선택 요청 및 카아 상태 정보를 제공하기 위해 식별된 엘리베이터 카아를 요청하는 폴요청을 포함한 요청 테이블(제 9 도)을 추가로 포함하고, 상기 통신 프로세서는 요청 테이블로부터의 상이한 요청이 예정된 순서로 버퍼에 로드하는 수단(제 8a 도, 제 9 도)과 선택 요청이 버퍼로 로드될때마다 적절한 카아 모드 정보를 공유 메모리부터 예정된 버퍼로 전송하는 수단(제 8a 도의 210) 포함하는데 상기 카아 모드 정보는 관련된 선택요청이 저장되는 버퍼와 동일한 버퍼에 저장되며, 상기 인터페이스 수단은 정보를 엘리베이터에 전송할 준비가 될때마다 통신 프로세서에 제 1 신호(제 12 도의 278)를 제공하고, 상기 통신 프로세서는 상기 제 1 신호에 응답하여 상태 요청과 관련된 모드 정보 및 폴 요청을 예정된 순서로 버퍼에서 인터페이스를 거쳐 엘리베이터 카아로 전송을 개시하는 수단(제 12 도의 280)과, 카아 상태를 정보를 폴 요청으로 식별된 각 엘리베이터 카아로부터 인터페이스로 전송하는 수단(제 18 도의 420)을 포함하며, 상기 인터페이스 수단은 카아 상태 정보를 수신할때마다 제 2 신호(제 13 도의 298)를 제공하고, 상기 통신 프로세서는 제 2 신호에 응답해서, 상기 인터페이스 수단으로 부터 예정된 버퍼로 카아 상태 정보를 전송하는 수단(제 13 도의 300)을 포함하며, 엘리베이터에서 카아 상태 정보를 얻는 상기 수단은 상기 카아 상태 정보를 버퍼로 부터 얻는 것을 특징으로 하는 엘리베이터 시스템.
20. 제 19 항에 있어서, 카아 모드 정보를 상기 제 1 신호에 응답해서 상기 버퍼로부터 인터페이스를 거쳐 선택된 카아로 전송하는 수단(제 1 도, 제 2b 도의 48)을 포함하는 것을 특징으로 하는 엘리베이터 시스템.

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