JPH072575B2 - エレベ−タ装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、エレベータ装置に関し、更に詳細には、複数
のエレベータ昇降箱とディスパッチャ・プロセッサの間
で昇降箱モード（コマンド）情報（またはCMI）及び昇
降箱ステータス情報（またはCSI）を相互にタイミング
良く伝送するための方法及びその装置に関する。

（従来の技術） 複数のエレベータ昇降箱がディスパッチャ機能により群
統括制御されるエレベータ装置では、そのディスパッチ
ャ機能を実現するためにデジタルコンピュータが用いら
れることがある。本出願人の英国特許第1,467,411号
は、デジタルコンピュータを用いたディスパッチャを開
示し、そのコンピュータ使用ディスパッチャ機能は、デ
ィスパッチャ・プロセッサ（DP）と言われる。そのDPの
適当な運転様式（operating strategy）については、
英国特許第1,468,063号に記載がある。個々の昇降箱を
作動するだけの、あるいはDPにより群制御するに適した
制御器は、英国特許第1,436,743号に開示されている。
これらの特許もまた本出願人の所有にかかわるもので、
本発明の更に完全な理解を得るために参照されたい。

上述の英国特許に開示されるエレベータ装置では、その
DPは各昇降箱をそれぞれ別個の高速直列データリンクを
介して制御し、また、それぞれの別個の第２の高速デー
タリンクを介して各昇降箱のステータスを読み取る。こ
れは申し分のない構成であるが、早いサイクル時間を有
し実質的なメモリを備えたミニコンピュータのようなコ
ンピュータを必要とする。

現在比較的廉価のマイクロプロセッサが手に入るが、そ
れを用いて比較的低い価格のマイクロコンピュータを構
成し、かかるマイクロコンピュータを複数個使用して従
来電磁リレー及び（または）ハードワイヤーロジックに
より行なわれていた仕事を遂行させることは大変魅力的
なことである。この構成によれば、DPにかかる負担は著
く減少し、その機能をマイクロコンピュータにより行わ
せることも可能となる。しかしながら、複数のマイクロ
コンピュータは、効率良くあるいは損失時間が生じない
ように協調動作する必要がある。その理由は、昇降箱に
より作成されDPへ送られる、それらの昇降箱の現在の動
作ステータスに関する昇降箱ステータス情報は、運転様
式が常にその時現実に存在する状況に適用されるように
時機を得たものであることが重要だからである。そうで
ない場合は、昇降箱の動作モードを制御するため昇降箱
へ送られるDP信号は時機を外れたものになり、建造物へ
のエレベータサービス効率が低下することになる。ま
た、たとえDPにより作成されるモード制御信号が時機を
得た昇降箱ステータス情報を用いて作成されたとして
も、これらの昇降箱モード信号は昇降箱へ迅速に送られ
受信される必要があり、そうでないと昇降箱のステータ
スは昇降箱が昇降箱モード信号を受信する時までに多少
変化するし、再びエレベータサービスが低下することに
なる。

（発明が解決しようとする課題） 本発明の主要目的は、複数のマイクロコンピュータを用
いた場合に避けられない効率低下あるいは損失時間の問
題を解消するための方法及びその方法により作動される
エレベータ装置を提供することにある。

本発明によれば、複数のエレベータ昇降箱と、ディスパ
ッチャ・プロセッサと、エレベータ昇降箱とディスパッ
チャ・プロセッサの間の情報の流れを制御する通信プロ
セッサと、ディスパッチャ・プロセッサと通信プロセッ
サとにより共用されるメモリとを有するエレベータ装置
の作動方法において、昇降箱との全ての通信を通信プロ
セッサにより始動し、昇降箱により昇降箱ステータス情
報を作成し、昇降箱ステータス情報を通信プロセッサへ
伝送し、通信プロセッサにより共用メモリにアクセスす
ることにより昇降箱ステータス情報を共用メモリへ書き
込み、ディスパッチャ・プロセッサにより昇降箱モード
情報を作成し、ディスパッチャ・プロセッサにより共用
メモリにアクセスすることにより昇降箱ステータス情報
を共用メモリから読み出しかつ昇降箱モード情報を共用
メモリへ書き込み、通信プロセッサにより共用メモリに
アクセスすることにより昇降箱モード情報を共用メモリ
から読み出し、昇降箱モード情報を昇降箱へ伝送するス
テップより成ることを特徴とするエレベータ装置の作動
方法が提供される。

本発明ではさらに、複数の昇降箱と、昇降箱の移動を制
御するディスパッチャ・プロセッサと、ディスパッチャ
・プロセッサが使用できるように情報を昇降箱に対して
ポーリングすると共にディスパッチャ・プロセッサから
の情報を受ける昇降箱を選択する通信プロセッサと、共
用メモリと、ディスパッチャ・プロセッサ、通信プセッ
サ及び共用メモリを相互に接続してディスパッチャ・プ
ロセッサ及び通信プロセッサによる共用メモリの共用を
可能にする共通バスとより成るエレベータ装置におい
て、ディスパッチャ・プロセッサは昇降箱への昇降箱モ
ード情報を作成する手段と昇降箱モード情報を共用メモ
リへ書き込む手段とを含み、通信プセッサは共用メモリ
から昇降箱モード情報を読み出す手段と昇降箱モード情
報を関連の昇降箱へ伝送する手段とを含み、昇降箱は昇
降箱ステータス情報を与える手段を含み、通信プロセッ
サは昇降箱から昇降箱ステータス情報を受ける手段と昇
降箱ステータス情報を共用メモリへ書き込む手段とを含
み、ディスパッチャ・プロセッサは共用メモリから昇降
箱ステータス情報を読み出す手段を含むことを特徴とす
るエレベータ装置が提供される。

簡潔に言えば、本明細書は、DPにより制御される複数の
エレベータ昇降箱を有する改良型のエレベータ装置、及
びそのエレベータ装置を運転する方法を開示する。マイ
クロコンピュータを含む通信プロセッサ（CP）は、その
DPと昇降箱の間の全ての通信を制御する。

DP及びCPは共用メモリを使用し、アクセス時間はセマフ
ォ（semaphore）あるいはフラッグにより最小になる。
このセマフォあるいはフラッグは、DP及びCPにより行な
われる記憶動作に抵触の可能性がない場合に、そのメモ
リへの共用アクセスを可能にする。

一般的には、CPは多端末構成の直列データリンクを介し
て個々の昇降箱に対しそれらの最新の昇降箱ステータス
情報（CSI）をポーリングし、またDPにより作成された
昇降箱モード情報（CMI）を昇降箱へ送る。CPが昇降箱
に対してCSIをポーリングする時、バッファとインター
フェイスの構成によりCPはリクエストした情報を待つ必
要がない。

更に詳細には、CPの主要な仕事は、バッファと呼ばれる
複数のメモリ部位への情報の書き込み及び読み出しを交
互に行なうことである。CSIの取り出しとCMIの昇降箱へ
の転送との間においてそれらに要する時間を公平に分配
し、また全ての昇降箱を等しく取り扱う必要があるが、
これは各昇降箱に対する選択リクエストを含むリクエス
ト表により行なわれる。選択リクエストは、DPにより作
成されるCMIを受信するための昇降箱を選択する。リク
エスト表はまた、各昇降箱に対するポールリクエストを
含む。ポールリクエストは、各昇降箱に対してCSIをポ
ーリングする。ポーリング及び選択リクエストは、リク
エスト表において交互に並べられており、このため時間
効率が良い。その理由は、昇降箱がポールリクエストへ
応答する間選択リクエストに関する情報をCPが詰め込む
かもしれないからである。

複数のバッファが用いられるが、その数はCPが全てのバ
ッファにリクエスト表からポーリング及び選択リクエス
トを順次書き込む時までに、それらのバッファの内容が
それらのリクエストを昇降箱へ送ることにより読み出さ
れポールリクエストへの応答CSIが書き込まれているよ
うに選択される。かくして、CPは１つのパスでバッファ
への書き込みを行ない、次のパスでそのバッファからの
情報の移し変えを行なう。

CPと複数の昇降箱の間には、インターフェイスが設けら
れる。インターフェイスはCMIを昇降箱へ送る準備がで
きると第１の信号を与えて、昇降箱からポーリングした
CSIを受信すると第２の信号を与える。これらの信号はC
Pの割込みに用いられ、適当な割込みルーティーンが前
記第１の信号に応答してポールリクエストあるいは選択
リクエストをバッファからそのインターフェイスを介し
て昇降箱へ直ちに送り、その第２の信号に応答してCSI
をそのインターフェイスからバッファへ移す。

以下、添付図面を参照して、本発明の実施例を詳細に説
明する。

（実施例） 第１図は、本発明の一実施例によるエレベータ装置30の
機能ブロック図である。概略的には、エレベータ装置30
は、適当なデジタルコンピュータを含むディスパッチャ
・プロセッサ32（DP）、通信プロセッサ34（CP）、DP及
びCPにより共用されるランダム・アクセス・メモリ36
（RAM）、及び37で概括的に表示する複数のエレベータ
昇降箱を含む。

CP34は、中央処理ユニット38（CPU）、CP34による共用
メモリ36の利用を可能にする読み取り及び書き込みコン
トロール39及び41、概括的に受信及び送信バッファとし
て表示した複数のバッファより成るランダム・アクセス
・メモリ40（RAM）、CPプログラムモジュール及びリク
エスト表を含むリード・オンリ・メモリ42（ROM）、割
込みコントローラ44、並列−直列インターフェイス46、
及び昇降箱37と通信するドライバ及びレシーバ48及び50
を含む。ドライバ48は送信バッファを含み、レシーバ45
は受信バッファを含む。

第１及び2B図に37で示す複数のエレベータ昇降箱は各
々、第１図に図示の８個の昇降箱バンクの昇降箱０及び
昇降箱７について示したと同様な装置を含む。たとえ
ば、昇降箱０は昇降箱コントローラ52を含み、そのコン
トローラはフロアセレクタ、速度パターン発生器、ドア
作動器、ホール照明コントロール及び駆動モータコント
ロールのような機能を有する。箱呼びコントロール54
は、乗客が箱呼びを登録するための箱呼びステーション
を含む。適当な昇降箱位置コントール56により、フロア
セレクタは昇降箱位置を監視することが可能となる。同
様に、昇降箱７は昇降箱コントローラ52′、箱呼びコン
トロール54′及び昇降箱位置コントロール56′を含む。

一般的に、インターフェイス46と昇降箱37の間のデータ
の受け渡しは好ましくは直列方式で行なわれ、別々の直
列データリンク58及び60がそれぞれの昇降箱へのまた昇
降箱からのデータを扱う。残りのデータの移し変えは、
並列のデータバスを介して行われる。

DPは、共用メモリ36へアクセスするための読み取り及び
書き込みコントロール62及び64を含む。適当なホール呼
びコントロール66が設けられるが、それはエレベータサ
ービスを求めるための呼びを登録するUP及びDOWNホール
呼び押ボタンを含む。ホール呼びは、ホール呼びコント
ロール66を介してDP32へ送られる。

一般的には、CP34は昇降箱ステータス情報（CSI）を共
用メモリ36へ書き込み、DP32はCSIを得るためにその共
用メモリ36に対して読み取り動作を行う。DP32は、CS
I、ホール呼び及び記憶された運転様式に基いて昇降箱
モード情報（CMI）を作成する。そのモード情報は、昇
降箱37へ、その運転様式に従って登録ホール呼びへ応答
するよう指令する。DP32はCMIを共用メモリ36へ書き込
み、CP34は昇降箱37のCMIを得るため共用メモリ36に対
して読み取り動作を行う。

共用メモリ36は、DP及びCPの各々に対する、それぞれDP
セマフォ及びCPセマフォと呼ばれるセマフォ（あるいは
フラッグ）論理構成を含む。セマフォは、共用メモリ36
内の１バイトのビットである。DPあるいはCPの一方が共
用メモリ36へアクセスを望む時、他方のもののセマフォ
をチェックする。DPあるいはCPの一方がメモリ36へアク
セスする際そのメモリが既に他方によりアクセスされて
いない場合、即ち他方のもののセマフォがアクセス中で
ないことを示す値にセットされていると、それ自身のセ
マフォを意図されたメモリ動作の性質を示す値にセット
する。換言すれば、そのセマフォを、メモリ動作がメモ
リ読み取りあるいはメモリ書き込みの何れかを示す値に
セットする。以下において詳細に説明するように、セマ
フォがセットされる値はまた、そのメモリ動作が複数の
昇降箱の何れに関連するものであるかを示す。DPあるい
はCPの一方がメモリ36へアクセスを望む場合、他方のも
のセマフォが使用中であることを示す値にセットされて
いることが判明すると、他方のプロセッサが完全なメモ
リ動作を終了するまで自動的に待つことをしない。他方
のプロセッサにより行われつつあるメモリ動作と、それ
自身の意図するメモリ動作との比較が行われる。抵触の
可能性がない場合には、そのメモリへのアクセスが続け
られる。抵触の可能性が存在する時にのみ、一方のプロ
セッサは他方のプロセッサがメモリアクセスを完全に終
了し、そのセマフォを、それ自身のメモリ動作へ進む前
に、アクセス中でないことを示す値へリセットするまで
待つ。換言すれば、メモリ動作に抵触の可能性がない場
合には、一方のプロセッサがメモリサイクルを終了する
と、他方のプロセッサが１または２以上のメモリサイク
ルのそのメモリへアクセスするかも知れないが、これは
共用メモリへのアクセスを行う間において何れのプロセ
ッサが高いプライオリティを持つかに依存する。

一方のプロセッサが、他方のプロセッサにより更新され
つつある、あるいは再び書き込まれつつあるデータを読
みたい場合に、抵触の可能性が存在する。これは、古い
データと新しいデータの組み合わさったものを読み取る
ことになる場合がある。かくして、共用メモリへのアク
セスを望んでそれが使用中であることが判明したプロセ
ッサは、メモリ動作を比較して、もしメモリ動作が共に
読み取りあるいは共に書き込みである場合にはそのアク
セス動作を継続する。もしそれらが読み取りと書き込み
動作であると判明した場合には、第２のプロセッサはた
とえその第２のプロセッサが共用メモリへのアクセスに
おいて高いプライオリティを有するとしても第１のプロ
セッサがメモリ動作を完全に終了するまで待つだろう。
本発明の好ましい実施例では、セマフォは、またメモリ
動作にかかわる昇降箱の指定あるいは識別部分を有す
る。この実施例において、読み取り−書き込みの両方が
行われていることが判明すると、メモリへのアクセスを
望むプロセッサは、その両方のメモリ動作が同じ昇降箱
に関するものであるかチェックする。もしそれらが同一
の昇降に関しないものである場合は、第２のプロセッサ
がメモリのアクセスを開始する。その読み取り−書き込
みの動作が共に同一の昇降箱に関する場合にのみ、もう
一方のプロセッサは、アクセスを行っているプロセッサ
がそのメモリアクセスを完全に終了するまで待つことに
なる。

DP32及び昇降箱37によるCMI及びCSIの作成及びそれらの
間のCMI及びCSIの受け渡しを更にスピードアップするた
めに、CP34は、その主要機能がただバッファ40への書き
込み及び読み取りだけになるように構成されている。そ
れは、特定の昇降箱の選択リクエストを作成したり、こ
の昇降箱に最新のCMIを詰込んだり、その昇降箱へのデ
ータリンクがフリーになるのを待ったり、昇降箱それ自
身が自由に応答できるのを待ったり、そのデータを送信
したりあるいは更にポールリクエストを作成したりする
必要はない。通常、ポールリクエストにおいて、昇降箱
は選択リクエストに対して列挙された全ての機能を行う
必要があり、またポーリングされた昇降箱が応答するの
を待つ機能を含む。第１図に示すように、別個の送信及
び受信バッファを設け、CP34が送信バッファに昇降箱へ
送信するための選択及びポールリクエストを書き込み、
また昇降箱からのSCIを受信バッファへ格納してCP34へ
移し変えるようにしてもよい。好ましい実施例では、全
てのバッファは、任意の瞬間におけるCPのプログラムに
依存して、送信あるいは受信に用いられる。この好まし
い実施例では、CPは最初、所定の順序で全てのバッファ
に当たってそれらへポーリング及び選択リクエストを書
き込み、続いて同じ順序でバッファを走査し続けて、リ
クエスト表の次のリクエストに従ってポールあるいは選
択リクエストを空のバッファに書き込み、そしてCSIで
充填されたことが判明したバッファの情報を移し変え
る。CPによるバッファのこの情報の書き込み及び移し変
えは周期的なものであり、一旦プログラムモジュールが
優先実行プログラムにより実行されるように選択される
と連続シーケンスで行われる。バッファにはまた、イン
ターフェイス46からの所定の信号に応答して情報の移し
変え及び書き込みが行なわれるが、その信号は割込みコ
ントローラ44へ加えられる。割込みコントローラ44は、
CPU38のための割込み信号を発生する。ドライバ48の送
信バッファが空の時、インターフェイス46はコントロー
ラ44へ第１の信号を送る。コントローラ44は割込み信号
を発生し、CPU38はそのプログラムを中断して第１の割
込みルーティーンを実行する。このルーティーンは、情
報送信待機状態にあるバッファからデータを昇降箱へ送
るためのものである。そのデータは並列のデータバスに
乗せられ、インターフェイス46によりラッチされる。イ
ンターフェイス46は、情報を直列化し、そのデータが向
けられる昇降箱へ待機状態をとらせ、昇降箱がデータ受
信待機状態にあるとの確認後そのデータを直列で送る。

昇降箱は、ポールリクエストを受信して後そのCSIを直
列でレシーバ50の受信バッファへ送る。インターフェイ
ス46はその後、割込みコントローラ44へCSIを送信する
ため待機状態にあることを示す第２の信号を送る。割込
みコントローラ44は割込み信号を発生し、CPUは動作中
のプログラムを中断し第２の割込みルーティーンを作動
させて、インターフェイス46の受信バッファのデータを
関連するポールリクエストを保持するバッファへ移す。

第2A及び2B図は、組合わせると第１図のエレベータ装置
30の実施例を示す詳細なブロック図となる。第１、2A及
び2B図において同一の機能は、同一の参照数字で表示す
る。CP及びDPは、インテル社のiSBC 80/24シングルボ
ードコンピュータのようなマイクロコンピュータであ
る。CPU38はインテル社の8085Aマイクロプロセッサであ
り、タイミング機能68へ接続される。タイミング機能68
は、インテル社の8224のようなクロックを含む。

インテル社の8259Aのような割込みコントローラ44は、
とりわけ直列インターフェイス46からの割込みリクエス
トラインTxR及びRxRに応答してCPU38に割込み信号を与
える。インテル社の8251Aのような直列インターフェイ
ス46は、CMIを昇降箱へ送る準備ができると真の割込み
リクエストをラインTxR上へ与え、また昇降箱からCSIを
受信すると真の割込みリクエストをラインRxRへ与え
る。インテル社の8253のようなインターバルタイマ70及
びインテル社の8224のようなクロック72は、インターフ
ェイス46へタイミング信号を、またコントローラ44へ別
の割込みリクエストを与える。

CPU38は、16ビットのアドレス／データバス74（AD0−AD
15）、バスインターフェイス76、及びシステムバス78を
介して、共用メモリ36と通信する。システムバス78は、
メモリ36及びDP32と共通であり、共通バスと呼ばれる。

割込みコントローラ44は、テキサスインストルメント社
の74LS240のようなバッファ／レシーバ80を介してシス
テムバス78からの情報を受信することができ、インテル
社の8287のようなバストランシーバ82を介してアドレス
／データバス74と通信する。同様なバストランシーバ84
は、バス74をバス86から分離する。バス86は、直列イン
ターフェイスの46、インターバルブタイマ70及びROM42
に接続されている。

インターフェイス46と昇降箱36の間に位置する装置は、
ドライバ48とレシーバ50、RS442ヘッダ88、88′及び直
列データリンク92、94を含む。クロック72、インターバ
ルタイマ70、直列インターフェイス46、ドライバ48、レ
シーバ50、ヘッダ88、88′は、インテル社のiSBS 351
直列マルチモジュールボードのような別のボード上に取
付けてもよく、このボードは80/24ボードにプラグ接続
可能である。ドライバ48及びレシーバ50は、それぞれカ
ッドRS422ドライバ（モトローラ社のMC34878）、及びカ
ッド（quid）RS422レシーバ（モトローラのMC34868）で
ある。昇降箱０のような昇降箱の各々は、昇降箱コント
ローラ52の外に、参照数字102で示すようなフロアに対
してエレベータサービスを提供できるよう建造物100の
昇降道98に垂直方向に案内移動できるように取付けたエ
レベータの箱体96を含む。たとえば、もしエレベータ装
置30が牽引式エレベータ装置の場合には、箱体96は複数
のワイヤロープ104に接続され、そのワイヤロープはト
ランクションシーブ106にかけられて平衡錘108に接続さ
れる。シーブ106はトラクション駆動装置110により駆動
され、その駆動装置は昇降箱コントローラ52により制御
される。昇降箱位置コントロール56は、箱体96が移動す
ると回転するパルスウール（図示せず）に応答して距離
パルスを発生する。所定の標準単位距離、昇降箱が移動
する度毎に、たとえば１個のパルスが発生される（たと
えば、0.64cm−0.25インチ毎に１個のパルス）。昇降箱
コントローラは、それらのパルスをカウントして走行方
向によりそのカウントをインクリメントあるいはデクリ
メントし、そのカウントを建造物フロアのアドレスと比
較する。そのアドレスは、最下階のフロアに関する各フ
ロアの位置をパルスカウントで表わしたものである。最
下階のフロアのパルスカウントは０である。

たとえば、最下階のフロアのUP押ボタン112、最上階の
フロアのDOWN押ボタン114及び中間階のフロアに設置さ
れたUP及びDOWN押ボタン116のような、建造物100のフロ
アに設置したホールボタンにより発生されるホール呼び
は、ホール呼びコントロールにより直列信号に変換され
て、RS422ヘッダ88″、レシーバ50′を介して直列／並
列インターフェイス46′へ送られる。あるいは、ホール
呼びを別個のI/Oボードを介して並列に共通バス78へ送
るようにしてもよく、このオプションは第2A図において
点線で示したホール呼びI/O機能118により表示される。

第3A、3B及び3C図を組合わせると、バスインターフェイ
ス76、システムバス78、タイミング68、CPU38及びCP3
4、及びDP32間のプライオリティ選択相互接続手段の詳
細なブロック図を構成する。バスコネクタP1、及び補助
コネクタP2は、共通バス78を形成し、このバスはCP34、
DP32及び共用メモリ36とそのシステムの任意の他のボー
ドとの間を相互接続する。これらのコネクタはまた、装
置の種々のボードを電源に接続する。

タイミング機能68は、インテル社の8224のようなクロッ
ク118と、４ビットのカウンタ120と、複数のゲートを含
み、CPU38のX1及びX2の入力へ4.8メガヘルツのタイミン
グ信号を与え、また電源投入と同時に初期化を行うため
に用いられるリセット信号▲▼を与える。カ
ウンタ120の出力はまた、共通バス78へ、バスクロック
信号及び連続クロック信号▲▼、▲▼
を与える。CP34は、マスターコントローラとして選択さ
れ、従って共通バスへタイミングを与える。DP32の一部
であるバスインターフェイス76′において発生される信
号▲▼及び▲▼は、ボードの外部から
得られるものではない。

バスインターフェイス76は、バスコントローラ122、ア
ドレスドライバ124、バッファ126、データラッチ／ドラ
イバ128、及びデータレシーバ130を含む。バスコントロ
ーラ122は、システムあるいは共通バス78を用いるため
のそれ自身のボードによるリクエストを仲裁する。シス
テムバス78の制御が可能になると、バスコントローラ
は、メモリ読み取り信号▲▼、メモリ書き込み
信号▲▼▲▼、あるいはI/O書き込み
信号▲▼を、それぞれ、CPU38により発生され
るコマンド▲▼、▲▼、▲▼及び
▲▼に従って発生する。バスコントローラ12
2、アドレスライン▲▼−▲▼上へメ
モリあるいはI/O装置のアドレスをゲートし、真の出力
信号▲▼をアドレスドライバ124の入力OEへ送
り、またCPU38からのデータをデータラッチ／ドライバ1
28の入力OEに接続されるデータバス▲▼−▲
▼上へそのRDD及び▲▼の出力を用いて
ゲートする。

CPU38によるオフボードメモリあるいはI/Oリクエスト
は、バスコントローラ122のBCRI（バスリクエスト）及
びXSTR（トランスファースタートリクエスト）入力へ信
号を送り、バスクロック信号▲▼に同期してバ
スの仲裁を開始する。バスのプライリオリティは確立さ
れており、ジャンパー132により示すようにバスコント
ローラ122の入力▲▼（バスプライオリティI
N）を接地し、ジャンパー134に示すようにその出力▲
▼（バスプライオリティOUT）をインターフェイ
ス76′の▲▼入力へ接続することによってCP34を
マスターボードに、かくしてDP32より高イプライオリテ
ィにする。インターフェイス76の出力端子▲▼
は使用されない。マスターボードあるいはCP34は、その
▲▼入力が常に真であるため、それが使用中で
ない時はいつも共通バス78の制御を獲得することができ
る。CP34がシステムバス78の制御を要求すると、バスコ
ントローラ122はその出力▲▼を高いレベルに
変化させるが、この出力はDPのバスコントローラ76′の
▲▼入力に接続されているためこの入力を禁止
する。バスコントローラ122は、その出力▲▼
を用いてそのシステムバス78をロックしまたはそのロッ
クを解除する。低いレベルの信号▲▼は、他の
任意のボードがバスの制御を得るのを禁止することによ
ってCP34をバス78上へロックする。アドレス及びデータ
イネーブル出力▲▼は、システムバス78の制御
が獲得されると低いレベルに押し下げられる。外部確認
信号▲▼がアドレスされた装置から受信される
と、ゲート136は真の信号▲▼を発生し、
これは遅延回路138を介して入力RDYのところでCPU38に
加えられる。

バスの動作が完了すると、信号CMD、ACK及びONBDIOは非
動作状態になり、バスコントローラ122のトランスファ
ー入力▲▼を真の値に変化させる。マスター（CP
34）がシステムバス78を欲しない時は、その▲
▼出力は低いレベルとなり、このバスインターフェイス
76′の▲▼への低レベル入力によりDP32へバス
78を使用する機会が与えられる。

第４図は、第２図において概括的に示したデータリンク
92を実現するために用いることのできる適当な直列デー
タリンクの概略図である。昇降箱０のよう各昇降箱はそ
れぞれ、インテル社の8251のような並列−直列インター
フェイス140を含み、インターフェイス46はマスターで
あり昇降箱インターフェイスはスレーブである。インタ
ーフェイス140の送信出力TxDは、データリンク142に接
続され、このデータリンクは出力バッファ144及びRS422
ヘッダ146を介してCSIを送信する。データリンク142
は、RS422ヘッダ88及び入力バッファ50を介してインタ
ーフェイス46の受信入力RxDに接続される。受信入力RxD
は、データリンク148へ接続され、それを介して選択及
びポールリクエスト及びCMIがRS422ヘッダ146及び出力
バッファ150を通って昇降箱37へ送られる。インターフ
ェイス46の出力TxDは、出力バッファ48及びRS422ヘッダ
88を介してデータリンク148に結合される。適当な直列
通信プロトコールを以下において説明する。

第５、６及び７図は、プログラム実行のシーケンスを制
御するための例示的なフォーマットを示す。プログラム
のある特定のものはモジュールの形をしており、それら
はそれを実行する必要がある時実行されるだけであり、
所定のプライオリティシーケンスに従って実行される。
特定のモジュールを実行する必要が他のモジュールによ
るなどして検知されると、そのプログラムはビッド（bi
d）の状態に置かれる。モジュールは、その実行が完了
した時点でそれ自身をビッドの状態に置いてもよい。プ
ログラムにより他のモジュールがビッド状態にあっても
実行すべきでないことが検知された場合には、このプロ
グラムあるいはモジュールは、かかる他のモジュールを
非作動状態にすることができる。所定のプライオリティ
の順位でビッド状態に置かれたモジュールをリンクする
ためのプログラムは、優先実行プログラムと呼ばれ、そ
れは、第５図に示される。各モジュールは、ビッド表と
呼ばれるRAM40内にアドレスを有する。ビッド表のため
の適当なフォーマットを、第６図に示す。各モジュール
はROM42に格納されたプログラムであり、各モジュール
は所定の開始アドレスを有する。優先実行プログラムが
あるモジュールの実行を望む場合と、ROM42のモジュー
ルの開始アドレスへジャンプする。全てのモジュールの
開始アドレスは、ROM42内の所定の部位においてひとま
とめにされており、モジュールアドレス表を形成する。
ポインタＭは、ビッド表内のビッド表エントリーを指
し、ポインタＮはモジュールアドレス表内のモジュール
アドレスエントリーを指す。

第５図において詳細なフローチャートで示した優先実行
プログラムは、ROM42の所定の開始アドレスでエントリ
ーされるが、それは開始ターミナルとして160で一般的
に示される。各モジュールは、その実行完了するとこの
開始アドレスへ戻る。ステップ162は、ポンインタＭ及
びＮがビッド表エントリーと最後のモジュール実行のた
めの開始アドレスを指すため、ポインタＭ及びＮをイン
クリメントする。ポインタがインクリメントされると、
優先実行プログラムはプライオリティ順位における次の
モジュールへ進む。プライオリィ順位は、リストの順位
により決まるが、最も高いプライオリティのモジュール
はシステム初期化の時ポインタが初期化されるアドレス
である。ステップ164は、完全なビッド表がチェックさ
れたかどうかチェックするもしチェックされた場合は、
ステップ166はポインタＭ及びＮを最も高いプライオリ
ティのモジュールの位置へ初期化する。ステップ164に
おいてビッド表が完全に考察されていないことが判明す
ると、ステップ168はポインタＭのところのビッドワー
ドをそれがチェックできるように取り出して、関連する
モジュールが作動状態にされたかどうか、もしそうであ
ればこのモジュールがビッドの状態に置かれたかどうか
をチェックする。図示のように、ビッド表ワードのビッ
ド位置７は、作動状態にされたかどうかチェックするた
めにテストしてもよく、ビッド位置０は、プログラムが
ビッドの状態に置かれたかどうか知るためにチェックさ
れる。従って、ステップ170は、ビッド表ワードのビッ
ド位置７が論理０かあるいはあるいは論理１であるかど
うかチェックする。もし論理１であれば、そのモジュー
ルは非動作状態にされており、プロクラムはステップ16
2へ戻って、ビッド表の順序の次のモジュールをチェッ
クする。もし論理０であれば、そのモジュールは非作動
状態にされておらず、ステップ172がビッド表ワードの
ビッド位置０をチェックしてモジュールがビッド状態に
置かれているかどうかチェックする。もし論理０であれ
ば、ビッド状態にあらず、プログラムはステップ162へ
戻る。もしこのビッド位置が論理１であれば、ビッド状
態にあり、ステップ174はビッド位置０をリセットし、
ステップ176はモジュールアドレステーブルのポインタ
Ｎが指しているROM42のアドレスにジャンプする。この
モジュールはその後実行を完了すると、前述したよう
に、優先実行プログラムの開始アドレス160へ戻る。

第8A、8B、９、10A、10B及び11図は、本発明の所望され
る特徴を示すが、それらは、CP34がDP32から昇降箱37へ
のCMIの転送を容易にするように動作する態様と、昇降
箱37からDP32へのCSIの転送に関し、これによりCP34が
ポーリングした昇降箱からの情報を持つ間及び通信リン
クがフリーになるのを待つ間のように通常非作動である
時間の間、本発明は、CP34が他の本質的な仕事を遂行
し、CMI及びCSIが処理されるまでに待つ必要のある時間
を実質的に短縮するのを可能にする。

更に詳細には、第8A及び8B図を組合わせると、CP34の主
要プログラムを表わすフローチャートが提供される。第
９図は、ROM42に格納されるリクエスト表であり、それ
はCP34により遂行される全ての通信機能を含む。たとえ
ば、各昇降箱は、その最新のステータス情報（CSI）を
供給するようポーリングされる必要があり、また各昇降
箱は、DP32により作成される最新の昇降箱モード情報
（CMI）を受信すべく選択される必要がある。CMI及びCS
Iの適当なフォーマット及びデータをそれぞれ第23図及
び第24図に示すが、これは前述の英国特許第1,467,411
号に詳細に説明されているため、ここで詳細に説明しな
い。CSIは第23図に示す入力ワードIWO、IW1及びIW2にリ
ストされ、CMIは第24図に示される出力ワードOWO、OW1
及びOW2にリストされる。

かくして、そのリクエスト表は、各昇降箱をポーリング
し選択するためのエントリーを含む。ポインタＲは、各
リクエストが処理されるにつれて１つのエントリーから
他のエントリーへ移動される。好ましい実施例では、そ
のポールリクエスト及び選択リクエストはリクエスト表
において交互に現われる。かくして、各昇降箱のポール
リクエスト及び選択リクエストがリストされてしまうま
で、第１のエントリーは“昇降箱０をポーリング”、第
２のエントリーは”昇降箱０を選択”であろう。

第10A図は、それぞれ180、182、184、186及び188で表示
されるバッファ０、１、２、３及び４のような複数のバ
ッファを示す。RAM40の一部であるバッファは、第８図
のプログラムにより所定の順序で次々にアクセスされ
る。所定の順序は、バッファ180でスタートし、バッフ
ァ188で終了する。各バッファの第１のワードあるいは
バイトは、その関連するバッファのスタータスワードで
ある。ポインタＢは、第８図のプログラムにより１つの
バッファから次のバッファへ移動される。第11図は、バ
ッファステータスワードの適当なフォーマットを表す。
たとえば、ビッド位置０は、そのバッファが空であるか
どうかを指示し、ビット位置１はそのバッファから昇降
箱へのデータの転送が完了したかどうかを指示し、ビッ
ト位置２は昇降箱からCSIを受信しそれをバッファに格
納するプロセスが完了したかどうかを示す。

第10B図に示すように、昇降箱へ送られる各コマンドワ
ード（CMI）は、RAM40のイメージ表に保存される。ポイ
ンタIPは、選択リクエストが作成されつつある昇降箱を
常に指示するように維持される。昇降箱のCMIは、共用
メモリ36から読み取られて、IPにより指示されるその関
連のイメージと比較される。CMIが変化している場合に
はそのイメージは更新され、新しいCMIがその昇降箱へ
送られる。もしCMIが変化していない場合には、リクエ
スト表においてただ次のエントリーへ行くことによって
時間が節約される。

第8A及び8B図に示すCPプログラムは、ROM40の190で示す
アドレスで開始される。エレベータ装置30が動作状態に
置かれていると、リクエスト表ポインタＲ、バッファポ
インタＢ、及びイメージ表ポインタIPが初期化され、バ
ッファステータスワードがリセットされる。これは、ス
テップ192、194及び196により行われる。ステップ192
は、パワーアップビットがセットされているかどうかチ
ェックする。これはRAM40に格納された１つのビットあ
るいはワードである。もしそれがセットされていない場
合には、ステップ194は初期化ステップを行い、ステッ
プ196はパワーアップビットをセットする。その後、プ
ログラムはステップ192へ戻り、そこでパワーアップビ
ットのセットが判明し、プログラムはステップ198へ
む。

ステップ198は、ポインタＢのところにあるバッファス
テータスワードを取り出し、ビット位置０をテストす
る。ステップ200は、ビット位置０のテスト結果をチェ
ックし、もしそのバッファが空であることが判明した場
合にはステップ202へ進む。ステップ202はこのバッファ
のステータスワードのビット０を論理１へセットする
が、これはこれに続くステップが情報をこのバッファへ
書き込むからである。たとえば、次のステップ204は第
９図に示すリクエスト表のポインタＲのところのコマン
ドあるいはリクエストを読み取り、そのリクエストを現
在処理されつつあるバッファに書き込む。

ステップ206は、リクエストの性質をチェックする。も
しステップ206においてそのリクエストがポールリクエ
ストであることが判明すると、ある特定の昇降箱にCSI
を求める。かくして、その手続きは、バッファから昇降
箱へのデータの転送と、その昇降箱からのデータの受信
を必要とする。従って、ステップ206はステータスワー
ドのビッド１及び２をセットして、このバッファに関し
てそCPが何か更に動作をする必要がある前にその転送及
び受信が共に完了する必要があるということを指示す
る。プログラムは、その後、ステップ208においてプロ
グラムモジュールSEMPをビッド状態に置く。このモジュ
ールは、ビッド表にあり、ビッド状態に置かれて後優先
実行プログラムにより適宜ランされる。SENDプログラム
及びその関連のTxR割込みプログラムは第12図に示され
るが、これについては後で説明する。

ステップ206において、そのリクエストが選択リクエス
トであることが判明した場合には、プログラムはステッ
プ209へ進み、共用メモリ36へのアクセスを得る機能を
有するサブルーティーン“メモリアクセスCP"をコール
する。このサブルーティーンは第14図に示されるため、
後述する。そのサブルーティーン“メモリアクセスCP"
が共用メモリ36をアクセスすると、ステップ210は選択
リクエストにおいて指定昇降箱のCMIを読み取るが、こ
れは、第17図に示すディスパッチャプロセッサが実行し
ている時にDP32によりこの昇降箱に対して前に作成され
共用メモリ36に格納されているものである。CMIは考慮
されつつあるバッファに格納されている。ステップ209
により呼び出されるそのルーティーンは、後述する第15
図のCPセマフォを、メモリアクセスの性質を示す値にセ
ットする。ステップ211は、このセマフォをアクセス中
でないことを示す値にリセットする。

ステップ212は、バッファに格納されたCMIをこの昇降箱
に以前に送られたCMIのイメージと比較する。このイメ
ージは、第10B図に示すポインタIPにより指示される。
ステップ122は、そのCMIが変化しているかどうかを知る
ためにその比較の結果をテストする。もし変化していな
い場合には、ステップ214はバッファステータスワード
のビッド０をリセットして、そのバッファが自由にデー
タを書き込める状態にあること及びイメージポインタIP
がインクリメントされることを指示する。ステップ214
はまた、IPがそのテーブルの終りを過ぎてインクリメン
トされるとそのIPを再初期化するステップを含む。ステ
ップ214は、その後ステップ218へ進んで、リクエスト表
の次のエントリーを見る次のプロセスを始動させる。

ステップ213においてCMIが変化したことが判明すると、
ステップ215は第10B図の表のイメージを更新し、ポイン
タIPをインクリメントする。ステップ216はそのステー
タスワードのビッド位置１をセットして、その手続きを
完了するにはバッファから昇降箱へのデータの転送のみ
が必要であることを指示し、ステップ208はプログラムS
ENDをビッド状態に置く。

ステップ208は、リクエスト表ポインタＰをインクリメ
ントするステップ218に進む。ステップ220は、指示され
たアドレスがそのテーブルの端を過ぎているかどうかチ
ェックする。もしそうであれば、ステップ222はリクエ
スト表ポインタＲを初期化する。もしポインタンＲがそ
の表の端を過ぎていない場合には、ステップ220はステ
ップ224へ進む。ステップ222はまたステップ224へ進
む。ステップ224は、そのバッファポインタＢをインク
リメントする。ステップ222は、そのポインタが最後の
バッファ188のアドレスを過ぎているかどうかチェック
する。もしそうでない場合には、ステップ226はステッ
プ298へ戻って、次のバッファを処理する。もし全ての
バッファが処理された場合には、ステップ226はバッフ
ァポイタＢを初期化するステップ228へ進み、ステップ2
30はそれ自身をビッド状態に起き、またプログラムは23
2において優先実行プログラムへ戻る。

ステップ200においてバッファステータスのビット位置
０がセットされた、即ち論理１であり、それが空でない
ことが判明すると、ステップ200はそのバッファステー
タスワードのビット位置１をチェックするステップ234
へ分岐する。ステップ236は、ステータスワードのビッ
ト位置１がセットされたかどうか、即ち転送が完了した
かどうか（これはこのバッファの次の動作が起っていな
いかあるは起りつつあるかを意味する）を知るために、
このチェックの結果をテストする。もしステップ236に
おいてビット位置１がセットされたことが判明すると、
前述したようにステップ218へ進む。

ステップ236においてビット位置１がリセット、即ち転
送が完了したことが判明すると、このバッファに最初に
格納された情報は送られている。バッファの数は、最後
のバッファがポールあるは選択リクエストを充填され、
そしてCMI（あてはまる場合は）を詰め込まれるまで
に、前のバッファの情報が既に昇降箱に送られており、
少なくとも最初のポールリクエストがポーリングされた
昇降箱からのCSIの受信で満足されているように、選択
される。かくして、バッファを介する次のパス時、１つ
のバッファがそれは完全に処理されていないため、めっ
たにバイパスされない。しかしながら、この図のプログ
ラムは、任意の数のバッファを収容でき、処理されてな
い、及び部分的に処理された、並びに完全に処理された
バッファを自動的に取り扱う。その後ステップ238はバ
ッファのステータスワードのビット位置２をチェックす
る。ステップ240は、このチェックの結果をテストす
る。もしその結果そのビットがセットされている、即ち
受信が完了しておらないことが判明すると、それはポー
ルリクエストであり、昇降箱からのCSIは未だ受信され
ておらないことになる。かくして、プログラムはステッ
プ218へ進む。ステップ240においてビット位置２がリセ
ットされている、即ち受信が完了したこと判明すると、
このバッファに関する全ての動作が完了したことにな
る。ステップ240はそこでステップ242へ進み、このバッ
ファに依然として格納されているリクエストワードの性
質をチェックする。もしそれが選択リクエストであれ
ば、CMIは送られており、更に行うことは何もない。か
くして、ステップ244はこのバッファのステータスワー
ドビットをリセットし、そのためステップ200はプログ
ラムの次の実行の時このバッファが空であることを発見
する。もしステップ242においてポールリクエストがこ
のバッファに格納されていることが判明すると、それは
そのバッファがポーリングされた昇降箱からのCSIを含
むことを意味する。その後、ステップ24は、第14図に示
すメモリアクセスルーティーンCPを呼び出すステップ24
6へ進む。ステップ246においてCP及びDPが共に抵触する
ことなく共用メモリを利用できることが判明するか、あ
るいはDPが潜在的な抵触が存在する時そのメモリへのア
クセスを完了した場合には、ステップ248はそのバッフ
ァからCSIを読み出して、それを共用メモリ36へ格納す
る。その後、ステップ250はCPセマフォをアクセス中で
ないことを示す値にリセットする。ステップ250はその
後、前述したようにステップ244へ進む。

第12図は、ビッド状態に置かれて後優先実行プログラム
により実行されるプログラムSENDのフローチャートであ
る。第12図はまた、第10図に示すバッファに格納された
情報を並列−直列インターフェイス46を介して昇降箱37
へ転送するためにCP34が向けらるるTx割込みルーティー
ンを表わす。プログラムSENDは、一般的に260で表示さ
れるROM42の開始アドレスでエントリーする。ステップ2
62は、第８図に示すCPプログラムのステップ208によりS
ENDがビッドされていることを確かめるためのチェック
を行う。もしSENDがビッド状態にない場合には、そのプ
ログラムは264のところで主要CPプログラムに戻る。も
しSENDがビッド状態にある場合には、ステップ266はSEN
Dがビッドされたバッファに格納されたリクエストを取
り出し、その性質をチェックする。もしそれがポールリ
クエストであれば、ステップ266はステップ268へ進む。
ステップ268は、１組のコンロールワードを作成してそ
れをインターフェイス46へ書き込み、後に続く動作を規
定する。たとえば、ビット６がセットされたコマインド
インストラクションをそのインターフェイスのアドレス
に書き込むことにより、リセットワードが送られる。こ
のリセットワードは、そのインターフェイスを、作成後
インターフェイスアドレスに書き込まれるモードイント
ラクションワードを受けるために準備させる。そのモー
ドインストラクションワードは、文字長さ、同期あるい
は非同期動作、ボードレート（非同期モード）、パリテ
ィの構成等を規定する。コマンドインストラクションワ
ードは、インターフェイスの動作を制御するものである
が、それは作成された後送られる。ステップ266が選択
リクエストを見い出すと、ステップ268と同様なステッ
プ270へ行き、選択リクエストのためのリセットワード
及びモードワード並びにコマンドワードを作成しそして
それを書き込む。ステップ268及び270は共に、Txポイン
タを転送されるべき第１のワードあるいは文字へセット
するステップ272へ進む。ステップ274はトランスミッタ
ー割込みを作動状態にし、プログラムは優先実行プログ
ラムへ276のところで戻る。

インターフェイス46はその“送信バッファ"48が空であ
ることを感知すると、信号TxRを発生し、それは割込み
コントローラ44へ加えられる。TxRは、CPU38により文字
がそのトランスミットバッファへ書き込まれてしまうま
では真である。割込みコントロータ44は、ステップ274
により作動状態にされているため、割込み信号を発生
し、CPU38はそれは実行しつつあるプログラムを中断し
て第12図に示す割込みルーティーンを実行させる。その
ルーティーンは、一般的に278で示すROM42の開始アドレ
スのところでエントリーし、ステップ280はそのバッフ
ァからのデータ文字をインターフェイス46へ書き込んで
その情報をデータバス上に加え、ステップ282は全ての
文字が送られているかどうかチェックする。バッファか
ら情報を昇降箱へ送っても、バッファ内のデータは破壊
されない。もし全ての情報が送られていない場合には、
そのポインタはステップ283でインクリメントされ、そ
のルーティーンは284のことろで割込まれたプログラム
へ戻って、次にTxRにより始動される割込みを待つ。ス
テップ282において全てのデータが送られたことが判明
すると、ステップ285はバッファステータスワードのビ
ッド位置１をリセットして転送が完了したことが指示
し、転送割込みを非作動状態にし、またTxポインタをリ
セットする。ステップ286は、そのリクエストがポーリ
ングリクエストであったかどうかチェックする。もしそ
うであれば、ステップ287はプログラムRECEHIVEをビッ
ド状態にし、284のところでエグジットして、割込まれ
たプログラムへ戻る。もしステップ286が選択リクエス
トを見い出すと、エグジット284へ行く。

第13図は、ビッド状態に置かれた後優先実行プログラム
により実行されるプログラムRECEIVEHの例示的なフロー
チャートである。第13図はまた、ポーリングリクエスト
に応答してバッファにCSIを書き込むために用いられるR
x割込みプログラムを表わす。RECEIVEが第12図のステッ
プ287によりビッド状態に置かれると、優先実行プログ
ラムはこのプログラムを実行させて、それがポイント29
0でエントリーする。ステップ292は受信動作のためにリ
セット、モードびコマンドワードを作成し、ステップ29
4は受信割込みを作動状態にする。その後プログラムは
その優先実行プログラムへ戻る。

インターフェイスの受信バッファが文字を受信し、その
文字をCPU38へ転送する準備が成ると、それは割込みコ
ントローラ44のために真のRxRの信号を発生する。この
コントローラは、ステップ294が受信割込みを作動状態
にしているため、CPU38の割込み信号を発生する。割込
まれると、CPU38は、実行されつつあるプログラムへ後
で正しく戻ることができるように現在行っているプログ
ラムを格納し、受信割込みプログラムは298でエントリ
ーする。ステップ300は、データワードを読み取ってそ
れを関連するポーリングリクエストを保持するバッファ
に格納する。もし２以上の文字あるいはワードが受信で
きる場合には、ステップ302は全てのデータが受信され
ているかどうかチェックする。もし更に受信が可能な場
合には、ステップ304はRxポインタをインクリメント
し、そのルーティーンは割込まれたプログラムへ戻る。
もし全てのデータが受信されている場合には、ステップ
302はステップ308へ進んで、バッファステータスワード
のビット位置２をリセットして受信が完了したことを示
し、それはまたRxポインタをリセットし、また受信割込
みをディスエーブルする。その後、その割込みルーティ
ーンは304において割込まれたプログラムへ戻る。

第14図は、第８図に示すCPプログラムのステップ212及
び246により呼び出されるCP34のためのメモリアクセス
モジュールあるいはルーティーンのフローチャートであ
る。前述したように、本発明は、CP34がDP30により高い
プライオリティを有するため、DP34により行われるメモ
リサイクルが終了する度毎にCP34による共用メモリ36の
アクセスを可能にする。同様に、高いプライオリティの
プロセッサは、低いプライオリティのプロセッサへ１つ
あるいは２つのメモリサイクルの間バスを利用するチャ
ンスを与えることができる場合は、そのメモリ動作が短
い中断をすることができる。しかしながら、CP34はもし
遂行されるべきメモリ動作と既に遂行されつつあるメモ
リ動作とが抵触する可能性がある場合には、DPメモリ動
作の最中に割込むこと、あるいはその逆は決して望まな
い。たとえばDP32がCMIを書き込みつつある場合には、C
P34は古い情報と新しい情報を組み合わされたものを得
る可能性があるため、CMIを読み取ることを望まない。
また、もしDP32がCSIを読み取りつつある間には、CP34
はDP34が古い情報及び新しい情報が組み合わされたもの
を得る可能性があるため、CSIの書き込みの開始を望ま
ない。他方のプロセッサが完全なメモリ動作を完了する
まで一方のプロセッサを完全にロックアウトするのでは
なくて、本発明によると、２つのメモリ動作のメモリサ
イクルが、抵触の可能性が検知されない場合に交互に存
在できるようになる。

抵触の可能性は、セマフォを各プロセッサに割当てるこ
とによって検出される。セマフォは、メモリ36内の１バ
イトであり、それは共用メモリ36のアクセス中にその関
連のプロセッサによりそのメモリアクセスの性質を示す
値にセットされる。第15図は、DP及びCPのセマフォの例
示的なフォーマットを表し、0000 0000（00H）の値は
アクセス中でないことを、01Hの値はメモリ読み取り動
作を、02Hの値はメモリ書き込み動作を示す。

メモリアクセスモジュールは、310で示すROM42の開始ア
ドレスでエントリーし、ステップ312はDPセマフォを読
み取る。ステップ314は、DP32が現在共用メモリ36をア
クセスしているかどうかチェックする。もしそうでない
場合には、そのセマフォの値は00Hであり、もしそうで
あれば、それは０でない値である。もしDP32がアクセス
中であればステップ316は遂行されつつあるメモリ動作
と遂行されるべきメモリ動作を比較する。ステップ318
はこの比較の結果をチェックする。もしDP32により遂行
されつつあるメモリ動作が遂行することが望まれるメモ
リ動作CP34と同一であれば、抵触はなく、プログラムは
ステップ320へ進む。かくして、CP34は所望の場合はDP3
2のメモリサイクルの最後で、その高い方のプライオリ
ティステータスを用いてシステムバス78の制御を獲得す
ることが許される。ステップ314はまた、DP32がアクセ
ス中でないことが判明すると、ステップ320へ進む。ス
テップ318においてメモリ動作が異なる、即ち一方はメ
モリの読み取りもう一方はメモリの書き込みであること
が判明すると、ステップ318はステップ312へ戻り、プロ
グラムはステップ314あるいはステップ318がステップ32
0へ進むことができるまでプログラムのサイクルが繰返
される。

ステップ320は、システムバスをロックする、即ちバス
コントローラ120をして真の▲▼信号を出力せ
しめ、ステップ322は再びDPセマフォをチェックしてそ
れが最後のチェック以来そのシステムバスにアクセスし
ていないかどうかを確かめ、ステップ324、326及び328
はそれぞれステップ314、316及び318と同一のことを行
う。ステップ328が抵触の可能性を見い出した場合に
は、ステップ330はシステムバスのロックを解除し、プ
ログラムはステップ312へ戻る。もしステップ324におい
てもう一つのプロセッサがアクセス中でないことが判明
するかあるいはステップ328において潜在的な抵触がな
いことが判明すると、これらは共にCP34により意図され
たメモリ動作の性質をチェックするステップ332へむ。

もしステップ344においてその意図されたメモリ動作が
書き込み動作であることで判明すると、ステップ334は
第15図に示すCPセマフォの値を02Hへセットする。もし
ステップ332においてその意図されたメモリ動作が書き
込み動作であることが判明すると、ステップ336はその
値を01Hへセットする。ステップ344及び336は共に、ス
テップ338へ進み、そのステップはシステムバスのロッ
クを解除して、モジュールが第８図に示すCPプログラム
へ戻る。ステップ216及び250において、そのセマフォの
リセットは、システムバス78をロックしその関連するセ
マフォを00Hへセットしそしてそのバスのロックを解除
することによって達成される。

第16図は、第14図に示したモジュールの代りに用いられ
るメモリアクセスモジュールのフローチャートである。
第16図のモジュールにおいて、第14図に示したモジュー
ルと同じステップは、同一の参照数字にプライム符号を
付して表示されているため、これらのステップについて
は詳細な説明を省略する。

更に詳細には、第16図のモジュールは、ステップ318′
に続いてステップ350を追加することにより、第14図の
モジュールに比較して更に少ない待ち時間を与えること
になる。ステップ318′において読み取り及び書き込み
動作の両方がかかわり合っていることが判明すると、待
ちループへ入る代わりに、ステップ350はその読み取り
−書き込み動作に関連する昇降箱番号を比較する。ステ
ップ352はその比較結果をテストする。もしその昇降箱
番号が同一であれば、そのメモリアクセスにより実際の
抵触が生じるであろう。そしてプログラムは待ちループ
へ進むだろう。もし昇降箱番号が異なる場合には（これ
が大きい割合で起こる事態である）、抵触は存在せず、
ステップ352はステップ320′へ進む。

同様に、ステップ354は昇降箱番号を比較し、そして356
はDPセマフォが２度目にチェックされるとその結果をチ
ェックする。

第16図のモジュールの第14図のモジュールと比較した場
合の残りの変更は、ステップ332′を行った後セマフォ
がセットされる値に関する。各昇降箱に対して異なる読
み取り値が存在し、各昇降箱に対して異る書き込み値が
存在する。たとえば、もしステップ332′において、意
図されたメモリ動作が書き込み動作であることが判明す
ると、ステップ358及び点線で示されステップ362で終る
複数の同様なステップは、その書き込み動作に関連する
昇降箱の番号をチェックする。もしそれが昇降箱０であ
れば、ステップ358はたとえばCPの値を80Hへセットする
362へ進む。もし360においてそれが昇降箱６であること
が発明すると、ステップ364はたとえばCPセマフォを86H
へセットする。もしステップ360においてそれが昇降箱
７であることが判明すると、ステップ336はCPセマフォ
をたとえば87Hへセットする。同様に、もしステップ33
2′においてメモリ動作が読み取り動作であることが判
明すると、ステップ368〜370は昇降箱番号をチェック
し、ステップ372、374及び376はCPセマフォを所定の値
へセットする。たとえば、ステップ372はセマフォを01H
へセットして読み取り動作が昇降箱０についてのもので
あることを指示し、71Hへセットして昇降箱７に対する
読み取り動作であることを指示する。

第17図は、DP32が共用メモリ36に関して読み出しあるい
は書き込み動作を望む時第14あるいは16図のものと同様
なメモリアクセスモジュールを呼び出すことを示すフロ
ーチャートであ。主要DPプログラムは、前述した本出願
人の英国特許第1,436,743号あるいは第1,505,340号に示
したもの、あるいは他の任意の適当なプログラムを用い
てもよい。

更に詳細には、DP32は、そのROMの開始アドレス379のと
ころでそのプログラム378をエントリーする。DP32があ
る昇降箱のCMIを作成しそれを共用メモリ36へ格納する
ことを望む場合には、ステップ380においてメモリモジ
ュールを呼び出す。これは第14あるいは16図に示したも
のと同様であるためここで詳しく説明しない。ステップ
382はその情報をメモリ36へ書き込み、ステップ384は第
15図に示すDPセマフォをリセットする。同様に、ステッ
プ386は、共用メモリ36へCSIを書き込みたい時にそのメ
モリアクセスモジュールを呼び出し、ステップ388はス
テップ386によりアクセスが得られるとその情報を読み
出し、ステップ390はそのメモリアクセスプロセスの完
了後そのDPセマフォをリセットする。

第18、19及び20図は、インターフェイス46と昇降箱36の
間で情報を受け渡しするために用いることのできる直列
通信プロトコールを示す。それは、集中動作多重スレー
ブ送信による双方向交互非切換えマルチポイント通信の
ためのアメリカン・ナションル・スタンダード・プロシ
ージャーズ・プロトコール、サブカテゴリー2.7に基づ
き、第４図に示すようにインターフェイス46はマスタ
ー、昇降箱毎のインターフェイスはスレーブである。第
18図はプログラムフローチャートではなく、逐次起こる
事象を更に容易に説明するために描いたものである。第
19図及び20図は、それぞれポール及び選択リクエストの
メッセージフォーマットを示す。第19及び20図のメッセ
ージフォーマットのメッセージは、第18図における関連
ステップと同一参照番号にプライム符号を付して用い
る。データは直列に送信され、各ワードは開始ビット、
データビット、パリティビット、停止ビットを含む。あ
る特定の制御キャラクタが用いられ、それらを以下にお
いて説明する。

更に詳細には、マスタースレーブ機能通信シーケンスは
400で開始し、ステップ402は送られるメッセージの最初
の文字を指すROM内のメーセージポインタを初期化す
る。インターフェイス46（マスター）は、制御文字EOT
を送り、その文字は406で示す全ての昇降箱（スレー
ブ）に待機状態をとらせる。その後、インターフェイス
46は408で表す昇降箱指定あるいは識別番号を送る。ス
レーブは、この番号を410で示すそれら自身の番号と比
較し、指定されたスレーブは414に示すように待機状態
を続ける。その後インターフェイス46は414で示すよう
にコマンド識別用コードを送り（これはポールリクエス
トと識別リクエストを識別し）、これに続いてそのスレ
ーブが応答リクエストとして識別する制御文字ENQが来
る。

416において、選択されたスレーブはコマンドコードを
調べてそのリクエストがポールリクエストかあるいは選
択リクエストかをチェックする。もしポールリクエスト
であれば、418においてそのスレーブはそれが送るべき
データ（CSI）を有するかどうかチェックする。もしそ
うであれば、ポールされた昇降箱は420において、その
昇降箱識別番号開始ビット、データビット、停止ビット
及びエラー検知コードを送る。422においてマスター
は、それが送信を正しく受信しているかどうかチェック
する。もしそうでないならば、ステップ422はステップ4
04へ戻ってそのプロセスを再び開始し、同じメッセージ
を同じ昇降箱へ送る。もしエラーチェック422でエラー
がないことが判明すると、そのメッセージポインタは42
6でインクリメントされ、428においてそのメッセージが
完全に送られたかどうかのチェックがなされる。もしそ
うでなければ、プロセスは404へ戻って次の文字を送
る。もしその情報が全て送られた場合には、通信プロセ
スは430で終結する。

そのリクエストがポールリクエストでなくて選択リクエ
ストである場合には、ステップ416は432へ進んで、その
スレーブがCMIを受信する準備ができているかどうかチ
ェックする。もし何らかの理由により準備ができていな
い場合には、それはその昇降箱識別番号と制御文字NAK
を送る。マスターは、第18図に示すようにその受信準備
ができるまで同じメッセージを同じ昇降箱へ送るプロセ
スを繰返し、ソフトウェアタイマがそのループからエス
ケープし、あるいは所望の如くステップ426へ進む。

ステップ432においてそのスレーブが受信準備態勢にあ
ることをが判明すると、スレーブはその昇降箱識別番号
及び確認文字ACKを436において送る。ACKを受信する
と、マスターは、438において、開始ビット、データビ
ット、エンドビット、及びエラー検出コードを送る。ス
レーブは、それがエラーを検出したかどうかチェックす
る。もしエラーが検知されない場合には、スレーブはそ
の昇降箱識別番号と制御文字ACKを送って、良好な送信
及び受信がなされたことを示す。これは442で示され、
メッセージポインタが426でインクリメントされる。も
しエラーが検出されると、スレーブはその昇降箱識別番
号と制御文字NAKを444で送り、そのプロセスは同じメッ
セージを正しく送ろうとして、404において再び開始す
る。

第21及び22図は、昇降箱とディスパッチャの間のCMI及
びCSIの流れに関する、前述のプログラムの動作を簡略
化したものである。第20図は、第８図に関連して詳細に
説明したバッファを介するパスを示すが、バッファには
CMIだけでなくポール及び選択リクエストが書き込まれ
る。第21図は、また第８図に示したバッファを介するの
パスを示す。情報の流れを示すライン上の数字は時間に
関するもので種々の事象に生起時間を割当てたものであ
る。文字Ｃは、CP34により始動される動作に関し、文字
Ｉはインターフェイス46により始動される動作に関し、
文字ＤはDP32により始動される動作に関する。I1は、Tx
Rに応答するインターフェイスの動作を示し、I2はRxRに
応答するインターフェイスの動作を示す。図示の如く、
リクエスト表から最初の５つのリクエストは、それぞれ
時間1C、2C、3C、4C及び5Cの時点においてバッファ18
0、182、184、186及び188へ逐次書き込まれる。DP32
は、1D及び2DにおいてCMIを共用メモリ36へ書き込む。
インターフェイス46は、そのトランスミッタ及びレシー
バ準備信号TxR及びRxRにより、2I1、3I1、4I1及び5I1の
時点においてCMI及びポールリクエストをそれぞれバッ
ファ180、182、184及び186から昇降箱へ送るプロセスを
開始する。ポールリクエストは、アドレスされた昇降箱
から応答を引き出し、CSIは昇降箱０から3.5I2の時点に
おいて到達する。かくして、次のパズがバッファを介し
てなされる時までに、バッファ180がプログラムにより
チェックされると、CSIはそのバッファ180に既に格納さ
れ、またCSIは時点6Cにおいて共用メモリ36へ転送され
る。時点6.1Dにおいて、DP32はCSIを読み出す。CSIは、
時点5.5I及び7.5I2においてポールされた昇降箱１及び
２から続いて到達する。バッファ182は7Cにおいてリセ
ットされ、5.5I2においてSCIを書き込まれたバッファ18
4は8Cにおいてメモリ36へ書き込まれ、バッファ186は時
点9Cにおいてリセットされ、また時点7.5I2でバッファ1
88に格納されたCSIは時点10Cにおいてメモリへ転送され
る。DP32は、時点8.1D及び10.1Dにおいて共用メモリ36
のCSIを読み出す。これらの時間は例示的に相対的なも
のであり、本発明により、情報転送の際の待ち時間が、
動作を交互に行って如何に減少するかを示すものであ
り、これはエレベータ装置は動的な装置であり変動が速
い速度で生じるため、このエレベータ装置にとっては非
常に重要なものである。情報が速く転送されればされる
ほど、それが適時に行われ、従ってエレベータ装置の実
際の状態を表す確立が益々高くなる。

（発明の効果） かくして、要約すれば、CPは複数のバッファへ順次書き
込みを行い、リクエスト表から順次ポール及び選択リク
エストを取り出す。選択リクエストがバッファへ書き込
まれると、CPは共用メモリへアクセスして関連する昇降
箱の最新のCMIを読み出し、その後CPはこのCMIをバッフ
ァへ転送して、それを関連の選択リクエストと同じバッ
ファへ格納する。この装置の効率を改善するための主要
な点は、データの送信がデータのバッファ動作に関して
非同期的になされることである。CPは継続してバッファ
への書き込みを行うが、インターフェイスはCPへの割込
み信号を発生して、ポールリクエスト及び選択リクエス
トと共にCMIの送信を行う。ポーリングされた昇降箱は
また、CPがそのバッファへの書き込み中に応答を開始
し、CSIをそのインターフェイスに送り、これによりCP
の割込み信号が発生する。この割込みは、CSIをインタ
ーフェイスから関連のポールリクエストを保持するバッ
ファへ直ちに送るルーティーンを呼び出す。CPがバッフ
ァの書き込みを完了すると、それはそのシーケンスの最
初のバッファへ戻り、今度はそのCSIを読み出しそれを
共用メモリへ書き込む。DPは、共用メモリから最新のCS
Iを読み出し、その運転様式に従って昇降箱のためにCMI
を作成し、呼びがエレベータサービスを求めて登録され
ると、それに対して高い効率で応答する。その後、DPは
CMIをCPにより用いられるように共用メモリへ書き込
む。

共用メモリを用いるCSI及びCMIの特異な情報転送方式及
び共用メモリのメモリアクセス方式により、種々のプロ
セッサへかかる負担が軽減され、それらのプロセッサが
それらの機能をより高い効率で、その運転様式が如何に
強力であるかにかかわらず、そのエレベータ装置の効率
を減少させる無駄な待ち時間なしに遂行するのを可能に
する。

【図面の簡単な説明】

第１図は、本発明の一実施例によるエレベータ装置の機
能ブッック図である。 第2A及び2B図は、組合わせると本発明の一実施例の詳細
なブロック図を提供する。 第3A、3B及び3C図はそれらを組合わせると、バスインタ
ーフェイスを含む第２図に示すある特定のブロック機能
の詳細なダイアグラムを提供する。 第４図は、第２図でブロックで示した直列データリンク
の詳細なダイヤグラムである。 第５図は、プログラムモジュールを実行の必要性に応じ
てリンクさせるためにCPにより用いられる優先実行プロ
グラムのフローチャートである。 第６図は、第５図に示す優先実行プログラムにより用い
るためにROMに格納されるビッドテーブルの例示的なフ
ォーマットである。 第７図は、第５図の優先実行プログラムによりビッド状
態にされ、その後実行させるために選択される各プログ
ラムモジュールの開始アドレスをリストしたモジュール
アドレス表の例示的なフォーマットである。 第8A及び8B図は、組合わせると複数のバッファへの書き
込み及び読み出しをするCPプログラムのフローチャート
を提供する。 第９図は、ROMに格納され、第８図のプログラムが実行
する時CPにより用いられるリクエスト表の例示的なフォ
ーマットである。 第10A図は、RAMの一部であり第８図のプログラムが実行
する時CPにより用いられ、また第12及び13図の割込みプ
ログラムにより用いられる複数のバッファの例示的なフ
ォマットである。 第10B図は、昇降箱へ送られる最新のCMIのイメージを維
持するCMIイメージ表を示すRAMマップである。 第11図は、第10図の各バッファステータスワードの例示
的なフォーマットである。 第12図は、プログラムSEND及び関連の割込みルーティン
のフローチャートであり、その割込みルーティーンはプ
ログラムSENDが適当な割込みを作動状態にしており、イ
ンターフェイスが第10図のバッファから昇降箱への情報
送信の準備ができている時にCPにより実行される。 第13図は、プログランRECEIVEと関連の割込みルーティ
ーンのフローチャートであり、その割込みルーティーン
はプログラムRECEIVEが適当な割込みを作動状態にして
おり、インターフェイスが昇降箱からCSIを受信してそ
れを第10図のバッファへ送る準備ができた状態にある時
CPにより実行される。 第14図は、共用メモリへのアクセスを望む最CPにより呼
び出されるメモリアクセスモジュールの第１の実施例を
示すフローチャートである。 第15図は、RAMに格納されたDP及びCPのメモリアクセス
プログラムにより用いられるDP及びCPセマフォの例示点
なフォーマットである。 第16図は、共用メモリへのアクセスを望む時CPにより呼
び出されるメモリアクセスモジュールの第２の実施例を
示すメモリアクセスモジュールの第２の実施例を示すフ
ローチャートである。 第17図は、ディスパッチャプログラムのフローチャート
であり、そのメモリアクセスステップを示す。 第18図は、直列データリンク及び多重端末装置を介して
昇降箱と通信するために用いられるマスター−スレーブ
シーケンスのステップを示す機能ブロック図である。 第19図は、ポールリクエストの例示的なフォーマットを
表す。 第20図は、選択リクエストの例示的なフォーマットを表
す。 第21図は、第８図に示すプログラムを遂行する際CPによ
るバッファを介する第１のパスあるいは書き込みパスを
示す機能ブロック図である。 第22図は、第８図に示すプログラムを遂行する際CPによ
るバッファを介する第２あるいは読み出しパスを示した
点を除いて、第18図と同様な機能ブロック図である。 第23図及び第24図はそれぞれ昇降箱ステータス情報（CS
I）及び昇降箱モード情報（CMI）の適当なフォーマット
及びデータを示す。 32……ディスパッチャプロセッサ 36……共用メモリ 38……CPU 39……読み出しコントロール 41……書き込みコントロール 44……割込みコントローラ 46……並列‐直列インターフェイス 52……昇降箱コントローラ 54……箱呼びコントロール 56……昇降箱位置コントロール 66……ホール呼びコントロール 72……クロック 76……バスインターフェイス

Claims (16)

【特許請求の範囲】
1. 【請求項１】複数のエレベータ昇降箱と、ディスパッチ
   ャ・プロセッサと、エレベータ昇降箱とディスパッチャ
   ・プロセッサの間の情報の流れを制御する通信プロセッ
   サと、ディスパッチャ・プロセッサと通信プロセッサと
   により共用されるメモリとを有するエレベータ装置の作
   動方法において、昇降箱との全ての通信を通信プロセッ
   サにより始動し、昇降箱により昇降箱ステータス情報を
   作成し、昇降箱ステータス情報を通信プロセッサへ伝送
   し、通信プロセッサにより共用メモリにアクセスするこ
   とにより昇降箱ステータス情報を共用メモリへ書き込
   み、ディスパッチャ・プロセッサにより昇降箱モード情
   報を作成し、ディスパッチャ・プロセッサにより共用メ
   モリにアクセスすることにより昇降箱ステータス情報を
   共用メモリから読み出しかつ昇降箱モード情報を共用メ
   モリへ書き込み、通信プロセッサにより共用メモリにア
   クセスすることにより昇降箱モード情報を共用メモリか
   ら読み出し、昇降箱モード情報を昇降箱へ伝送するステ
   ップより成ることを特徴とするエレベータ装置の作動方
   法。
2. 【請求項２】通信プロセッサは複数のバッファを有し、
   共用メモリからの昇降箱モード情報の読み出しステップ
   は読み出した後昇降箱モード情報をバッファに書き込む
   ステップを含み、昇降箱モード情報を昇降箱へ伝送する
   ステップはバッファから昇降箱モード情報を読み出すス
   テップを含み、昇降箱ステータス情報を通信プロセッサ
   へ伝送するステップは昇降箱スタータス情報をバッファ
   へ書き込むステップを含み、昇降箱ステータス情報を共
   用メモリへ書き込むステップは昇降箱ステータス情報を
   バッファから読み出すステップを含むことを特徴とする
   特許請求の範囲第１項に記載した方法。
3. 【請求項３】通信プロセッサと複数のエレベータ昇降箱
   の間にはインターフェイスが設けられており、昇降箱モ
   ード情報を昇降箱へ伝送するステップは最初に昇降箱モ
   ード情報をインターフェイスへ伝送するステップを含
   み、昇降箱ステータス情報を通信プロセッサへ伝送する
   ステップは最初に昇降箱ステータス情報をインターフェ
   イスへ伝送し、続いて昇降箱スタータス情報をバッファ
   へ書き込むステップを含むことを特徴とする特許請求の
   範囲第２項記載方法。
4. 【請求項４】ディスパッチャ・プロセッサにセマフオを
   与え、通信プロセッサにセマフォを与え、通信プロセッ
   サのセマフォを通信プロセッサが共用メモリへ書き込み
   中であることを示す値また通信プロセッサが共用メモリ
   を読み出し中であることを示す値にセットし、ディスパ
   ッチャ・プロセッサのセマフォをディスパッチャ・プロ
   セッサが共用メモリへ書き込み中であることを示す値ま
   たディスパッチャ・プロセッサが共用メモリを読み出し
   中であることを示す値にセットし、共用メモリへの書き
   込みまたは共用メモリの読み出しを行う前にもう一方の
   プロセッサのセマフォをチェックし、意図するメモリ動
   作ともう一方のプロセッサのセマフォの値により指示さ
   れるメモリ動作とが抵触する可能性があるか否かの判定
   を行い、抵触する可能性がない場合は意図するメモリ動
   作を実行するステップを含むことを特徴とする特許請求
   の範囲第３項に記載の方法。
5. 【請求項５】ディスパッチャ・プロセッサ及び通信プロ
   セッサのセマフォをセットするステップは、セマフォの
   値の中で関連の昇降箱を指示するステップを含むことを
   特徴とする特許請求の範囲第４項記載の方法。
6. 【請求項６】ディスパッチャ・プロセッサ及び通信プロ
   セッサのセマフォをセットするステップは、任意の昇降
   箱に関するメモリの読み出し及びメモリの書き込み動作
   を適宜指示するようにセマフォをセットするステップを
   含み、抵触する可能性のあるメモリ動作とは同一昇降箱
   についての読み出し及び書き込み動作のことである特許
   請求の範囲第４項記載の方法。
7. 【請求項７】共用メモリと、ディスパッチャ・プロセッ
   サと、通信プロセッサとの間に共通バスを設け、前記チ
   ェックステップがメモリ動作が抵触する可能性を検知し
   ないときは、このチェックステップに続いて共通バスを
   ロックし、もう一方のプロセッサのセマフォを再びチェ
   ックし、その２度目のチェックステップがメモリ動作が
   抵触する可能性を検知するとそのセマフォをセットせず
   に共通バスのロックを解除し、もしかかる抵触の可能性
   を検知しなければ前記のセットステップを実行し、それ
   に続いて共通バスのロックを解除する付加的ステップを
   含むことを特徴とする特許請求の範囲第４項記載の方
   法。
8. 【請求項８】インターフェイスが昇降箱へ昇降箱モード
   情報を伝送できる状態になると第１の信号を通信プロセ
   ッサへ送り、通信プロセッサにより任意の昇降箱に対し
   て昇降箱ステータス情報をポーリングし、昇降箱ステー
   タス情報を通信プロセッサへ送るステップは昇降箱ステ
   ータス情報をポーリングした昇降箱からインターフェイ
   スへ送るステップを含み、インターフェイスが昇降箱ス
   テータス情報を受け取ると通信プロセッサへ第２の信号
   を与え、昇降箱ステータス情報を通信プセッサへ送るス
   テップはさらに第２の信号に応答して昇降箱ステータス
   情報をインターフェイスからバッファへ伝送するステッ
   プを含み、通信プロセッサが共用メモリへアクセスする
   ことにより共用メモリへ昇降箱ステータス情報を書き込
   むステップは共用メモリから昇降箱モード情報を読み出
   すステップの後昇降箱ステータス情報をバッファから得
   るステップを含むことを特徴とする特許請求の範囲第４
   項記載の方法。
9. 【請求項９】各々が任意の昇降箱に対して昇降箱モード
   情報を受信するよう待機させる選択リクエストと、各々
   が任意の昇降箱に対して昇降箱ステータス情報を与える
   よう要求するポールリクエストとを含むリクエスト表を
   提供し、所定のシーケンスでリクエスト表からバッファ
   へ種々のリクエストを書き込むステップを含むことを特
   徴とする特許請求の範囲第８項記載の方法。
10. 【請求項１０】インターフェイスからバッファへ昇降箱
    ステータス情報を伝送するステップは、関連のポールリ
    クエストが書き込まれる同じバッファへ昇降箱ステータ
    ス情報を書き込むステップを含むことを特徴とする特許
    請求の範囲第９項記載の方法。
11. 【請求項１１】昇降箱モード情報を昇降箱へ伝送するス
    テップは、昇降箱モード情報を関連の選択リクエストが
    書き込まれる同じバッファに書き込むステップを含むこ
    とを特徴とする特許請求の範囲第10項記載の方法。
12. 【請求項１２】リクエスト表を提供するステップは、ポ
    ールリクエスト及び選択リクエストを交互に並べるステ
    ップを含み、リクエスト表からバッファへリクエストを
    書き込むステップはそのリクエストを順次取り出すこと
    を特徴とする特許請求の範囲第９項記載の方法。
13. 【請求項１３】リクエスト表及び共用メモリからバッフ
    ァへ情報を書き込むステップ（ａ）と、バッファから昇
    降箱ステータス情報を読み出して共用メモリへ書き込む
    ステップ（ｂ）とに関しては、先ず所定のシーケンスで
    全てのバッファの書き込みを連続的に行った後、次のサ
    イクルにおいて同一シーケンスで全てのバッファの書き
    込みを行うと共に全てのバッファから昇降箱ステータス
    情報を読み出し、また、第１の信号に応答して昇降箱モ
    ード情報をバッファから読みだしインターフェイスを介
    して昇降箱へ伝送するステップ（ｃ）と、第２の信号に
    応答して昇降箱ステータス情報をインターフェイスを介
    してバッファへ伝送しこれに書き込むステップ（ｄ）と
    は、前記のバッファ書き込み（ａ）及び読みだし（ｂ）
    サイクルの間に実行され、第１の信号に応答する読み出
    しステップ（ｃ）は前記バッファ書き込みステップ
    （ａ）の開始後に開始され、第２の信号に応答する書き
    込みステップ（ｄ）はバッファからの読み出しステップ
    （ｂ）の終了前に終了することを特徴とする特許請求の
    範囲第９項記載の方法。
14. 【請求項１４】複数の昇降箱と、昇降箱の移動を制御す
    るディスパッチャ・プロセッサと、ディスパッチャ・プ
    ロセッサが使用できるように情報を昇降箱に対してポー
    リングすると共にディスパッチャ・プロセッサからの情
    報を受ける昇降箱を選択する通信プロセッサと、共用メ
    モリと、ディスパッチャ・プロセッサ、通信プロセッサ
    及び共用メモリを相互に接続してディスパッチャ・プロ
    セッサ及び通信プロセッサによる共用メモリの共用を可
    能にする共通バスとより成るエレベータ装置において、
    ディスパッチャ・プロセッサは昇降箱への昇降箱モード
    情報を作成する手段と昇降箱モード情報を共用メモリへ
    書き込む手段とを含み、通信プロセッサは共用メモリか
    ら昇降箱モード情報を読み出す手段と昇降箱モード情報
    を関連の昇降箱へ伝送する手段とを含み、昇降箱は昇降
    箱ステータス情報を与える手段を含み、通信プロセッサ
    は昇降箱から昇降箱ステータス情報を受ける手段と昇降
    箱ステータス情報を共用メモリへ書き込む手段とを含
    み、ディスパッチャ・プロセッサは共用メモリから昇降
    箱ステータス情報を読み出す手段を含むことを特徴とす
    るエレベータ装置。
15. 【請求項１５】ディスパッチャ・プロセッサのための第
    １セマフォ手段はディスパッチャ・プロセッサが共通バ
    スをアクセスする時共用メモリが書き込み中かまたは読
    み出し中かを示す値にセマフォをセット可能であり、通
    信プロセッサのための第２セマフォ手段は通信プロセッ
    サが共通バスをアクセスする時共用メモリが書き込み中
    かまたは読み出し中かを示す値にセマフォをセット可能
    であり、ディスパッチャ・プロセッサ及び通信プロセッ
    サはそれぞれ、自身のセマフォをセットする前にもう一
    方のプロセッサのセマフォをチェックする手段と、それ
    自身のセマフォをセットしメモリ動作が抵触する可能性
    が検知されない場合共通バスへアクセスする手段とを含
    むことを特徴とする特許請求の範囲第14項記載のエレベ
    ータ装置。
16. 【請求項１６】通信プロセッサと昇降箱の間に設けたイ
    ンターフイェイスと、複数のバッファと、昇降箱モード
    情報を受信するように任意の昇降箱を待機させる選択リ
    クエストと昇降箱ステータス情報を送るように任意の昇
    降箱へ要求するポールリクエストとを含むリクエスト表
    とを含み、通信プロセッサはリクエスト表から種々のリ
    クエストを所定のシーケンスでバッファへ書き込む手段
    と、選択リクエストがバッファへ書き込まれる度毎に昇
    降箱モード情報を共用メモリから所定のバッファへ伝送
    する手段とを含み、昇降箱モード情報は関連の選択リク
    エストが書き込まれるのと同じバッファへ書き込まれ、
    インターフェイスは通信プロセッサが昇降箱モード情報
    を昇降箱へ伝送する準備が整う度毎に第１の信号を通信
    プロセッサへ送る手段を含み、通信プロセッサは第１の
    信号に応答して所定のシーケンスでポールリクエスト及
    び昇降箱モード情報をインターフェイスを介してバッフ
    ァから昇降箱へ伝送し、さらにポールリクエストにおい
    て指定された昇降箱からインターフェイスへ昇降箱ステ
    ータス情報を伝送する手段を含み、インターフェイスは
    昇降箱ステータス情報を受け取る度毎に第２の信号を通
    信プロセッサへ送る手段を含み、通信プロセッサは第２
    の信号に応答して昇降箱ステータス情報をインターフェ
    イスから所定のバッファへ伝送する手段を含むことを特
    徴とする特許請求の範囲第14または15項記載のエレベー
    タ装置。