KR900001812B1 - 단락방지 버퍼회로 - Google Patents

Abstract

내용 없음.

Description

단락방지 버퍼회로

제1도는 종래의 단락방지 버퍼회로의 일예.

제2도는 종래의 단락방지 버퍼회로의 또 다른 일예.

제3도는 본 발명인 단락방지 버퍼회로.

제4도는 제3도를 이해시키기 위한 등가회로.

제5도는 출력전압대 출력전류의 그래프.

제6도는 T1의 게이트 전압대 출력전압의 그래프.

본 발명은 집적회로에서 사용되는 단락방지 버퍼회로에 관한 것이며, 특히 출력트랜지스터들에 대한 보호 한계전류를 제공하는 보호회로에 관한 것이다.

집적회로설계에 있어서 집적회로에 대한 내부신호와 오프-칩(off-chip) 신호사이에 출력 버퍼회로를 제공하는 것은 이미 공지된 사실이다. 상기 회로설계에서 집적회로내의 대전류 신호는 바람직하지 않기 때문에, 즉 대전류는 소모열로 인해 칩의 기능을 저해할 뿐만 아니라 칩내부에서의 전류속도도 저해하므로, 출력 버퍼의 중요기능은 저전류 온-칩(on-chip) 신호를 대전류 오프-칩 신호로 변환시키는 것이다.

집적회로에서는 낮은 전압 및 고전류를 갖는 출력신호가 요구되는데, 종래의 출력버퍼는 대전류 온-칩 장치를 사용하지 않고서는 상기 특성의 신호를 제공할 수 없었다.

그러므로 종래의 출력버퍼를 도시하는 제1도를 참고해서 예를 들어 설명한다. 상기 회로는 공핍형 트랜지스터(T7)의 불변수 전류원을 구비하고, T7의 트레인은 전압원에 연결되어 있고 상기 트랜지스터의 소오스는 자신의 게이트와 인버어터 트랜지스터(T8)의 드레인에 연결되어 있다. 입력선(5)은 인버어터 트랜지스터(T8)의 게이트와 싱크전류출력 트랜지스터(T2)의 게이트에 연결되어 있다. 출력은 출력선(10)에서 인출되고, 대전류 온-칩 확산 저항(R)은 트랜지스터(T1)의 드레인과 공급전압 사이에 연결되었다.

논리 ＂1＂또는 ＂0＂로 주어지는 입력신호는 트랜지스터(T8)와 (T2)에 의해 반전되는데, 예를 들어 입력이 ＂1＂이면 트랜지스터(T8)와 (T2)는 도통상태가 되어, 트랜지스터(T1)의 게이트를 논리 ＂0＂로 해서 비도통 상태가 되도록하여, 출력선(10)이 트랜지스터(T2)를 통해 접지로 연결된다. 만약, 입력이 ＂0＂이면 T8과 T2는 비도통 상태가 되어, T1의 게이트전압을 논리 ＂1＂로 해서 T1을 도통상태가 되도록하여, 출력은 논리 ＂1＂이 된다.

상기 동작설명은 게이트대 소오스 전압이 동일할 때 또는 임계전압 V_TE을 초과했을 때 도통상태로 되는 증가형 트랜지스터로 상기 트랜지스터T1, T2, T8을 간주하여 종래 기술에 의해서도 이해할 수 있다. 게이트대 소오스 전압이 V_TE'와 똑같을때 트랜지스터는 도통상태가 된다. 게이트대 소오스 전압이 증가함에 따라 드레인대 소오스 전류는 트랜지스터가 제한점을 넘어선 전류 때문에 파손되는 한계까지 증가한다.

제1도에 도시된 출력 버퍼에 있어서, T1의 V_TE는 1.0볼트, 입력은 논리 ＂0＂로 가정하고 추가로 출력선(10)의 출럭전압이 5볼트이고 T7이 T1의 게이트에 연결된 도선(7)에 5.0볼트를 공급한다고 가정한다. 상기 조건하에서 T1의 게이트대 소오스 전압은 1.0볼트가 되어 T1은 비도통상태가 된다.

출력선 (10)의 출력전압이 4.0볼트이면 T1의 게이트대 소오스전압은 1.0볼트가 되어 T1은 도통상태가 된다.

입력선(5)의 입력이 논리 ＂1＂에서 논리 ＂0＂로 변환되면, 도선(7)상의 전압은 빠르게 5.0볼트로 상승함과 동시에 도선(10)상의 전압은 접지전위를 유지한다. 그러므로 T1의 게이트대 소오스 전압은 대략 5.0볼트가 되어 T1은 비도통상태가 된다.

제1도에 도시된 종래기술의 회로에서, 출력트랜지스터(T1)의 소오스 전류는 저항(R)에 의해서 과전류 즉 드레인대 소오스전류로부터 보호된다. 상기 저항은 트랜지스터의 드레인대 소오스 전류를 제한하므로 출력전류 또한 제한된다. 그러므로 고출력 전류를 발생시키기 위해서 대출력 트랜지스터(T1) 및 (T2)와 큰 저항(R)이 제공되어야 했다. 그러한 이유에서 상기 장치는 규모는 커지고 가격이 고가인 집적회로로 되고, 또한 상기 집적회로는 많은 전력 소모를 필요로 했었다.

제2도는 종래기술의 또 다른 단락방지 버퍼회로이다. 제2도에 도시된 회로는 바이패스 트랜지스터(T3) 및 (T4)가 트랜지스터(T1)의 게이트와 출력선(10)사이에 직열로 연결된 것을 제외하고 그 나머지는 제1도의 회로와 동일하다. (T3) 및 (T4)는 게이트가 각각 드레인에 연결되어 다이오드로써 연결된다. (T3) 및 (T4)의 드레인대 소오스전압(즉 T1의 게이트와 출력선(10)간의 전압)이 두 트랜지스터의 임계전압의 합과 동일할 때 (T3) 및 (T4)는 둘 다 작동한다. 이것은 즉 상기 전압이 두 트랜지스터의 임계전압과 같다는 것은 각 다이오드가 작동한다는 것을 의미한다.

그 결과로 (T1)의 게이트대 소오스 전업은 T1의 게이트대 소오스전압은 2V_TE보다 작은 5.0볼트를 초과할 수 없다. 그래서 제한은 T1의 게이트대 소오스 전압에 놓이게 되고 그 결과로 제한은 최대 출력전류에 놓이게 된다.

제2도에 도시된 종래회로의 대부분은 출력전압이 매우 높은 값에 계속 위치하는 동안 보호행동을 시작한다. 전술한 바와 같이 어떤 제품은 출력전류상의 한계를 계속 유지하면서 저출력전압 고출력전류를 요구한다. 그러므로 제2도에 도시된 회로를 사용해서 상기 결과를 얻기 위해서는 출력트랜지스터(T1)가 매우 커지게 되고 그 결과로 집적회로가 대규모로 되고 훨씬 가격이 비싸진다.

본 발명은 전술한 종래기술의 출력버퍼회로의 난점을 극복한 단락방지용 버퍼회로이다. 따라서 본 발명의 목적은 개설된 단락방지 버퍼회로를 제공하는 것이다.

본 발명의 또 다른 목적은 저출력전압에서도 고출력전류를 제공하는 단락방지 버퍼회로를 제공하는 것이다.

상기 목적들은 접지에 비례해서 어떤 전위값으로 존재하는 전압원과 드레인은 전압원에 결합되고 소오스는 출력에 결합된 소오스 전류출력 트랜지스터(T1)와 드레인은 출력에 경합되고 소오스는 접지에 결합된 싱크전류출력 트랜지스터(T2)와 초과전류로부터 출력트랜지스터(T1, T2)을 보호하는 보호회로를 구비히고 입력 및 출력을 갖는 단락방지 버퍼회로를 제공함으서 본 발명의 양호한 실시예에 의거해서 성취된다. 또한 상기 보호회로는 기준전압과 드레인은 소오스 전류출력 트랜지스터(T1)의 게이트에 연결되고 게이트는 자신의 드레인에 결합된 제3트렌지스터(T3)와 드레인은 제3트랜지스터(T3)의 소오스에 결합되고 소오스는 출력에 결합되고 게이트는 기준전압에 결합된 제4트랜지스터(T4)를 구비한다.

제3도는 본 발명의 단락방지 버퍼회로의 실시예이다.

제3도에 도시된 회로는 제2도에 도시된 회로와는 다르다. 제3도에 도시된 트랜지스터(T4)는 제2도에서와 같이 다이오드로서 연결되지 않았으며, 게이트가 기준전압을 제공하는 트랜지스터에 연결된 트랜지스터로서 작동한다.

상기 기준전압은 트랜지스터(T5) 및 (T6)에 의해 제공된다. T5는 공핍형 트랜지스터로서 드레인은 실시예에서 5볼트로 표시되는 전원에 연결된다. T5의 소오스와 게이트단자는 T4의 게이트에 함께 결합된다. T6은 증가형 트랜지스터로서 드레인은 자신의 게이트와 T5의 소오스단자에 연결되고 소오스는 접지에 연결된다.

제4도는 제3도의 회로동작을 쉽게 이해하기 위해서 제3도의 도시된 회로의 등가회로를 도시한다. 제3도를 참고하면, 입력도선(5)이 로우값을 가질 때 T8과 T2는 오프되므로, T7에 의해 제공되는전류는 제4도에 도시된 G1으로 동일기능을 갖기 때문에 T8과 T2는 삭제된다. 제3도에서, T3는 다이오드로 동작하므로 제4도에서는 동일 다이오드(D)로 도시된다. 또한 제3도의 T5 및 T6는 전압원으로 동작하므로 제4도에서는 전압원(12)으로 표시된다.

제4도에서, 다이오드(D)는 순방향전압 즉 D를 통해 순방향으로 도전되는데 요그되는 전압(T1)의 게이트에서 T4의 드레인까지의 전압 Vⁿ _E'를 갖는다. 전압원(12)은 V_TE'를 규칙적으로 하는데, 여기서의 V_TE는 T4와 같이 증가형 트랜지스터의 임계전압으로 정의한다.

V_TE가 1.0볼트일 때, T4는 도전하기 시작하고 V_TE가 1.4볼트일 때, T4는 완전히 도전된다고 가정한다.

보호회로가 출력전압 변화를 어떻게 동작시키는지 보기위해서 제4도의 출력선(10)에 가변성전압원(14)을 연결한다.

T1은 자신의 게이트대 소오스전압이 V_TE와 같거나 훨씬 크지 않으면 도전되지 않는다. T4와 유사하게 T1이 도전되기 시작했을 때 게이트대 소오스전압은 거의 1.0볼트이고 T1이 완전이 도전되었을 때 게이트 대 소오스전압은 1.4볼트에 다다른다.

보호회로의 동작을 조사하기 위해서 가변전압원(14)을 변경시키기전에 양호한 실시예의 동작을 이해하는데 도움이 되는 제5도 및 제6도를 참고한다.

제5도는 출력전류대 출력전압의 그래프이며 출력전류는 Y-축에 출력전압은 X-축에 표시되었다. 실선(20)은 본 발명에 대한 것이고 점선(30)은 제2도의 종래기술에 대한 것이다. 제5도로부터 우리는 저출력전압에서 본 발명의 출력전류가 제2도에 도시된 종래기술의 회로보다 훨씬 높다는 것을 쉽게 알 수 있다.

제6도는 양호한 실시예의 트랜지스터 T1의 게이트전압이 어떻게 출력전압을 변화시키는지에 대한 그래프이다. 제5도에서와 같이 출력전압은 X-축에 도시되고, T1의 게이트전압은 Y-축에 도시된다. 실선(40)은 본 발명에 대한 것이고 점선(50)은 제2도에 도시된 종래기술의 회로에 관한 것이다. 제6도에서 본 발명은 출력전압이 0.4볼트로 드롭될 때까지, 즉, 실선(40)의 한점(41)에 도달할 때까지 출력전류를 제한하지 않고, 종래기술의 회로 제2도는 제2, 6볼트로 드롭될때까지, 즉 실선(50)의 한점(51)에 도달할때까지 출력전류를 제한하지 않는다는 것을 알 수 있다.

제4도 및 5도를 함께 참고하면서 도선(10)상의 가변전압(VS)을 5.0볼트로 설정한다. T4의 게이트전압이 1.4볼트이고 T4의 게이트대 소오스전압이 3.6볼트(1.4볼트-5.0볼트)이므로 T4는 도전되지 않으며, 그런고로 전술한 바와 같이 T4는 게이트대 소오스 전압이 +1.0볼트에 근접할 때 도전된다. T4가 도전되지 않기 때문에 T1의 게이트전압은 1.0볼트이고 고로 T1은 비전도상태가 된다.

제5도에서 출력전압이 5.0볼트일 때 출력전류 나타나지 않는 것이 이 사실을 확실히 해준다.

가변전압(VS)을 4.0볼트로 감소시켰을 경우, T4는 여전히 비도전상태이다. 하지만 T1은 작동하기 시작해서 T1의 게이트대 소오스 전압의 거의 1.0볼에 근접한다.

VS를 훨씬 더 감소시켰을 경우 T1은 증가적으로 작동하고 출력전류는 제5도에 실선(20)으로 도시된 바와 같이 상승한다.

VS를 0.4볼트로 감소시켰을 때 T4의 게이트대 소오스 전압은 거의 1.0볼트(1.4-0.4)에 근접하게 되어 T4가 작동하기 시작한다. 다이오드(D)의 순방향전압이 D의 임계전압보다 크므로 다이오드는 도전상태가 된다. 그 결과는 T1의 게이트전위가 감소한다. 그러므로 출력전압이 0.4볼트일 때 전류제한이 시작된다. VS가 0.4볼트보다 훨씬 작을 때 T4는 작동해서 T1의 게이트대 소오스 전압은 여전히 감소하여 제5도의 실선(20)으로 도시한 바와 같이 출력전류를 감소시킨다.

VS가 0.0볼트일 때 T4의 게이트대 소오스 전압은 T4의 게이트 기준전압 즉 1.4볼트와 동일하게 된다. T4이 드레인전위는 1.4볼트로 되고 D의 음극전위 역시 1.4볼트로 된다. 그러므로 T1의 최대게이트 전위는 제6도에 도사한 바와 같이 V_TE'의 2배 즉 2.8볼트가 된다. T1의 최대게이트 전위가 2×V_TE로 제한된다는 것은 출력소오스전류를 제한한다는 것이다.

예를 들어, 전류제한 보호 개시점에서의 출력전압은 변경될 수 있다. 이것은 T5의 크기(게이트의 길이와 폭)를 변경해서 T5/T6영향을 미쳐 T4의 게이트에 공급되는 기준전압을 변화시킴으로서 행해질 수 있다. 즉 T4의 게이트 기준전압을 변화시킴으로해서 보호개시전압은 변경할 수 있다. 예를 들어 0.4볼트의 출력전압에서 회로의 출력전류가 훨씬 높은 전류가 흐르면 기준전압은 간단하게 1.4볼트에서 1.5볼트로 변경될 수 있고, 이 것으로 인해 보호개시전압은 0.4볼트에서 0.5볼트로 증가한다.

그러므로 보호개시전압이 기준전압(약1.4볼트)과 T4의 임계전압(약 1.0볼트)의 차에 의해 결정된다는 것을 알 수 있다. 임계전압이 시프트된다 할지라도, 처리변화의 결과로서 T5/T6로 공급되는 기준전압은 동일방향으로 시프트되므로 상기차는 불변수로 남아있게 된다. 그러므로 보호개시전압은 준처리변화에도 불구하고 불변수로 남아있게 되고 결국 다른 웨이퍼에서 다른 임계값을 갖는다. 마찬가지로 동작특성은 온도변화에 의해 영향을 받지 않으므로 이러한 변화는 T5/T6로 공급되는 기준전압과 T4를 똑같이 늘려주므로 상기차는 다시 불변수로 된다.

본 발명은 전화제어집적회로에서 유용하다는 것은 알 수 있으며, 본 발명은 특정출원에 따라 여러 다른 형태로 만족될 수 있다는 것을 이해할 수 있다.

따라서 본 발명의 모든 변경을 본 발명의 진의 및 범주내에서 후술되는 특허청구범위로 한정한다.

Claims (17)

1. 입력 및 출력을 갖는 단락방지 버퍼회로에 있어서, 상기 회로는 접지에 대해 어떤 전위로 존재하는 전압원과 상기 전압원에 결합된 드레인과 상기 출력에 결합된 소오스와 게이트를 갖는 소오스 전류출력 트랜지스터를 구비하고, 그리고 기준전압과 상기 소오스 전류출력 트랜지스터의 게이트에 결합된 드레인과 소오스 그리고 자신의 드레인에 결합된 게이트를 갖는 제3트랜지스터와 상기 제3트랜지스터의 소오스에 결합된 드레인과 상기 출력에 결합된 소오스와 상기 기준전압에 결합된 게이트를 갖는 제4트랜지스터를 구비하여 초과전류로부터 상기 출력 트랜지스터들을 보호하는 보호회로를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
2. 제1항에 있어서, 상기 기준전압은 상기 전압원에 결합된 드레인과 상기 제4트랜지스터의 게이트에 연결된 소오스와 자신의 소오스에 연결된 게이트를 갖는 제1공핍형 트랜지스터와 상기 제1공핍형 트랜지스터의 소오스에 연결된 드레인과 접지에 연결된 소오스와, 자신의 드레인에 연결된 게이트를 구비한 제5트랜지스터를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
3. 제1항에 있어서, 상기 회로는 불변수 전류원과 상기 불변수 전류원 및 상기 제3트랜지스터의 드레인에 결합된 드레인과 접지에 연결된 소오스와, 상기 입력에 결합된 게이트를 구비한 제5트랜지스터를 갖춘 인버어터 회로를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
4. 제3항에 있어서, 상기 불변수 전류원은 상기 전압원에 연결된 드레인과 상기 소오스 전류출력 트랜지스터의 게이트에 연결된 소오스와, 자신의 소오스에 연결된 게이트를 갖는 제2공핍형 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
5. 입력 및 출력을 갖는 단락방지 버퍼회로에 있어서, 상기 회로는 접지에 대해 어떤 전위로 존재하는 전압원과 상기 전압원에 결합된 드레인과 상기 출력에 결합된 소오스와 게이트를 갖는 소오스 전류출력 트랜지스터를 구비하고, 그리고 기준전압과 상기 소오스 전류출력 트랜지스터의 게이트에 결합된 드레인과 소오스 그리고 자신의 드레인에 결합된 게이트를 갖는 제3트랜지스터와 상기 제3트랜지스터의 소오스에 결합된 드레인과 상기 출력에 결합된 소오스와 상기 기준전압에 결합된 게이트를 갖는 제4트랜지스터와 상기 전압원에 연결된 드레인과 상기 소오스출력 트랜지스터의 게이트에 연결된 소오스와 자신의 소오스에 연결된 게이트를 갖는 제1공핍형 트랜지스터와 상기 불변수 전류원 및 제3트랜지스터의 드레인에 연결된 게이트를 갖는 제5트랜지스터로 구성되는 불변수 전류원을 갖춘 상기 인버어터로회로를 구비해서 초과전류로부터 상기 출력 트랜지스터들을 보호하는 보호회로를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
6. 제5항에 있어서, 상기 전압전원은 상기 전압원에 연결된 드레인과 상기 제4트랜지스터의 게이트에 연결된 소오스와 자신의 소오스에 연결된 게이트를 갖는 제2공핍형 트랜지스터와 상기 제2공핍형 트랜지스터의 소오스에 연결된 드레인과 접지에 연결된 소오스와, 자신의 드레인에 연결된 게이트를 갖는 제6트랜지스터를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
7. 제1항에 있어서, 상기 제1 내지 5트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
8. 제2항에 있어서, 상기 제1 내지 5 트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
9. 제3항에 있어서, 상기 제1 내지 5트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
10. 제5항에 있어서, 상기 제1 내지 5트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
11. 제6항에 있어서, 상기 제1 내지 6트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
12. 입력 및 출력과, 접지에 대해 어떤 전위로 존재하게 되는 전압원과 상기 전압원에 연결된 드레인과 상기 출력에 연결 소오스게이트를 갖는 소오스 전류출력 트랜지스터와, 상기 출력에 연결된 드레인과 접지에 연결된 소오스와 게이트를 갖는 싱크 전류출력 트랜지스터를 갖는 단락방지 버퍼회로에 있어서, 기준전압과 상기 소오스 전류출력 트랜지스터의 게이트에 연결된 드레인과 소오스와 자신의 드레인에 연결된 게이트를 갖는 제3트랜지스터와 상기 제3트랜지스터의 소오스에 연결된 드레인과 상기 출력에 연결된 소오스와 상기 기준전압에 연결된 게이트를 갖는 제4트랜지스터를 구비해서 초과전류로부터 상기 출력 트랜지스터들을 보호하는 보호회로를 추가로 제공한다는 것을 특징으로 하는 단락방지 버퍼회로.
13. 제12항에 있어서, 상기 전압원은 상기 전압원에 연결된 드레인과 상기 제4트랜지스터의 게이트에 소오스와 자신의 소오스에 연결된 게이트를 갖는 제1공핍형 트랜지스터와 상기 제1공핍형 트랜지스터의 소오스에 연결된 드레인과 상기 제4트랜지스터의 게이트에 연결된 소오스와 자신의 소오스에 연결된 게이트를 갖는 제5트랜지스터를 구비한다는 것을 특징으로 하는 단락방지 버퍼회로.
14. 제12항에 있어서 상기 회로가 구비한 인버어터회로는 불변수 전류원과 상기 불변수 전류원 및 제3트랜지스터의 드레인에 연결된 드레인과 접지에 연결된 소오스와 상기 입력에 연결된 게이트를 갖는 제5트랜지스터로 구성된다는 것을 특징으로 하는 단락방지 버퍼회로.
15. 제14항에 있어서, 상기 불변수 전류원은 상기 전압원에 결합된 드레인과 상기 소오스 전류출력 트랜지스터의 게이트에 결합된 소오스와 자신의 소오스에 결합된 게이트를 갖는 제2공핍형 트랜지스터로 구성된다는 것을 특징으로 하는 단락방지 버퍼회로.
16. 제12항에 있어서, 상기 제1 내지 4트랜지스터는 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.
17. 제14항에 있어서, 상기 제1 내지 5트랜지스터들은 증가형 전계효과 트랜지스터인 것을 특징으로 하는 단락방지 버퍼회로.

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