KR900007603B1 - 집적회로 칩 어셈블리 - Google Patents

Abstract

내용 없음.

Description

집적회로 칩 어셈블리

본 밭명은 집적회로 기술에 관한 것이다.

발명의 배경

처리속도 및 기억 용량에 관련되어 항상 증가하는 계산 및 데이타 처리능력의 요구를 만족시키기 위해, 컴퓨터 디자인은 부품 및 어셈블리 장치가 콤팩트하게 되는 방향으로 발전해 왔다. 아이 비 엠 저널 오브 리서치 앤드 디벨로프먼트 1982년 5월로 볼륨 26 NO. 3, PP 297-305에 알. 에프. 보오너등이 발표한 "컴퓨터의 높은 효율을 위한 진보된 인쇄회로 기판 디자인"으로서 소위 말하는 패키지 레벨(패키지는 구조적으로 유사한 부품 또는 어셈블리로서 정의된다)의 수에 주의를 기울여 왔다.

또한, 부품 및 어셈블리가 상호 결합되는 방법에 주의를 기울여왔다. 즉, 아이 비 엠 저널 오브 리서치 앤드 디벨로프먼트, 1982년 5월로 볼륨 26 NO. 3, PP 287-296에 더블유. 호 등이 발표한 "높은 효율을 가진 반도체 패키지로서의 얇은 필름 모듈"에는 얇은 막 이송 라인에 부착된 실리콘 칩의 멀티-칩 모듈이 기술되어 있다. 실리콘 기술에 있어서 효율이 좋은 장치가 되기 위한 제안중의 하나가 피. 크레나크등에 의해 제의되어 왔으며, 상기 기술은 아이이이이 트랜스액션온 일렉트론 디바이스의 1968년 9윌호 볼륨 ED-15, NO. 9, PP. 660-663에 발표되어 있는 "대규모 집적용 웨이프-칩 어셈블리"이다. 여기서 실리콘 칩은 실리콘 웨이퍼상에 "페이스다운"으로 결합되어 있다.

발명의 요약

집적회로 칩은 단결정 캐리어 기판상에 조립되며 전기적으로 서로 결합되어 있다. 실리콘은 적절한 기판 재질이다.

본 발명의 한 개념에 부합되어, 캐리어 기판상의 최소한 한 칩을 캐리어 기판내의 벽, 홈 또는 개구와 같은 표면 함침부의 벽과 병치되어 있는 상기 최소한 한 칩의 베벨형의 한 측벽으로 가도록 위치를 선정한다.

기판 및 칩 재질은 결정학상으로 양립될 수 있으며, 단결정 재질이 필수적이며, 동일해야 하는 것이 필수적이다. 경사벽은 결정학적으로 비등방성 에칭으로 제작되며 상기 에칭은 다른 결정하적 방향에 있어서의 다른 비율로 작용한다. 따라서 90°와 다른 각도가 에칭된 표면과 에칭에 노출되지 않은 표면 사이에서 형성된다. 전형적으로, 칩이 홈 또는 4면 벽내에 배치될때 칩 배열은 2쌍 또는 4쌍의 경사면 사이에서 매치압을 포함한다.

전기 접속은 경사벽상의 접촉점에 의해 영향을 받을 수 있다. 변형 형태에 있어서, 접속은 칩 및 기판을 분석하는 하나 또는 다수의 도전성 통로에 의해 형성될 수 있다.

본 발명의 다른 개념에 있어서, 에셈블리는 웨이퍼의 상부면에 대해 표면이 활성화된 최소한 하나의 집적회로 칩을 구비하도록 만들어져 있다. 도전성 패드는 직립칩의 상부 표면의 중앙부내에 위치한다. 웨이퍼의 상부 및 부착된 칩의 주위부를 제외한 모든 부분은 에치 저항층으로 코팅된다. 또, 각 칩은 장치의 활성영역 사이에 경사진 단부를 형성하도록 에칭된다. 표준 집적회로 제작 기술을 사용함으로, 도전성 패턴은 웨이퍼의 상부면상에 형성되거나 또는 칩패드를 다른 칩상의 패드에 접속시키기 위한 최소한 한 경사단부 또는 웨이퍼의 주위를 따라 위치하는 도전성 단자 또는 상기 양편에 접속되어 형성되도록 정의된다. 따라서 제작된 웨이퍼 크기의 어셈블리는 종래의 방법으로 처리되어 제작되며(예로서, 캡슐에 넣는 방법) 양호한 성능 및 가격이 절감되는 특성을 나타내는 단일체 부품으로서 사용될 수 있다. 본 발명의 또 다른 실시예에 있어서, 상술한 타입의 한 칩은 웨이퍼의 각 면에 설치된다. 또한, 웨이퍼의 두면상에 설치되는 칩 사이에서 접속이 행해진다. 상기 방법에 있어서, 특히 콤팩트하며 밀집한 웨이퍼 크기의 어셈블리가 제작된다.

본 발명의 또 다른 개념에 따라 어셈블리는 웨이퍼의 하부상에 설치되는 최소한 하나의 칩을 구비하도록 제작되어 있다. 도전성 패드는 설치된 칩 상부 표면 중앙부에 위치한다. 웨이프는 중앙부에 일치하는 경사벽 통과 개구를 형성하는 형태로 되어 각 직립칩의 도전성 패드와 일치한다. 표준 집적회로 제작 기술을 사용함으로, 도전성 패턴은 도전성 패턴은 웨이퍼의 상부면을 겹치게 함으로 형성되며 경사벽상에 각 칩의 도전성 패드를 다른 칩에 접속시키거나 또는 다른 칩에 접속시키거나 또는 단자 주위의 웨이퍼 상부면상의 도전성 단자에 접속시킴으로 형성된다. 따라서, 웨이퍼-사이즈 어셈블리는 종래의 방법으로 다시 처리되며(예로서, 캡슐에 넣는 방법), 따라서, 전자 시스템내에 포함되기 위한 단일체 부품으로서 사용될 수 있다.

상세한 설명

다음의 용어는 본 발명의 기술에 현저하게 사용되며, 그 용어의 뜻은 다음과 같다.

기판은 재료대상용 지지체로서 작용할 수 있는 포면을 갖는 재료 본체이며, 상기 재료대상은 지지체가 없을 때에는 불충분하게 고정되며, 그들의 공간 배열은 지지체의 존재에 의존한다. 기판은 전형적으로 평면크기와 비교하여 비교적 얇다.

캐리어 기판 및 칩은 각각 다수의 칩이 캐리어 기판에 부착될 수 있도록 비교적 크고 작은 규격의 기판으로써 상호 정의된다.

집적회로는 기판에 의하여 지지되는 소형화된 전기회로이다.

선택적인 에칭 또는 결정학적 비등방성 에칭은 필수적으로 단결정 재료내의 결정학적 방향에 따라 상이한 비율로 표면 물질을 제거하는 화학적 공정이다.

상기 칩 및 기판상에 회로의 전기적 상호 접속을 용이하게 하도록 캐리어 기판상에 칩을 위치설정하는 관점에서, 선택적인 에칭은 최소한 기판 재료의 한 부분 및 최소한 칩 재료의 한 부분에 적용될 수 있다. 상기 부분은 본 명세서에 본체 부분으로 지정되며, 기판 및 칩은 예를 들어, 장치, 회로 및 수퐁 부품과 같은 본체 부분과 다른 부분을 포함해도 좋다.

제1도는 칩(1), 접촉패드(3)을 가진 집적회로(2), 절연층(4), 예를 들어, 필수적으로 Ti-Pd-Au 또는 Cr-Cu-Au 합금으로 구성될때와 마찬가지로 습식가능한 납땜이 이루어지는 금속 접촉부(5), 땜납 금속(6)을 나타낸다. 칩(1)의 사면 부분은 양호하게 최소한 5.1×10^-3(2mils)인 깊이를 갖는다.

제2도는 전기적 접지 전극으로써 사용되며, 표면에서 무겁게 도우프된 반송 기판(7), 절연 산화물 층(8), 전력 공급 금속 도체(9), Y-신호 금속 도체(10), X-신호 금속 도체(11) 스트라이프 금속 접촉부(12), 중합체의 절연층(13), 예를 들어 실리콘 질화물로 만든 캡(cap)층(14), 납땜 금속충(15)을 나타낸다. 도체(9), (10) 및 (1l)의 재료는 전형적으로 알루미늄이며, 금속 접촉부(12)의 재료는 예를 들어 필수적으로 Ti-Pd-Au 또는 Cr-Cu-Au 합금으로 구성될때와 마찬가지로 양호하게 납-습식 가능하다. 금속화(9), 산화물층(8) 및 기판(7)은 금속-산화물-반도체 감결합 캐패시터 형태이다. 전기적 스트라이프 접촉부(12)는 도시된 바와 같이 X-도체(10)에 접속되며, 다른 스트라이프 접촉부(도시되지 않은)는 전력원(9) 또는 Y-도체(13)에 접속되어도 좋다.

제3도는 칩(1)에 대하여 캐리어 기판으로써 사용하는 웨이퍼(7), 접지 금속화 층(16), 전력 금속화 층(17)을 나타낸다. 각 칩은 접지 및 전력금속화로부터 쉽게 접근되며, 더욱 정교한 금속화 패턴은 예를 들어, 접지 및 전력 금속화의 좁은 스트라이프는 칩의 임의의 한측이 접지 및 전력에 용이하게 접근하도록 최소한 칩주위에 최소한 부분적으로 확장될때 필요함에 따라 사용될 수도 있다.

그라운드 금속화 층(16)은 두껍게 도우프된 실리콘 기판(7)에 전기적으로 접속되며, 전력 층(17)은 예를들어 제2도에 도시된 바와 같은 층(8)인 얇은 절연체 층상에 용착된다.

제2도 및 제3도에서의 캐리어 기판(7) 및 칩(1)의 재료는 선택적인 에칭에 따르는 필수적으로 단결정재료와 양호하게 동일하다. 실리콘은 그러한 재료의 제1예이며, 수산화칼륨은 상기 경우에서 편리하게 에칭된다(마스크 정렬을 위한 실리콘의 에칭은 미합중국 특허원 제4,470,875호에 기술되었다). 다른 적절한 재료는 예를 들어, 갈리움 비소 및 갈리움 비소인듐 인화물과 같은 III-V 반도체 혼합물이다.

양호한 실시예에서, 비포장된 실리콘 칩은 캐리어 기판으로써 사용되는 실리콘 웨이퍼상에 설치된다. 칩간의 접속은 전력면 및 그라운드 면인 5 내지 15폭의 전도적인 경로를 가진 신호 네트의 두개의 레벨에 의하여 제공된다. 상기 판을 절연시키기 위하여, 저 부도체율을 갖는 광감응성(photodefinable)중합체(예를들어, 감광성 폴리마이드와 같은)가 사용된다.

상기 칩과 상기 웨이퍼를 서로 접속시키기 위한 방법은 예를 들어, 와이어 본딩(bonding), 테이프 자동 본딩 또는 땜납 패드상의 "플립 칩"땜납 볼과 같은 기술을 포함한다. 게다가, 제1도 및 제2도에 도시된 바와 같이, 상기 칩상의 납땜 금속의 스스로 정렬된 마이크로스트라이프는 상기 웨이퍼상의 유사한 스트라이프에 접속되도록 사용될 수 있다.

본 발명의 양호한 실시예에 따르면 실리콘 웨이퍼 및 칩의 경우에서, 그것은 표면판(100)을 갖는 웨이퍼의 비등방성 습식 에칭에 의하여 정교하게 방향지어진 사각된 면((111)면)을 갖고, 그 결과로써 생기는 54내지 55의 각에서의 사각된 면을 갖는 칩을 조립하는데 가능하다. 이것은 실리콘 웨이퍼내의 매칭 시각된 홈내로 삽입시킬 수 있으며, 상기 사면과 상기 웨이퍼 평면 사이에 126 내지 125정도의 각을 갖는다.

상기 칩과 홈의 사각된 산화물에 걸친 마이크로-땜납 스트라이프는 예를 들어 비평면 석판 인쇄를 허용하는 Ag_2.0Se/Ge_0.15Se_0.85와 같은 CVD 침전되며, 증발되며 혹은 스피터(sputter)된 저항으로 정의될 수 있다. 상기 사각된 칩이 상기 웨어퍼내의 대응 홈내로 떨어진 후에, 상기 홈의 벽과 침상의 마이크로-땜납스트라이프프는 상기 땜납을 리플로윙(reflowing)시킴에 의하여 퓨우즈 될 수 있다.

저항기, 캐패시터 및 결정 발진기와 같은 능동부품은 상기 웨이퍼내의 홈내로 적합함 유사하게 사각된 실리콘 플러그상에 설치함에 의하여 실리콘 웨이퍼내로 합체될 수 있다.

사각 실리콘 면은 또한 상호 접속 변경이나 주문에도 사용될 수 있다. 회로상에서 상호 접속, 변경 또는 수선을 하기 위해 전체 웨이퍼의 두께를 통과하는 공간도 있을 수 있다.

10.2cm 또는 12.7cm(4인치 또는 5인치)의 실리콘 웨이퍼가 사용되면, 서브시스템 또는 시스템을 형성하는 인쇄 와이어링판은 한 웨이퍼로 래치될 수 있다. 이것은 고칩 실장 밀도가 단 평균 상호 접속길이, 단지연시간 및 저 용량성 및 저 전력소모를 받아 들이므로 이롭다. 본딩 와이어의 인덕턴스에 의해 유도된 동시스위칭 잡음은 제거된다.

자기 정렬 마이크로 땜납 스트라이프 기법은 칩실장 밀도에 대한 위반없이 칩당 400 내지 800I/O 채널의 입/출력을 제공한다. 제안된 모든 실리콘 시스템은 실리콘, 세라믹스와 인쇄회로판 물질간의 열적 부정합으로 인하여 본 발명의 신뢰도 문제점들을 완화시키고 실리콘의 고열도전도를 성분의 과열 위험을 최소화 한다.

출원의 실시예는 함께 쌓여진 한 셋트의 웨이퍼로 이루어지는 "메모리 팩"이고, 각 웨이퍼는 고밀도 메모리 칩의 배열을 갖는다. 이러한 팩을 랜덤 억세스 메모리의 속도와 디스크의 대기억용량을 제공한다.

전체 시스템은 현존 컴퓨터 보조 설계 처리에 의해 설계되고 컴퓨터 보조시험이 실행될 수 있다. I/O 역량 및 칩실장밀도에 있어서의 급증은 시스템 구조상에 새로운 기회를 부여한다. 칩 "진행"의 위반이 제거되므로, 칩당 회로의 수를 증가시키는데는 더 적은 것이 필요하다. 이와 같이 칩의 크기가 감소될수록 생산량은 증가할 것이다. 더우기, 칩의 크기가 축소되면 서비미크론 설계규칙에 더 잘 적응하는 회로를 제조할 수 있다.

제4,5 및 6도는 기판(18), 칩(19), 절연필터(20) 및 접촉대(22)를 갖는 집적회로(21)를 도시한다.

제5 및 6도는 또한 평면화된 절연층(23), 전기도체(24) 및 접촉대(25)를 도시한다.

제6도는 또한 평면화된 절연층(26) 및 전기도체(27)를 도시한다.

제4 내지 제6도에서 도시된 기판(18) 및 칩(19)은 적합하게 선택적 에칭을 받기 쉬운 동일한 본질적으로 단결정 물질로 만들어지며, 실리콘은 이러한 물질의 우선 실시예이다.

특히, 실리콘의 경우에, 54 내지 55도의 각에서 생겨나는 사면을 갖는 (100)면의 비등방성 습식(wet)에칭에 의해 정확하게 방향된 사면측(즉, (111)면)을 갖는 칩을 제조하는 것이 가능하다. Si 웨이퍼에서 정합사면 공간은 사면측과 웨이퍼면간에서 126 내지 125°의 각과 일치될 수 있다. 도면에서 54 내지 55도의 각은 칩(19)의 상단표면과 칩의 사면 사이이고 126 내지 125。의 각은 웨이퍼(18)의 상단표면과 웨이퍼의 사면 사이이다.

다음의 순차단계는 본 발명에 따라 어셈블리를 조립하는데 사용될 수 있다. 즉 회로는 층의 증착 및 사진석판 패턴화에 의한 통상의 방식으로 기판의 칩크기부상에서 제조된다. 질화실리콘층이 실리콘 웨이퍼의 정면 및 배면측상에 증착되고, 감광성 내식막 물질층이 배면측에서 질화 실리콘상에 증착되고, 바람직한 칩 또는 구멍에 상응하는 패턴은 감광성 내식막층상으로 광학적으로 투영된다. 노출된 감광성 내식막이 현상되고 현상된 패턴은 예를 들어 리액티브 이온에칭으로 질화 실리콘층내에서 모사된다. 실리콘 웨이퍼중 노출된 부의 선택적 에칭은 예를 들어 질화실리콘 마스크를 사용하는 부식제로서 수산화칼륨의 사용으로 편의하게 실행되며, 에칭은 부분적으로 웨이퍼내에서 또는 웨이퍼의 전체 두께를 통하여 실행될 수 있다. 부식속도는 통상 51×10^-3cm(20밀리)의 웨이퍼가 7 내지 8시간동안 부식되는 정도이다.

부식된 칩은 웨이퍼에서 상응하게 부식된 홈, 공간 또는 구멍내로 삽입되며, 절연 접착제의 수단에 의해 부착이 용이하다. 삽입된 칩의 표면은 적합하게도 본질적으로 웨이퍼표면에서는 동일한 평면이다.

예를 들어 폴리이미드나 다른 감응성 폴리머와 같은 평면화 물질층은 어셈블상에 용착되고, 기본 회로접점대와 상응하는 구멍은 리액티브 이온 에칭으로 나타내는 사진석판 패턴화로 부식된다. 예를 들어 알루미늄 금속화와 같은 금속화는 리액티브 이온 에칭으로 도장 밋 패턴된다.

실리콘과는 다른 적합한 칩과 웨이퍼 물질중에는 예를 들어 갈륨 비소와 갈륨 비소 인듐 포스파이드와 같은 Ⅲ-Ⅴ족 반도체 화합물이 있다.

새로운 절연회로 어셈블리의 장점은 다음과 같다. 즉,

1. 새로운 방식은 와이어 본딩 동작을 제거한다.

2. 새로운 방식은 예를 들어 DIP나 칩 캐리어로 불리는 독립 실장 레벨을 제거한다.

3. 전자식 시스템 또는 서브 시스템의 모든 칩은 한 동작으로 실장된다.

4. 회로설계는 칩내부의 어느 곳에서나 위치될 수 있는 금속화 접점으로 용이해진다.

5. 다층 금속화는 절연층의 반복 증착, 금속화 및 패턴화로 만들어질 수 있다.

6. 칩간의 상호 접속길이는 기판상에서 칩의 적합한 배열로 최소로 될수 있으며, 이것은 기생 유도성 및 저항성을 감소시킬 것이다. 기생 용량성은 절연층의 두께가 증가하여 감소된다.

제7도는 본 발명의 원리에 따라 제조된 어셈블리의 통합부분을 구성하는 웨이퍼(28)를 도시한다. 유리하게도, 웨이퍼(28)는 직경이 75 내지 150mm, 두께 t가 약 0.5mm인 디스크를 구비한다. 도시적으로, 웨이퍼(28)는 단결정 실리콘 웨이퍼를 구비하고 있다.

제8도는 상술된 웨이퍼(28)의 부를 확대형으로 도시한 것이다. 또한, 제8도는 본딩층(31)의 수단에 의해 웨이퍼(28)의 상단에 접착된 예를 들면 실리콘 집적회로 칩(29)인 극소화 장치를 도시한다. 일례로, 층(31)은 종래의 폴리마이드 물질 또는 이산화실리콘층과 같은 접착물질을 구비한다. 도시적으로, 층(31)은 침(29)이 웨이퍼(28)와 접촉하여 놓여지기전에 칩(29)의 하단 표면상에서 약 0.1 내지 10μm 두께까지 스핀(spin)된다.

본 발명의 원리에 따라, 칩(29)과 같은 하나 이상의 극소화 장치는 제7도에서 도시된 웨이퍼(28)의 상단측에 고착된다. 칩(29)은 예를 들어 두께가 약 0.25 내지 0.75mm이고 측에서 약 6mm의 장방형 상단 표면을 포함하고 있다. 출원인의 발명의 어떠한 출원에서는 100이상의 여러가지 설계 및 형의 장치가 웨이퍼(28)의 상단측상에 장착된다.

유리하게도, 웨이퍼(28)상에 장착된 장치는 단결정 실리콘 웨이퍼로부터 절단된 칩으로 형성되며, 이 실리콘의 상단 및 하단 표면은 실리콘 구조의 평행(100) 결정면이다. 따라서, 웨이퍼(28)상에 장착된 각 칩의상단 및 하단 표면은 또한 (100)면에 있다. 이러한 특정 방위를 선택하는 이유는 어셈블리의 제조 순서에 포함된 선택적 에땅단계가 기술될때에 상세히 기술될 것이다.

출원인의 발명의 원리에 따라서, 다수 디자인 및 형태의 복합장치는 웨이퍼(28)의 최상부와 최하부상에 설치된다. 이것은 제8도에서 보여지는데, 거기에서 도시된 장치(30)는 접착층(32)에 의한 웨이퍼(28)의 최하부 측면상에 설치된다.

제8도에서 도시된 칩(29)의 최상부 및 칩(30)의 최하부는 각각 그것의 소위 활성 측면을 구성한다. 각 칩의 활성 측면상에 포함된 것은 가령(도시되지 않은) 트랜지스터, (도시되지 않은)위치 조정 마크 등과 같은 표준 소자이다. 또한 거기에 포함된 것은 비교적 작은 영역의 복합 도체 패드이다. 칩(29)상에 3개의 패드(33), (35) 및 (37), 그리고 칩(30)상에 3개의 패드(34), (36) 및 (38)은 제8도에서 도식적으로 서술된다. 예를 들어, 각 패드를 측면상에 약 2.5 내지 10마이크로미터의 사각 표면영역을 갖는다.

중요한 것은, 칩(29 및 30) (제8도)상에 포함된 작은 영역 패드는 그것의 최상부면의 중앙영역내의 어느곳에든지 위치된다. 즉, 이 패드는 중앙 영역 주변에 따라 위치되도록 제한되지는 않는다. 따라서, 제8도에 도시된 바와 같이, 패드의 몇몇은 중앙 영역의 중간내에 또는 중간영역쪽으로 위치된다. 이것은 그것이 칩상에서 요구된 총 리드 길이를 감소시키기 때문에 유리하다. 결과적으로, 칩으로부터 관련 회로까지 확산되는 신호에 의한 손실 및 지연이 감소된다. 게다가, 감소된 리드 길이 및 작은 영역 패드의 결합은 다른소자에 유용한 활성영역에서 더욱 이루어진다. 결과, 아주 조밀한 집적된 디자인이 그것으로 구성된다.

도면을 명백하게 하기 위하여, 제9 내지 13도에 대한 설명에 관하여 아래에서의 중요성은 신호 장치(칩(29))가 웨이퍼(28)의 최상부 측면상에 설치되는 어셈블리부에 정해질 것이다. 그러나, 칩(29)의 공정에 관해 기술되는 것은 또한 웨이퍼(28)의 최상부 측면상에 설치된 하나 또는 더 많은 부가장치의 공정에 적절하며 또 웨이퍼(28)의 최하부 측면상에 설치된(가령 제8도의 칩(30)과 같은)적어도 하나의 부가장치의 공정에 적절하는 것을 알게 된다.

출원인의 발명의 특징에 따라서, 경사진 에지는 웨이퍼(28)상에 설치된 각 장치에서 형성된다. 이러한 경사진 에지는 각 장치의 중앙영역의 주변으로부터 이 장치가 설치되는 웨이퍼 측면으로 연장된다. 잇점으로, 이러한 에지는 웨이퍼(28)상에 설치된 각 칩이 소정의 경사진 에지를 구성하는 (111) 평면을 나타내도록 양호하게 에치되는 특히 잘 한정된 에칭 단계내에서 형성된다. 따라서, 기준 라인(39 및 40)에 의해 (제10도내의 라인(43)에 따라 취해진 어셈블리 부를 도시한)제9도에서 도시된 바와 같이, 칩(29)상에 형성될 각 에지는 칩(29)도에서 도시된 바와 같이, 칩(29)상에 형성될 각 에지는 칩(29)의 최상부면에 관하여 54。내지 50。의 각으로 경사질 것이다. 그렇게 하여, 칩(29)의 최상부면의 주변 대역은 에칭으로 제거될 것이다(물론, 이 대역은 계속되거나 닫혀지지 않는 것이 좋다. 사실상, 어떤 경우에 있어서, 칩당 하나의 경사진 에지만으로 발명의 목적을 충족시키기에 층분하다). 한 특정 실시예에서, 상기 대역의 폭(W)(제9도)는 약 300 내지 1000마이크로미터이다.

잇점으로, 제9도에서 도시된 경사진 에지 칩(29)의 외형은 칩(29)의 최상부면을 선택적으로 마스크함으로서 형성되며 또 그때 칩을 가령 수산화칼륨의 용해와 같은 습식 부식제에 노출시킴으로서 형성된다. 이러한 부식제에 대한 적당한 에치 저항성 마스크는 예를 들어 실리콘 질화물로 구성된다. 통상적인 석판 기술로 본뜬 실리콘 질화물의 층(41)은 제9도에 도시된다.

게다가, 제9도의 웨이퍼(28)는 실리콘으로 구성되거나, 또는 수산화칼륨 용해로 에치되는 또다른 물질로 구성되는 경우, 에치 저항성 층은 또한 설치된 칩상의 선행된 경사진 에지를 한정하는 것보다 우선적으로 웨이퍼의 최상부면상에 형성된다. 실례로서, 층(41 및 42)은 두께가 각각 대략 200mm이다.

칩(29) (제2도)상에 선행된 경사진 에지를 형성하기 위한 이로은 부식제는 0.8리터의 물과 0.2리터의 프로파놀로 용해된 대략 250그램의 수산화칼륨으로 이루어져 있다. 이러한 용해로 3 내지 10시간 동안 에칭하면 소정의 경사진 에지를 형성하는 데에 효과적이다. 결과적으로, 실리콘 질화물 마스킹 층(41 및 42)은, 예를 들어, 본 기술에서 공지된 바와 같이, 열인산의 조직을 에칭함으로서 제거될 수 있다. 제조 순서에 있어서, 출원인의 발명에 따라서 구성된 어셈블리는 제10도에서 도시된 바와 같이 나타난다.

칩(29)의 에지에 대한 선행된 경사면은 중요하지 않다. 경사진 에지는 단지 도체 러너(runner)의 형성을 손쉽게 한다. 상기에서 기술된 바와 같이, 양호한 에칭은 이러한 경사진 에지를 성취하는데에 편리하고 이로운 한가지 방법이다. 그러나 다른 기술도 칩상의 경사진 에지를 형성하는 데에 이용될 수 있다.

제11도에서와 같이, 출원인의 발명 제조 순서의 다음 단계는 도시된 어셈블리의 최상부 전체면의 절연층(44)을 형성하도록 한다. 실례로서, 이 층(44)은 두께가 약 1마이크로미터인 실리콘 이산화물이 부착된 층으로 이루어져 있다.

도면을 명백하게 하기 위하여 칩(29)상의 단지 하나의 도체 패드(35)만이 제11도에서 도시되어 있다. 그러나, 출원인의 발명에 있어서, 1000개 또는 더 많은 작은 영역 패드가 통상적인 칩상에 실제 내포되어 있다는 것을 알수 있다.

층(44)은 그때 도체 패드(35)와 일치되어 있는 층(44)내의 개구를 제공하기 위해 종래의 집적 회로 모형화 기술을 이용한 표준 형태로 에칭된다. 그런 식으로, 도체 패드(35)의 최상부면은 제12도에서 도시된 바와 같이 노출된다.

다음은, 예를 들어 알루미늄으로 구성된 두께가 대략 1마이크로미터의 도체층이 제12도에서 도시된 어셈블리의 전체 최상부면을 걸쳐 부착된다. 도체층은 그때 훌륭한 라인 러너를 형성하기 위해(예를 들어, 게르마늄 셀렌화 방부제를 이용한)적합한 석판 기술로 형이 이루어지며, 상기 러너는 칩 패드로부터 산화물을 입힌 각 칩의 하나 또는 더 많은 경사진 에지 하부와 어셈블리의 주요 최상부면상에 까지 연장된다. 번갈아, 이러한 러너는 실치된 다른 칩상에 포함된 도체 패드 또는 칩 웨이퍼 어셈블리 주변에 배치된 비교적 큰 영역 패드까지 연장된다.

단 하나의 도체 러너(45)는 제13도에 도시되어 있다. 이 러너(45)는 칩(29)상의 패드(35)를 접촉케 하고 또 도시된 어셈블리의 주요 최상부면을 구성하는 실리콘 이산화물 층(44)의 위에서 입혀지게 하기 위하여 칩(29)의 한 경사진 에지 하부까지 연장시킨다.

출원인의 발명에 따라서, (도시되지 않은)부가교번 절연 및 도체층은 제13도에서 도시된 어셈블리의 최상부상에 부착되어 있다. 그런 식으로, 다단계 도체 모형은 어셈블리내에서 형성된다. 몇몇 실시예에서, 큰영역 평면도체로서 하나 또는 더 많은 도체 단계를 형성하는 것이 유리하다. 이러한 평면 도체는 예를 들어서 저저항, 저 인덕턴스 접지 또는 전원부로 이용된다.

제14도는 본 발명의 원리에 따라서 구성된 어셈블리부의 최상부 형태이다(이 어셈블리에 대해서는 적당한 표준 캡슐화제가 유리하지만 제14도에서 도시되지 않음). 단지 본 목적을 위해서, 4개의 칩이 도시된 어셈블리내에 포함되어 있는 것으로 지적된다. 도시된 3개의 칩(46), (47) 및 (48)은 웨이퍼(28)의 최상부 위에서 입혀져서 설치되어 있으며, 한 칩(49)은 웨이퍼(28)의 최하부에 설치되는 것으로 되어 있다(150밀리미터의 웨이퍼에 있어서, 웨이퍼의 최상부 및 최하부상에 설치된 1000개의 칩을 포함시키는 것이 좋다. 실시예에 있어서, 이러한 각 칩은 통상적으로 거기에서 연장된 다수(예를 들어, 100 또는 그 이상)리드를 갖고 있다. 그러나, 제14도를 명확하게 하기 위하여, 최상부에 설치된 각 칩은 5개의 리드보다 적은 적어도 3개의 리드를 포함하여 이렇게 간단하게 도시되어 있다.

따라서, 예를 들어, 제14도에서 설치된 칩(47)은 거기에 접속된 5개의 리드를 갖고 있는 것으로 되어 있다. 칩(47)의 리드(50)는 인접한 칩(46)에 까지 연장된다. 리드(51 및 52)는 칩(47 및 48)을 상호 접속한다. 게다가, 리드(53 및 54)는 제각기 칩(47)과 주변 도체 패드(55 및 56)사이로 연장된다.

출원인의 발명에 대한 한 측정 실시예에서, 제14도에 도시된 각각의 상호 접속한 리드는 너비가 대략 1내지 10마이크로이터이다. 예에 의하면, 거기에서 도시된 각 주변 패드는 약 1.25×1.25밀리미터이다. 다양한 종래 기술로, 이러한 큰 영역의 주변 패드와 유사한 어셈블리 또는 전체의 전자 시스템내에 포함된 다른 소자 사이에 전기적 접속을 하는 것은 비교적 쉬운 문제다.

선행된 구성 및 공정 기술은 본 발명의 원리에 대한 예증일 뿐이라는 것을 알게 된다. 이러한 원리에 따라서, 많은 수정 및 변형이 본 발명의 정신 및 범주로부터 벗어남이 없이 본 기술의 숙련자에 의해 이루어질 수 있다. 예를 들어, 출원인의 발명원리에 따라서, 웨이퍼의 구멍을 통해 연장되는 도체를 형성함으로서 웨이퍼의 최상부 및 최하부상의 주변 패드 또는 장치 패드를 선택적으로 상호 접속하는 것이 용이하다. 더군다나, 여기에 기술된 개념을 실시예 하는 합성 칩 웨이퍼 어셈블리를 제조하는 것은 쉽다. 그러한 복합조립체에서, 경사 벽 칩 및 직선 벽 칩이 구멍을 관통하여 경사벽을 포함한 웨이퍼의 양 측면에 배치된다.

또한, 웨이퍼(28)가 실리콘 보다는 다른 재료로 제조된다는 것을 알수 있다. 교대식 재료를 선택하는데 있어서, 웨이퍼의 열 특성을 조합된 칩의 열특성에 매칭하는 것과 같은 요소가 인식되고 있다.

제15도는 본 발명의 원리에 따라서 제조된 조립체의 전체 부분을 구성하는 웨이퍼(57)를 도시한다. 유익하게도, 웨이퍼(57)는 단결정으로 제조되며, 약 0.5mm의 두께를 갖는 지름이 약 75 내지 150mm의 디스크 형태로 절단된다. 본 발명의 유익한 특징에 따라서, 웨이퍼(57)의 상부 및 하부 표면은 평행하고, 실리콘 구조의 결정체 평면에 놓여 있다. 이러한 특별한 방향을 선택하기 위한 이유는 조립체를 위하여 제작 순서내에 포함된 양호한 에칭단계가 서술될때 나중에 밑에서 명백하게 된다.

예를 들어, 제16도에 도시된 부식 방지층(58)이 웨이퍼(57)의 전 하부 표면상에 위치된다. 실시예를 위하여, 층(58)은 약 10mm의 두께로 위치된 실리콘 질화물을 구비한다.

제17도는 상기 서술된 웨이퍼(10) 및 층(58)의 일부를 확대한 형태로 도시한 것이다. 덧붙여, 제17도는 예를 들어 접착층(60)에 의하여 층(58)의 하부에 접착된 실리콘 합성회로 칩(59)같은 극소 소자가 도시된다. 실시예를 위하여, 층(60)은 종래의 실리콘 이산화물 혹은 표준 폴리이미드 재료층 같은 접착 재료를 구비한다. 예를 들어, 층(60)은 칩(59)이 층(58)과 접촉하도록 위치되기전에 약 0.1 내지 10mm 두께로 칩(59)의 상단 표면상에서 회전하여 만들어진다.

본 발명의 원리에 따라서, 칩(59)같은 한개 이상의 극소 소자가 제3도에 도시된 웨이퍼(57)의 하단부에 접촉된다. 예를 들어 칩은 약 0.25 내지 0.75mm 두께를 갖고, 한쪽 측면이 약 6mm인 정방형 상단 표면을 포함한다. 본 발명의 몇몇 응용에서, 다양한 디자인과 형태를 갖는 100개 이상의 소자가 웨이퍼(59)의 하단부에 배치된다.

제l7도에 도시된 칩(59)의 상단은 소위 칩의 활성면을 구성한다. 칩의 활성면상에 포함된 것은 트랜지스터(도시되지 않음), 정렬 표시(도시되지 않음), 그 외의 여러 표준 소자가 있다. 또한 칩상에 포함된 것은 다수의 비교적 작은 영역의 전도성 패드이다. 칩의 활성면 중심영역에 위치된 세개의 패드(61,62 및 63)는 제17도에 도시되어 있다. 각 패드는 예를 들어 한 면상에 오직 약 2.5 내지 10mm인 정방형 상단 표면을 갖는다.

중요하게도, 칩(59)상에 포함된 소영역 패드는 상단 표면의 중심 지역내 어느 곳에 든지 위치될 수 있다. 바꾸어 말하면, 패드는 중심 지역 주위를 따라서 위치되도록 제한되지 않는다. 그러므로 제17도에 도시된 바와 같이, 몇몇의 패드는 중심 지역의 중간이나 이를 향하는 방향으로 위치될 수 있다. 패드가 칩상에서 요구된 총 리드 길이가 감소되기 때문에 이것은 유익하다. 그 결과로, 칩에서 조항 회로로 전달되는 신호에 의해 발생된 손실 및 지연이 감소된다. 더우기, 감소된 리드 길이와 소 영역 패드의 결합은 다른 소자들에게 활성영역을 더 많이 이용하도록 만든다. 결과적으로, 조밀한 조합회로 디자인은 그럼으로써 가능하도록 만들게 된다.

본 발명의 특징에 따라서, 네개의 경사벽을 갖는 매우 윤곽이 뚜렷하도록 관통된 구멍은 칩(59)과 같은 각각 배치된 소자의 중심지역에 정합되어 웨이퍼내에 형성된다. 유익하게도, 그 구멍은 웨이퍼(57)가 바람직한 경사벽을 구성하는 평면을 나타내도록 본래부터 양호하게 에칭되는 곳내에서 특별한 습식 에칭 단계로 형성된다. 그러므로 기준선(64,65)에 의해 제18도 내에 도시된 바와 같이, 웨이퍼(57)내에 형성되는 각 벽은 웨이퍼를 관통하여 수직벽에 대해 35°내지 36°의 각도로 경사지게 한다.

웨이퍼(57)내에서 각 관통한 경사 벽 구멍의 하부 혹은 더 작은 개구가 조합된 칩의 중심 지역에서만 놓여 있도록 설계된다. 그러한 식으로, 전도성 패드를 포함하지 않는 칩의 주위밴드는 웨이퍼 아랫쪽에 부착되어 남아 있다. 특수 실시예에서, 이러한 밴드의 폭(W)(제18도)은 예를 들어 약 10 내지 250mm이다. 물론 이러한 밴드는 폭이 연속적이거나 밀폐됐거나 일정할 필요가 없다.

유익하게, 아웃트라인이 제18도에 표시된 관통 구멍은 웨이퍼의 상단면에 선택적으로 마스킹하여 웨이퍼에 수산화 포타지움의 용해 같은 습식 에칭으로 노출함으로써 형성된다. 그러한 에칭을 위하여 적당한 에칭방지 마스크는 예를 들어 질화 실리콘으로 제작된다. 종래의 석판 인쇄 기술에 의해 형이 만들어진 실리콘질화물 층(66)이 제18도에 도시된다. 예를 들어, 층(66)은 약 200mm의 두께이다. 웨이퍼(57)내에 상기의 관통구멍을 형성하기 위한 유익한 에칭은 0.8

의 물과 0.2

의 프로패놀내에 용해된 약 250g의 수산화포타지움을 구비한다. 그러한 용해제를 갖고 약 3、내지 10시간동안 에칭은 여기서 규정된 웨이퍼(57)내에 바람직한 경사벽 구멍을 형성하는데 효과적이다. 다음에, 상단 실리콘 질화물 마스킨 층(66) 및 구멍의 작은 개구에 직접 놓이는 하단 실리콘 질화물 마스킹 충(58)의 부분은 주지된 바와 같이 예를 들어 강인산내에서 구조물을 에칭함으로써 제거될 수 있다.

제작순서의 상태에서, 본 발명에 따라서 제작된 조립체가 제19도 및 20도에 도시된다. 제20도의 투시도에서, 응착성 층(60)은 칩(59) 상단에 포함된 몇몇의 소영역 전도성 패드를 나타내기 위하여 부분적으로 절단되었다. 이것들은 전에 규정된 패드(61,62 및 63)를 포함한다. 제20도내에 도시된 응착성 층(60)의 전체 노출부는 층을 위하여 규격 에칭을 이용함으로써 제거될 수 있다. 이와 반대로, 실제로 층(60)을 손상 당하지 않도록 남겨두어, 칩(59)상에 조립되어 놓여 있는 전도성 패드와 반대로 웨이퍼를 관통한 소영역 개구만을 에칭하는 것이 유익하다. 밑에서 설명된 또 다른 제작단계에서 이러한 접근에 대한 선택이 규정된다.

제21도에 도시된 바와 같이 본 발명 제작 순서에 따른 다음 단계는 도시된 조립체의 전체 상단면위에 절연층(67)을 형성하는 것이다. 예를 들어 층(567)은 약 1두께의 실리콘 이산화물의 침적 층을 구비한다.

본 도면이 과도하게 복잡하지 않도록 칩(59)상에 오직 한개의 전도성 패드(62)만이 제21도에 도시된다. 그러나 본 발명에 따라서 1000개 이상의 소영역 패드가 실제적으로 몇개의 칩상에 포함되는 것을 알수 있다. 층(67)의 에칭은 그 다음에 종래의 적분 회로 주형 기술을 전도성 패드(62)에 정합하는 층(67)내의 개구에 제공하도록 이용하는 표준 방식에서 실행된다. 층(67)이 에칭되는 동일한 단계나 다음의 에칭 단계중의 하나에서, 일치하는 개구가 응착성 층(60)내에 형성된다. 그러한 방법으로 전도성 패드(62)의 상단면이 제22도에 도시된 바와 같이 노출된다.

다음에, 예를 들어 알루미늄 제작된 약 1μm 두께의 전도성층은 제22도에 도시된 조립체의 전체 상단면위에 침적된다. 그다음 각 칩과 연관된 구멍의 하나 이상의 경사벽위와 조립체의 주요 상단면 상향으로 칩패드에서 확장하는 가느다란 선 주자를 형성하도록 전도성 층은 적합한 석판 인쇄 기술(예를 들어, 게르마늄 셀렌산염 부식제를 이용하여)로 제작된다. 차례로 이러한 주자는 다른 배치는 칩과 칩 웨이퍼 조립체 주위에 배치된 비교적 큰 영역 패드를 확장한다.

단일 전도성 주자(68)는 제23도에 도시된다. 주자(68)는 칩(59)상에 있는 패드(62)와 접촉하며, 도시된 조립체의 주요 상단면을 구성하는 실리콘 이산화물 층(67)에 놓여 있도록 도시된 구멍의 한개의 경사벽을 확장한다.

본 발명에 따라서, 부가되는 교대식 절연성 및 전도성 층(도시되지 않음)은 제23도에 도시된 조립체의 상단위에 침적된다. 그러한 방법으로 다레벨 전도성 원형이 조립체내에 형성된다. 몇 실시예에 있어서, 큰 영역의 평면 전도체 같은 하나 이상의 전도성 레벨을 형성하는 것이 유익하다. 그러나 평면 전도체는 예를 들어 저저항 저 인덕턴스 접지나 전원면에서 이용된다.

제24도는 본 발명의 원리에 따라서 제조된 조립체 일부분의 상단을 도시한 것이다(조립체를 위하여 적당한 규격으로 캡슐에 밀폐시키는 것은 제24도에 도시되지는 않았지만 유익하다). 표시목적용으로 24개 칩이 도시된 조립체내에 포함되는 것처럼 표시된다(150mm 웨이퍼내에, 500칩을 배치하는 것이 알맞다). 실제적으로 각각의 그러한 칩은 전형적으로 칩으로부터 확장하는 다수(예를 들어 100개 이상)의 리드를 갖는다. 그러나 제24도가 과도하게 복잡하지 않도록 각 배치된 칩은 적어도 하나, 그러나 많아야 7개를 포함하는 것처럼 간단하게 도시된다.

따라서, 제24도에서의 직립칩(81)은 상기 칩에 접속된 7개의 리드로 나타나 있다. 칩(81)의 리드(82) 및(83)는 각각 인접 칩(69) 및 (70)으로 뻗어 있다. 또한 리드(71) 내지 (75)는 칩(81)과 주위 도전성 패드(76) 내지 (80) 사이에 뻗어 있다.

본 발명의 한 특이한 실시예에 있어서, 제24도에 도시된 각각의 상호 결합 리드는 1 내지 10마이크로미터의 폭 d를 가진다. 예로서, 여기에 도시된 주위 패드 각각은 약 1.25×1.25밀리미터이다. 종래의 기술에 있어서, 상기 큰 영역의 주위 패드와 유사한 어셈블리 또는 전 전자 시스템에 포함되어 있는 다른 부품 사이에 전기 접속을 하는 것을 비교적 쉬운 방법이다.

상술한 구조 및 처리 기술은 단지 본 발명의 원리를 기술한 것이다. 상기 원리에 부합되어, 상기 기술에 숙련된 사람이라면 본 발명의 정신 및 범위에 벗어나지 않고 다수의 변형 및 대체가 가능하다. 예로서, 상술한 개념을 구현하는 합성 칩-웨이퍼 어셈블리를 조립하는 것이 편리하다. 상기 합성 어셈블리에 있어서, 경사벽 칩 및 직선벽 칩은 개구를 통과하는 경사벽을 포함하는 웨이퍼 양편에 설치되어 있다.

어떤 경우에 있어서 웨이퍼(57)는 실리콘과는 다른 재질로 제조되는 것이 실제로 중요하다. 대체되는 재질의 선택에 있어서, 웨이퍼의 열특성을 관련칩의 특성과 매칭시키는 요소 및 적절하게 에치되는 웨이퍼의 능력이 고려된다. 그러나, 물론 에칭과는 다른 기술이 상술한 통과-개구를 형성하기 위해 사용된다. 상기 개구의 벽의 경사는 결정되어 있는 것이 아니다. 경사벽은 단지 상기 벽상의 활주부를 이용하기 위해 사용된다. 상술한 적절한 에칭은 상기 경사벽 개구를 제작하기 위한 편리하게 양호한 한 방법이다.

제1도는 회로 칩 부분의 횡단면도.

제2도는 웨이퍼 부분의 횡단면도.

제3도는 나란히 용착된 접지 금속화 층 및 전력 금속화 층을 도시한 집적 회로 조립체의 축척 도시도.

제4,5 및 6도는 제조의 다른 단에서의 집적회로 조립체의 횡단면도.

제7도 내지 제14도는 일정한 비례로 도시하지 않은, 특정한 실례가 되는 조립체의 부분을 도시한 도면.

제15도 내지 제14도는 일정한 비례로 도시하지 않은, 특정한 실례가 되는 조립체의 부분을 도시한 도면.

Claims (35)

1. 본질적으로 단결정 재료로 이루어진 기판과, 석판인쇄로 한정된 전기 회로에 전기적으로 접속되며, 상기 기판에 부착된 최소한 하나의 집적회로 칩을 구비하는 소자에 있어서, 상기 기판에 결정학적 비등방성 에칭으로부터 형성된 경사벽을 갖는 표면 함몰부(이하 함몰부라 칭함)를 가지며, 상기 칩이 결정학적 비등방성 에칭으로부터 형성된 경사 에지를 가지고, 상기 경사 에지 및 경사는 병행되어 상기 칩이 상기 기판상에 위치하도록 구성되는 것을 특징으로 하는 집적회로 칩 어셈블리.
2. 제1항에 있어서, 상기 칩이 웨이퍼의 함몰부에 대면한 회로 지지면을 갖는 것을 특징으로 하는 집적회로 칩 어셈블리.
3. 제2항에 있어서, 상기 함몰부의 측벽상에서 최소한 한 스트립 도체에 의해 상기 회로에 대한 접촉이이루어지는 것을 특징으로 하는 집적회로 칩 어셈블리.
4. 제1,2 또는 3항에 있어서, 복수의 칩을 포함하고, 상기 칩은 상기 웨이퍼 상에서 전기 도체에 의해 전기적으로 상호 접속된 것을 특징으로 하는 집적회로 칩 어셈블리.
5. 제4항에 있어서, 상기 전기 도체가 광감응성 중합체 재료에 의해 분리된 것을 특징으로 하는 집적회로 칩 어셈블리.
6. 제1항에 있어서, 상기 칩상에 장착된 최소한 하나의 수동 소자를 포함하는 것을 특징으로 하는 집적회로 칩 어셈블리.
7. 제1항에 있어서, 최소한 하나의 광섬유가 상기 칩상에 종결되는 것을 특징으로 하는 집적회로 칩 어셈블리.
8. 제1항에 있어서, 상기 전기회로가 접지 도체 및 전원 도체를 포함하고 상기 접지 도체 및 전원 도체 사이의 감결합 캐패시터를 포함하는 것을 특징으로 하는 집적회로 칩 어셈블리.
9. 제8항에 있어서, 상기 감결합 캐패시터가 금속산화 반도체 캐패시터인 것을 특징으로 하는 집적회로 칩 어셈블리.
10. 제9항에 있어서, 상기 캐패시터는 상기 기판과, 상기 기판상의 산화층과, 상기 산화층상의 금속층으로 이루어진 것을 특징으로 하는 집적회로 칩 어셈블리.
11. 제1항에 있어서, 웨이퍼 및 최소한 하나의 회로 반송칩을 포함하며, 상기 웨이퍼의 물질은 근본적으로 단결정으로 형성되고, 상기 칩의 물질은 근본적으로 상기 웨이퍼와 같은 단결정으로 형성되며, 상기 칩은 제1표면을 갖도록 제1각을 형성하는 제1측벽과 제1표면을 가지며, 상기 각은 상기 칩의 물질의 에칭으로 90°이하로 형성되며, 상기 웨이퍼는 제2표면을 갖는 제2각을 형성하도록 제2측벽과 제2표면을 가지며, 상기 제2각은 상기 웨이퍼 물질의 에칭으로 형성되어 상기 제1각에 근본적으로 보충적이며, 상기칩은 상기 제1측벽 및 제2측벽 사이의 정합의 결과로 상기 웨이퍼에 대하여 정렬되어 있고, 상기 칩이 집적회로 및 상기 회로에 위치한 평면층과 상기 웨이퍼의 부분을 포함하며, 상기 회로에 대한 전기 접속이 상기 평면층상에 걸친 금속화에 의해 형성되는 것을 특징으로 하는 집적회로 칩 어셈블리.
12. 제11항에 있어서, 둘 혹은 그 이상의 평면층과 금속을 포함하는 것을 특징으로 하는 집적회로 칩 어셈블리.
13. 제12항에 있어서, 상기 평면층의 물질이 광감응성 물질인 것을 특징으로 하는 집적회로 칩 어셈블리.
14. 11항에 있어서, 상기 기판의 본체 부분의 재료와 상기 칩의 본체 부분의 재료가 동일한 결정학적구조를 갖는 것을 특징으로 하는 집적회로 칩 어셈블리.
15. 제11항에 있어서, 상기 기판의 본체 부분의 재료가 상기 칩의 본체 부분의 재료와 근본적으로 동일한것을 특징으로 하는 집적회로 칩 어셈블리.
16. 제15항에 있어서, 상기 재료가 반도체 재료인 것을 특징으로 하는 집적회로 칩 어셈블리.
17. 제16항에 있억서, 상기 재료가 근본적으로 실리콘인 것을 톡징으로 하는 집적회로 칩 어셈블리.
18. 본질적으로 단결정 재료로 이루어진 기판과, 석판인쇄로 한정된 전기 회로에 전기적으로 접속되며, 상기 기판에 부착된 최소한 하나의 집적회로 칩을 구비하는 소자에 있어서, 상기 기판이 상부 및 하부 표면을 갖는 웨이퍼이며, 이 웨이퍼는 상기 상부 표면에 걸쳐 있는 경계를 따라 도전단자 부분을 가지며, 상기 웨이퍼 한 표면에 장착된 칩은 중앙부나 상부 표면에서 도전 소자를 포함하며, 상기 회로 칩중의 최소한 하나는 웨이퍼의 상기 한 표면 상에 장착되며, 칩 중앙부에 도전 소자를 포함하며, 도전 패턴은 장착 칩의 소자를 상기 단자 부 중의 선택된 하나 또는 최소한 다른 하나의 장착 칩상에 포함되어 있는 소자에 접속되며, 상기 도전 소자가 칩의 비장착 표면상에 배치될때, 각각의 칩은 상기 칩의 중앙부에서 장착 웨이퍼를 지지하는 웨이퍼 표면을 향해 연장된 최소한 하나의 경사 에지를 가지며, 상기 도전 소자가 칩의 장착 표면상에 배치될때, 상기 웨이퍼는 칩으로부터 침의 지지에 대항하여 웨이퍼 표면을 향해 경사져 있는 최소한 한 개구 벽을 가지며, 상기 패턴은 장착 칩에 관련되며, 최소한 한 웨이퍼 경사 벽에 배치되며, 상기 웨이퍼의 상기 대향 경사 표면을 덮는 것을 특징으로 하는 집적회로 칩 어셈블리.
19. 졔18항에 있어서, 상기 칩중의 하나는 웨이퍼 상부 또는 하부층 또는 상하부 층에 장착되는 것을 특징으로 하는 집적회로 칩 어셈블리.
20. 제18 또는 19항에 있어서, 상기 칩이(100) 결정면에 있는 상부 및 하부 표면에 있는 단결정 실리콘을포함하는 것을 특징으로 하는 집적회로 칩 어셈블리.
21. 제20항에 있어서, 상기 경사면이 상기 실리콘 칩의(111) 결정 평면에 놓여 있는 것을 특징으로 하는 집적회로 칩 어셈블리.
22. 제18항에 있어서, 상기 웨이퍼상의 장착수단이 각 소자 및 웨이퍼 사이에 배치된 점착충을 포함하는것을 특징으로 하는 집적회로 칩 어셈블리. 、
23. 제18항에 있어서, 기판이 비교적 넓은 표면을 가지며 단자 패드를 가지고, 복수의 반도체 칩이 칩내에서 회로 소자에 외부 접속을 제공하는 복수의 도전 패드를 포함하는 그의 정면과 상기 기판의 표면에 접촉하는 후면을 갖는 정면 및 후면을 가지며, 각 칩은 그의 정면으로부터 상기 기판으로 연장된 경사 에지를 구비하고, 도전 통로가 기판상의 단자 패드와 다른 칩을 칩들과 상호 접속시키도록 기판의 표면과 칩의 경사 에지를 따라 도전체 패드로부터 연장된 것을 특징으로 하는 집적회로 칩 어셈블리.
24. 제18항에 있어서, 복수의 반도체 칩이 칩내에서 회로 소자에 전기 접속을 제공하도록 상부 표면상에서 복수의 도전 패드를 가지며, 캡부재가 그 표면에 대하여 복수의 칩의 상부 표면의 부분이 분리되어 결합되고, 이 캡부재는 도전 패드로의 접근을 허용하도록 경사벽 개구를 포함하며, 도전 통로가 캡부재의 반대표면에 걸쳐 있고 도전 패드를 접촉시키고 칩을 상호 접속하도록 개구의 경사측벽을 따라 연장된 것을 특징으로 하는 집적회로 칩 어셈블리.
25. 제18항에 있어서, 상기 웨이퍼의 각 표면상에 각 칩을 장착시키기 위한 수단은 각 칩의 장착 표면의 주변에 배치되는 점착층을 구비하는 것을 특징으로 하는 집적회로 칩 어셈블리.
26. 제18항에 있어서, 상기 전기 회로는 대지 도체 및 파워 도체를 포함하며, 감결합 캐패시터가 상기 대지 도체와 상기 파워 도체 사이에 배치되는 것을 특징으로 하는 집적회로 칩 어셈블리.
27. 제26항에 있어서, 상기 감결합 캐패시터는 금속-산화-반도체 캐패시터인 것을 특징으로 하는 집적회로 칩 어셈블리.
28. 제27항에 있어서, 상기 캐패시터는 상기 기판, 상기 기판상의 산화층 및 상기 산화층 상의 금속층을 구비하는 것을 특징으로 하는 집적회로 칩 어셈블리.
29. 제18항에 있어서, 상기 칩이 집적회로 및 상기 회로에 위치한 평면층과 상기 웨이퍼의 부분을 포함하며, 상기 회로에 대한 전기 접속이 상기 평면층 상에 걸친 금속화에 의해 형성되는 것을 특징으로 하는 집적회로 칩 어셈블리.
30. 제29항에 있어서, 물 혹은 그 이상의 평면층과 금속을 포함하는 것을 특징으로 하는 집적회로 칩 어셈블리.
31. 제29항에 있어서, 상기 평면층의 물질이 광감응성 물질인 것을 특징으로 하는 집적회로 칩 어셈블리.
32. 제18항에 있어서, 상기 기판의 본체 부분의 재료와 상기 칩의 본체 부분의 재료가 동일한 결정학적 구조를 갖는 것을 특징으로 하는 집적회로 칩 어셈블리.
33. 제32항에 있어서, 상기 기판의 본체 부분의 재료가 상기 칩의 본체 부분의 재료와 근본적으로 동일한것을 특징으로 하는 집적회로 칩 어셈블리.
34. 제33항에 있어서, 상기 재료가 반도쳬 재료인 것을 특징으로 하는 집적회로 칩 어셈블리.
35. 제34항에 있어서, 상기 재료가 근본적으로 실리콘인 것을 특징으로 하는 집적회로 칩 어셈블리.

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