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KR880001200B1 - 분할요구버스에 호출을 할당하기 위한 시스템 - Google Patents

분할요구버스에 호출을 할당하기 위한 시스템 Download PDF

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KR880001200B1
KR880001200B1 KR1019830000049A KR830000049A KR880001200B1 KR 880001200 B1 KR880001200 B1 KR 880001200B1 KR 1019830000049 A KR1019830000049 A KR 1019830000049A KR 830000049 A KR830000049 A KR 830000049A KR 880001200 B1 KR880001200 B1 KR 880001200B1
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KR
South Korea
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bus
digit
call
unit
network
Prior art date
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KR1019830000049A
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KR840003565A (ko
Inventor
오웬 디믹 제임스
Original Assignee
웨스턴 일렉트릭 캄파니, 인코포레이티드
오레그 이.엘버
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Publication date
Application filed by 웨스턴 일렉트릭 캄파니, 인코포레이티드, 오레그 이.엘버 filed Critical 웨스턴 일렉트릭 캄파니, 인코포레이티드
Publication of KR840003565A publication Critical patent/KR840003565A/ko
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Abstract

내용 없음.

Description

분할요구버스에 호출을 할당하기 위한 시스템
제1도는 본 발명이 이용될 수 있는 전형적인 시스템 소자를 예시하는 간단한 블록선도.
제2도는 제1도의 포르회로에 대한 상세도.
제3도는 타이밍선도.
제4도는 제2도의 임의 논리회로의 상세도.
제5도 제6도 및 제7도는 신호를 반전버스에 인가하기 위한 제어기의 구성도.
* 도면의 주요부분에 대한 부호의 설명
107 : 스위치 100 : 제어기
110 : 포트 101 : 극성비스
102 : 임의버스 103 : 클럭버스
105,106 : 패킷버스 200 : 입출력 인터페이스
210 : 입력버스 인터페이스 220 : 출력버스 인터페이스
120 : 데이타 처리기 218 : 임의 논리회로
400 : 시프트레지스터 214 : FIFO 제어기
본 발명은 복수의 유니트중 분할요구 설비에 호출을 할당하기 위한 시스템에 관한 것으로서, 각 유니트는 독특한 n디지트의 우선번호를 가지며, 상기 시스템은 시스템 제어기와, 모든 유니트를 상호 접속하는 임의 버스와, 분할 요구에 대한 호출을 요청하고 있는 각 유니트내에서 관련 우선번호의 디지트들을 임의 버스상에 한 디지트씩 순차적으로 대응시키는 중첩회로망을 구비하고 있다.
장치가 공통리소스(resource)를 분할하는 시스템에서는 통상적으로 복수의 관련 장치들이 리소스에 대한 호출을 일시에 요청할 수도 있는 상태하에서 리소스에 대한 호출을 할당하는 구성을 이용하고 있으며, 본 기술상 많은 다른 할당 구성이 공지되어 있다. 데이타 처리 및 패킷 스위칭 시스템에서는, 버스에 대한 호출을 동시에 요청할 수도 있는 복수의 장치를 상호 접속하는 공통 데이타 버스에 대한 호출을 할당하기 위한 중앙할당 장치 또는 제어기를 사용하는 것으로 알려져 있다. 제어기는 적절한 연산법으로 프로그램되어 버스 호출을 할당하고 바람직할 수도 있는 어떤 우선적으로 결정되는 기준에 따라 사용될 수도 있다. 비록 중앙 제어기 할당 장치가 적당히 동작하여 의도하는 기능을 수행한다 하더라도, 그것은 각 제어기, 버스 및 포트사이에 필요한 많은 상호접속으로 부터 초래되는 시스템 고유의 복잡성 때문에 항상 바람직하지만은 않다. 또한, 제어기의 오기능은 시스템 전체의 동작을 마비시킬 수 있기 때문에 신뢰성에 문제가 생겨난다. 중앙 제어기를 갖는 시스템은 미합중국 특허 제 3,983,540호에 기재되어 있다.
버스 할당이 동시에 요청되는 경우에는, 제어기를 호출 결정에 사용하지 않는 대신 요청 포트의 상호 작용이 버스 할당을 결정하도록 한 분배 버스 할당 구성에 공지되어 있다. 이러한 분배 구성은 중앙 제어기 구성의 높은 가격 및 관련된 신뢰성 저하 문제를 피할수 있기 때문에 좋을때도 있다.
이러한 분배 할당 구성에 의하면, 공통버스나 리소스에 대한 호출을 요청할 수도 있는 각 포트 또는 유니트에는 복수의 2진 디지트로 이루어진 고정 우선 번호가 할당된다. 호출은 동시 요청의 경우에 우선 번호에 의해 승인된다. 둘 이상의 장치나 포트가 동시에 호출을 요청하는 버스회선 선택시간 동안, 각 요청 장치는 모든 다른 동시 요청 포트에 의한 대응 비트의 인가와 동시에 각 비트씩 순차적으로 우선 번호의 대응 비트를 임의 버스에 인가한다. 각 비트가 인가됨에 따라, 각 명령포트는 현재 임의 버스에 인가하고 있는 비트의 크기를 모든 동시 요청 포트에 의해서 동시에 인가된 대응비트들의 논리적인 조합과 비교한다. 만일 한요청포트가 현재 인가하는 비트가 다은 요청 포트에 의해 버스에 인가된 비트에 대한 규정관계(같거나 더높은)를 갖는다면, 이 동작은 진행되고 포트는 우선 번호의 다음 비트를 임의 버스에 인가한다. 한 포트는 하나 이상의 다른 포트가 더 놓은 우선 번호를 가진다는 것을 지시해주는 다른 포트에 의해 인가된 비트들에 대한 관계(더 낮은)를 가짐을 결정할때 회선 선택으로 부터 그것을 제거한다. 그때, 하위 우선번호를 갖는 각 포트는 회선 선택으로 부터 제거되어 아무런 비트도 버스에 인가하지 않는다.
이 회선 선택 동작은 계속되고, 포트 우선번호의 나머지 비트가 모든 나머지 포트에 의해 버스에 인가되고, 하위 우선번호의 포트는 회선 선택으로 부터 제거되고, 마지막 비트가 버스에 인가되는 회선선택 간격이 끝날 무렵에 최고의 우선 순위를 갖는 포트만이 회선 선택 상태에 머무르고 그것을 버스에 대한 호출로 인정된다.
위에서 기술한 유형의 구성은 미합중국 특허 제 3,796,992호 및 미합중국 특허 제 3,818,447호에 기재되어 있다.
위에서 기술한 분배회선 선택 구성은 만족스럽게 동작한다. 그러나, 그것의 문제점은 우선 번호가 고정되어 있고, 또 이 우선 번호에 의해 포트 호출이 결정되므로 포트가 최고의 우선번호를 갖는 가장 적합한 포트 및 최하위 우선번호를 갖는 최소의 적합한 포트를 갖는 고정된 우선체인으로 기능적으로 배열되는 것으로 생각될 수도 있다는 점이다. 그런 경우에, 버스에 대한 호출은 정당치 않게 되는데, 그 이유는 포트 우선번호를 갖는 포트가 동시 요청의 경우에 항상 보내게 되므로 버스에 대한 호출이 정당치 않게 된다. 이와 같은 포트의 부당한 할당은 어떤 시스템에서 허용될 수도 있지만, 그 시스템에는 모든 포트에 의한 정당한 호출이 필요하게 되는 문제점이 있다.
이러한 문제점은 본 발명에 의해 해결되며, 본 발명에 의한 시스템은 또한, 제어기와 유니트를 상호 접속하는 극성제어 도선과, 예정된 시간마다 극성제어 도선에 반전 신호를 공급하기 위해 제어기내에 제1회로망을 구비하고 있으며, 극성제어 도선상에 반전신호가 존재하면 중첩회로망은 이에 응답하여 임의 버스상에 디지트가 한 디지트씩 순차적으로 동시에 중첩되기전에 우선번호의 대응 디지트를 반전시키며, 각 요청 유니트내의 비교회로망은 임의 버스상에 공급된 디지트치와 각 요청 유니트에 의해 공급된 대응 디지트의 크기를 순차 비교하며, 각 요청 유니트내의 제2회로망은 임의 버스의 현재 디지트와 유니트에 의해 임의 버스에 공급된 대응 디지트치간의 규정된 비교결과를 검출할때 설비호출의 회선선택시 자체를 빼면, 제3회로망은 나머지 유니트의 우선번호의 모든 디지트가 임의 버스에 공급된후 회선 선택 상태로 남아있는 요청 유니트에 대한 분할요구 설비에 호출을 승인하게 된다.
아울러, 본 발명에 의하며, 시스템 제어기로 부터 각 포트로 연장되는 극성 도선으로 일컬어지는 도선을 설치함으로써 포트 우선 순위에 있어서의 융통성이 생긴다. 제어기는 현재의 각 요청 포트를 할당된 우선 디지트의 역을 임의 버스에 인가하도록 버스회선 선택 기간동안의 임의의 시간에 신호를 극성도선에 인가할 수 있다.
우선번호 111 및 000를 갖는 포트가 동시에 논의되고 있다고 가정하자 포트 111이 포트 000보다 더 높은 크기의 우선번호를 가지므로 버스에 대한 호출이 정상적으로 이루어질 것이다. 그러나, 본 발명에 의하면, 그 우선 순위가 제어기에 의해 변동될 수도 있는데 이의 원인은 주어진 회선 선택기간동안 각 포드가 달리 버스에 인가될 수도 있을 비트를 반전시키도록 극성도선에 전위를 인가할 수도 있기 때문이다. 따라서, 이때 포트 111은 비트 000를 버스에 인가하고 포트 000는 비트 111을 인가하게 된다. 이는 포트 000가 최우선이 되어 버스에 대한 호출이 이루어지도록 한다. 또한 제어기는 처음 인가된 디지트에 대해 말하자면, 회선선택 기간의 일부동안만 극성버스가 작동되도록 한 모드에서 동작할 수도 있다. 이러한 경우에 지정된 우선번호 111을 갖는 포트는 비트패턴 011을 버스에 인가할 것이며, 번호 000를 갖는 포트는 비트패턴 000를 버스에 인가할 것이다. 이것은 처음 인가된 비트가 포트번호의 최상위 비트인 시스템에서 우선순위를 얻게 한다.
위에서 설명한 구성은 융통성을 증가시키고 각 포트가 버스호출 우선순위를 결정하는 고정된 우선 번호로서 지정되는 시스템에서 설비 혹은 버스에 대한 호출을 위해 포트의 더욱 공정한 할당을 제공해 준다는 점에서 종래의 문제점을 해결한 것이다.
제1도는 본 발명을 시시하는 패킷 스위칭 시스템을 보인다. 제1도상에는 극성 발생기(122)를 갖는 제어기(100)와, 포트들(110-1 내지 110-n), 스위치(107), 제어기(100)와 포트들(11)을 상호 접속하는 복수개의 버스가 도시되어 있다. 이 버스들은 각 포트의 출력(111)로 부터 인가된 데이타를 수신하는 패킷버스(105)를 포함한다. 패킷버스(106)는 그것이 스위치(107)을 통하여 연장된후 이 데이타를 수신하여 그것을 각 포트의 입력(112)에 인가한다. 클럭버스(103)는 제3도상에 도시된 신호를 제어기로부터 포트로 연장한다. 임의 버스(102)는 버스 회선선택 시간동안 각 요청 포트에 의해 순차적으로 인가된 해당 우선 비트를 동시에 수신한다. 극성도선(101)은 우선번호의 각 디지트의 역을 버스(102)에 인가하게끔 선택된 시간에서 전위를 제어기(100)으로 부터 포트(110)으로 인가한다.
데이타 처리기(120-1), 단자 제어기(120-n) 및 단자(121)는 포트들에 의해 사용될 수도 있는 설비의 형태를 예시한 것이다. 패킷 스위칭에서 일반적인 것처럼, 패킷버스(105)를 거쳐, 그리고 패킷버스(106)을 거쳐 정보가 향하는 포트의 입력(112)으로 전송한다.
제2도는 제1도의 포트(110)을 상세히 나타내고 있다. 각 포트는 입출력 인터페이스(200), 입력버스 인터페이스(210) 및 출력버스 인터페이스(220)를 포함하고 있다. 입력 버스 인터페이스 (210)는 임의 논리회로(218)과 데이타를 패킷버스(105)로 인가하는 버퍼(213)를 포함하고 있다. 출력버스 인터페이스(220)는 포트가 패킷버스(106)으로부터 정보를 수신하게 하는 회로를 포함한다.
전형적으로, 제2도의 포트에 의해 사용된 데이타 처리기(120)는 한 패킷의 정보를 인가하여 입출력 인터페이스(200)를 통해 통로(116-1)를 거쳐 다른 포트로, 그리고 경로(201)를 거쳐 FIFO(211)로 보내게 된다. FIFO제어기(214)는 FIFO(211)에 의해 완전한 패킷의 수신여부를 검출하고, 포트가 버스로 도달케하도록 다음의 회선 선택 혹은 임의의 간격동안 다음에 작용하는 임의 논리회로(218)로의 버스 통로에 대한 요청을 전송한다. 이와 같은 도달이 이루어지자마자, FIFO 제어기(214)는 FIFO(211)가 그것이 포함한 패킷 정보를 버퍼(213)을 거쳐 패킷버스(105)로 인가하게 된다. 이 정보는 패킷이 보내지고 있는 포트를 식별하는 헤더 정보를 포함한다. 제1도 상의 스위치(107)를 통과한후, 정보는 수신포트의 경로(112)를 거쳐 패킷버스로, 그것의 버퍼(221)을 거쳐 FIFO(227)로 그리고 그것의 패킷 식별기(223)로 인가된다. 소자(223)는 FIFO(227)내의 현재 정보가 실제로 이 포트로 향하는지 검출한 다음에 FIFO제어기(225)에 의해 FIFO(227)가 경로(202), I/O 인터페이스(200)를 거쳐, 그리고 경로(117)을 거쳐 수신 포트에 의해 사용된 장치로 출력하게 한다.
제3도는 클럭버스(103)를 거쳐 포트로 인가된 타이밍 신호 및 제어신호의 파형을 도시한다. 위쪽의 신호는 정의 프레임펄스이며 각 프레임의 시작부를 식별한다. 버스 회선선택 간격을 프레임펄스로써 시작한다. 밑의 신호는 비트 출력 신호이며 포트회로에서 패킷버스(105)로 향하는 데이타의 입력 및 출력을 제어하기 위해서 뿐만 아니라 회선선택 혹은 임의의 간격동안 다수의 제어목적을 위해 사용된다.
제2도의 임의 논리회로(218)의 상세도가 제4도에 나와있다. 제3도상에 도시된 프레임의 시작부에서, 경로(426)상의 프레임 펄스의 개시는 지정된 포트 번호가 소자(427)로 부터 경로(428)를 거쳐 시프트레지스터(400)으로 병렬로 실리게 한다. 포트가 펜딩(PENDING)신호를 요청하는 경우, HI가 통로(216)상에 나타나고, 이 신호와 프레임신호(426)의 시작부는 NAND게이트(430)에 의해 LO로 반전된다. 이 LO는 플립플롭(410)에 대한
Figure kpo00001
프리셋트 입력상에서 그리고 플립플롭(412)에 대한 입력상에서
Figure kpo00002
로 반전된다. 플립플롭(410)상의 P신호는 플립플롭이 셋트상태(Q=HI)를 취하게 한다. S입력상의 저신호는 플립플롭(412)을 셋트시킨다. 플립플롭(412)의 셋팅과 그것의 Q출력상의 HI는 통로 (413)을 거쳐 NAND게이트(406)의 우측 입력을 인에이블시킨다. 이것은 시프트레지스터(400)로 부터 밝혀진 포트번호 비트들을 게이트(404,406)을 거쳐 임의비스(102)로 인가할 수 있도록 게이트를 인에이블시킨다.
시프트 레지스터의 내용은 이제 통로(425)상의 클럭 펄스의 제어하에서 순차적으로 밝혀져 나온다. 게이트(404)의 상위 입력은 버스(101)상이 저레벨이기 때문에 낮으며 따라서 시프트레지스터(400)로 부터 읽혀져 나온 비트는 변화되지 않고 에이트(4040)를 통과하여 게이트(406)의 좌측 입력에 인가된다. 게이트(406)의 우측 입력은 플립플롭(412)의 Q출력으로부터의 고레벨에 의하여 인에이블 된다. 따라서, 게이트(406)의 좌측 입력에 의해 수신된 비트들은 반전되어 버스(102)로 인가된다.
또한 비반전된 포트번호 비트는 게이트(404)에 의해 익스클루시브 OR게이트(409)의 하위 입력에 인가된다. 게이트(409)의 상위 입력은 버스(102)에 접속된다. 각 비트가 시프트레지스터로 부터 읽혀져 나와 게이트(406)에 의해 반전된후 버스(102)에 인가되고, 익스클루 시브 OR게이트(409)는 임의 버스(102)상의 현재 디지트 값은 게이트(406)에 의해 반전된후 이 포트가 버스상에 어떻게 두어졌는지 비교한다. 이 비교는 다음에서 상세히 설명된다. 부정합되지 않은 경우에는, 다음 디지트가 시프트레지스터로 부터 읽혀져 나와 게이트(406)에 의해 반전된 형태로 버스(102)에 인가된다. 제4도의 포트가 버스상에 두는 디지트가 다른 내용의 포트에 의해 버스상에 두는 디지트에 비해 같거나 큰 경우에 부정합은 존재하지 않는다.
부정합이 있으면, 게이트(409)의 입력은 같으며 게이트(409)의 출력은 LO로 된다. 부정합은 버스(102)가 LO일때 존재하며 게이트(404)로 부터의 포트신호는 LO이다. 이 상테는 제4도의 포트가 HI로서 O을 게이트(406)로 부터 버스(102)로 인가하는 반면 다른 포트는 LO로서 1을 버스에 인가한다. 버스는 하드와이어드 게이트이므로, 다른 포트로부터 인가된 LO(1)는 제4도의 포트에 의해 HI(O)를 압도하여 버스 LO를 인입시킨다. LO로서 1을 버스에 인가하는 다른 포트는 회선 선택을 하여 그것의 인가된 버스 번호 비트가 현재 설명된 포트의 번호보다 더 크므로 버스 통로로 승인된다. 다음 클럭펄스의 상승연부에서, 플립플롭(410)의 D입력상의 게이트(409)로 부터의 LO는 그것의 Q에서의 결과적인 LO출력은 통로(411)을 거쳐 인가되어 그것을 리셋트시키도록 플립플롭(412)의 R에서 LO로 반전된다. 리셋트 플립플롭(412)의 Q에서의 LO출력은 통로(413)을 거쳐 연장되어 그것의 우측 입력을 디스에이블 시킴으로써 게이트(406)을 버스로 부터 제거한다. 따라서, 제4도의 포트는 위에서 설명된 부정합 상태하에서 버스를 임의로 선택하지 못한다.
펜딩 요청을 가지는 최고의 우선번호를 갖는 포트는 모든 비트가 통로(401)을 거쳐 시프트 레지스터(400)으로 부터 읽혀져 나온후 셋트된 플립플롭(412)를 가진 단독의 포트이며 게이트(404)를 통해 연장되고, 게이트(406)에 의해 반전되며 버스(102)에 인가된다. 이 포트는 임의 버스를 선택한다. 그것의 플립플롭(412)는 여전히 다음 프레임 펄스의 시간에서 셋트 상태에 있게 되며 다음에 플립플롭(412)은 통로(217)상의 포트 선택신호로서 그것의 Q출력을 높게 구동시키는 플립-플롭(421)을 셋트시킨다.
위에서 설명한 임의 계통은 결과적으로 최고의 우선번호를 가진 버스 통로에 대한 고정된 우선 순위의 포트가 가장 큰 포트번호를 가진 포트로 된다. 버스(105) 점유도가 충분히 낮다면, 이 포트의 고정 우선순위는 매우 소수의 포트가 임의의 순간에 버스 호출을 기다리고 있으므로 승인 가능하다. 점유도가 증가함에 따라 수행은 고점유 상태동안 가장 임계적이 되므로, 수행이 저하되지 않아야 한다는 문제가 생겨난다.
포트 우선 순위의 융통성은 버스 회선 선택시간 동안 시프트 레지스터로 부터 판독된 하나 또는 그 이상의 포트 우선순위 번호를 반전시키도록 극성도선(101)의 선택적인 사용에 의해 본 발명에 따라서 성취될 것이다. 각 포트 번호가 부호 P0, P1…PN으로 표시된다(단, P는 1비트를 표시한다). 이 우선 번호가 소자(427)에서 하드와이되므로, 각 셋트 P0, P1…PN은 각 포트에 대하여 특수하다. 동일한 비트 반전동작이 모든 포트의 하나 이상의 비트상에서 수행된다면 이러한 특수성에 아무 영향도 미치지 않는다. 따라서 형태 P0, P1…PN은 여전히 모든 포트에 대하여 특수하다.
포트수가 N비트이라면 모든 포트상의 비트의 보조세트를 반전시키는 방법과 이 비트의 비반전 시키는 방법은 2N가지가 있다. 2N가지의 모든 다른 포트 우선 배열을 이용하므로 각 포트는 한 배역에서 최우선 순위를 가지며, 한 배열에 대하여는 2번째 우선권을…, 다른 배열에 대하여는 최하위의 우선순위를 가진다. 이것은 N=3에 대하여 아래의 표와 같이 도시할 수 있다.
Figure kpo00003
극성버스(101)는 포트 우선순위가 버스(101)내의 극성 발생기(122)로 부터 융통성을 가지고 변화되도록 한다. 가장 간단한 배열은 교번 프레임 전체에 대하여 우선순위 버스를 교체하는 것이다. 포트 번호가 순차적으로 정해진다면 이것은 첫째는 우선순위 번호의 크기와 두번째는 우선순위의 반전에 의한 두 우선순위 배열로 귀착된다. 이러한 배열은 단지 우선순위의 충분한 변화만 제공할 뿐이다.
극성버스(101)는 비반전 동작일때는 LO이고 반전동작일때는 HI이다. 버스(101)의 극성버스 신호는 통로(113)을 거쳐 게이트(402)를 통하여 익스클루시브 게이트(404)의 높은 입력에 인가된다. 부분적으로 통로(426)상에 정상인 LO는 버스(101)사에 신호가 통과하도록 하부 입력상에 게이트(402)를 인에이블시킨다. 익스클루시브 OR 게이트(404)로 부터 포트 우선 비트를 받아들인다. 비스(101)의 비 반전 조건에 대하여 게이트(404)의 높은 입력(LO)과 시프트 레지스터로 부터 포트우선비트(LO)를 가진 게이트(404)의 출력은 LO이다. 우선 버스 신호가 반전 조건에 대하여 HI이고 포트우선 비트가 LO이면 게이트(404)의 출력은 HI가 될 것이다. 그래서 극성버스(101)상의 LO 신호는 게이트(404)의 높은 입력에 LO를 인가하며 시프트 레지스터(400)로 부터 포트 우선비트가 변화되지 않는 게이트(404)를 통과하도록 한다. 게이트(404)의 상부 입력에서 극성 버스상의 HI 신호는 게이트(404)가 하부 입력에 인가된 시프트레지스터 비트를 반전시킨다. 이 반전된 비트는 게이트(406)의 좌측 입력에 인가되며 게이트(406)의 좌측 입력에 인가되며 게이트(406)에 의하여 반전되어 버스(102)에 인가된다. 익스클루시브 OR게이트(404)의 출력신호 또는 익스클루시브 OR게이트(409)의 하부 입력에 인가된다. 그래서 포트 우선신호는 임의의 순차동안에 게이트(406) 및 (409)에 순차적으로 인가되어 게이트(409)가 포트에 의하여 버스(102)에 인가된 각 디지트에 대한 정합 또는 부정합 조건을 검출할 수 있다.
상술한데로 펜딩요청을 갖는 최고의 포트 번호를 갖는 포트는 모든 비트가 통로(401)를 거쳐 시프트 레지스트의 출력을 판독하여 버스(102)에 인가된후에 세트상태로 남게 된다. 이 포트는 비스중재를 능가한다. 플립플롭(412)의 세트 상태와 플립플롭의 Q출력상의 HI는 다음 프레임 펄스의 안내연부상에 플립플롭(412)을 세트시킨다. 플립플롭(421)의 세팅은 Q출력에서 통로(217)에 신호를 인가시켜 데이타 비스(105)에 호출되도록 포트를 지시한다. 플립플롭(421)은 직력 중재가 사전의 임의 사이클과 관련된 데이타 전달로 시간이 중첩되도록 한다.
포트 우선순위의 전체 융통성은, 비트 클럭과 동기화된 극성버스 전이가 유지되는 동안 모든 2N순차를 통하여 극성버스, (101)가 동작 가능하도록 하므로 달성될 수 있다. 2N순차를 얻는 두가지 방법이 있다. 제 1방법은 프레임에 의하여 순서적으로 일어난다. 2N프레임내의 이 방법은 우선순위 배열의 전체 세트가 순환하도록 한다. 다른 방법은 선형 궤환 시프트 레지스터를 이용하여 각 프레임의 각 비트에 대하여 의사랜덤 비트열을 발생한다. 결국 모든 2N우선순위 배열은 사용되나 2N프레임 내에서는 사용되지 않는다.
우선 순위 알고리즘(모든 2N반전 패턴이 모든 포트가 제1 우선순위가 한번, 제2 우선순위가 한번등이 일어나도록 사용됨)은 아래와 같이 증명될 수 있다.
다음과 같은 지시를 가정하자, 즉 PN…P1=N 한 비트에 할당된 포트번호의 비트 이러한 번호는 다른 번호가 이 포트번호를 가질 수 없기 때문에 유일하다. IN…I1=극성버스상의 순차값, 이 동일 순차는 모든 포트에 간다. BN…B0=한 포트에 의하여 임의 버스에 나타난 순차값, PN…P1은 알고리즘
Figure kpo00004
에 의하여 BN…B0로 변환된다.
주어진 버스 우선순위는 알고 있는 순차 BN…B0에 의하여 나타낸다. 예를 들면 제1 우선순위는 000…000이며 제2 우선순위는 000…001 이다. 최종 우선순위는 111…111 이다. 어떤 우선 순위를 갖기 위한 주어진 포트에 대하여 2N순차 IN…I0중에 단지 하나만 존재한다. 예를 들면 제1 우선순위(B3B2B1=000)가 되는 P3P2P1=1을 갖는 한 포트는 극성버스 순차가 I3I2I1=101이 되도록 요구한다. 포트를 제2 우선순위, 제3 우선순위등을 만드는 단지 하나의 극성버스 순차가 또한 존재한다. 그러므로 어떤 주어진 포트에 한번은 제1 우선순위, 한번은 제2 우선순위가 될것이다. 극성버스가 모든 2N가능한 반전패턴을 통하면 임의버스순차 BN…B0는 모든 포트에 대하여 유일하다. 두 포트가 동시에 동일한 버스 우선순위를 가지는 어떤 불일치도 결코 일어나지 않는다. 이것은
Figure kpo00005
이며 포트번호 PN…P0가 모든 포트에 대하여 유일하기 때문이며 극성버스 IN…I0는 모든 포트에 대하여 동일하다.
패킷 스위칭 우선순위 배열을 변경하는 부가된 세분은 어떤 순간에 모든 팬딩 버스요청에 래치되며 어떤 새로운 요청이 주어지기전에 이들 모든 요청을 수행하게 된다. 이것은 플립플롭(422)가 제공되므로 수행될 수 있으며 이 플립플롭은 포트요청 펜딩상태를 지시하도록 세트될 수 있으며 세트되었을때 통로(423)를 통하여 "1"은 스냅쇼트비트(SSB)라 하며 포트번호(427)로 부터 주어진 포트 우선순위 번호의 최상위비트(MSB)앞의 포트의 최상위 비트로 저장된다.
각 포트 요청을 수행하는 플립플롭(422)은 후술하는데로 스냅쇼트 시간동안 세트된다. 각 후속하는 최선선택 기간동안 임의 버스상에 게이트 되는 제 1 비트(SSB)는 각 포트의 플립플롭(422)의 SSB이며 스냅쇼트가 주어진 최종시간을 펜딩하는 요청을 가진다. SSB는 최우선 순위를 가지므로 이러한 비트 세트를 가지는 모든 포트는 플립플롭(422)세트를 갖는 각 포트가 수행될때까지 모든 다른 포트에 우선순위가 주어진다.
새로운 스냅쇼트는 모든 포트가 수행될때 주어진다. 이러한 시간 및 이러한 회선 선택을 위한 SSB의 최종시간에서 임의 버스는 포트가 플립플롭(422)셋트를 갖지 못하기 때문에 LO이며, SSB는 0이요 반전게이트(406)를 통하여 임의 버스는 HI이다. 통로(114-1)상의 이 HI는 게이트(417)의 상부 입력에 인가된다. 만약포트가 펜딩요청신호(216)(HI)를 가지면 AND게이트(417)의 하부 입력은 HI이며 AND 게이트(417)의 출력은 HI이다. 이러한 HI 및 프레임펄스의 트레일링 면부는 플립플롭(418) HI의 Q의 출력을 구동시킨다. 이것은 버스(102)가 SSB 시간동안 HI일때 통로(216)상에 펜딩요청 신호를 갖는 각 포트내에 세트된다.
결과적으로 포트의 플립플롭(422)의 HI출력은 SSB로서 통로(423)을 통하여 포트의 시프트 레지스터에 저장된다. 단지 플립플롭(422)세트를 갖는 포트만이 수행될 것이다. 이러한 모든 포트가 수행될때 HI로서 발생되는 다음 스냅쇼트는 각 시프트 레지스터의 SSB가 0일때 버스(102)에 인가된다.
버스 액세스용 포트의 선택은 플립플롭(421)이 세트될때 플립플롭(422)을 클리어한다. AND 게이트(402)는 버스(102)에 인가된 스냅쇼트를 반전함으로 통로(426)에 의하여 극성버스(102)를 막기 위하여 억제된다. 통로(426)를 통하여 프레임 펄스의 출발은 억제 AND 게이트(402)의 하부 입력에서 반전되어 익스클루시브 OR게이트(404)에 LO 출력신호를 발생한다. 이것은 SSB 비트의 익스클루시브 OR 게이트(404)에 의하여 시프트레지스터(400)가 통로(423)을 통하여 플립플롭(422)로 부터 SSB 비트를 받아들이는 것을 금지한다.
제 5,6 및 7도는 제1도의 극성 발생기(122)를 실시하기 위한 선택적인 배열을 도시한다. 제5도는 하나의 플립플롭으로 나타내었으며 이것의 Q출력이 순차적 프레임에 대하여 교대로 HI 및 LO인 프레임 클럭에 의하여 구동된다. 이것은 익스클루시브게이트(404)의 상부입력에 선택적인 프레임상의 HI 및 LO들을 인가한다. 이것은 상부입력이 프레임에 대하여 LO이고 상부입력이 HI인 프레임에 대하여 시프트 레지스터를 반전시킬때 게이트(404)가 변경되지 않는 시프터 레지스터 비트를 통과시킨다.
제6도는 비트클락에 의하여 구동되는 슈도랜덤 발생기를 포함하는 플립플롭의 극성을 나타낸다. 이 회로는 연속적인 클럭신호신의 극성버스에 인가된 전위를 랜덤화 한다. 다시 말해서 다양한 시프트 레지스터 비터가 반전되는 상태를 랜덤화하며 버스(105)를 호출하기 위한 포트 단계를 랜덤화 한다.
제7도는 카운터(700)와 ROM(701)를 포함한 배역을 나타낸다. 카운터는 비트클럭에 의하여 구동되어 ROM에 어드레스 신호를 인가하며 ROM 은 각 어드레스 신호의 입수에 응답하여 극성버스에 번지지정된 장소의 내용을 판독한다. ROM의 적절한 프로그래밍에 의하여 포트 우선순위를 변화시키기 위한 어떤 원하는 배열이 ROM에 프로그램될 수 있다.

Claims (8)

  1. 각 유니트가 독특한 n디지트 우선번호(427)를 갖는 복수의 유니트(110)중 분할요구 설비에 호출을 할당하기 위한 시스템으로서, 시스템 제어기(100)와, 모든 유니트를 상호 접속하는 임의 버스(102)와, 분할 요구설비(105)에 대해 호출을 요청하고 있는 각 유니트(110)내에서 관련 우선번호(427)의 대응 디지트를 각 디지트씩 순차적으로 임의 버스상에 동시에 중첩시키기 위한 회로망(406)을 구비한 시스템에 있어서, 유니트(110)와 제어기(100)를 상호 접속하는 극성 제어도선(101)과, 예정된 시간마다 극성 제어도선(101)에 반전 신호를 공급하여 이 반전 신호가 극성 제어 도선상에 존재할 때는 중첩 회로망(406)이 응답하여 임의 버스상에 각 디지트를 순차로 중첩시키기 이전에 우선 번호의 대응디지트를 반전시키는 제어기(100)내의 제1회로망(122)과, 한 디지트가 임의 버스에 인가될 때의 임의 버스상의 디지트 값과 각 요청 유니트가 인가하는 대응 디지트의 크기를 순차적으로 비교하기 위한 각 요청 유니트내의 비교 회로망(409)과, 요청 유니트내의 비교 회로망(409)으로 임의 버스(102)의 현재 디지트 값과 유니트(110)에 의해 임의 버스(102)에 현재 인가된 대응 디지트의 값 사이의 규정된 비교 결과를 검출할 때 설비 호출의 혼선을 제거하기 위한 각 요청 유니트내의 제2회로망(412)과, 나머지 유니트의 모든 우선번호의 디지트가 임의버스(102)에 인가된 후 혼란상태로 남아있는 요청 유니트(110)에 대해 분할요구 설비의 호출을 승인하기 위한 제3회로망(421)을 구비하고 있는 것을 특징으로 하는 분할 요구 버스에 호출을 할당하기 위한 시스템.
  2. 제1항에 의한 시스템에 있어서, 복수의 2진 디지트와 중첩 회로망(406)을 구비하는 우선 번호는, 임의 버스에 요청 유니트를 동시에 인가하는 우선 번호 디지트와 대응하는 논리 유니온을 순차적으로 발생시티는 게이트 회로망을 구비하는 것을 특징으로 하는 시스템.
  3. 제2항에 의한 시스템에 있어서, 각각의 유니트(110)가, 결합 회로망(404)과, 규정된 순서대로 각 디지트씩 순차적으로 결합회로망(404)에 우선번호 디지트를 인가하도록 배열된 시프트 레지스터(400)와, 설비호출을 위한 요청동안 관련 유니트에 의해 작동되는데 의해 결합 회로망(404)을 작용시켜 디지트를 시프트 레지스터(400)로 부터 순차적으로 임의 버스(102)로 공급하는 인에이블링 회로망(430, 412)과, 규정된 비교결과를 검출하는 비교 회로망(409)에 응답하여 인에이블링 회로망(430)을 비작동 시키는 제3회로망(410, 412)를 구비하고 있는 것을 특징으로 하는 시스템.
  4. 제3항에 의한 시스템에 있어서, 결합 회로망(404)이 논리 게이트를 구비하고, 인에이블링 회로(430, 412)가 논리 게이트를 작동시키기 위한 관련 유니트에 의해 제1상태로 동작할 수 있고 제3회로(410, 412)에 의해 제2상태로 동작할 수 있는 이중상태 장치(412)를 구비하고 있는 것을 특징으로 하는 시스템.
  5. 제4항에 의한 시스템에 있어서, 비교 회로망이 임의 버스(102)로 부터의 신호와 시프트 레지스터로 부터의 신호에 함께 응답하는 논리게이트(409)를 구비하고 있는 것을 특징으로 하는 시스템.
  6. 제5항에 의한 시스템에 있어서, 인에이블링 회로가, 관련 유니트로부터의 제어 신호와, 논리 장치의 상태를 제어하기 위한 비교회로망에 응답하는 논리 장치를 구비하고 있는 것을 특징으로 하는 시스템.
  7. 각 유니트가 설비호출을 결정하기 위한 독특한 n디지트의 설비호출 우선번호를 갖는 복수의 유니트중 복수의 유니트가 동시에 호출을 요청할 때 분할요구 설비에 호출을 할당하는 방법에 있어서, 예정된 시간마다 제어기로부터 모든 유니트의 극성제어 도선에 반전 신호를 공급하는 단계와, 반전 신호가 현재 극성제어 도선에 공급되지 않았을 때 설비 호출을 동시에 요청하는 각 유니트의 우선번호의 대응 디지트를 임의 버스상에 한 디지트씩 순차적으로 동시에 중첩하는 단계와, 반전 신호가 극성 제어 도선에 동시에 인가될 때 마다 설비호출을 요청하는 각 유니트의 우선번호의 각 디지트의 역 디지트를 임의 버스상에 한 디지트씩 순차적으로 동시에 중첩시키는 단계와, 임의 버스상의 디지트 값을 각 요청 유니트에 의해 인가된 대응 디지트 값과 순차적으로 비교하는 단계와, 임의 버스의 디지트 값과 다음에 한 유니트에 의해 인가된 대응 디지트 값사이의 규정된 비교 결과를 검출할때 어떠한 요청 유니트내의 설비호출 혼돈을 제거하는 단계와, 모든 할당된 우선번호 디지트가 임의 버스에 인가된후 혼돈 상태로 남아있는 유니트에 대한 설비 호출을 승인하는 단계로, 이루어진 것을 특징으로 하는 분할 요구 설비에 호출을 할당하는 방법.
  8. 제7항에 의한 방법에 있어서, 스냅트 시간을 규정하는 단계와, 스냅트 시간의 발생동안 호출을 요청하는 각 유니트내의 논리 장치를 제1상태에서 제2상태로 스위칭 하는 단계와, 스냅트 시간동안 호출을 요청하는 각 설비내의 할당된 우선번호 디지트의 최상위 비트 전문으로서 스냅트 비트를 버스에 인가하는 단계와, 스냅트 비트를 임의 버스에 인가하는 동안 설비에 대한 호출이 승인된 각 유니트내의 논리 장치를 제2상태에서 제1상태로 스위칭하는 단계를 아울러 포함하고 있는 것을 특징으로 하는 분할 요구 설비에 호출을 할당하는 방법.
KR1019830000049A 1982-01-07 1983-01-07 분할요구버스에 호출을 할당하기 위한 시스템 Expired KR880001200B1 (ko)

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