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KR20180021173A - 타이트하게 제어되는 복수의 핀 높이들을 갖는 finfet을 위한 집적 방법 - Google Patents

타이트하게 제어되는 복수의 핀 높이들을 갖는 finfet을 위한 집적 방법 Download PDF

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KR20180021173A
KR20180021173A KR1020187002638A KR20187002638A KR20180021173A KR 20180021173 A KR20180021173 A KR 20180021173A KR 1020187002638 A KR1020187002638 A KR 1020187002638A KR 20187002638 A KR20187002638 A KR 20187002638A KR 20180021173 A KR20180021173 A KR 20180021173A
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글렌 에이. 글래스
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인텔 코포레이션
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

기판 상에 비-평면형 디바이스의 핀을 형성하는 단계 - 핀은 제1 층과 제3 층 사이에 제2 층을 포함함 -; 제2 층을 유전체 재료로 대체하는 단계; 및 핀의 채널 영역 상에 게이트 스택을 형성하는 단계를 포함하는 방법이 개시된다. 유전체층 상에 도전층을 포함하는 핀, 핀의 채널 영역에서 도전층 상에 배치되는 게이트 스택, 및 핀에 형성되는 소스 및 드레인을 포함하는 기판 상의 제1 멀티-게이트 디바이스; 및 유전체층에 의해 분리되는 제1 도전층 및 제2 도전층을 포함하는 핀, 핀의 채널 영역의 제1 도전층 및 제2 도전층 상에 배치되는 게이트 스택, 및 핀에 형성되는 소스 및 드레인을 포함하는 기판 상의 제2 멀티-게이트 디바이스를 포함하는 장치가 개시된다.

Description

타이트하게 제어되는 복수의 핀 높이들을 갖는 FINFET을 위한 집적 방법
낮은 밴드-갭의 클래딩 층(cladding layer)들을 갖는 채널 영역들을 갖는 비-평면형 반도체 디바이스들을 포함하는 반도체 디바이스들.
지난 수십 년 동안에, 집적 회로들의 피쳐들의 스케일링은 끊임없이 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피쳐들로 스케일링하면 반도체 칩들의 제한된 공간 상에서 기능 유닛(functional unit)들의 밀도들을 증가시킬 수 있다. 예를 들어, 트랜지스터의 사이즈를 줄이면 칩 상에 증가된 수의 메모리 디바이스들을 집적할 수 있고, 이는 증가된 용량의 제품들을 제조하는 데 적합하다. 그러나, 더 많은 용량을 위한 드라이브는 문제가 없지 않다. 각각의 디바이스의 성능을 최적화해야 할 필요성이 점차 커지고 있다.
중앙 처리 유닛 디바이스들과 같은 장래의 회로 디바이스들은 고성능 디바이스들 및 낮은 커패시턴스의 저전력 디바이스들 모두가 단일 다이 또는 칩에 집적되기를 원할 것이다. 현재, 3차원의 비-평면형의 금속 산화물 반도체 전계-효과 트랜지스터(metal oxide semiconductor field-effect transistor)(MOSFET)들은 일반적으로 단일 높이의 핀들을 사용한다. 단일 높이 핀들은 설계를 제한하는 경향이 있으며, 절충안들을 필요로 한다.
도 1은, 예를 들어, 웨이퍼 상의 집적 회로 다이 또는 칩의 일부분이고 기판의 표면 상에 형성되는 3차원 회로 디바이스의 핀을 갖는 기판의 일부분의 상면 사시도를 도시한다.
도 2는 핀의 채널 영역 상에 희생 또는 더미 게이트를 형성 및 패터닝한 후의 도 1의 구조체를 도시한다.
도 3a는 얕은(shallow) 소스 및 드레인을 형성한 후의 라인 3-3'을 통한 도 2의 구조체의 실시예를 도시한다.
도 3b는 깊은(deep) 소스 및 드레인을 형성한 후의 라인 3-3'을 통한 도 2의 구조체의 다른 실시예를 도시한다.
도 4는 희생 또는 더미 게이트 스택을 제거한 후의 도 3b의 구조체를 도시한다.
도 5는 도 4의 라인 5-5'를 통한 단면도이다.
도 6은 희생 재료의 층들을 제거한 후의 도 4의 구조체를 도시한다.
도 7은 희생 재료의 층들을 제거한 후의 도 5의 구조체를 도시한다.
도 8은 희생 재료의 층들을 제거함으로써 생성된 개구들(체적들) 내에 유전체 재료를 도입한 후의 도 6의 구조체를 도시한다.
도 9는 희생 재료의 층들을 제거함으로써 생성된 개구들(체적들) 내에 유전체 재료를 도입한 후의 도 7의 구조체를 도시한다.
도 10은 활성 재료의 층들의 일부분을 노출시키기 위해 유전체 재료의 일부분을 제거한 후의 도 8의 구조체를 도시한다.
도 11a는 게이트 전극 또는 채널 영역에서 활성 재료의 제1 층을 노출시키기 위해 유전체 재료의 일부분을 제거한 후의 도 9의 구조체를 도시한다.
도 11b는 게이트 전극 또는 채널 영역에서 활성 재료의 제1 층 및 제2 층을 노출시키기 위해 유전체 재료의 일부분을 제거한 후의 도 9의 구조체를 도시한다.
도 12a는 다른 것에 비해 활성 재료의 하나의 층 상에 게이트 스택을 선택적으로 도입한 후의 도 11a의 구조체를 도시한다.
도 12b는 활성 재료의 층들 각각에 게이트 스택을 도입한 후의 도 11a의 구조체를 도시한다.
도 13은 기판 상의 2개의 3차원 디바이스들의 단면도들을 도시하며, 각각의 디바이스는 상이한 채널 높이를 갖는다.
도 14는 2개의 디바이스들 각각으로부터 게이트 전극 및 게이트 유전체가 제거된 도 13의 구조체의 상면 사시도를 도시한다.
도 15는 도 13의 구조체의 상면 사시도를 도시한다.
도 16은 도 15의 구조체를 수직 단면을 통해 도시하고, 상이한 소스 및 드레인 깊이들을 갖는 2개의 디바이스들을 도시한다.
도 17은 각각이 상이한 채널 높이를 가지며 각각이 유사한 소스 및 드레인 깊이들을 갖는 2개의 3차원 디바이스들의 다른 실시예의 측단면도를 도시한다.
도 18은 하나 이상의 실시예들을 구현하는 인터포저이다.
도 19는 컴퓨팅 디바이스의 실시예를 예시한다.
본 명세서에서 설명되는 실시예들은 타겟으로 하는 또는 미리 결정된 채널 높이들을 갖는 비-평면형 반도체 디바이스들(예를 들어, 3차원 디바이스들), 및 기판 상에 타겟으로 하는 또는 미리 결정된 채널 높이의 비-평면형 반도체 디바이스들을 제조하는 방법들에 관한 것이며, 여기서 이러한 채널 높이는 기판 상의 디바이스들의 복수의 핀 높이들 중 하나일 수 있다. 하나의 그러한 실시예에서, 비-평면형 디바이스의 게이트 스택은 (트라이-게이트 또는 fin-fet 디바이스와 같은) 핀의 채널 영역을 둘러싼다. 이 방법들은 칩 또는 다이 상에 높은 전류를 필요로 하는 고성능 디바이스들과 낮은 커패시턴스의 저전력 디바이스들과 같이 상이한 핀 높이들을 갖는 3차원 디바이스들을 통합할 수 있게 한다.
도 1 내지 도 12b는 맞춤형 또는 선택된 핀 또는 채널 높이를 갖는 비-평면형 멀티-게이트 반도체 디바이스를 형성하거나, 또는 비-평면형 멀티-게이트 반도체 디바이스의 핀 또는 채널 높이를 초기 높이로부터 초기 높이와 상이한 타겟 높이로 변형하는 방법 또는 공정을 설명한다. 맞춤형 접합 영역(소스 및 드레인) 깊이를 갖는 비-평면형 멀티-게이트 디바이스를 형성하는 방법 또한 설명된다. 일 실시예에서, 디바이스는 3차원 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이고, 분리형 디바이스이거나 또는 복수의 중첩된(nested) 디바이스들에서의 하나의 디바이스이다. 이해될 바와 같이, 통상적인 집적 회로의 경우, N- 및 P-채널 트랜지스터들이 모두 단일 기판 상에 제조되어 상보적인 금속 산화물 반도체(complimentary metal oxide semiconductor)(CMOS) 집적 회로를 형성할 수 있다. 또한, 이러한 디바이스들을 집적 회로에 집적하기 위해 추가적인 상호접속부가 제조될 수 있다.
트라이-게이트 트랜지스터들 및 FinFET들과 같은 비-평면형 트랜지스터들의 제조에서, 비교적 작은 게이트 길이들(예를 들어, 약 30㎚ 미만)로 완전히 공핍될 수 있는 트랜지스터들을 형성하기 위해 비-평면형 반도체 본체들이 사용될 수 있다. 이들 반도체 본체들은 일반적으로 핀-형태이며, 따라서 일반적으로 트랜지스터 "핀들"로 지칭된다. 예를 들어, 트라이-게이트 트랜지스터에서, 트랜지스터 핀은 상부면 및 벌크 반도체 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 상에 형성되는 2개의 대향하는 측벽들을 갖는다. 반도체 본체의 상부 또는 상층(superior) 표면 및 측벽들 상에는 게이트 유전체가 형성될 수 있고, 반도체 본체의 상부 또는 상층 표면 상의 게이트 유전체 위 및 반도체 본체의 측벽들 상의 게이트 유전체와 인접하게는 게이트 전극이 형성될 수 있다. 게이트 유전체 및 게이트 전극은 반도체 본체의 3개의 표면들에 인접하기 때문에, 3개의 분리된 채널들 및 게이트들이 형성된다. 3개의 분리된 채널들이 형성되기 때문에, 트랜지스터가 턴온될 때, 반도체 본체가 완전히 공핍될 수 있다. finFET 트랜지스터들과 관련하여, 게이트 재료 및 전극은 2개의 분리된 채널들이 형성되도록 반도체 본체의 측벽들과 접촉한다.
도 1은, 예를 들어, 웨이퍼 상의 집적 회로 다이 또는 칩의 일부분인 실리콘 또는 실리콘-온-인슐레이터(SOI) 기판의 일부분의 상면 사시도를 도시한다. 구체적으로, 도 1은 실리콘 또는 SOI의 기판(110)을 포함하는 구조체(100)를 도시한다. 기판(110)을 오버레이하는 것은 임의적인 버퍼층(120)이다. 일 실시예에서, 버퍼층은 일 실시예에서 성장 기술에 의해 기판(110) 상에 도입되는 실리콘 게르마늄 버퍼이다. 대표적으로, 버퍼층(120)은 대략 수백 나노미터(㎚) 정도의 대표적인 두께를 갖는다.
도 1에 예시된 실시예에서, 기판(110) 및 임의적인 버퍼층(120)의 표면(표면(125)) 상에 N-형 트랜지스터 디바이스 또는 P-형 트랜지스터 디바이스와 같은 트랜지스터 디바이스의 일부분이 배치된다. 이 실시예에서, N-형 또는 P-형 트랜지스터 디바이스에 공통인 것은 버퍼층(120)의 표면(표면(125)) 상에 배치되는 본체 또는 핀(130)이다. 일 실시예에서는, 이 지점에서, 핀(130)이 활성 재료와 희생 재료의 교대하는 층들로 형성된다. 적절한 활성 재료는 실리콘과 같은 반도체 재료이다. 적절한 희생 재료는 활성층의 재료의 격자 구조와 유사한 격자 구조를 갖는 재료이거나, 또는 활성 재료의 격자를 파괴(예를 들어, 변형)시키지 않을 재료이거나, 또는 활성 재료의 격자를 파괴(예를 들어, 변형)시키지 않게 할 두께로 퇴적된다. 적절한 희생 재료는 또한 활성 재료에 비해 선택적으로 제거될 수 있는 재료이다. 실리콘 활성 재료와 함께 사용되는 희생 재료의 예는 실리콘 게르마늄 재료이다. 도 1은 기판(110)의 표면(125) 상(임의적인 버퍼층(120) 상)의 희생층(135A)(베이스층); 희생층(135A) 상의 실리콘 활성층(136A)(제1 층); 활성층(136A) 상의 희생층(135B)(제2 층); 및 희생층(135B) 상의 활성층(136B)(제3 층)을 도시한다. 일 실시예에서, 희생 재료 및 활성 재료의 교대하는 층들(135A-136B)은 3차원 집적 회로 디바이스를 형성하기 위한 종래의 처리 기술들에 따라 형성된다. 대표적으로, 층들(135A-136B)은 기판 상에 에피택셜 성장된 후, (예를 들어, 마스킹 및 에칭 공정에 의해) 핀(130)으로 형성된다. 실리콘 활성 재료 및 실리콘 게르마늄의 희생 재료의 경우, 각각의 실리콘 활성층(활성층들(136A 및 136B))의 대표적인 두께는 30나노미터(㎚) 내지 50㎚의 범위 내에 있고, 각각의 실리콘 게르마늄 희생층(희생층들(135A 및 135B))은 5㎚ 내지 10㎚의 범위 내에 있다. 층들의 두께는 회로 요건에 따라 변할 수 있다는 것이 이해될 것이다.
일 실시예에서, 핀(130)은 높이 치수 H보다 큰 길이 치수 L을 갖는다. 대표적인 길이 범위는 대략 10나노미터(㎚) 내지 1밀리미터(㎜) 정도이고, 대표적인 높이 범위는 대략 5㎚ 내지 200㎚ 정도이다. 핀(130)은 또한 대표적으로 대략 4-10㎚ 정도의 폭 W를 갖는다. 예시된 바와 같이, 핀(130)은 기판(110)의 표면(125)으로부터 연장되거나 표면(125) 상에 있는(또는 임의적으로는 버퍼층(120)으로부터 연장되거나 버퍼층(120) 상에 있는) 3차원 본체이다. 도 1에 예시된 3차원 본체는 직사각형 본체이지만, 이러한 본체들의 처리에서, 사용가능한 툴링들에 의해서는 진정한 의미의 직사각형 형태는 달성될 수 없고, 다른 형상들이 달성될 수 있다는 것이 이해될 것이다. 대표적인 형상들은 사다리꼴 형상(예를 들어, 베이스가 상부보다 넓음) 및 아치 형상을 포함하지만, 이에 제한되지 않는다.
도 2는 핀(130) 상에 희생 또는 더미 게이트 스택을 형성한 후의 도 1의 구조체의 상면 사시도를 도시한다. 일 실시예에서, 게이트 스택은 예를 들어, 실리콘 다이옥사이드(silicon dioxide) 또는 실리콘 다이옥사이드보다 큰 유전 상수를 갖는 유전체 재료(고k의 유전체 재료)의 게이트 유전체층을 포함한다. 일 실시예에서, 게이트 유전체층 상에는 예를 들어, 화학 기상 퇴적 방법(chemical vapor deposition method)에 의해 퇴적된 예를 들어, 폴리실리콘의 희생 또는 더미 게이트(125)가 배치된다. 일 실시예에서, 게이트 스택을 형성하기 위해, 도 1의 구조체 상에 게이트 유전체 재료가 블랭킷 퇴적에 의하는 등에 의해 형성된 후에, 희생 또는 더미 게이트 재료가 블랭킷 퇴적된다. 구조체 위에 마스크 재료가 도입되고 패터닝되어, 지정된 채널 영역에 걸쳐 게이트 스택 재료를 보호한다. 그 다음, 에칭 공정이 바람직하지 않은 영역들에서 게이트 스택 재료를 제거하고 지정된 채널 영역에 걸쳐 게이트 스택을 패터닝하는 데 사용된다. 게이트 스택은 그 대향하는 측면들 상에 스페이서 유전체층들을 포함할 수 있다. 스페이서들(150)에 대한 대표적인 재료는 실리콘 나이트라이드(SiN) 또는 실리콘 카본 질소(SiCN)와 같은 저k의 재료이다. 도 2는 게이트 스택의 측벽들에 인접하고 핀(130) 상에 있는 스페이서(150)들을 도시한다. 스페이서들(150)을 형성하는 하나의 기술은 구조체 상에 막을 퇴적하고, 원하는 영역의 막을 보호한 후, 원하는 스페이서 치수들로 막을 패터닝하도록 에칭하는 것이다.
도 3a 및 도 3b는 핀(130)에서의 접합 영역들(소스 및 드레인)의 형성을 예시하는, 라인 3-3'을 통한 도 2의 구조체의 두 가지 상이한 실시예들을 도시한다. 소스 및 드레인은 게이트 스택(희생 게이트 전극(125)이 게이트 유전체(124) 상에 있음)의 대향하는 측면들 상에서 핀(130)에 형성된다. 소스(160A) 및 드레인(160B)은 핀 재료의 부분들을 제거하고 소스 및 드레인 재료를 에피택셜하게 도입함으로써 형성될 수 있다. 소스(160A) 및 드레인(160B)에 대한 대표적인 재료는 실리콘, 실리콘 게르마늄, 또는 III-V족 또는 IV-V족 화합물 반도체 재료를 포함하지만, 이에 제한되지 않는다. 도 3a는 소스(160A)를 위해 지정된 영역으로부터 활성층(136B)이 제거되고, 드레인(160B)을 위해 지정된 영역으로부터 활성층(136B)이 제거된 것을 도시한다. 이 실시예에서, 소스(160A) 및 드레인(160B)은 이전의 활성층(136B)의 깊이까지 형성된다. 이 실시예에서, 희생층(135B)은 접합부를 형성하기 위해 재료를 제거할 때의 에칭 스톱으로서 사용되고, 소스(160A) 및 드레인(160B) 각각은 희생층(135B)의 표면 상에 형성된다. 도 3b는 지정된 접합 영역들에서 활성층(136B), 활성층(136A) 및 희생층(135B)이 제거된 것을 도시한다. 이 실시예에서, 희생층(135A)은 소스 및 드레인을 위해 재료를 제거할 때의 에칭 스톱으로서 사용된다. 일 실시예에서, 소스(160A) 및 드레인(160B)은 결합된 이전 층들의 깊이까지 형성된다. 도 3a는 얕은 소스 및 드레인을 갖는 디바이스 구조체로서, 도 3b는 깊은 소스 및 드레인을 갖는 디바이스 구조체로서 특징지어질 수 있다.
도 4 내지 도 12b는 깊은 소스 및 드레인에 의해 특징지어지는 도 3b의 디바이스 구조체에 기초하여 실시예들의 디바이스들의 형성을 설명한다. 대안적으로, 도 3a의 디바이스 구조체에 기초하여 디바이스들이 형성될 수 있다는 것이 이해될 것이다.
도 4는 희생 또는 더미 게이트 스택을 제거한 후의 도 3b의 구조체를 도시한다. 일 실시예에서, 희생 또는 더미 게이트 스택을 제거하기 전에, 유전체 재료가 초기 층간 유전체층(ILD0)으로서 구조체 상에 퇴적된다. 일 실시예에서, 유전체 재료(140)는 희생 또는 더미 게이트(125)를 노출시키기 위해 블랭킷으로서 도입된 후 연마되는 실리콘 다이옥사이드 또는 저k의 유전체 재료이다. 그 후, 희생 또는 더미 게이트(125)는 예를 들어, 에칭 공정에 의해 제거된다. 도 5는, 희생 또는 더미 게이트 스택을 제거한 후에, 다시 라인 5-5'를 통한 도 4의 구조체를 도시한다. 도 4 및 도 5를 참조하면, 구조체(100)는 소스(160A)와 드레인(160B) 사이에 배치되고 높이 H를 갖는 핀 또는 채널을 도시한다. 핀은 활성층들 및 적어도 하나의 희생층을 교대하는 스택형 배열로 포함한다. 도 4는 기판(110) 상(임의적인 버퍼층(120) 상)의 희생층(135A); 희생층(135A) 상의 활성층(136A); 활성층(136A) 상의 희생층(135B); 및 희생층(135B) 상의 활성층(136B)을 도시한다.
위에서 언급된 바와 같이, 실시예에 따르면, 희생층(135A)은 소스(160A) 및 드레인(160B) 각각을 형성하기 전에 핀 재료를 제거하기 위한 에칭 스톱으로서 사용된다. 따라서, 소스(160A) 및 드레인(160B)이 희생층(135A) 상에 형성되며, 예시된 실시예에서는, 채널의 높이 H와 대략 동일하거나 이보다 더 높은 높이까지 연장된다. 얕은 소스 및 드레인 실시예(도 3a 참조)에서는, 희생층(135B)이 소스 및 드레인 각각을 형성하기 전에 핀 재료를 제거하기 위한 에칭 스톱으로서 사용된다.
도 6 및 도 7은, 각각, 기판 상의 희생층들(135A 및 135B)을 선택적으로 제거한 후의 도 4 및 도 5의 구조체를 도시한다. 실리콘 게르마늄 재료의 희생층들(135A 및 135B)은 에칭 공정에 의해 실리콘 활성층들(136A 및 136B)에 비해 선택적으로 제거될 수 있다. 실리콘에 비해 선택적으로 실리콘 게르마늄을 제거하는 에칭 화학반응의 일례는 시트르산(citric acid)/플루오르화 수소산(hydrofluoric acid)/질산(nitric acid) 화학반응이다. 일 실시예에서, 소스(160A) 및 드레인(160B) 아래의 희생층이 제거된다. 일 실시예에서, 활성층들(136A-136B) 및 소스(160A) 및 드레인(160B)은 유전체 재료(140)에 의해 지지되며, 따라서 희생층들(135A-135B)의 제거 후에도 손상되지 않은 채로 남는다.
도 8 및 도 9는, 각각, 희생층들(135A-135B)의 제거에 의해 생성된 개구들 또는 체적들 내에 유전체 재료를 도입한 후의 도 6 및 도 7의 구조체를 도시한다. 도 8 및 도 9는 희생층들(135A-135B)의 제거에 의해 생성된 개구들 또는 체적들 내의 실리콘 다이옥사이드 또는 실리콘 나이트라이드와 같은 유전체 재료(165)를 도시한다. 도 8 및 도 9는 유전체 재료(165)가 디바이스의 활성층들(136A 및 136B)을 분리시키는 것을 도시한다. 일 실시예에서, 유전체 재료(165)는 또한 소스(160A) 및 드레인(160B) 아래에 형성된다. 따라서, 일 실시예에서, 유전체 재료(165)는 핀(130)의 활성층(136A) 및 활성층(136B)을 완전히 둘러싼다.
도 10은 에칭 공정에 의해 활성층(136B)의 재료에 비해 유전체 재료(165)의 일부분을 선택적으로 제거한 후의 도 8의 구조체를 도시한다. 도 11a는 활성층(136B)(게이트 전극 영역 또는 채널 영역(145)에서 핀(130)의 전체 활성층들보다 작은 부분이 노출되도록 유전체 재료(165) 리세싱)을 노출시키기 위해 유전체 재료(165)의 일부분을 제거한 후의 도 9의 구조체를 도시한다. 도 11a는 유전체 재료(165)가 게이트 전극 영역(145)으로부터 영역의 활성층(136B)을 노출시키는 깊이까지만 제거된 것을 도시한다. 도 11b는 또한 활성층(136A)을 노출시키기 위해 추가적인 양의 유전체 재료(165)를 대안적으로 제거한 후의 도 9의 구조체를 도시한다.
도 12a 및 도 12b는, 각각, 노출된 활성층의 높이까지 게이트 전극 영역(게이트 전극 영역(145))에 게이트 스택을 도입한 후의 도 11a 및 도 11b의 구조체를 도시한다. 게이트 유전체 및 게이트 전극을 포함하는 게이트 스택이 구조체 상에 도입, 예를 들어, 퇴적된다. 실시예에서, 게이트 전극 스택의 게이트 전극(180)은 금속 게이트를 포함하고, 게이트 유전체층(190)은 실리콘 다이옥사이드의 유전 상수보다 큰 유전 상수를 갖는 재료(고-K의 재료)를 포함한다. 예를 들어, 일 실시예에서, 게이트 유전체층(190)은 하프늄 옥사이드(hafnium oxide), 하프늄 옥시-나이트라이드(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 옥사이드(lanthanum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 옥사이드(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그 조합과 같은 재료를 포함하지만, 이에 제한되지 않는다. 일 실시예에서, 게이트 전극(180)은 금속 나이트라이드(metal nitride)들, 금속 카바이드(metal carbide)들, 금속 실리사이드(metal silicide)들, 금속 알루미나이드(metal aluminide)들, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 옥사이드들과 같은 금속층을 포함하지만, 이에 제한되지 않는다.
도 12a 및 도 12b에 예시된 바와 같이, 디바이스의 핀 또는 채널의 활성 부분은 (게이트 전극(180) 또는 게이트 유전체층(190)을 포함하는) 게이트 스택이 핀을 둘러싸는 것에 의한 높이를 갖는다. 게이트 스택이 있는 활성층(들)의 부분은 핀의 채널 영역을 나타낸다. 도 12a에서, 채널 영역의 높이는 기판(110)의 표면에 대한 핀의 최종층(ultimate layer)인 활성층(136B)의 높이를 나타내는 h1으로서 예시된다. 게이트 스택은 활성층(136B)과 유전체 재료(165)의 계면에서의 지점으로부터 형성된다. 일 실시예에서, 게이트 스택은 유전체 재료(165)의 상층 표면 상에 형성된다. 게이트 스택은 활성층(136B)의 대향하는 측면들 및 활성층(136B)의 상층 표면 상에 형성된다. 도 12b에서, 핀 또는 채널 영역의 활성 부분의 높이는 h1+h2로서 예시된다. 따라서, 도 12b의 활성 핀 또는 채널 영역의 높이 치수는 도 12a의 활성 핀 또는 채널 영역보다 크다. 도 12b에서, 게이트 스택은 활성층(136A)과 유전체 재료(165)의 계면에서의 지점으로부터 형성된다. 도 12b의 게이트 스택은 활성층(136A) 및 활성층(136B)의 대향하는 측면들 상에, 그리고 활성층(136B)(핀의 최종 층)의 상층 표면 상에 형성된다. 게이트 스택은 도 12a의 활성층(136B) 상에 선택적으로(활성층(136A)에 비해 선택적으로), 그리고 도 12b의 활성층(136B) 및 활성층(136A) 모두 상에 존재한다. 도 12a 및 도 12b의 실시예 각각에서, 게이트 스택은 활성층(도 12a) 또는 층들(도 12b)의 대향하는 측벽 표면들 상에, 그리고 (보이는 바와 같은) 최종 활성층의 상층 표면 상에 형성된다. 다른 실시예에서, 게이트 스택은 측벽 표면들 상에만 형성될 수 있고, 최종 활성층의 상층 표면 상에는 형성되지 않을 수 있다.
도 13 내지 도 15는 기판 상에 2개의 디바이스들의 존재를 도시하기 위해 도 12a의 구조체의 확장된 도면들을 도시한다. 디바이스 A는 도 12a에 예시된 디바이스(활성 핀 높이 h1)이다. 디바이스 B는 도 12b에 예시된 디바이스와 유사한 제2의 3차원 또는 비-평면형 멀티-게이트 디바이스이고, 활성 재료층들(1360A 및 1360B), 게이트 유전체(1900) 및 게이트 전극(1800)을 갖는 핀(활성 핀 또는 채널 높이 h1+h2)을 도시한다. 도 14는 각각의 디바이스의 게이트 유전체 및 게이트 전극이 제거된 디바이스 A 및 디바이스 B의 상면 사시도를 도시한다. 도 15는 게이트 유전체 및 게이트 전극이 제 자리에 있는 동일한 상면 사시도를 도시한다. 예시된 디바이스들은 유전체 재료(예를 들어, ILD0)에 의해 덮일 것이라는 점이 이해될 것이다. 이러한 유전체 재료는 구조체 상의 디바이스들을 모호하게 하지 않도록 본 논의의 목적을 위해 예시되지 않는다.
도 13 내지 도 15를 참조하면, 디바이스 A와 동일한 기판 상의 디바이스 B는 디바이스 A의 활성 핀 또는 채널 높이보다 큰 활성 핀 또는 채널 높이를 갖는다. 따라서, 본 명세서에서 설명되는 공정 흐름에 따라, 동일한 구조체 상에 상이한 활성 핀 높이들(상이한 활성 채널 치수들(예를 들어, 상이한 체적들)), 및 임의적으로는 상이한 소스 및 드레인 깊이들을 갖는 디바이스들을 집적하기 위한 방법이 예시된다. 디바이스 A는 디바이스 B보다 대표적으로 더 짧은 채널 치수를 갖는다. 디바이스 A 및 디바이스 B는 동일한 공정 흐름에서 형성될 수 있다. 대표적으로, 보다 큰 활성 채널 치수들을 갖는 디바이스 B를 형성하기 위해, 도 11a를 참조하여 설명된 바와 같이, 디바이스 A의 활성층(136B) 및 디바이스 B의 활성층(1360B)을 노출시키기 위해 유전체 재료(165)를 제거 또는 리세싱한 후에, 디바이스 B의 활성층(1360A)을 노출시키도록 유전체 재료(165)를 제거 또는 리세싱하는 에칭 동안에 디바이스 A는 보호될 수 있다.
대표적으로, 디바이스 A는 더 낮은 커패시턴스를 필요로 하고 더 적은 누설을 요구하는 응용들에서 사용될 수 있다. 하나의 예는 그래픽 응용들을 위한 디바이스이다. 디바이스 B는 대표적으로 고전류가 요구되는 고성능 응용들에 사용될 수 있다. 예시에서, 디바이스 A는 디바이스 B의 활성 핀 높이의 대략 절반 사이즈인 활성 핀 높이를 갖는다. 활성 핀 높이는, 핀을 형성하는 교대하는 활성층 및 수동층의 배치 및/또는 두께를 변형함으로써, 높이의 절반, 높이의 4분의 3, 높이의 4분의 1 등을 포함하는 임의의 원하는 높이로 변형될 수 있다는 것이 이해될 것이다.
도 13 내지 도 15에서는, 3차원 트랜지스터 디바이스 구조체들이 상이한 채널 높이들을 갖는 것으로 예시되어 있다. 대표적으로, 채널 높이 h1을 갖는 3차원 트랜지스터 디바이스 구조체(디바이스 A, 도 13)는 도 3a를 참조하여 설명된 얕은 소스/드레인 구성들을 사용할 수 있다. 다른 실시예에서, 높이 h1의 채널을 갖는 3차원 트랜지스터 디바이스 구조체는 도 3b를 참조하여 설명된 깊은 소스/드레인 구성을 사용할 수 있다. 일 실시예에서, 높이 h1+h2의 채널을 갖는 3차원 트랜지스터 디바이스 구조체는 도 3a를 참조하여 설명된 얕은 소스/드레인 구성을 사용할 수 있다. 다른 실시예에서, 높이 h1+h2의 채널을 갖는 3차원 트랜지스터 디바이스 구조체(디바이스 B, 도 13)는 도 3b를 참조하여 설명된 깊은 소스/드레인 구성을 사용할 수 있다. 디바이스들의 임의의 실시예는 구조체 상에 개별적으로 또는 다른 3차원 멀티-게이트 디바이스들을 포함하는 다른 실시예 또는 다른 디바이스들과 조합하여 형성될 수 있다.
도 16은 라인 16-16'를 통한 도 15의 구조체의 단면을 도시한다. 이 실시예에서, 디바이스 A는, 활성 핀 높이 h1를 갖는 것에 더하여, 얕은 소스(160A) 및 드레인(160B)을 갖는다(소스 및 드레인은 활성층(136B)과 활성층(136A) 사이의 유전체 재료(165)의 깊이까지 형성된다(도 13 참조)). 디바이스 A의 소스 및 드레인이 핀(130)의 희생 재료를 유전체 재료(165)로 대체하기 전에 형성되었기 때문에(도 3a 참조), 그리고 희생 재료(135B)는 소스 및 드레인을 위한 핀의 영역들을 형성하는 공정에서 에칭 스톱으로서 사용되었기 때문에, 디바이스 A는 활성층(136B)과 활성층(136A) 사이에 있는 유전체 재료(165)를 배제하고 활성층(136B)에 형성된 소스 및 드레인을 갖는다. 디바이스 A는 또한 스페이서들(150) 사이 및 게이트 유전체(190) 상에 게이트 전극(180)을 포함한다. 이 실시예에서, 디바이스 B는 깊은 소스(1600A) 및 깊은 드레인(1600B)을 갖는다(소스 및 드레인은 활성층(1360A) 아래의 유전체 재료(165)의 깊이까지 형성된다(도 13 참조)). 디바이스 B는 또한 스페이서들(1500) 사이 및 게이트 유전체(1900) 상에 게이트 전극(1800)을 포함한다.
도 17은 상이한 채널 높이들을 갖는 멀티-게이트 트랜지스터 디바이스들을 포함하는 구조체의 다른 실시예의 단면을 도시한다. 이 실시예에서, 디바이스 A 및 디바이스 B 각각은 깊은 소스 및 드레인을 갖는다(소스 및 드레인은 활성층(136A) 아래의 유전체 재료(165)의 깊이까지 형성된다(도 13 참조)).
따라서, 본 명세서에서 설명되는 공정 흐름에 따라, 동일한 구조체 상에 상이한 활성 핀 높이들(상이한 활성 채널 치수들(예를 들어, 상이한 체적들)), 및 임의적으로는 상이한 소스 및 드레인 깊이들을 갖는 디바이스들을 집적하기 위한 방법이 예시된다. 디바이스 A는 디바이스 B보다 대표적으로 더 짧은 채널 치수를 갖는다. 대표적으로, 디바이스 A는 더 낮은 커패시턴스를 필요로 하고 더 적은 누설을 요구하는 응용들에서 사용될 수 있다. 하나의 예는 그래픽 응용들을 위한 디바이스이다. 디바이스 B는 대표적으로 고전류가 요구되는 고성능 응용들에 사용될 수 있다. 예시에서, 디바이스 A는 디바이스 B의 활성 핀 높이의 대략 절반 사이즈인 활성 핀 높이를 갖는다. 활성 핀 높이는, 핀을 형성하는 교대하는 활성층 및 수동층의 배치 및/또는 두께를 변형함으로써, 높이의 절반, 높이의 4분의 3, 높이의 4분의 1 등을 포함하는 임의의 원하는 높이로 변형될 수 있다는 것이 이해될 것이다.
위에서 설명된 공정의 추가적인 이점은 채널 부분(들)의 분리이다. 도 14 또는 도 15에 가장 잘 예시된 바와 같이, 분리 기술로서 소스(160A) 또는 소스(1600A) 및 드레인(160B) 또는 드레인(1600B) 각각 아래에 임플란트들 또는 도펀트 영역들을 갖는 대신에, 디바이스는 디바이스를 전기적으로 분리시키기 위해 소스 및 드레인 아래에, 또한 채널 아래에 유전체 재료(165)를 포함한다. 분리는 얕은 소스/드레인(도 14의 디바이스 A 참조) 구성 및 깊은 소스/드레인(도 4의 디바이스 B 참조) 구성 각각에서 구현될 수 있다는 것에 유의하도록 한다.
도 18은 하나 이상의 실시예들을 포함하는 인터포저를 예시한다. 인터포저(200)는 제1 기판(202)을 제2 기판(204)에 브리징하기 위해 사용되는 개재 기판이다. 제1 기판(202)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(204)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(200)의 목적은 보다 넓은 피치로 접속을 확장시키거나 또는 접속을 상이한 접속으로 재라우팅하는 것이다. 예를 들어, 인터포저(200)는 제2 기판(204)에 후속적으로 연결될 수 있는 볼 그리드 어레이(ball grid array)(BGA)(206)에 집적 회로 다이를 연결할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(202/204)은 인터포저(200)의 대향하는 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(202/204)은 인터포저(200)의 동일한 측면에 부착된다. 추가적인 실시예들에서는, 3개 이상의 기판들이 인터포저(200)를 통해 상호접속된다.
인터포저(200)는 에폭시 수지, 유리 섬유-강화 에폭시 수지, 세라믹 재료 또는 폴리이미드(polyimide)와 같은 폴리머 재료로 형성될 수 있다. 추가적인 구현들에서, 인터포저는 실리콘, 게르마늄 및 다른 III-V족 및 IV족 재료들과 같이 반도체 기판에서 사용하기 위해 위에서 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저는 TSV(through-silicon via)들(212)을 포함하되, 이에 제한되지 않는 금속 상호접속부들(208) 및 비아들(210)을 포함할 수 있다. 인터포저(200)는 수동 및 능동 디바이스들 모두를 포함하는 임베디드 디바이스들(214)을 추가로 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들 및 ESD(electrostatic discharge) 디바이스들을 포함하지만, 이에 제한되지 않는다. 무선 주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들 또한 인터포저(200) 상에 형성될 수 있다.
실시예들에 따르면, 본 명세서에 개시된 장치들 또는 공정들은 인터포저(200)의 제조에 사용될 수 있다.
도 19는 일 실시예에 따른 컴퓨팅 디바이스(300)를 예시한다. 컴퓨팅 디바이스(300)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이들 컴포넌트들은 하나 이상의 마더보드들에 부착된다. 대안적인 실시예에서, 이들 컴포넌트들은 마더보드 대신에 단일 시스템-온-칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(300)의 컴포넌트들은 집적 회로 다이(302) 및 적어도 하나의 통신 칩(308)을 포함하지만, 이에 제한되지 않는다. 일부 구현들에서, 통신 칩(308)은 집적 회로 다이(302)의 일부로서 제조된다. 집적 회로 다이(302)는 CPU(304)뿐만 아니라, 임베디드 DRAM(eDRAM) 또는 스핀-전달 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있으면서 종종 캐시 메모리로서 사용되는 온-다이 메모리(306)를 포함할 수 있다.
컴퓨팅 디바이스(300)는 마더보드에 물리적으로 및 전기적으로 연결될 수도 연결되지 않을 수도, 또는 SoC 다이 내에 제조될 수도 제조되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(310)(예를 들어, DRAM), 비휘발성 메모리(312)(예를 들어, ROM 또는 플래시 메모리), 그래픽스 처리 장치(314)(GPU), 디지털 신호 프로세서(316), 암호화 프로세서(crypto processor)(342)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 칩셋(320), 안테나(322), 디스플레이 또는 터치스크린 디스플레이(324), 터치스크린 제어기(326), 배터리(328) 또는 다른 전원, 전력 증폭기(도시 생략), GPS(global positioning system) 디바이스(344), 나침반(330), 모션 코프로세서 또는 센서들(332)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(334), 카메라(336), 사용자 입력 디바이스들(338)(예를 들어, 키보드, 마우스, 스타일러스 및 터치패드 등), 및 대용량 스토리지 디바이스(340)(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(308)은 컴퓨팅 디바이스(300)로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(308)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩들(308)을 포함할 수 있다. 예를 들어, 제1 통신 칩(308)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(308)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 특정 응용을 위한 맞춤형 핀 높이들(예를 들어, 프로세서(304)에서의 상이한 핀 높이들)을 갖는 3차원 멀티-게이트 트랜지스터 디바이스들을 포함하여 본 명세서에서 설명된 실시예들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(308)은 또한 변형된 또는 맞춤형 핀 높이들을 포함하는 3차원 트랜지스터 디바이스들을 포함하여 위에서 설명된 실시예들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
추가적인 실시예들에서, 컴퓨팅 디바이스(300) 내에 하우징된 다른 컴포넌트는 변형된 또는 맞춤형 핀 높이들을 포함하는 3차원 트랜지스터 디바이스들을 포함하여 위에서 설명된 구현들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(300)는 랩탑 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
다음 예들은 실시예들에 관한 것이다.
예 1은, 기판 상에 비-평면형 디바이스의 핀을 형성하는 단계 - 핀은 제1 층과 제3 층 사이에 제2 층을 포함하고, 제2 층은 제1 층의 재료 및 제3 층의 재료와 상이한 재료를 포함함 -; 제2 층을 유전체 재료로 대체하는 단계; 및 핀의 채널 영역 상에 게이트 스택을 형성하는 단계 - 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 - 를 포함하는 방법이다.
예 2에서, 예 1의 핀을 형성하는 단계는 제2 층과 유사한 재료로 기판 상에 베이스층을 형성하고 베이스층 상에 제1 층을 형성하는 단계를 포함한다.
예 3에서, 예 2의 제2 층을 유전체 재료로 대체하는 단계는 제2 층 및 베이스층 모두를 유전체 재료로 대체하는 단계를 포함한다.
예 4에서, 예들 1 내지 3 중 어느 하나의 예의 제2 층은 제1 층의 재료 및 제3 층의 재료에 비해 선택적으로 에칭될 수 있는 재료를 포함한다.
예 5에서, 예들 1 내지 4 중 어느 하나의 예의 방법은 채널의 각각의 대향하는 측면들 상에서 디바이스의 핀의 접합 영역들에 소스 및 드레인을 형성하는 단계를 추가로 포함한다.
예 6에서, 제3 층은 핀의 최종층을 포함하고, 예 5의 소스 및 드레인을 형성하는 단계는 접합 영역들에서 적어도 제3 층을 제거하고 접합 영역들에 접합 재료를 도입하는 단계를 포함한다.
예 7에서, 제2 층을 유전체 재료로 대체하는 단계 후에, 예들 1 내지 6 중 어느 하나의 예의 방법은 게이트 전극 영역에서 제1 층 및 제3 층 중 적어도 하나의 층을 노출시키는 단계를 포함한다.
예 8에서, 제3 층은 핀의 최종층을 포함하고, 예 7의 제1 층 및 제3 층 중 적어도 하나의 층을 노출시키는 단계는 제3 층만을 노출시키는 단계를 포함하고, 게이트 스택을 형성하는 단계는 노출된 제3 층 상에 게이트 스택을 형성하는 단계를 포함한다.
예 9에서, 예 7의 제1 층 및 제3 층 중 적어도 하나의 층을 노출시키는 단계는 제1 층 및 제3 층 각각을 노출시키는 단계를 포함하고, 게이트 스택을 형성하는 단계는 노출된 제1 층 및 제3 층 각각 상에 게이트 스택을 형성하는 단계를 포함한다.
예 10에서, 예들 1 내지 9 중 어느 하나의 예의 게이트 스택을 형성하는 단계는 제3 층에 비해 제1 층 상에 게이트 스택을 선택적으로 형성하는 단계를 포함한다.
예 11은, 기판 상의 제1 비-평면형 멀티-게이트 디바이스 - 기판 상의 제1 비-평면형 멀티-게이트 디바이스는, 유전체층 상에 도전층을 포함하면서 기판의 표면 상에 배치되는 핀, 핀의 채널 영역에서 도전층 상에 배치되는 게이트 스택 - 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 채널 영역의 대향하는 측면들 상에서 핀에 형성되는 소스 및 드레인 - 소스 및 드레인은 유전체층을 배제하고 도전층의 일부분에 형성됨 - 을 포함함 -; 및 기판 상의 제2 비-평면형 멀티-게이트 디바이스 - 기판 상의 제2 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 제1 도전층 및 제2 도전층을 포함하면서 기판의 표면 상에 배치되는 핀, 핀의 채널 영역에서 제1 도전층 및 제2 도전층 각각 상에 배치되는 게이트 스택 - 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 채널 영역의 대향하는 측면들 상에서 핀에 형성되는 소스 영역 및 드레인 영역 - 소스 및 드레인은 핀의 제1 도전층 및 제2 도전층 각각에 형성됨 - 을 포함함 - 를 포함하는 장치이다.
예 12에서, 예 11의 제1 멀티-게이트 디바이스의 핀의 도전층은 핀의 최종층이고, 제1 멀티-게이트 디바이스의 게이트 스택은 도전층과 도전층의 대향하는 측면들 상의 유전체층의 계면으로부터 형성된다.
예 13에서, 예 11 또는 12의 제1 멀티-게이트 디바이스의 핀은 도전층의 두께, 유전체층의 두께 및 제3 층의 두께에 의해 정의되는 높이 치수를 포함하고, 도전층은 유전체층에 의해 제3 층으로부터 분리된다.
예 14에서, 예들 11 내지 13 중 어느 하나의 예의 제1 멀티-게이트 디바이스의 핀 및 제2 멀티-게이트 디바이스의 핀은 유사한 재료층들을 포함한다.
예 15에서, 예들 11 내지 14 중 어느 하나의 예의 제1 멀티-게이트 디바이스의 소스 및 드레인은 유전체층의 깊이까지 형성된다.
예 16에서, 예들 11 내지 15 중 어느 하나의 예의 제2 멀티-게이트 디바이스의 핀의 제2 도전층은 핀의 최종층이고, 제2 멀티-게이트 디바이스의 게이트 스택은 제1 도전층, 유전체층 및 제2 도전층의 제2 도전층의 대향하는 측면들 상에 형성된다.
예 17에서, 예들 11 내지 16 중 어느 하나의 예의 제2 멀티-게이트 디바이스의 핀의 유전체층은 제2 유전체층이고, 핀은 제1 유전체층을 추가로 포함하고, 제1 도전층은 제1 유전체층 상에 배치된다.
예 18에서, 예 16의 제2 멀티-게이트 디바이스의 소스 및 드레인은 제1 유전체층의 깊이까지 형성된다.
예 19는, 기판 상의 제1 비-평면형 멀티-게이트 디바이스 - 기판 상의 제1 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 도전층 및 제2 층을 포함하면서 기판의 표면 상에 배치되는 핀, 핀의 채널 영역에서 제1 도전층 상에 배치되는 게이트 스택 - 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 채널 영역의 대향하는 측면들 상에서 핀에 형성되는 소스 및 드레인 - 소스 및 드레인은 핀의 제1 도전층 및 제2 층 각각에 형성됨 - 을 포함함 -; 및 기판 상의 제2 비-평면형 멀티-게이트 디바이스 - 기판 상의 제2 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 제1 도전층 및 제2 도전층을 포함하면서 기판의 표면 상에 배치되는 핀, 핀의 채널 영역에서 제1 도전층 및 제2 도전층 각각 상에 배치되는 게이트 스택 - 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 채널 영역의 대향하는 측면들 상에서 핀에 형성되는 소스 및 드레인 - 소스 및 드레인은 핀의 제1 도전층 및 제2 도전층 각각에 형성됨 - 을 포함함 - 를 포함하는 장치이다.
예 20에서, 예 19의 제1 멀티-게이트 디바이스의 핀의 도전층은 핀의 최종층이고, 제1 멀티-디바이스의 게이트 스택은 제2 도전층과 제2 도전층의 대향하는 측면들 상의 유전체층 사이의 계면으로부터 및 도전층의 상층 표면 상에 형성된다.
예 21에서, 예 19 또는 예 20의 제1 멀티-게이트 디바이스의 핀 및 제2 멀티-게이트 디바이스의 핀은 유사한 재료층들을 포함한다.
예 22에서, 예들 19 내지 21 중 어느 하나의 예의 제2 멀티-게이트 디바이스의 핀의 제2 도전층은 핀의 최종층이고, 제2 멀티-디바이스의 게이트 스택은 제1 도전층, 유전체층 및 제2 도전층의 제2 도전층의 대향하는 측면들 상에 형성된다.
예 23에서, 예들 19 내지 22 중 어느 하나의 예의 제2 멀티-게이트 디바이스의 핀의 유전체층은 제2 유전체층이고, 핀은 제1 유전체층을 추가로 포함하고, 제1 도전층은 제1 유전체층 상에 배치된다.
예 24에서, 예 23의 제2 멀티-게이트 디바이스의 소스 및 드레인은 제1 유전체층의 깊이까지 형성된다.
요약서에 설명된 것을 포함하여, 예시된 구현들의 상기 설명은 본 발명을 개시된 정확한 형태들로 제한하거나 총망라적인 것으로 하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 예들은 예시적인 목적들을 위해 본 명세서에서 설명되었지만, 관련 기술분야의 통상의 기술자라면 인식할 것인 바와 같이, 범위 내에서 다양한 등가의 변형들이 가능하다.
이러한 변형들은 상기 상세한 설명에 비추어 행해질 수 있다. 이하의 청구 범위에서 사용되는 용어들은 본 발명을 본 명세서 및 청구범위에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는 청구 범위 해석의 확립된 교리에 따라 해석되는 이하의 청구 범위에 의해 완전히 결정되어야 한다.

Claims (24)

  1. 방법으로서,
    기판 상에 비-평면형 디바이스의 핀을 형성하는 단계 - 상기 핀은 제1 층과 제3 층 사이에 제2 층을 포함하고, 상기 제2 층은 상기 제1 층의 재료 및 상기 제3 층의 재료와 상이한 재료를 포함함 -;
    상기 제2 층을 유전체 재료로 대체하는 단계; 및
    상기 핀의 채널 영역 상에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 핀을 형성하는 단계는 상기 제2 층과 유사한 재료로 상기 기판 상에 베이스층을 형성하고 상기 베이스층 상에 상기 제1 층을 형성하는 단계를 포함하는 방법.
  3. 제2항에 있어서, 상기 제2 층을 유전체 재료로 대체하는 단계는 상기 제2 층 및 상기 베이스층 모두를 상기 유전체 재료로 대체하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 제2 층은 상기 제1 층의 재료 및 상기 제3 층의 재료에 비해 선택적으로 에칭될 수 있는 재료를 포함하는 방법.
  5. 제1항에 있어서, 상기 채널의 각각의 대향하는 측면들 상에서 상기 디바이스의 상기 핀의 접합 영역들에 소스 및 드레인을 형성하는 단계를 추가로 포함하는 방법.
  6. 제5항에 있어서, 상기 제3 층은 상기 핀의 최종층(ultimate layer)을 포함하고, 상기 소스 및 드레인을 형성하는 단계는 상기 접합 영역들에서 적어도 상기 제3 층을 제거하고 상기 접합 영역들에 접합 재료를 도입하는 단계를 포함하는 방법.
  7. 제1항에 있어서, 상기 제2 층을 유전체 재료로 대체하는 단계 후에, 상기 방법은 게이트 전극 영역에서 상기 제1 층 및 상기 제3 층 중 적어도 하나의 층을 노출시키는 단계를 포함하는 방법.
  8. 제7항에 있어서, 상기 제3 층은 상기 핀의 최종층을 포함하고, 상기 제1 층 및 상기 제3 층 중 적어도 하나의 층을 노출시키는 단계는 상기 제3 층만을 노출시키는 단계를 포함하고, 상기 게이트 스택을 형성하는 단계는 상기 노출된 제3 층 상에 상기 게이트 스택을 형성하는 단계를 포함하는 방법.
  9. 제7항에 있어서, 상기 제1 층 및 상기 제3 층 중 적어도 하나의 층을 노출시키는 단계는 상기 제1 층 및 상기 제3 층 각각을 노출시키는 단계를 포함하고, 상기 게이트 스택을 형성하는 단계는 상기 노출된 제1 층 및 제3 층 각각 상에 상기 게이트 스택을 형성하는 단계를 포함하는 방법.
  10. 제1항에 있어서, 상기 게이트 스택을 형성하는 단계는 상기 제3 층에 비해 상기 제1 층 상에 상기 게이트 스택을 선택적으로 형성하는 단계를 포함하는 방법.
  11. 장치로서,
    기판 상의 제1 비-평면형 멀티-게이트 디바이스 - 상기 기판 상의 제1 비-평면형 멀티-게이트 디바이스는, 유전체층 상에 도전층을 포함하면서 상기 기판의 표면 상에 배치되는 핀, 상기 핀의 채널 영역에서 상기 도전층 상에 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 상기 채널 영역의 대향하는 측면들 상에서 상기 핀에 형성되는 소스 및 드레인 - 상기 소스 및 상기 드레인은 상기 유전체층을 배제하고 상기 도전층의 일부분에 형성됨 - 을 포함함 -; 및
    상기 기판 상의 제2 비-평면형 멀티-게이트 디바이스 - 상기 기판 상의 제2 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 제1 도전층 및 제2 도전층을 포함하면서 상기 기판의 표면 상에 배치되는 핀, 상기 핀의 채널 영역에서 상기 제1 도전층 및 상기 제2 도전층 각각 상에 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 상기 채널 영역의 대향하는 측면들 상에서 상기 핀에 형성되는 소스 및 드레인 - 상기 소스 및 상기 드레인은 상기 핀의 상기 제1 도전층 및 상기 제2 도전층 각각에 형성됨 - 을 포함함 -
    를 포함하는 장치.
  12. 제11항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 핀의 상기 도전층은 상기 핀의 최종층이고, 상기 제1 멀티-게이트 디바이스의 상기 게이트 스택은 상기 도전층과 상기 도전층의 대향하는 측면들 상의 상기 유전체층의 계면으로부터 형성되는 장치.
  13. 제11항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 핀은 상기 도전층의 두께, 상기 유전체층의 두께 및 제3 층의 두께에 의해 정의되는 높이 치수를 포함하고, 상기 도전층은 상기 유전체층에 의해 상기 제3 층으로부터 분리되는 장치.
  14. 제11항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 핀 및 상기 제2 멀티-게이트 디바이스의 상기 핀은 유사한 재료층들을 포함하는 장치.
  15. 제11항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 소스 및 상기 드레인은 상기 유전체층의 깊이까지 형성되는 장치.
  16. 제11항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 핀의 상기 제2 도전층은 상기 핀의 최종층이고, 상기 제2 멀티-게이트 디바이스의 상기 게이트 스택은 상기 제1 도전층, 상기 유전체층 및 상기 제2 도전층의 상기 제2 도전층의 대향하는 측면들 상에 형성되는 장치.
  17. 제11항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 핀의 상기 유전체층은 제2 유전체층이고, 상기 핀은 제1 유전체층을 추가로 포함하고, 상기 제1 도전층은 상기 제1 유전체층 상에 배치되는 장치.
  18. 제17항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 소스 및 상기 드레인은 상기 제1 유전체층의 깊이까지 형성되는 장치.
  19. 장치로서,
    기판 상의 제1 비-평면형 멀티-게이트 디바이스 - 상기 기판 상의 제1 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 도전층 및 제2 층을 포함하면서 상기 기판의 표면 상에 배치되는 핀, 상기 핀의 채널 영역의 상기 제1 도전층 상에 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 상기 채널 영역의 대향하는 측면들 상에서 상기 핀에 형성되는 소스 및 드레인 - 상기 소스 및 상기 드레인은 상기 핀의 상기 제1 도전층 및 상기 제2 층 각각에 형성됨 - 을 포함함 -; 및
    상기 기판 상의 제2 비-평면형 멀티-게이트 디바이스 - 상기 기판 상의 제2 비-평면형 멀티-게이트 디바이스는, 유전체층에 의해 분리되는 제1 도전층 및 제2 도전층을 포함하면서 상기 기판의 표면 상에 배치되는 핀, 상기 핀의 채널 영역의 상기 제1 도전층 및 상기 제2 도전층 각각 상에 배치되는 게이트 스택 - 상기 게이트 스택은 게이트 유전체 재료 및 게이트 전극을 포함함 -, 및 상기 채널 영역의 대향하는 측면들 상에서 상기 핀에 형성되는 소스 및 드레인 - 상기 소스 및 상기 드레인은 상기 핀의 상기 제1 도전층 및 상기 제2 도전층 각각에 형성됨 - 을 포함함 -
    를 포함하는 장치.
  20. 제19항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 핀의 상기 도전층은 상기 핀의 최종층이고, 상기 제1 멀티-디바이스의 상기 게이트 스택은 상기 제2 도전층과 상기 제2 도전층의 대향하는 측면들 상의 상기 유전체층 사이의 계면으로부터 및 상기 도전층의 상층 표면(superior surface) 상에 형성되는 장치.
  21. 제19항에 있어서, 상기 제1 멀티-게이트 디바이스의 상기 핀 및 상기 제2 멀티-게이트 디바이스의 상기 핀은 유사한 재료층들을 포함하는 장치.
  22. 제19항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 핀의 상기 제2 도전층은 상기 핀의 최종층이고, 상기 제2 멀티-디바이스의 상기 게이트 스택은 상기 제1 도전층, 상기 유전체층 및 상기 제2 도전층의 상기 제2 도전층의 대향하는 측면들 상에 형성되는 장치.
  23. 제19항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 핀의 상기 유전체층은 제2 유전체층이고, 상기 핀은 제1 유전체층을 추가로 포함하고, 상기 제1 도전층은 상기 제1 유전체층 상에 배치되는 장치.
  24. 제23항에 있어서, 상기 제2 멀티-게이트 디바이스의 상기 소스 및 상기 드레인은 상기 제1 유전체층의 깊이까지 형성되는 장치.
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