KR20130070347A

KR20130070347A - 반도체장치 제조 방법

Info

Publication number: KR20130070347A
Application number: KR1020110137626A
Authority: KR
Inventors: 한정대
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-12-19
Filing date: 2011-12-19
Publication date: 2013-06-27
Also published as: US8603919B2; US20130157441A1

Abstract

본 발명은 공정 마진 감소 및 패턴의 쓰러짐 현상을 방지하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 셀영역과 주변영역을 갖는 기판 상에 피식각층 및 제1하드마스크층을 형성하는 단계; 상기 셀영역의 제1하드마스크층 상에 제1방향으로 연장된 라인타입의 제2하드마스크패턴을 형성하는 단계; 상기 셀영역의 제2하드마스크패턴을 포함하는 셀영역 및 주변영역의 제1하드마스크층 상에 제3하드마스크층을 형성하는 단계; 상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 각각 셀스페이서 및 페리스페이서를 형성하는 단계; 상기 셀영역의 희생패턴을 제거하는 단계; 상기 셀스페이서와 상기 주변영역의 페리스페이서 및 희생패턴을 식각배리어로 상기 제3하드마스크층을 식각하는 단계; 상기 제3하드마스크층 및 상기 셀영역의 제2하드마스크패턴을 식각배리어로 제1하드마스크층을 식각하는 단계; 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 장축과 단축을 갖는 사선방향의 타원형 셀오픈부와 제2방향으로 연장된 라인타입의 페리오픈부를 각각 형성하는 단계; 및 상기 셀오픈부와 페리오픈부를 채우는 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE CONTACT}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 활성영역 제조 방법에 관한 것이다.

소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있어, 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.

이를 해결하기 위해, DPT(Double Patterning Technology) 공정이 적용되고 있으며, 특히 스페이서를 이용한 SPT(Spacer Patterning Technology) 공정이 적용되고 있다.

한편, 소자분리막 등과 같이 셀영역과 주변영역에서 동시에 패턴을 형성해야하는 공정의 경우, SPT 공정에 따른 동시 패턴 형성이 어려워 셀영역의 패턴을 형성한 이후, 주변영역에 싱글 마스크 공정을 추가로 진행하고 있다.

따라서, 공정 스텝(Step) 수 증가 및 노광 장비의 추가 사용이 필요시 되어 마진(Margin) 감소로 인해 패터닝 자체의 어려움이 있다. 더욱이, 최종 패턴 형성 후에도 패턴의 미세함으로 인해 세정 공정시 패턴의 쓰러짐(Leaning) 현상 등이 발생하는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 공정 마진 감소 및 패턴의 쓰러짐 현상을 방지하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상에 피식각층 및 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 제1방향으로 연장된 라인타입의 제2하드마스크패턴을 형성하는 단계; 상기 제2하드마스크패턴을 포함하는 제1하드마스크층 상에 제3하드마스크층을 형성하는 단계; 상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 셀스페이서를 형성하는 단계; 상기 희생패턴을 제거하는 단계; 상기 셀스페이서를 식각배리어로 상기 제3하드마스크층을 식각하는 단계; 상기 제3하드마스크층 및 제2하드마스크패턴을 식각배리어로 제1하드마스크층을 식각하는 단계; 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 장축과 단축을 갖는 사선방향의 타원형 오픈부를 형성하는 단계; 및 상기 오픈부를 채우는 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.

특히, 상기 제1하드마스크층은 질화막을 포함하고, 상기 제2하드마스크층은 폴리실리콘막을 포함하고, 상기 희생패턴은 카본막을 포함하되, 상기 희생패턴은 SOC(Spin On Carbon)막을 포함하는 것을 특징으로 한다.

또한, 상기 셀스페이서는 산화막을 포함하고, 상기 실리콘층을 형성하는 단계는, 선택적에피택셜성장(Selective Epitaxial Growing)으로 진행하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 셀영역과 주변영역을 갖는 기판 상에 피식각층 및 제1하드마스크층을 형성하는 단계; 상기 셀영역의 제1하드마스크층 상에 제1방향으로 연장된 라인타입의 제2하드마스크패턴을 형성하는 단계; 상기 셀영역의 제2하드마스크패턴을 포함하는 셀영역 및 주변영역의 제1하드마스크층 상에 제3하드마스크층을 형성하는 단계; 상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 각각 셀스페이서 및 페리스페이서를 형성하는 단계; 상기 셀영역의 희생패턴을 제거하는 단계; 상기 셀스페이서와 상기 주변영역의 페리스페이서 및 희생패턴을 식각배리어로 상기 제3하드마스크층을 식각하는 단계; 상기 제3하드마스크층 및 상기 셀영역의 제2하드마스크패턴을 식각배리어로 제1하드마스크층을 식각하는 단계; 상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 장축과 단축을 갖는 사선방향의 타원형 셀오픈부와 제2방향으로 연장된 라인타입의 페리오픈부를 각각 형성하는 단계; 및 상기 셀오픈부와 페리오픈부를 채우는 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.

특히, 상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계에서, 상기 주변영역의 희생패턴은 네가티브 노광법으로 형성하는 것을 특징으로 한다.

또한, 상기 제3하드마스크층을 식각하는 단계에서, 상기 주변영역은 상기 페리스페이서와 희생패턴이 머지된 선폭으로 진행하는 것을 특징으로 한다.

상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 컷(Cut) 공정의 생략이 가능하고, 패턴의 쓰러짐(Leaning) 현상을 방지하는 효과가 있다.

또한, 소자분리막 형성을 위한 별도의 공정 생략 및 공정 스텝수의 감소와 이에 따른 공정 마진 감소를 가능케 하는 효과가 있다.

도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 사시도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 사시도이다. 도 1a 내지 도 1c는 셀 영역의 패턴 형성을 위한 것으로, 주변영역에서는 패턴 형성이 진행되지 않으므로 설명의 편의를 위해 도 1a 내지 도 1c는 셀 영역의 사시도만 도시하기로 한다.

도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 기판(도시생략) 상부에 피식각층(11)을 형성한다. 피식각층(11)은 활성영역을 정의하기 위한 마스크 역할 및 활성영역 사이를 절연하는 소자분리막 역할을 한다. 예컨대 피식각층(11)은 산화막을 포함할 수 있으며, 산화막 이외에 소자분리막으로 사용가능한 모든 절연물질을 포함한다.

이어서, 피식각층(11) 상에 제1하드마스크층(12) 및 제2하드마스크층(13)을 적층한다. 제1하드마스크층(12)은 최종패턴이 형성되어 피식각층(11)의 식각배리어역학을 한다. 예컨대, 제1하드마스크층(12)은 질화막을 포함할 수 있으며, 질화막 이외에 피식각층(11)에 대해 식각선택비를 갖는 모든 물질을 포함한다.

제2하드마스크층(13)은 제1하드마스크층(12)을 식각하기 위한 식각배리어 및 메쉬(Mesh) SPT(Spacer Pattern Technology) 공정을 적용하기 위해 제1라인(Line) 패턴을 정의하기 위한 역할을 한다. 예컨대, 제2하드마스크층(13)은 폴리실리콘막을 포함할 수 있으며, 폴리실리콘막 외에 제1하드마스크층(12)에 대해 식각선택비를 갖는 모든 물질을 포함한다.

이어서, 셀영역의 제2하드마스크층(13) 상에 희생패턴(14)을 형성한다. 희생패턴(14)은 스페이서패턴을 형성하기 위한 것으로, 제거가 용이한 물질로 형성하며, 제1방향으로 연장된 라인타입으로 형성한다. 예컨대, 희생패턴(14)은 카본막(예컨대, 비정질카본막 또는 SOC(Spin On Coating)막 등)을 포함 수 있으며, 카본막 이외에 제2하드마스크층(13) 및 후속 스페이서패턴에 대해 식각선택비를 갖는 모든 물질을 포함한다. 본 실시예에서는 설명의 편의를 위해 희생패턴(14)을 SOC막으로 한정하여 설명하기로 한다.

희생패턴(14)을 형성하기 위해 먼저, 제2하드마스크층(13) 상에 SOC막을 코팅(Coating)한다. 이어서, SOC막 상에 제1실리콘산화질화막(15) 및 제1방향으로 연장된 라인타입의 감광막패턴(도시생략)을 형성한다. 이어서, 감광막패턴을 식각장벽으로 제1실리콘산화질화막(15) 및 SOC막을 식각한다. 이때, 감광막패턴은 셀영역에 희생패턴(14) 부분만을 정의하고 있으므로, 희생패턴(14)이 형성되는 시점에서 주변영역의 SOC막은 모두 제거된다. 즉, 셀영역의 제2하드마스크층(13) 상에만 희생패턴(14)이 잔류하고, 주변영역은 제2하드마스크층(13)이 오픈된 형태가 된다.

도 1b에 도시된 바와 같이, 희생패턴(14, 도 1a 참조)의 측벽에 제1셀스페이서(16)를 형성한다. 제1셀스페이서(16) 역시 희생패턴(14, 도 1a 참조)이 형성된 셀영역에만 형성된다.

제1셀스페이서(16)를 형성하기 위해 먼저, 희생패턴(14, 도 1a 참조)을 포함하는 전체구조를 따라 스페이서물질을 형성한다. 이어서, 스페이서물질을 식각하여 희생패턴(14, 도 1a 참조)의 측벽에 잔류시킨다. 이어서, 희생패턴(14, 도 1a 참조)을 제거하여 제2하드마스크층(13) 상부에 제1셀스페이서(16)만을 잔류시킨다. 제1스페이서(16)는 희생패턴(14, 도 1a 참조)의 측벽에 형성되므로, 희생패턴(14, 도 1a 참조)과 동일하게 제1방향으로 연장된 라인타입으로 형성된다.

예컨대, 제1셀스페이서(16)를 형성하기 위한 스페이서물질은 산화막을 포함할 수 있고, 산화막 이외에 희생패턴 및 제2하드마스크층(13)에 대해 식각선택비를 갖는 모든 물질을 포함한다. 한편, 스페이서물질은 패턴 형성을 위한 것으로, 단차피복성(Step Coverage)이 우수한 물질 또는 단차피복성이 우수한 방법으로 물질을 형성할 수 있다.

도 1c에 도시된 바와 같이, 제1셀스페이서(16, 도 1b 참조)을 식각장벽으로 제2하드마스크층(13, 도 1b 참조)을 식각한다. 따라서, 제2하드마스크패턴(13A)이 형성된다. 제2하드마스크패턴(13A)은 제1스페이서(16, 도 1b 참조)와 같이 제1방향으로 연장된 라인타입으로 형성된다.

이어서, 제1스페이서(16, 도 1b 참조)를 제거한다. 제2하드마스크패턴(13A)을 형성한 후, 제1스페이서를 미리 제거함으로써 제1스페이서의 비대칭에 의한 하부 패턴의 비대칭을 방지할 수 있다.

도 1d에 도시된 바와 같이, 셀영역의 제2하드마스크패턴(13A)을 포함하는 전체구조 상에 제3하드마스크층(17)을 형성한다. 제3하드마스크층(17)은 셀영역의 제2하드마스크패턴(13A)를 모두 매립하기에 충분한 두께로 형성하며, 셀영역 및 주변영역에 모두 형성된다.

제3하드마스크층(17)은 셀영역에서는 제2하드마스크패턴(13A)과 함께 메쉬 SPT 공정을 진행하기 위한 식각배리어로 사용되며, 주변영역에서는 라인패턴을 정의하기 위한 식각배리어로 사용된다. 예컨대, 제3하드마스크층(17)은 카본막(예컨대, 비정질카본막 또는 SOC막 등)을 포함할 수 있고, 카본막 외에 제3하드마스크층(17)은 제2하드마스크패턴(13A) 및 제1하드마스크층(12)에 대해 식각선택비를 갖는 모든 물질로 형성할 수 있다.

이어서, 제3하드마스크층(17) 상에 제2실리콘산화질화막(18)을 형성한다. 제2실리콘산화질화막(18)은 제3하드마스크층(17)을 식각하기 위한 식각배리어 역할을 한다.

이어서, 제2실리콘산화질화막(18) 상에 반사방지막(19) 및 제2희생패턴(20A, 20B)을 형성한다. 제2희생패턴(20A, 20B)은 셀영역과 주변영역에서 각각 다른 패턴으로 형성된다. 즉, 셀영역에서는 스페이서패턴 형성을 위한 희생패턴 역할을 하며, 주변영역에서는 패턴을 정의하기 위한 마스크 역할을 한다. 특히, 주변영역의 경우 패턴이 형성될 영역을 오픈하기 위해 네가티브(Negative) 노광법을 이용하여 형성할 수 있다. 예컨대, 제2희생패턴(20A, 20B)은 감광막패턴을 포함할 수 있다.

셀영역 및 주변영역의 제2희생패턴(20A, 20B)은 동일한 방향으로 연장된 라인타입으로 형성한다. 즉, 제1방향에서 일정각도 틸트(Tilt)된 사선방향의 제2방향으로 연장된 라인타입으로 형성한다. 한편, 셀영역과 주변영역에서 원하는 패턴의 선폭이 다르므로, 셀영역과 주변영역에 형성된 제2희생패턴(20A, 20B)은 각각의 선폭으로 형성되며, 주변영역의 제2희생패턴(20B)이 셀영역의 제2희생패턴(20A)보다 더 큰 선폭을 갖고 형성될 수 있다.

도 1e에 도시된 바와 같이, 셀영역 및 주변영역에 각각 제2셀스페이서(21A) 및 페리스페이서(21B)를 형성한다. 각각 제2셀스페이서(21A) 및 페리스페이서(21B)를 형성하기 위해 셀영역 및 주변영역의 제2희생패턴(20A, 20B, 도 1d 참조)을 포함하는 전체구조를 따라 스페이서물질을 형성하고, 이를 식각하여 제2희생패턴(20A, 20B, 도 1d 참조)의 측벽에 잔류시킨다. 이때, 셀영역과 주변영역에서 식각로딩(Etch Loading) 차이를 유발시켜 셀영역은 제2희생패턴(20A, 도 1d 참조)의 상부가 노출되고, 주변영역은 제2희생패턴(20B)의 상부에 스페이서물질이 일정두께 잔류하도록 공정을 진행한다.

따라서, 셀영역은 상부가 노출된 제2희생패턴(20A, 도 1d 참조)와 제2희생패턴(20A, 도 1d 참조)의 측벽에 제2셀스페이서(21A)가 형성되고, 주변영역은 제2희생패턴(20B)의 측벽 및 상부에 페리스페이서(21B)가 형성되어 결과적으로 희생패턴과 페리스페이서가 머지(Merge)된 형태를 갖는다. 결과적으로, 주변영역은 희생패턴과 페리스페이서가 머지된 만큼의 선폭 확보가 가능하여 마진감소 없이 패터닝이 가능하다.

이어서, 셀영역의 제2희생패턴(20A, 도 1d 참조)을 제거한다. 주변영역의 제2희생패턴(20B)은 페리스페이서(21B)에 의해 노출되지 않았으므로 제거되지 않는다. 제2희생패턴(20A, 도 1d 참조)이 카본막인 경우, 건식식각으로 제거하며, 건식식각은 산소 스트립 공정을 포함한다.

이어서, 제2실리콘산화질화막(18, 도 1d 참조)을 식각한다. 제2실리콘산화질화막(18, 도 1d 참조)은 셀영역 및 주변영역에서 각각 다른 선폭으로 패터닝된다. 즉, 셀영역의 제2실리콘산화질화막(18A)은 제2셀스페이서(21A)와 동일한 선폭으로 패터닝되고, 주변영역의 제2실리콘산화질화막(18B)은 페리스페이서(21B) 및 제2희생패턴(20B)이 머지된 선폭으로 패터닝된다.

도 1f에 도시된 바와 같이, 제3하드마스크층(17, 도 1e 참조)을 식각한다. 제3하드마스크층(17, 도 1e 참조) 역시 셀영역 및 주변영역의 제2실리콘산화질화막(18A, 18B)과 동일한 선폭으로 패터닝된다. 따라서, 셀영역 및 주변영역에 각각의 선폭을 갖는 제3하드마스크패턴(17A, 17B)이 형성된다.

제3하드마스크패턴(17A, 17B)을 식각하기 전에 제2실리콘산화질화막(18A, 18B) 상부의 구조물을 모두 제거하거나, 제3하드마스크패턴(17A, 17B)을 형성한 후 제2실리콘산화질화막(18A, 18B) 상부의 구조물을 모두 제거할 수 있다.

이때, 셀영역의 경우 제1하드마스크층(12) 상부에 제1방향으로 연장된 라인타입의 제2하드마스크패턴(13A)이 노출된다. 주변영역의 경우 제2하드마스크패턴(13A)이 존재하지 않기 때문에 제1하드마스크층(12)이 그대로 노출된다.

도 1g에 도시된 바와 같이, 제1하드마스크층(12, 도 1f 참조)을 식각한다. 셀영역은 제2하드마스크패턴(13A) 및 제3하드마스크패턴(17A)을 식각배리어로 제1하드마스크층(12, 도 1f 참조)을 패터닝하고, 주변영역은 제3하드마스크패턴(17B)을 식각배리어로 제1하드마스크층(12, 도 1f 참조)을 패터닝한다.

도 1h에 도시된 바와 같이, 제1하드마스크패턴(12A, 12B) 상부의 셀영역의 제2하드마스크패턴(13A) 및 셀영역과 주변영역의 제3하드마스크패턴(17A, 17B)을 제거한다. 단차가 다른 제2하드마스크패턴(13A) 및 제3하드마스크패턴(17A, 17B)를 미리 제거하면 단차에 의한 패턴 비대칭 등을 방지할 수 있다.

결과적으로, 셀영역은 사선방향의 메쉬타입으로 제1하드마스크패턴(12A)이 형성되고, 주변영역은 제2방향으로 연장된 라인타입의 제1하드마스크패턴(12B)이 형성된다.

도 1i에 도시된 바와 같이, 피식각층(11, 도 1h 참조)을 식각한다. 셀영역은 메쉬타입의 제1하드마스크패턴(12A)을 식각배리어로 이용하여 장축과 단축을 갖는 사선방향의 타원형 셀오픈부(22A)가 형성되고, 주변영역은 제2방향으로 연장된 라인타입의 제1하드마스크패턴(12B)을 식각배리어로 이용하여 제2방향으로 연장된 라인타입의 페리오픈부(22B)가 형성된다. 이때, 셀영역의 제1하드마스크패턴(12A)은 마름모형태의 메쉬타입이지만, 피식각층(11, 도 1h 참조)을 식각하는 공정에서 모서리 부분의 식각이 완화되므로 타원형의 셀오픈부(22A)가 형성된다.

예컨대, 피식각층(11, 도 1h 참조)이 산화막을 포함하고 제1하드마스크패턴(12A, 12B)이 질화막을 포함하는 경우, 질화막 손실이 최소화되는 자기정렬콘택식각(Self Aligned Contact Etch) 조건으로 진행할 수 있다. 예컨대, 피식각층(11, 도 1h 참조)의 식각공정은 C₄F₆ 및 C₄F₈의 혼합가스를 포함하여 진행할 수 있고, 이 외에 질화막에 대해 식각선택비를 갖고 산화막을 선택적으로 식각하는 모든 단독가스 또는 혼합가스를 포함한다.

따라서, 셀영역은 셀오픈부(22A)를 포함하는 피식각층(11A)이 형성되고, 주변영역은 페리오픈부(22B)를 포함하는 피식각층(11B)이 형성된다.

이어서, 피식각층(11A, 11B) 상부의 모든 구조물을 제거한다. 예컨대, 구조물은 피식각층(11A, 11B)의 식각배리어 역할을 한 제1하드마스크패턴(12A, 12B)를 포함한다.

도 1j에 도시된 바와 같이, 셀오픈부(22A) 및 페리오픈부(22B)를 채우는 단결정실리콘층(23)을 형성한다. 단결정실리콘층(23)은 선택적에피택셜성장(SEG, Selective Epitaxial Growing)을 통해 형성할 수 있으며, 이때 셀오픈부(22A)와 페리오픈부(22B)를 포함하는 피식각층(11A, 11B)은 단결정실리콘층(23)의 성장틀 역할을 한다.

도 1k에 도시된 바와 같이, 피식각층(11A, 11B)의 상부가 노출되는 타겟으로 단결정실리콘층(23, 도 1j 참조)을 평탄화한다.

따라서, 셀영역에는 섬타입(Island Type)의 활성영역(23A, Active area)이 형성되고, 주변영역에는 라인타입(Line Type)의 활성영역(23B)이 형성된다.

특히, 각각의 활성영역(23A, 23B)을 둘러싸고 있는 피식각층(11A, 11B)은 각각 셀영역의 소자분리막(11A)과 주변영역의 소자분리막(11B) 역할을 한다.

결과적으로, 각각의 활성영역을 나누기 위한 컷(Cut) 공정의 생략이 가능하고, 이후 세정공정에서 패턴의 미세화에 따른 쓰러짐(Leaning) 현상의 방지가 가능하다. 또한, 셀영역과 주변영역에서 활성영역(23A, 23B)을 동시에 형성하고 있으므로 공정 스텝수의 감소 및 이에 따른 공정 마진 감소가 가능하다. 더욱이, 활성영역을 형성하기 위한 성장틀이 소자분리막 역할을 하므로, 소자분리막 형성을 위한 별도의 공정 생략이 가능하다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

11 : 피식각층 12 : 제1하드마스크층
13 : 제2하드마스크층 14 : 제1희생패턴
15 : 제1실리콘산화질화막 16 : 제1셀스페이서
17 : 제3하드마스크층 18 : 제2실리콘산화질화막
19 : 반사방지막 20 : 제2희생패턴
21A : 제1셀스페이서 21B : 페리스페이서
22A : 셀오픈부 22B : 페리오픈부
23 : 단결정실리콘층

Claims

기판 상에 피식각층 및 제1하드마스크층을 형성하는 단계;
상기 제1하드마스크층 상에 제1방향으로 연장된 라인타입의 제2하드마스크패턴을 형성하는 단계;
상기 제2하드마스크패턴을 포함하는 제1하드마스크층 상에 제3하드마스크층을 형성하는 단계;
상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계;
상기 희생패턴의 측벽에 셀스페이서를 형성하는 단계;
상기 희생패턴을 제거하는 단계;
상기 셀스페이서를 식각배리어로 상기 제3하드마스크층을 식각하는 단계;
상기 제3하드마스크층 및 제2하드마스크패턴을 식각배리어로 제1하드마스크층을 식각하는 단계;
상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 장축과 단축을 갖는 사선방향의 타원형 오픈부를 형성하는 단계; 및
상기 오픈부를 채우는 실리콘층을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 제1하드마스크층은 질화막을 포함하고, 상기 제2하드마스크층은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 희생패턴은 카본막을 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 희생패턴은 SOC(Spin On Carbon)막을 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 셀스페이서는 산화막을 포함하는 반도체 장치 제조 방법.
제1항에 있어서,
상기 실리콘층을 형성하는 단계는,
선택적에피택셜성장(Selective Epitaxial Growing)으로 진행하는 반도체 장치 제조 방법.
셀영역과 주변영역을 갖는 기판 상에 피식각층 및 제1하드마스크층을 형성하는 단계;
상기 셀영역의 제1하드마스크층 상에 제1방향으로 연장된 라인타입의 제2하드마스크패턴을 형성하는 단계;
상기 셀영역의 제2하드마스크패턴을 포함하는 셀영역 및 주변영역의 제1하드마스크층 상에 제3하드마스크층을 형성하는 단계;
상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계;
상기 희생패턴의 측벽에 각각 셀스페이서 및 페리스페이서를 형성하는 단계;
상기 셀영역의 희생패턴을 제거하는 단계;
상기 셀스페이서와 상기 주변영역의 페리스페이서 및 희생패턴을 식각배리어로 상기 제3하드마스크층을 식각하는 단계;
상기 제3하드마스크층 및 상기 셀영역의 제2하드마스크패턴을 식각배리어로 제1하드마스크층을 식각하는 단계;
상기 제1하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 장축과 단축을 갖는 사선방향의 타원형 셀오픈부와 제2방향으로 연장된 라인타입의 페리오픈부를 각각 형성하는 단계; 및
상기 셀오픈부와 페리오픈부를 채우는 실리콘층을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 제3하드마스크층을 식각하는 단계에서,
상기 주변영역은 상기 페리스페이서와 희생패턴이 머지된 선폭으로 진행하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 제3하드마스크층 상에 제1방향과 사선으로 교차하는 제2방향으로 연장된 라인타입의 희생패턴을 형성하는 단계에서,
상기 주변영역의 희생패턴은 네가티브 노광법으로 형성하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 제1하드마스크층은 질화막을 포함하고, 상기 제2하드마스크층은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 희생패턴은 카본막을 포함하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 셀스페이서 및 페리스페이서는 산화막을 포함하는 반도체 장치 제조 방법.
제7항에 있어서,
상기 실리콘층을 형성하는 단계는,
선택적에피택셜성장(Selective Epitaxial Growing)으로 진행하는 반도체 장치 제조 방법.