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KR101169164B1 - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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KR101169164B1
KR101169164B1 KR1020100105352A KR20100105352A KR101169164B1 KR 101169164 B1 KR101169164 B1 KR 101169164B1 KR 1020100105352 A KR1020100105352 A KR 1020100105352A KR 20100105352 A KR20100105352 A KR 20100105352A KR 101169164 B1 KR101169164 B1 KR 101169164B1
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에스케이하이닉스 주식회사
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Abstract

본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계와, 상기 셀 영역의 상기 제 1 하드마스크층 상부에 스페이서 패턴을 형성하는 단계와, 상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크 패턴을 형성하는 단계와, 상기 셀 오픈 마스크 패턴에 의해 노출된 상기 셀 영역의 상기 스페이서 패턴을 마스크로 상기 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴을 형성하는 단계와, 상기 셀 영역의 제 1 하드마스크 패턴 및 상기 주변회로 영역의 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성하는 단계와, 상기 제 2 하드마스크층 상부에 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층, 상기 셀 영역의 제 1 하드마스크 패턴, 상기 주변회로 영역의 제 1 하드마스크층 및 상기 반도체 기판을 식각하여 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계를 포함하여, 6F2 구조를 갖는 셀 영역의 활성영역을 형성하는 공정에서 활성영역 및 소자분리 영역의 균일도를 향상시켜 반도체 소자의 특성을 향상시키고, 공정 시간과 비용을 절감하여 반도체 소자의 양산성을 증가시키는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 마스크 공정을 변경하여 공정을 단순화할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
한편, 반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시킴으로써, 보다 많은 메모리 셀들을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 액티브 영역들의 평면적인 배열을 변화시키거나, 또는 셀 레이아웃을 변화시키는 방법이 있다. 이러한 시도의 일환으로 액티브 영역의 레이아웃 형태를 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 있다. 일반적으로 6F2 레이아웃을 갖는 소자는, 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F이며, 이를 위해 액티브 영역은 가로 방향으로 나란한 구조가 아니라 장축이 비스듬하게 배치되는 사선 구조를 갖는다.
그런데 소자의 집적도가 증가하는 속도에 비해 패턴을 형성하기 위한 공정 기술, 특히 리소그라피(lithography) 기술의 발전 속도가 느리며, 이에 따라 최근에는 사선 구조의 활성영역을 형성하기 위해 스페이서 패터닝(SPT; Spacer patterning) 기술을 적용하고 있다. 즉 활성영역의 형성을 위한 패터닝을 스페이서 패터닝 방법으로 형성한다. 이에 따라 활성영역은 사선 방향으로 길게 연장된 상태로 형성된다. 따라서 서로 연결된 패턴을 분리시키기 위해 컷팅(cutting) 마스크를 이용하여 사선 방향으로 길게 연장된 활성영역의 일부를 제거한다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(10) 상부에 하드마스크층(12), 반사방지막(14), 폴리실리콘층(16)을 형성한 후, 스페이서 패턴(18)을 형성한다. 이어서, 스페이서 패턴(18) 상부에 절연막(20) 및 반사방지막(22)을 형성하고, 스페이서 패턴(18)을 컷팅하는 컷팅마스크 패턴(24)을 형성한다. 여기서, 컷팅 마스크 패턴(24)은 셀 영역(ⅰ)에 형성된 스페이서 패턴(18)은 컷팅하고, 주변회로 영역(ⅱ)에는 활성영역을 정의하는 역할을 한다.
도 1b에 도시된 바와 같이, 컷팅 마스크 패턴(24)을 식각마스크로 하여 반사방지막(22), 절연막(20), 스페이서 패턴(18) 및 폴리실리콘층(16)을 식각하여 제 1 폴리실리콘패턴(16a)을 형성한다. 여기서, 도 1b의 (b)는 제 1 폴리실리콘 패턴(16a)이 형성된 후의 평면도를 나타낸 것이다.
도 1c에 도시된 바와 같이, 셀 영역(ⅰ)을 오픈시키는 셀 오픈 마스크(26)를 주변회로 영역(ⅱ)에 형성한다.
도 1d에 도시된 바와 같이, 셀 오픈 마스크(26)에 의해 노출된 셀 영역(ⅰ)에서 스페이서 패턴(18)을 식각마스크로 제 1 폴리실리콘 패턴(16a)을 식각하여 제 2 폴리실리콘 패턴(16b)을 형성한다. 제 2 폴리실리콘 패턴(16b)을 형성하는 과정에서 주변회로 영역(ⅱ)에 형성된 셀 오픈 마스크(26) 주변에 폴리머 장벽층(polymer fence, 28)이 형성될 수 있다. 도 1d의 (b)는 제 2 폴리실리콘 패턴(16b)을 형성한 후, 남아있는 폴리머 장벽층(28)을 나타낸 평면도 이미지이다.
도 1e에 도시된 바와 같이, 셀 오픈 마스크(26)를 제거한다. 그러나, 이 과정에서 폴리머 장벽층(28)은 제거되지 않고 여전히 남아있다.
도 1f에 도시된 바와 같이, 클리닝공정을 수행하여 폴리머 장벽층(28)을 제거한다.
도 1g에 도시된 바와 같이, 스페이서 패턴(18) 및 제 2 폴리실리콘 패턴(16b)을 마스크로 반사방지막(14), 하드마스크층(12) 및 반도체 기판(10)을 식각하여 활성영역을 정의하는 소자분리 영역을 형성한다.
상술한 바와 같이, 종래 기술에 따른 반도체 소자의 형성 방법은 컷팅 마스크를 마스크로 셀 영역과 주변회로 영역을 동시에 패터닝하는 공정에서 컷팅 마스크를 제거하는 공정과 클리닝하는 공정에서 소요되는 시간과 이에 따른 비용이 증가하는 문제가 있다.
본 발명은 6F2 구조를 갖는 셀 영역의 활성영역을 형성하는 공정에서 소요되는 시간과 비용이 증가하여 반도체 소자의 양산성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계와, 상기 셀 영역의 상기 제 1 하드마스크층 상부에 스페이서 패턴을 형성하는 단계와, 상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크 패턴을 형성하는 단계와, 상기 셀 오픈 마스크 패턴에 의해 노출된 상기 셀 영역의 상기 스페이서 패턴을 마스크로 상기 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴을 형성하는 단계와, 상기 셀 영역의 제 1 하드마스크 패턴 및 상기 주변회로 영역의 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성하는 단계와, 상기 제 2 하드마스크층 상부에 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층, 상기 셀 영역의 제 1 하드마스크 패턴, 상기 주변회로 영역의 제 1 하드마스크층 및 상기 반도체 기판을 식각하여 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크층은 폴리실리콘을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크층을 형성하는 단계 이전 상기 반도체 기판 상에 제 3 하드마스크층을 형성하는 단계와, 상기 제 3 하드마스크층 상부에 제 4 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 4 하드마스크층은 실리콘 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 패턴을 형성하는 단계는 상기 제 1 하드마스크층 상부에 파티션 패턴을 형성하는 단계와, 상기 파티션 패턴 상에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백 공정을 수행하는 단계와, 상기 파티션 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 절연막은 초저온산화막(ULTO;Ultra low temperature oxdie)을 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 패턴은 라인 앤 스페이스 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 셀 오픈 마스크 패턴을 형성하는 단계는 상기 스페이서 패턴을 포함하는 상기 제 1 하드마스크층 상부에 감광막을 도포하는 단계와, 상기 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 감광막에 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크 패턴을 형성하는 단계는 상기 제 1 하드마스크층과 상기 제 4 하드마스크층의 식각선택비를 이용하여 상기 제 1 하드마스크층을 식각하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크 패턴을 형성하는 단계 이후 상기 셀 오픈 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크 패턴을 형성하는 단계 이후 상기 스페이서 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 하드마스크층은 SOC(spin on carbon)을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 하드마스크층을 형성하는 단계 이후 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 컷팅 마스크 패턴을 형성하는 단계는 상기 제 2 하드마스크층 상부에 감광막을 도포하는 단계와, 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 노광마스크는 상기 셀 영역은 섬 타입의 투광영역을 포함하는 것을 특징으로 한다.
그리고, 상기 노광마스크는 상기 주변회로 영역은 섬 타입 또는 라인 타입의 투광영역을 포함하는 것을 특징으로 한다.
그리고, 상기 컷팅 마스크 패턴은 상기 제 1 하드마스크 패턴을 컷팅하여 활성영역을 정의하는 마스크 패턴을 정의하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크 패턴을 컷팅하는 것은 상기 제 1 하드마스크 패턴 및 상기 제 4 하드마스크 패턴과의 식각선택비를 이용하여 수행되는 것을 특징으로 한다.
그리고, 상기 컷팅 마스크 패턴을 형성하는 단계부터 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계는 인시츄(in-situ)로 수행되는 것을 특징으로 한다.
그리고, 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계는 상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층을 식각하여 제 2 하드마스크 패턴을 형성하는 단계와, 상기 제 2 하드마스크 패턴에 의해 노출된 상기 셀 영역의 상기 제 1 하드마스크 패턴 및 상기 주변회로 영역의 상기 제 1 하드마스크층을 제거하는 단계와, 상기 제 2 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 하드마스크 패턴을 제거하는 단계는 상기 제 1 하드마스크 패턴 및 상기 제 4 하드마스크 패턴과의 식각선택비를 이용하여 수행되는 것을 특징으로 한다.
본 발명은 6F2 구조를 갖는 셀 영역의 활성영역을 형성하는 공정에서 활성영역 및 소자분리 영역의 균일도를 향상시켜 반도체 소자의 특성을 향상시키고, 공정 시간과 비용을 절감하여 반도체 소자의 양산성을 증가시키는 효과를 제공한다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도 및 평면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도 및 평면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도 및 평면도이다.
도 2a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(100) 상부에 제 4 하드마스크층(102), 제 3 하드마스크층(104), 제 1 하드마스크층(106)을 형성한 후, 스페이서 패턴(108)을 형성한다. 여기서, 제 4 하드마스크층(102)은 비정질탄소층을 포함하는 것이 바람직하고, 제 3 하드마스크층(104)은 실리콘질화막을 포함하는 것이 바람직하다. 또한, 제 1 하드마스크층(106)은 폴리실리콘을 포함하는 것이 바람직하다.
여기서 스페이서 패턴(108)은 라인 앤 스페이스 타입의 파티션 패턴(미도시)을 형성하고, 그 상부에 스페이서 절연막(미도시)을 형성하고 스페이서 절연막에 에치백을 수행한 후, 파티션 패턴(미도시)을 제거하는 단계를 거쳐 형성되는 것이 바람직하다. 이때, 스페이서 절연막(미도시)은 초저온산화막(ULTO;Ultra low temperature oxdie)을 포함하는 것이 바람직하다.
이어서, 주변회로 영역(ⅱ) 상부에 셀 오픈 마스크 패턴(110)을 형성한다. 여기서 셀 오픈 마스크 패턴(110)은 셀 영역(ⅰ)을 오픈시키는 마스크를 이용한 노광 및 현상 공정을 수행하여 형성되는 감광막 패턴을 포함하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 셀 오픈 마스크 패턴(110)을 마스크로 제 1 하드마스크층(106)을 식각하여 셀 영역(ⅰ)에 제 1 하드마스크 패턴(106a)을 형성한다. 제 1 하드마스크 패턴(106a)은 제 1 하드마스크층(106)과 제 4 하드마스크층(104)의 식각선택비를 이용하여 수행되는 것이 바람직하다. 이때, 제 1 하드마스크층(106)과 제 4 하드마스크층(104)의 식각선택비는 100:1 이상인 것이 바람직하다. 이 과정에서 셀 오픈 마스크 패턴(110)의 측벽에는 폴리머 장벽층(112)이 형성된다.
도 2c에 도시된 바와 같이, 셀 오픈 마스크 패턴(110)을 제거하기 위하여 스트립 공정을 수행한다. 이 과정에서 폴리머 장벽층(112)은 제거되지 않고 남아있다.
도 2d에 도시된 바와 같이, 클리닝 공정을 수행하여 폴리머 장벽층(112)을 제거한다. 도 2d의 (b)는 폴리머 장벽층(112)이 제거된 상태의 평면도 이미지를 나타낸 것으로, 셀 영역(ⅰ)에는 사선 방향으로 연결되어 있는 스페이서 패턴(108)이 형성되어 있다. 이어서, 스페이서 패턴(108)을 제거하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 셀 영역(ⅰ)의 제 1 하드마스크 패턴(106a) 및 주변회로 영역(ⅱ)의 제 1 하드마스크층(106) 상부에 제 2 하드마스크층(114), 반사방지막(116) 및 컷팅 마스크 패턴(118)을 형성한다. 여기서 제 2 하드마스크층(114)은 SOC(spin on carbon)을 포함하는 것이 바람직하다. 컷팅 마스크 패턴(118)은 노광마스크를 이용한 노광 및 현상 공정을 수행하여 형성되는 감광막 패턴을 포함하는 것이 바람직하다. 노광마스크의 셀 영역(ⅰ)은 섬 타입의 투광영역을 포함하고, 주변회로 영역(ⅱ)은 섬 타입 또는 라인 타입의 투광영역을 포함하는 것이 바람직하다. 컷팅 마스크 패턴(118)은 셀 영역(ⅰ)에 사선 방향으로 연결되어 있는 제 1 하드마스크층 패턴(106a)을 컷팅하여 활성영역(122; 도 2f 참조)을 정의하는 마스크 패턴을 정의하고, 주변회로 영역(ⅱ)의 소자분리 영역(120; 도 2f 참조)을 정의하는 마스크 패턴을 정의하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 컷팅 마스크 패턴(118)을 식각마스크로 반사방지막(116), 제 2 하드마스크층(114)을 식각하여 제 2 하드마스크층 패턴(미도시)을 형성하고, 제 2 하드마스크 패턴(미도시)에 의해 노출된 셀 영역(ⅰ)의 제 1 하드마스크 패턴(106a) 및 주변회로 영역(ⅱ)의 제 1 하드마스크층(106)을 제거한다. 이때, 제 2 하드마스크 패턴(미도시)에 의해 노출된 제 1 하드마스크 패턴(106a)을 제거하는 공정은 제 1 하드마스크 패턴(106a)과 제 4 하드마스크층(104)의 식각선택비를 이용하여 수행되는 것이 바람직하다.
이어서, 컷팅 마스크 패턴(118; 도 2e 참조)을 제거하고, 제 2 하드마스크 패턴(미도시)을 제거한다. 여기서, 제 2 하드마스크 패턴(미도시)을 제거하는 공정은 제 1 하드마스크 패턴(106a)과 제 4 하드마스크층(104)의 식각선택비를 이용하여 수행되는 것이 바람직하다.
이어서, 제 2 하드마스크 패턴(미도시)이 제거되기 이전 제 2 하드마스크 패턴(미도시) 하부에 있는 셀 영역(ⅰ)의 제 1 하드마스크 패턴(106a)과 주변회로 영역(ⅱ)의 제 1 하드마스크층(106)을 식각마스크로 반사방지막(104), 하드마스크층(102) 및 반도체 기판(100)을 식각하여 활성영역(122) 및 소자분리 영역(120)을 형성하는 것이 바람직하다.
여기서, 컷팅 마스크 패턴(118)을 형성하는 공정부터 활성영역(122) 및 소자분리 영역(120)을 형성하는 공정은 모두 동일한 챔버 내에서 이루어지는 것이 바람직하다. 즉, 컷팅 마스크 패턴(118)을 형성하고, 이를 식각마스크로 하부의 제 2 하드마스크층, 제 1 하드마스크 패턴(106a) 및 제 1 하드마스크층(106)을 식각하여 활성영역(122) 및 소자분리 영역(120)을 형성하는 공정은 인시츄(in-situ)로 수행되는 것이 바람직하다.
이와 같이, 컷팅 마스크 패턴(118)을 형성하는 공정부터 이를 식각마스크로 식각하여 활성영역(122) 및 소자분리 영역(120)을 형성하는 공정이 인시츄로 수행되기 때문에 공정이 변화될 때마다 웨이퍼가 챔버 내 들어오고 챔버 밖으로 나가는데 소요되는 시간을 절감할 수 있고, 이에 따른 비용이 절약할 수 있는 효과를 얻을 수 있다. 또한, 인시츄 공정으로 인해 활성영역 및 소자분리 영역의 폭의 균일도가 증가하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (21)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 제 1 하드마스크층을 형성하는 단계;
    상기 셀 영역의 상기 제 1 하드마스크층 상부에 스페이서 패턴을 형성하는 단계;
    상기 주변회로 영역 상에 상기 셀 영역을 오픈시키는 셀 오픈 마스크 패턴을 형성하는 단계;
    상기 셀 오픈 마스크 패턴에 의해 노출된 상기 셀 영역의 상기 스페이서 패턴을 마스크로 상기 제 1 하드마스크층을 식각하여 제 1 하드마스크 패턴을 형성하는 단계;
    상기 셀 영역의 제 1 하드마스크 패턴 및 상기 주변회로 영역의 제 1 하드마스크층 상부에 제 2 하드마스크층을 형성하는 단계;
    상기 제 2 하드마스크층 상부에 컷팅 마스크 패턴을 형성하는 단계; 및
    상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층, 상기 셀 영역의 제 1 하드마스크 패턴, 상기 주변회로 영역의 제 1 하드마스크층 및 상기 반도체 기판을 식각하여 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 제 1 하드마스크층은
    폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 제 1 하드마스크층을 형성하는 단계 이전
    상기 반도체 기판 상에 제 3 하드마스크층을 형성하는 단계; 및
    상기 제 3 하드마스크층 상부에 제 4 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 3에 있어서,
    상기 제 4 하드마스크층은
    실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 제 1 하드마스크층 상부에 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴 상에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막에 에치백 공정을 수행하는 단계; 및
    상기 파티션 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 스페이서 절연막은
    산화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 5에 있어서,
    상기 파티션 패턴은
    라인 패턴 및 스페이스 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 1에 있어서,
    상기 셀 오픈 마스크 패턴을 형성하는 단계는
    상기 스페이서 패턴을 포함하는 상기 제 1 하드마스크층 상부에 감광막을 도포하는 단계; 및
    상기 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 감광막에 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 3에 있어서,
    상기 제 1 하드마스크 패턴을 형성하는 단계는
    상기 제 1 하드마스크층과 상기 제 4 하드마스크층의 식각선택비를 이용하여 상기 제 1 하드마스크층을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 1에 있어서,
    상기 제 1 하드마스크 패턴을 형성하는 단계 이후
    상기 셀 오픈 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 1에 있어서,
    상기 제 1 하드마스크 패턴을 형성하는 단계 이후
    상기 스페이서 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 1에 있어서,
    상기 제 2 하드마스크층은
    SOC(spin on carbon)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 1에 있어서,
    상기 제 2 하드마스크층을 형성하는 단계 이후
    반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 1에 있어서,
    상기 컷팅 마스크 패턴을 형성하는 단계는
    상기 제 2 하드마스크층 상부에 감광막을 도포하는 단계; 및
    노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 노광마스크는
    상기 셀 영역은 섬 타입의 투광영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 14에 있어서,
    상기 노광마스크는
    상기 주변회로 영역은 섬 타입 또는 라인 타입의 투광영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 1에 있어서,
    상기 컷팅 마스크 패턴은
    상기 제 1 하드마스크 패턴을 컷팅하여 활성영역을 정의하는 마스크 패턴을 정의하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 17에 있어서,
    상기 제 1 하드마스크 패턴을 컷팅하는 것은
    상기 제 1 하드마스크 패턴 및 상기 제 4 하드마스크 패턴과의 식각선택비를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 1에 있어서,
    상기 컷팅 마스크 패턴을 형성하는 단계부터 상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계는
    인시츄(in-situ)로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 1에 있어서,
    상기 셀 영역에 활성영역 및 상기 주변회로 영역에 소자분리 영역을 형성하는 단계는
    상기 컷팅 마스크 패턴을 식각마스크로 상기 제 2 하드마스크층을 식각하여 제 2 하드마스크 패턴을 형성하는 단계;
    상기 제 2 하드마스크 패턴에 의해 노출된 상기 셀 영역의 상기 제 1 하드마스크 패턴 및 상기 주변회로 영역의 상기 제 1 하드마스크층을 제거하는 단계; 및
    상기 제 2 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 20에 있어서,
    상기 제 2 하드마스크 패턴을 제거하는 단계는
    상기 제 1 하드마스크 패턴 및 상기 제 4 하드마스크 패턴과의 식각선택비를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI473205B (zh) * 2011-11-24 2015-02-11 力晶科技股份有限公司 接觸窗開口的形成方法
KR20130070347A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체장치 제조 방법
FR2990794B1 (fr) * 2012-05-16 2016-11-18 Commissariat Energie Atomique Procede de realisation d'un substrat muni de zones actives variees et de transistors planaires et tridimensionnels
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9418868B1 (en) * 2015-03-13 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with reduced trench distortions
US9558956B2 (en) 2015-07-01 2017-01-31 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
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US9490136B1 (en) * 2015-08-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trench cut
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR101448854B1 (ko) * 2008-03-28 2014-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
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