KR20080020337A

KR20080020337A - 액정 표시 장치

Info

Publication number: KR20080020337A
Application number: KR1020060083712A
Authority: KR
Inventors: 김동규
Original assignee: 삼성전자주식회사
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-05

Abstract

표면 평탄화가 증가된 액정 표시 장치가 제공된다. 액정 표시 장치는 절연 기판 상에 형성된 게이트 전극, 게이트 전극과 오버랩되어 있는 반도체층, 반도체층 상에 게이트 전극과 오버랩되어 형성되며, 서로 이격되어 마주하는 소오스 전극 및 드레인 전극, 반도체층 상에 게이트 전극과 오버랩되어 형성되되, 소오스 전극 및 드레인 전극의 대향 영역 이외의 영역에 형성되며, 소오스 전극 및 드레인 전극과 분리되어 있는 더미 플로팅 전극, 및 드레인 전극과 연결된 화소 전극을 포함하는 제1 표시판, 제1 표시판과 이격되어 대향하는 제2 표시판, 및 제1 표시판 및 제2 표시판의 간격을 유지하는 컬럼 스페이서로서, 제1 표시판과 제2 표시판의 사이에서 게이트 전극과 오버랩되도록 위치하는 컬럼 스페이서를 포함한다.

액정 표시 장치, 컬럼 스페이서, 더미 플로팅 전극

Description

액정 표시 장치{Liquid Crystal Display}

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 화소 어레이를 개략적으로 나타낸 도면이다.

도 2는 도 1의 액정 표시 장치의 일 화소에 대한 등가 회로도이다.

도 3은 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 표시판의 레이아웃도이다.

도 4a 및 도 4b는 도 3의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 확대한 확대도들이다.

도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 제2 표시판의 레이아웃도이다.

도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 레이아웃도이다.

도 7은 도 6의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 제1 표시판 200: 제2 표시판

300: 액정층 310: 컬럼 스페이서

400: 액정 표시 장치

본 발명은 액정 표시 장치에 관한 것으로서, 더욱 상세하게는 표면 평탄화가 증가된 액정 표시 장치에 관한 것이다.

액정 표시 장치는 박막 트랜지스터가 어레이되어 있는 제1 표시판 및 그에 대향하는 제2 표시판, 그리고 이들 사이에 개재되어 있는 액정층을 포함하여 이루어진다. 제1 표시판과 제2 표시판 사이에는 스페이서가 구비되어 이들간의 셀갭을 유지한다.

스페이서는 주로 비투과 영역에 배치된다. 예를 들어 제1 표시판의 게이트 배선, 데이터 배선 또는 박막 트랜지스터와 오버랩됨과 동시에 제2 표시판의 블랙 매트릭스와 오버랩되도록 배치된다. 여기서, 제1 표시판의 오버랩 영역은 바람직하기로는 상대적으로 넓은 면적을 갖는 박막 트랜지스터 형성 영역이다. 예를 들어 컬럼 스페이서의 경우, 제2 표시판 상에 블랙 매트릭스와 오버랩되도록 형성한 후, 컬럼 스페이서의 말단을 박막 트랜지스터와 오버랩된 위치에서 제1 표시판의 상면에 맞닿도록 대향시킨다.

박막 트랜지스터는 게이트 배선, 데이터 배선 및 반도체층이 조합되어 이루어진다. 그런데 반도체층 상에는 데이터 배선이 형성되는 영역도 있고 형성되지 않은 영역도 있을 수 있다. 이 경우 상기 영역에 따른 두께 차이가 반영되어 이들을 덮는 보호막의 상면에도 단차가 형성되는 등 표면이 불균일해질 수 있다. 따라서, 여기에 컬럼 스페이서의 말단을 맞닿게 하는 경우, 스페이싱이 불안정해지거나 간 격이 달라질 수 있다. 즉, 액정 표시 장치의 셀갭 불량이 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 보호막의 표면 평탄화가 증가된 액정 표시 장치를 제공하고자 하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 컬럼 스페이서의 안정적인 스페이싱 및 정확한 셀갭이 유지되는 액정 표시 장치를 제공하고자 하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 절연 기판 상에 형성된 게이트 전극, 상기 게이트 전극과 오버랩되어 있는 반도체층, 상기 반도체층 상에 상기 게이트 전극과 오버랩되어 형성되며, 서로 이격되어 마주하는 소오스 전극 및 드레인 전극, 상기 반도체층 상에 상기 게이트 전극과 오버랩되어 형성되되, 상기 소오스 전극 및 드레인 전극의 대향 영역 이외의 영역에 형성되며, 상기 소오스 전극 및 드레인 전극과 분리되어 있는 더미 플로팅 전극, 및 상기 드레인 전극과 연결된 화소 전극을 포함하는 제1 표시판, 상기 제1 표시판과 이격되어 대향하는 제2 표시판, 및 상기 제1 표시판 및 상기 제2 표시판의 간격을 유지하는 컬럼 스페이서로서, 상기 제1 표시판과 제2 표시판의 사이에서 상기 게이트 전극과 오버랩되도록 위치하는 컬럼 스페이서를 포함한다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 일 실시예에 따른 액정 표시 장치에 구비되어 있는 더미 플로팅 전극은 게이트 전극 및 반도체층과 오버랩된 영역을 평탄화하는 데 기여한다. 따라서, 상기 영역에 오버랩되도록 배치된 컬럼 스페이서는 안정적인 스페이싱 역할을 할 수 있으며, 설계에 따른 셀갭을 정확하게 유지할 수 있게 된다. 이하, 첨부된 도면을 참고로 하여 본 발명의 일 실시예에 따른 액정 표시 장치에 대해 상세히 설명한다. 이하에서 예시적으로 설명되는 본 발명의 일 실시예는 제1 표시판, 제2 표시판 및 그 사이에 개재된 액정층을 포함하며, 제1 표시판의 화소 전극이 제1 서브 화소 전극과 제2 서브 화소 전극으로 분할되어 있고, 각각의 서브 화소 전극이 별개의 스위칭 소자에 의해 구동되는 액정 표시 장치에 관한 것이다. 그러나, 상기 구조를 갖는 액정 표시 장치에 한정되지 않음은 물론이다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 화소 어레이를 개략적으로 나타낸 도면이다. 도 2는 도 1의 액정 표시 장치의 일 화소에 대한 등가 회로도이다.

도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치의 전체적인 구조 및 동작에 대해 설명하면, 액정 표시 장치는 게이트 신호를 전달하는 다수의 게이트 라인(G)과 데이터 신호를 전달하는 데이터 라인(Da, Db)을 포함한다. 다수의 게이트 라인(G)은 예컨대 행 방향으로 서로 평행하게 연장되어 있다. 다수의 데이터 라인(Da, Db)은 예컨대, 열 방향으로 서로 평행하게 연장되어 있다.

화소(PX)는 매트릭스 형상으로 배열되어 있으며, 한 쌍의 서브 화소(PXa, PXb)를 포함한다. 각 서브 화소(PXa, PXb)는 해당 데이터 라인(Da, Db) 및 하나의 게이트 라인(G)에 연결되어 있는 스위칭 소자(Qa, Qb), 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clca, Clcb), 및 이에 연결된 스토리지 커패시터(storage capacitor)(Csta, Cstb)를 포함한다. 즉, 한 쌍의 서브 화소(PXa, PXb)에는 두 개의 데이터 라인(Da, Db)과 한 개의 게이트 라인(G)이 할당된다. 스토리지 커패시터(Csta, Cstb)는 필요에 따라 생략할 수 있다.

각 서브 화소(PXa, PXb)의 스위칭 소자(Qa, Qb)는 제1 표시판에 구비되어 있는 박막 트랜지스터 등으로 이루어지며, 게이트 신호가 인가되는 게이트 라인(G)에 연결되어 있는 제어 단자(이하, 게이트 전극), 데이터 라인(Da, Db)에 연결되어 있는 입력 단자(이하, 소오스 전극), 그리고 액정 커패시터(Clca, Clcb) 및 스토리지 커패시터(Csta, Cstb)에 연결되어 있는 출력 단자(이하, 드레인 전극)를 가지는 삼단자 소자이다. 이러한 스위칭 소자(Qa, Qb)로는 박막 트랜지스터가 예시된다.

액정 커패시터(Clca, Clcb)는 제1 표시판의 서브 화소 전극과 제2 표시판의 공통 전극을 두 단자로 하며, 서브 화소 전극과 공통 전극 사이의 액정층은 유전체로서 기능한다. 각 서브 화소 전극(Pa, Pb)은 제1 표시판에 전기적으로 분리되도록 형성되며, 스위칭 소자(Qa, Qb)에 연결되어 있다. 공통 전극은 제2 표시판의 전면에 형성되어 있고, 공통 전압(Vcom)을 인가 받는다. 공통 전극은 제1 표시판에 구비될 수도 있다.

액정 커패시터(Clca, Clcb)의 보조적인 역할을 하는 스토리지 커패시 터(Csta, Cstb)는 제1 표시판에 구비된 스토리지 배선과 서브 화소 전극이 절연체를 사이에 두고 오버랩되어 이루어지며 스토리지 배선에는 공통 전압(Vcom) 등의 정해진 전압이 인가된다.

상기한 바와 같이 하나의 화소는 두 개의 스위칭 소자와, 각 스위칭 소자에 연결된 서브 화소 전극(Pa, Pb)을 포함한다. 여기서 제1 서브 화소 전극(Pa)에 상대적으로 낮은 데이터 전압이 인가되고, 제2 서브 화소 전극(Pb)에 상대적으로 높은 데이터 전압이 인가되는 경우를 가정한다. 이하, 데이터 전압의 높고 낮음은 공통 전압과 데이터 전압의 차이의 높고 낮음을 의미한다. 또한, 화소의 좌측에 위치하는 제1 데이터 라인(Da)을 통해 제1 서브 화소 전극(Pa)에 데이터 전압이 인가되는 화소를 B형 화소라고 하고, 화소의 우측에 위치하는 제2 데이터 라인(Db)을 통해 제1 서브 화소 전극(Pa)에 데이터 전압이 인가되는 화소를 A형 화소라고 하기로 한다.

본 실시예에 따른 액정 표시 장치는 도 1에 도시된 바와 같이 A형 화소와 B형 화소를 가로 방향 및 세로 방향으로 교대로 배열되어 있다. 이와 같은 배열로부터 액정 표시 장치에서 세로줄무늬 또는 가로줄무늬가 시인되는 것을 방지될 수 있다.

만약 모든 화소에 대하여 제1 데이터 라인(Da)을 통하여 제1 서브 화소 전극(Pa)에 데이터 전압이 인가되는 경우, 즉 화소 어레이가 모두 B형 화소로 이루어진 경우, 액정 표시 장치가 컬럼 반전(column inversion)에 의해 구동되면 프레임당 한 화소만큼 수평방향으로 이동하는 검사 패턴에 대하여 수평방향으로 이동하는 세로줄무늬가 시인될 수 있다. 이에 대하여 하나의 화소 행(row)에 대해서는 제1 데이터 라인(Da)을 통하여 제1 서브 화소 전극(Pa)에 데이터 전압이 인가되고, 다음 화소 행을 이루는 화소에 대하여 제2 데이터 라인(Db)을 통하여 제1 서브 화소 전극(Pa)에 데이터 전압이 인가하면, 즉 B형 화소의 행과 A형 화소의 행이 교대로 배열하면, 앞서 언급한 수평방향으로 이동하는 세로줄무늬가 시인되는 것을 방지할 수 있다. 다만 제1 서브 화소 전극(Pa)은 그 양쪽에 위치하는 제1 및 제2 데이터 라인(Da, Db)과 커플링(coupling)이 일어나는데, 제1 서브 화소 전극(Pa)과 제1 및 제2 데이터 라인(Da, Db)의 커플링 커패시턴스가 B형 화소 및 A형 화소에 따라 다르기 때문에 가로줄무늬가 시인될 수 있다.

따라서, 도 1에 도시된 본 발명의 일 실시예에 따른 액정 표시 장치와 같이 A형 화소와 B형 화소를 가로 방향 및 세로 방향으로 교대로 배열함으로써 앞서 언급한 수평방향으로 이동하는 세로줄무늬 또는 가로줄무늬를 방지할 수 있다.

이하, 상기한 바와 같은 액정 표시 장치의 화소 구조에 대해 더욱 상세히 설명한다. 도 3은 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 표시판의 레이아웃도이다. 도 4a 및 도 4b는 도 3의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 확대한 확대도들이다. 도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 제2 표시판의 레이아웃도이다. 도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 레이아웃도이다. 도 7은 도 6의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다. 도 6의 레이아웃도에서는 도 3의 레이아웃과 도 5의 레이아웃이 결합된 상태를 도시한다. 도 3, 도 5 및 도 6의 레이아웃도들에서는 행 방향으로 이웃하는 2개의 화소인 B형 화 소 및 A형 화소에 대한 레이아웃이 예시적으로 도시되어 있다.

먼저, 도 3, 도 6 및 도 7을 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 표시판에 대해 설명한다.

제1 표시판(100)은 투명한 유리, 석영 또는 플라스틱 등으로 이루어진 절연 기판(110)을 베이스 기판으로 사용한다.

절연 기판(110) 위에는 도전성 물질로 이루어진 게이트 라인(122), 게이트 라인(122)과 연결되어 있는 제1 게이트 전극(124a), 및 제2 게이트 전극(124b)이 형성되어 있다. 도면에서 좌측에 위치하는 A형 화소에서는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 순으로 배치되어 있고, 우측에 위치하는 B형 화소에서는 제2 게이트 전극(124b) 및 제1 게이트 전극(124a)의 순으로 배치되어 있다. 제1 게이트 전극(124a)과 제2 게이트 전극(124b)의 형상은 실질적으로 동일할 수 있다.

또, 절연 기판(100) 위의 게이트 라인(122)과 동일한 층에는 스토리지 배선(128)이 형성되어 있다. 도면에서 스토리지 배선(128)은 화소의 중앙부를 가로지르도록 형성되어 있지만, 스토리지 배선(128)의 위치 및 형상은 다양하게 변형될 수 있다.

게이트 라인(122), 제1 및 제2 게이트 전극(124a, 124b), 및 스토리지 배선(128)은 게이트 절연막(130)에 의해 덮여 있다. 게이트 절연막(130)은 예를 들어 산화 규소 또는 질화 규소로 이루어진 단일막 또는 이들의 적층막일 수 있다.

게이트 절연막(130) 위에는 수소화 비정질 규소 등으로 이루어진 반도체층(140a, 140b)이 형성되어 있다. 반도체층은 제1 반도체층(140a) 및 제2 반도체 층(140b)을 포함한다. 제1 반도체층(140a)은 제1 게이트 전극(124a)과 오버랩되어 있고, 제2 반도체층(140b)은 제2 게이트 전극(124b)과 오버랩되어 있다.

제1 및 제2 반도체층(140a, 140b) 위에는 도전성 물질로 이루어진 제1 및 제2 데이터 라인(162, 163)이 형성되어 있다. 제1 데이터 라인(162)은 화소의 좌측에 배치되어 있고, 제2 데이터 라인(163)은 화소의 우측에 배치되어 있다.

제1 데이터 라인(162) 또는 제2 데이터 라인(162)은 제1 반도체층(140a) 측으로 분지하여 제1 게이트 전극(124a) 및 제1 반도체층(140a)과 오버랩되는 제1 소오스 전극(165a)을 형성한다. 또한, 제1 데이터 라인(162) 또는 제2 데이터 라인(162)은 제2 반도체층(140b) 측으로 분지하여 제2 게이트 전극(124b) 및 제1 반도체층(140b)과 오버랩되는 제2 소오스 전극(165b)을 형성한다. 도면에 도시된 예에서 좌측에 위치하는 화소에서는 제1 소오스 전극(165a)이 제1 데이터 라인(162)에 연결되어 있고, 제2 소오스 전극(165b)이 제2 데이터 라인(163)에 연결되어 있다. 또, 도면의 우측에 위치하는 화소에서는 제1 소오스 전극(165a)이 제2 데이터 라인(163)에 연결되어 있고, 제2 소오스 전극(165b)이 제1 데이터 라인(162)에 연결되어 있다.

상기와 같은 연결은 도 1을 참조하여 설명한 바와 같이 화소의 행 방향에 따라 다르다. 즉, 행 방향의 이웃하는 화소 별로 상기 제1 소오스 전극(165a) 및 제2 소오스 전극(165b)이 연결되어 있는 데이터 라인은 서로 다르게 된다. 또, 제1 데이터 라인(162)에 대하여 열 방향의 화소마다 제1 소오스 전극(165a) 및 제2 소오스 전극(165b)이 교대로 분지된다.

제1 반도체층(140a) 상에는 제1 소오스 전극(165a)과 이격되어 마주하는 제1 드레인 전극(166a)이 형성되어 있다. 제2 반도체층(140a) 상에는 제2 소오스 전극(165b)과 이격되어 마주하는 제2 드레인 전극(166b)이 형성되어 있다. 제2 반도체층(140a) 상에는 또한 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)과 분리되어 있는 더미 플로팅 전극(168b)이 형성되어 있다. 더미 플로팅 전극(168b)에 대한 상세한 설명은 후술하기로 한다.

상기한 제1 게이트 전극(124a), 제1 소오스 전극(165a), 및 제1 드레인 전극(166a)은 제1 반도체층(140a)을 채널로 하는 제1 박막 트랜지스터를 이룬다. 또, 제2 게이트 전극(124b), 제2 소오스 전극(165b), 및 제2 드레인 전극(166b)은 제2 반도체층(140b)을 채널로 하는 제2 박막 트랜지스터를 이룬다.

한편, 제1 반도체층(140a)과 제1 소오스 전극(165a) 사이 및 제1 반도체층(140a)과 제1 드레인 전극(166a) 사이에는 각각 오믹 콘택층(155a, 156a)이 형성되어 있다. 또, 제2 반도체층(140b)과 제2 소오스 전극(165b) 사이, 제1 반도체층(140b)과 제2 드레인 전극(166b) 사이, 및 제1 반도체층(140a)과 더미 플로팅 전극(168b) 사이에는 각각 오믹 콘택층(155b, 156b, 158b)이 형성되어 있다. 오믹 콘택층(155a, 156a, 155b, 156b, 158b)은 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어지며, 반도체층(140a, 140b)과 상부의 배선간의 접촉 저항을 낮추어주는 역할을 한다.

제1 및 제2 데이터 라인(162, 163), 제1 및 제2 소오스 전극(165a, 165b), 제1 및 제2 드레인 전극(166a, 166b), 및 더미 플로팅 전극(168b)은 제1 보호 막(170)에 의해 덮여 있다. 제1 보호막(170)은 예를 들어 질화 규소로 이루어진다. 그리고, 제1 보호막(170) 위에는 유기 물질 등으로 이루어진 제2 보호막(172)이 형성되어 있다. 제1 보호막(170)과 제2 보호막(172) 중 어느 하나는 생략될 수도 있다.

제1 보호막(170)과 제2 보호막(172)은 제1 드레인 전극(166a) 형성 영역에서 관통되어 제1 콘택홀(176a)을 형성하고, 제2 드레인 전극(166b) 형성 영역에서 관통되어 제2 콘택홀(176b)을 형성한다.

제2 보호막(172) 위에는 투명한 도전성 물질인 ITO 또는 IZO 등으로 이루어진 화소 전극(182a, 182b)이 형성되어 있다. 화소 전극은 제1 서브 화소 전극(182a) 및 제2 서브 화소 전극(182b)으로 분할되어 있다.

제1 서브 화소 전극(182a)은 제1 콘택홀(176a)을 통하여 제1 드레인 전극(166a)과 연결되어 있다. 제2 서브 화소 전극(182b)은 제2 콘택홀(176b)을 통하여 제2 드레인 전극(166b)과 연결되어 있다. 제1 서브 화소 전극(182a)과 제2 서브 화소 전극(182b)은 간극(183)을 사이에 두고 서로 분리되어 있다. 또, 제1 서브 화소 전극(182a)과 제2 서브 화소 전극(182b)은 각각 내부에 간극(183)과 유사한 절개부(184)를 구비한다. 이러한 간극(183) 및 절개부(184)는 후술하는 제2 표시판(200)의 절개부(253)와 함께 액정(320)의 도메인을 규제하는데 기여한다.

제1 서브 화소 전극(182a)은 제2 서브 화소 전극(182b)보다 넓은 면적을 가지며, 제2 서브 화소 전극(182b)을 예컨대, 3 측면에서 감싸도록 형성된다. 상술한 바와 같이 제1 서브 화소 전극(182a)에는 제2 서브 화소 전극(182b)보다 상대적으 로 낮은 전압이 인가된다.

계속해서, 도 4a 및 도 4b를 참조하여 상기한 제1 박막 트랜지스터 및 제2 박막 트랜지스터에 대해 더욱 상세히 설명한다.

제1 박막 트랜지스터의 제1 드레인 전극(166a)은 상술한 바와 같이 상대적으로 넓은 면적의 제1 서브 화소 전극(182a)과 연결되어 있다. 따라서, 상대적으로 넓은 면적의 제1 서브 화소 전극(182a)에 전압을 충전하려면 제1 박막 트랜지스터의 채널 영역을 통과하는 전류의 양이 많아야 하고, 그에 따라 제1 박막 트랜지스터의 채널 영역이 제2 박막 트랜지스터의 채널 영역에 비해 넓어야 한다. 이를 위하여, 제1 박막 트랜지스터의 제1 소오스 전극(165a)은 제2 박막 트랜지스터의 제2 소오스 전극(165b)에 비해 대체로 길이가 더 길다. 즉, 소오스 전극(165a, 165b)과 드레인 전극(166a, 166b)은 서로 맞물려 있는 형상인데, 채널의 길이인 제1 소오스 전극(165a)과 제1 드레인 전극(166a) 간의 간격(d1)과 제2 소오스 전극(166a)과 제2 드레인 전극(166b) 간의 간격(d2)는 실질적으로 동일하지만, 채널의 폭인 제1 소오스 전극(165a)과 제1 드레인 전극(166a)이 이격된 영역의 길이(l1)는 제2 소오스 전극(165b)과 제2 드레인 전극(166b)이 이격된 영역의 길이(l2)보다 크다.

상기 관점에서 제1 소오스 전극(165a)의 형상은 예컨대 'ㅌ'자 또는 'E'자 형상이고, 제2 소오스 전극(165b)의 형상은 예컨대 'ㄷ'자 또는 'U'자 형상일 수 있다. 그에 맞추어 제1 드레인 전극(166a)은 '11'자 형상이고, 제2 드레인 전극(166b)은 '1'자 형상일 수 있다.

그런데, 제1 반도체층(140a)의 위는 대체로 제1 소오스 전극(165a) 및 제1 드레인 전극(166a) 대부분의 면을 점유하지만, 제2 반도체층(140b)의 위는 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)의 면적이 상대적으로 작기 때문에, 이들이 점유하지 않는 면이 많다. 특히, 액정 표시 장치(400)가 대형화되면, 그에 따라 소오스 전극(165a, 165b) 및 드레인 전극(166a, 166b)의 두께도 증가하는데, 이와 같이 제2 반도체층(140b) 상에 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)에 의해 점유되지 않는 면이 많으면, 그 위에 형성되는 제1 보호막(170) 및 제2 보호막(172)의 표면도 단차를 갖게 된다. 제2 보호막(172)이 단차를 가질 경우, 그 위에 스페이서(310)가 배치될 때, 스페이서(310)의 안정성이 저해될 수 있고, 또, 정확한 셀갭을 유지하기 어렵다.

따라서, 제2 반도체층(140b) 위에는 상기한 단차를 최소화하도록 더미 플로팅 전극(168b)이 구비된다. 즉, 더미 플로팅 전극(168b)은 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)과 분리됨으로써, 별도의 전기적 작용은 하지 않으며, 표면 단차만을 보상한다. 바람직하기로는 제2 반도체층(140b) 상에 오버랩되어 형성되는 제2 보호막(172)이 제1 반도체층(140a) 상에 오버랩되어 형성되는 제2 보호막(172)과 실질적으로 동일한 표면을 갖도록 형성된다. 즉, 제2 반도체층(140b) 상의 더미 플로팅 전극(168b)과 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)의 전체적인 형상은 제1 반도체층(140a) 상의 제1 소오스 전극(165a) 및 제1 드레인 전극(166b)의 전체적 형상과 실질적으로 동일할 수 있도록 형성된다. 다만, 더미 플로팅 전극(168b)이 제2 소오스 전극(165b) 및 제2 드레인 전극(166b)과 분리되기 때문에, 상기 영역에서는 그 형상에 차이가 있다.

도 4b의 예에서 더미 플로팅 전극(168b)의 일부는 제2 소오스 전극(165b)과 함께 실질적으로 'ㅌ'자 형상을 이루어 제1 반도체층(140a) 상의 제1 소오스 전극(165a)과 실질적으로 동일한 형상을 나타낸다. 또, 더미 플로팅 전극(168b)의 다른 일부는 제2 드레인 전극(166b)과 함께 실질적으로 '11'자 형상을 이루어 제1 반도체층(140a) 상의 제1 드레인 전극(166a)과 실질적으로 동일한 형상을 나타낸다.

상기와 같은 구조로부터, 도 7에 도시된 바와 같이 제2 반도체층(140b) 상에 형성되어 있는 제2 보호막(172)의 표면도 제1 반도체층(140a) 상에 형성되어 있는 제2 보호막(172)의 표면과 같이 평탄해질 수 있다.

다음으로, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치의 제2 표시판에 대해 설명한다.

제2 표시판(100)의 경우에도 베이스 기판은 투명한 유리, 석영 또는 플라스틱 등으로 이루어진 절연 기판(210)이다.

절연 기판(210) 위에는 블랙 매트릭스(220)가 형성되어 있다. 블랙 매트릭스(220)는 개구부를 정의하며, 개구부 내에는 컬러 필터(230)가 형성되어 있다. 여기서 블랙 매트릭스(220)는 대체로 제1 표시판의 게이트 라인(122)과 제1 및 제2 데이터 라인(162, 163)에 오버랩되도록 정렬되고, 컬러 필터(230)는 제1 서브 화소 전극(182a) 및 제2 서브 화소 전극(182b)에 오버랩되도록 정렬된다.

블랙 매트릭스(220) 및 컬러 필터(230) 상에는 오버코트층(240)이 형성되어 있다. 오버코트층(240) 상에는 투명한 도전성 물질인 ITO 또는 IZO 등으로 이루어진 공통 전극(250)이 형성되어 있다. 공통 전극(250) 내에는 절개부(253)가 형성되 어 있으며, 제1 표시판(100)의 간극(183) 및 절개부(184)와 함께 액정(320)의 도메인을 규제하는데 기여한다.

한편, 블랙 매트릭스(220)와 오버랩된 영역에서 공통 전극(250) 위에는 컬럼 스페이서(310)가 형성되어 있다. 컬럼 스페이서(310)는 제1 표시판(100)과 제2 표시판(200) 사이에 다수개 배치되어 이들의 셀갭을 유지하는 역할을 한다. 예를 들어 컬럼 스페이서(310)는 화소당 2개씩 배치될 수 있다.

컬럼 스페이서(310)의 말단은 제1 표시판(100) 상의 제2 보호막(172)에 맞닿게 된다. 컬럼 스페이서(310)가 맞닿는 영역은 바람직하기로는 빛이 투과하지 못하는 차광 영역일 수 있다. 일예로 상대적으로 면적이 넓은 제1 박막 트랜지스터의 제1 게이트 전극(124a) 및 제2 박막 트랜지스터의 제2 게이트 전극(124b)과 오버랩된 영역일 수 있다. 그런데, 상기한 바와 같이 제1 게이트 전극(124a)에 오버랩된 영역의 제2 보호막(172)의 표면 뿐만 아니라, 제2 게이트 전극(124b)에 오버랩된 제2 보호막(172)의 표면도 제2 반도체층(140b) 상에 더미 플로팅 전극(168b)을 구비함으로써 평탄화되어 있기 때문에, 여기에 컬럼 스페이서(310)가 위치하더라도 안정적인 스페이싱이 역할을 할 수 있다. 따라서, 설계에 따른 셀갭을 정확하게 유지할 수 있다.

컬럼 스페이서(310)에 의해 셀갭이 유지된 영역에는 액정(310)을 포함하는 액정층(300)이 형성된다. 액정층(300)의 액정(310)은 제1 표시판(100)의 화소 전극(182a, 182b) 및 제2 표시판(200)의 공통 전극(250)에 의해 생성된 전계에 의해 유전율 및 투과율이 바뀌게 된다.

한편, 도면에는 도시되지 않았지만, 액정층(300)과 제1 표시판(100)의 사이, 및 액정층(300)과 제2 표시판(200)의 사이에는 배향막(미도시)이 더 구비될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

본 발명의 일 실시예에 따른 액정 표시 장치에 의하면, 반도체층 상에 소오스 전극 및 드레인 전극 형성 면적에 따라 형성될 수 있는 표면 단차를 더미 플로팅 전극에 의해 보상함으로써 단차를 최소화하고 그 위에 형성되는 보호막의 표면를 평탄화할 수 있다. 따라서, 여기에 컬럼 스페이서를 배치하더라도 안정적인 스페이싱 역할을 수행할 수 있으며, 정확한 셀갭을 유지할 수 있다.

Claims

절연 기판 상에 형성된 게이트 전극,

상기 게이트 전극과 오버랩되어 있는 반도체층,

상기 반도체층 상에 상기 게이트 전극과 오버랩되어 형성되며, 서로 이격되어 마주하는 소오스 전극 및 드레인 전극,

상기 반도체층 상에 상기 게이트 전극과 오버랩되어 형성되되, 상기 소오스 전극 및 드레인 전극의 대향 영역 이외의 영역에 형성되며, 상기 소오스 전극 및 드레인 전극과 분리되어 있는 더미 플로팅 전극, 및

상기 드레인 전극과 연결된 화소 전극을 포함하는 제1 표시판;

상기 제1 표시판과 이격되어 대향하는 제2 표시판; 및

상기 제1 표시판 및 상기 제2 표시판의 간격을 유지하는 컬럼 스페이서로서, 상기 제1 표시판과 제2 표시판의 사이에서 상기 게이트 전극과 오버랩되도록 위치하는 컬럼 스페이서를 포함하는 액정 표시 장치.
제1 항에 있어서,

상기 제1 표시판은 매트릭스 형상으로 배열된 다수개의 화소를 포함하며, 하나의 화소에서 상기 화소 전극은 제1 서브 화소 전극 및 제2 서브 화소 전극으로 분할되어 있는 액정 표시 장치.
제2 항에 있어서,

상기 하나의 화소에서 상기 게이트 전극은 동일한 게이트 라인과 연결된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,

상기 반도체층은 상기 제1 게이트 전극과 오버랩된 제1 반도체층 및 상기 제2 게이트 전극과 오버랩된 제2 반도체층을 포함하고,

상기 소오스 전극은 서로 다른 데이터 라인과 연결된 제1 소오스 전극 및 제2 소오스 전극을 포함하고,

상기 드레인 전극은 상기 제1 소오스 전극과 이격되어 마주하는 제1 드레인 전극 및 상기 제2 소오스 전극과 이격되어 마주하는 제2 드레인 전극을 포함하고,

상기 제1 드레인 전극은 상기 제1 서브 화소 전극와 전기적으로 연결되어 있고,

상기 제2 드레인 전극은 상기 제2 서브 화소 전극과 전기적으로 연결되어 있는 액정 표시 장치.
제3 항에 있어서,

상기 제1 서브 화소 전극은 상기 제2 서브 화소 전극보다 면적이 더 큰 액정 표시 장치.
제4 항에 있어서,

상기 제1 소오스 전극과 상기 제1 드레인 전극이 이격된 영역의 길이는 상기 제2 소오스 전극과 상기 제2 드레인 전극이 이격된 영역의 길이보다 큰 액정 표시 장치.
제4 항에 있어서,

상기 더미 플로팅 전극은 상기 제2 반도체층 상에 형성되며, 상기 제2 소오스 전극 및 상기 제2 드레인 전극과 분리되어 있는 액정 표시 장치.
제6 항에 있어서,

상기 제1 반도체층 상에 상기 제1 게이트 전극과 오버랩되어 형성된 상기 제1 소오스 전극과 상기 제1 드레인 전극의 전체적인 형상은 상기 제2 반도체층 상에 상기 제2 게이트 전극과 오버랩되어 형성된 상기 제2 소오스 전극, 상기 제2 드레인 전극 및 상기 더미 플로팅 전극의 전체적인 형상과 실질적으로 동일한 액정 표시 장치.
제6 항에 있어서,

상기 제1 소오스 전극은 'ㅌ'자 형상이고, 상기 제2 소오스 전극은 'ㄷ'자 형상인 액정 표시 장치.
제8 항에 있어서,

상기 더미 플로팅 전극은 상기 제2 소오스 전극과 분리된 것을 제외하고, 상 기 상기 제2 소오스 전극과 함께 실질적으로 'ㅌ'자 형상을 이루는 액정 표시 장치.
제3 항에 있어서,

동일한 게이트 라인에 연결된 상기 제1 및 제2 게이트 전극은 상기 행 방향의 이웃하는 화소 별로 배열 순서가 다르고,

동일한 데이터 라인에 연결된 상기 제1 및 제2 소오스 전극은 상기 열 방향의 화소마다 교대로 배열되어 있는 액정 표시 장치.
제1 항에 있어서,

상기 제2 표시판은 블랙 매트릭스 패턴을 더 포함하며,

상기 컬럼 스페이서는 상기 블랙 매트릭스 패턴과 오버랩되도록 상기 제2 표시판 상에 형성되어 있는 액정 표시 장치.