KR20080016463A

KR20080016463A - 반도체 장치의 제조 방법

Info

Publication number: KR20080016463A
Application number: KR1020070080096A
Authority: KR
Inventors: 요시유키 오바; 도시히코 하야시
Original assignee: 소니 가부시끼 가이샤
Priority date: 2006-08-17
Filing date: 2007-08-09
Publication date: 2008-02-21
Also published as: US20080173547A1; TW200816379A; JP2008047719A

Abstract

본 발명은, 기판 상에 형성된 절연막에 오목부를 형성하는 공정, 상기 오목부의 내벽을 덮은 상태에서, 구리와 구리 이외의 금속으로 이루어지는 합금층과, 구리를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층(plating seed layer)을 형성하는 공정, 도금법에 의해, 상기 도금 시드층이 형성된 상기 오목부에, 구리를 주성분으로 하는 도전층을 매립하는 공정, 및 열처리를 행하고, 상기 합금층 중의 상기 금속을 상기 절연막의 구성 성분과 반응시켜, 상기 합금층과 상기 절연막의 경계면에, 구리의 확산 배리어(barrier)성을 가지는 금속 화합물로 이루어지는 배리어막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

기판, 반도체, 합금, 도금, 시드, 배리어, 구리, 도전층, 열처리, 절연막

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 배선 또는 비아(via)와 층간 절연막 사이에 자기 형성 배리어막(self-formed barrier film)이 설치된 다마신(damascene) 구조를 가지는 반도체 장치의 제조 방법에 관한 것이다.

본 발명은 2006년 8월 17일 일본 특허청에 출원된 일본 특허 출원 JP 2006-222194호에 대한 우선권을 주장하고, 이 일본 특허 출원의 전체 내용이 참고로 본 명세서에 포함된다.

반도체 장치의 구리(Cu) 배선을 형성하는 프로세스에서는, 일반적으로, 층간 절연막에 설치된 배선 홈을 매립함으로써, 배선 패턴을 형성하는 다마신법이 행해지고 있다. 다마신법의 사용에 의한 Cu 배선의 형성시에는, 층간 절연막으로의 Cu의 확산을 방지하기 위해서, 통상 Cu를 매립하기 이전에, 배선 홈의 내벽을 덮은 상태에서, 탄탈(Ta), 또는 탄탈 질화막(TaN) 등의 배리어막을 10nm 정도의 막 두께로 성막한다. 그 후, 전해 도금법에 의해, 배리어막이 설치된 배선 홈 내에 Cu층을 매립한다.

그러나, 배선 피치의 미세화에 따라, Cu의 매립이 매우 곤란하게 된다. 또 한, 배선의 총체적에 대한 배리어막의 체적 비율이 증가되는데, 이것은 배선 저항을 증가시킨다. 이러한 문제점을 해결하기 위한 기술이 제안되었다(예를 들면, 비특허 문헌1(Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology using Self-Formed MnSixOy Barrier Layer, 「2005년 Symposium on VL SI Technology」p. 188-190) 참조). 이러한 기술에서는, 배리어막을 성막하지 않고, Mn을 함유한 Cu 층으로 이루어지는 시드층(seed layer)을 형성한다. 또한, 열처리에 의해 Mn을 확산시켜, 층간 절연막과 Cu배선의 경계면에 Mn화합물로 이루어지는 자기 형성 배리어막을 2 ~ 3nm 정도의 막 두께로 형성한다.

상기 자기 형성 배리어 프로세스가 도 3(a) 내지 도 3(c)를 참조하여 설명된다. 먼저, 도 3(a)를 참조하면, 실리콘 웨이퍼로 이루어지는 기판(11) 상에, 산화 실리콘(SiO₂)으로 이루어지는 층간 절연막(12)이 형성된다. 그 후, 기판(11)에 이르는 접속 구멍(via hole)(13)이 상기 층간 절연막(12)에 형성되고, 그 다음 상기 접속 구멍(13) 내에, 예를 들면 텅스텐(W)으로 이루어지는 비아(14)를 매립한다.

그 다음에, 비아(14) 및 층간 절연막(12) 상에, SiO₂로 이루어지는 층간 절연막(15)이 형성된다. 그 다음에, 층간 절연막(15)에, 층간 절연막(12) 및 비아(14)에 이르는 배선 홈(16)이 형성된다. 그 후, 층간 절연막(15) 상에, CuMn 층으로 이루어지는 도금 시드층(17')이 형성된다.

도 3(b)를 참조하면, 전해 도금법에 의해, 배선 홈(16)을 매립하는 상태에서, 도금 시드층(17') 상에, 순Cu로 이루어지는 도전층(18)이 형성된다.

다음에, 도 3(c)를 참조하면, 열처리를 행하고, 도금 시드층(17')중에 포함되는 Mn을 층간 절연막(12, 15)의 구성 성분과 반응시켜, 도금 시드층(17')과 층간 절연막(12, 15)의 경계면에, Mn화합물로 이루어지는 자기 형성 배리어막(19)을 형성한다. 상기 자기 형성 배리어막(19)은, 2nm~ 3nm의 막 두께로 형성된다. 열처리에 의하여, 도전층(18)의 표면 측에도 Mn가 편석되어, 산화 망간(MnO)층(M)이 형성된다.

그 후, 도면에 도시되지 않았지만, 화학적 기계적 연마(Chemical Mechanical Polishing(CMP))법에 의해, 배선 패턴으로서 불필요한 부분의 도전층(18) 및 자기 형성 배리어막(19)을 제거하고, 노출된 층간 절연막(15)의 표면측을 깍아, 상기 배선 홈(16)에 배선을 형성한다.

전술한 제조 방법은, 통상의 Ta 또는 TaN으로 이루어지는 배리어막을 사용한 매립 프로세스에 비해, 도금 시드층(17') 중의 Mn와 층간 절연막(12, 15)의 구성 성분을 반응시켜, 박막화된 자기 형성 배리어막(19)을 형성하기 때문에, 도전층(18)의 매립 특성이 우수하다. 또한, 이러한 제조 방법은, 자기 형성 배리어막(19)의 막 두께가 Ta 또는 TaN으로 이루어지는 배리어막보다 얇기 때문에, 배선의 저 저항화를 도모할 수 있는 장점도 있다.

그러나, 전술한 바와 같은 제조 방법은 다음과 같은 문제점을 가지고 있다. 특히, 도금 시드층(17') 중의 Mn 농도가 충분하지 않으면, 도 3(c)를 사용하여 설 명한 공정은, 도 4에 나타낸 바와 같은 연속적인 자기 형성 배리어막(19)을 형성하지 못한다. 이에 따라 열처리의 초기 단계에서 급격한 응력 변화에 의해, 도전층(18)과 층간 절연막(12, 15)의 밀착성이 저하되어, 도전층(18)의 막 벗겨짐이 생긴다. 이것을 방지하기 위해서는, 자기 형성 배리어막(19)의 형성을 촉진시키기 위해, 도금 시드층(17')(도 3(c) 참조) 중의 Mn을 고농도화하는 것이 유효하다. 그러나, Mn의 저항값은 Cu보다 높기 때문에, Mn을 고농도화하면, 도금 시드층(17')의 시트 저항이 증대된다. 이것은, 도금 공정에 고전류를 걸리게 할 필요가 있으며, 이에 따라 도금 공정에의 부하가 증대된다. 이에 따라, 기판(11)면 내에서의 도전층(18)의 도금 성장이 불균일하게 되어, 도전층(18)의 매립 균일성이 저하된다. 또한, 도금 시드층(17')의 표면 측의 Mn은 도금액 중에 쉽게 용출되는데, 이것은 도금액 중에 용출된 Mn이 도전층(18)과 함께 배선 홈(16) 내에 매립되어, 배선 저항이 증대된다는 문제점에 이르게 한다.

이상으로부터 본 발명은, 도금 공정에의 부하를 억제하면서, 도전층의 막 벗겨짐을 방지하고, 기판면 내에서의 도전층의 매립 균일성을 향상시키고, 배선 저항의 증대를 억제하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고 있다.

본 발명에 따른 반도체 장치의 제조 방법에서는, 다음과 같은 공정이 차례로 실행된다. 먼저, 기판 상에 형성된 절연막에 오목부가 형성된다. 다음에, 오목부의 내벽을 덮은 상태에서, 구리(Cu)와 Cu 이외의 금속으로 이루어지는 합금층과, Cu를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층이 형성된다. 다음에, 도금법에 의해, 도금 시드층이 설치된 오목부에, Cu를 주성분으로 하는 도전층이 매립된다. 그 다음에, 열처리를 실행하고, 합금층 중의 금속을 절연막의 구성 성분과 반응시켜, 합금층과 절연막의 경계면에, Cu의 확산 배리어성을 가지는 금속 화합물로 이루어지는 배리어막을 형성한다.

이와 같은 반도체 장치의 제조 방법에 따르면, 합금층에 포함되는 Cu 이외의 금속의 저항값이 높아도, 합금층과 Cu를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층이 형성되기 때문에, 합금층으로만 도금 시드층을 형성하는 경우와 비교하여, 도금 시드층의 시트 저항이 낮아진다. 그러므로, 연속적인 배리어막이 형성되는 정도로, 합금층 중의 상기 금속이 고농도화 되었다고 해도, 도금 시드층의 시트 저항의 증가가 억제된다. 이에 따라, 도금 공정시에 고전류를 걸리게 하지 않아도 되고, 도금 공정의 부하가 억제된다. 따라서, 도금 공정의 부하를 억제한 상태에서, 합금층 중의 상기 금속을 고농도함으로써 합금층과 절연막의 경계면에 연속적인 배리어막이 형성될 수 있다. 이에 따라, 도전층과 절연막의 밀착성이 향상되고, 도전층의 막 벗겨짐을 방지할 수 있다. 또한, 도금 시드층의 시트 저항이 낮게 되므로, 기판면 내에서의 도전층의 도금 성장의 불균일이 억제되고, 도전층의 매립 균일성이 향상된다. 또한, 도금 공정시, 도금 시드층의 합금층이 Cu를 주성분으로 하는 도전층에 의하여 덮이기 때문에, 도금액 중에 합금층의 표면 측으로 상기 금속이 용출되는 것이 방지된다. 이에 따라, 도금법에 의해, 오목부에 도전층을 매립할 때에, 도금액 중에 용출된 금속이 도전층과 함께 매립되는 것에 의한, 도전층의 저항의 증대가 방지된다.

상기에서 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 도전층의 막 벗겨짐을 방지할 수 있으며, 따라서 반도체 장치의 수율을 향상시킬 수 있다. 또한, 기판면 내에서의 도전층의 매립 균일성이 향상되므로, 예를 들면 CMP법에 의해 도전층을 연마할 때의 디싱(dishing)이나 에로전(erosion)을 억제할 수 있다. 또한, 도전층의 저항의 증대가 방지될 수 있다. 따라서, 오목부가 배선 홈이고, 도전층이 배선인 경우에는, 배선 저항의 증대가 방지될 수 있고, 배선 신뢰성이 향상될 수 있다.

이하에서, 본 발명의 실시예가 도면을 참조하여 상세하게 설명된다.

(제1 실시예)

본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은, 싱글 다마신 배선 구조의 형성에 관계된다. 이하에서, 제1 실시예가 도 1(a) 내지 도 1(f)의 제조 공정 단면도를 참조하여 설명된다. 다음의 설명에서는, 배경 기술과 동일한 구성에는, 동일한 번호가 부여된다.

먼저, 도 1(a)를 참조하면, 트랜지스터 등의 소자가 형성된 실리콘 웨이퍼로 이루어지는 기판(11) 상에, 예를 들면 SiO₂으로 이루어지는 층간 절연막(12)이 형성된다. 그 후, 기판(11)에 이르는 상태의 접속 구멍(13)이 형성되고, 접속 구 멍(13) 내에, 예를 들면 W로 이루어지는 비아(14)가 매립된다.

다음에, 예를 들면 플라즈마 여기 화학적 기상 성장(Plasma Enhanced Chemical Vapor Deposition(PECVD))법에 의해, 성막 가스로서 실란(SiH₄)이 사용되고, 비아(14) 및 층간 절연막(12) 상에, 예를 들면 SiO₂로 이루어지는 층간 절연막(15)이 형성된다.

그 다음에, 층간 절연막(15) 상에, 배선 홈 패턴을 가지는 레지스트 패턴(도시하지 않음)을 형성하고, 상기 레지스트 패턴을 마스크로 이용한 에칭에 의해 층간 절연막(15)에, 배선 홈(16)(오목부)을 형성한다. 상기 배선 홈(16)의 개구 폭은, 75nm이다.

도 1(b)를 참조하면, 예를 들면 CuMn 합금 타겟을 사용하여 스퍼터링법 등의 물리적 기상 성장(Physical Vapor Deposition(PVD))법에 의해, 배선 홈(16)의 내벽을 덮은 상태에서, 층간 절연막(15) 상에, CuMn으로 이루어지는 합금층(17a)이 형성된다. Mn의 저항이 Cu의 저항보다 높다. 또한, 후속 공정에서 열처리를 행함으로써, 합금층(17a)의 Mn이 층간 절연막(12, 15)의 구성성분과 반응하여 자기 형성 배리어막을 형성한다.

그러므로, 합금층(17a) 중의 Mn농도 및 합금층(17a)의 막 두께는, 임의의 범위 내로 규정된다. 특히, Mn농도 및 막 두께의 값은, 후속 공정에서 행하는 열처리에 의해, 합금층(17a)과 층간 절연막(12, 15)의 경계면에 연속적인 자기 형성 배리어막을 형성하기 위한 하한값 이상이다. 또한, Mn농도 및 막 두께의 값은, 배선 홈(16) 내에 형성하는 배선 중에 Mn가 잔존한 경우의 배선 저항과, 상기 합금층(17a) 상에 후술하는 Cu를 주성분으로 하는 도전층을 적층하여 이루어지는 도금 시드층의 시트 저항이 허용범위 내로 되는 상한값 이하이다.

구체적으로는, 합금층(17a) 중의 Mn농도는 1 atomic% 내지 10 atomic%의 범위 내이며, 바람직하게는 2 atomic% 내지 6 atomic% 범위 내이다. 또한, 합금층(17a)의 막 두께는, 상기 상한값에 더하여, 그 후의 도금법에 의한 도전층의 매립 특성이 악화되지 않는 정도로 소정의 값 이하로 되도록 규정된다. 구체적으로는, 합금층(17a)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부(smooth part)에서 10nm 내지 50nm의 범위 내이다. 여기에서는, 합금층(17a)은, 예를 들면 30nm의 막 두께로 형성된다.

다음에, 도 1(c)를 참조하면, 합금층(17a) 상에, 예를 들면 순Cu으로 이루어지는 도전층(17b)이, 예를 들면 30nm의 막 두께로 형성된다. 이에 따라, 합금층(17a)과 도전층(17b)이 이 순서로 적층된 도금 시드층(17)이 형성된다. 이에 따라, 합금층(17a)의 표면측이 순Cu으로 이루어지는 도전층(17b)으로 덮이게 된다. 따라서, 도금 시드층(17)이 CuMn으로 이루어지는 합금층(17a)으로만 형성되는 경우와 비교하여, 도금 시드층(17)의 시트 저항이 낮아진다. 이로써, 후술하는 배선 홈(16) 내에 도전층을 매립하는 도금 공정의 부하가 억제된다.

본 실시예에서는, 도전층(17b)이 순Cu로 구성된다. 그러나, 상기 도전층(17b)의 재료는, Cu를 주성분으로서 포함하고 있으면 임의의 재료일 수 있다. 예를 들면, 비저항의 상승이 적은 CuAg 합금이 사용될 수 있다.

상기 도전층(17b)의 막 두께는, 전술한 바와 같이, 도금 시드층(17)의 시트 저항이 허용 범위 내로 억제되고, 도금법에 의한 도전층(18)의 매립 특성이 악화되지 않도록 설정된다. 구체적으로는, 도전층(17b)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다. 본 실시예에서는, 도전층(17b)은, 예를 들면 30nm의 막 두께로 형성된다.

다음에, 도 1(d)를 참조하면, 예를 들면 전해 도금법에 의해, 배선 홈(16)을 매립하는 상태에서, 상기 도전층(17b) 상에, 예를 들면 순Cu으로 이루어지는 도전층(18)이 800nm 이상의 막 두께로 형성된다. 이러한 매립 상태에서, 전술한 바와 같이, 도금 시드층(17)의 시트 저항이 낮기 때문에, 기판(11)면 내에서의 도전층(18)의 매립 균일성이 향상된다. 또한, 합금층(17a)의 표면측이 순Cu으로 이루어지는 도전층(17b)으로 덮이게 된다. 이에 따라, 합금층(17a)의 표면 측의 Mn이 도금액 중에 용출되는 것이 방지되고, 도금액 중에 용출된 Mn이 배선 홈(16) 내에 도전층(18)과 함께 매립되는 것이 방지된다. 따라서, 배선 저항의 증대가 방지된다. 또, 도금액 중에 용출된 Mn이 도금 공정에 미치는 악영향이 방지된다.

본 실시예에서는, 도전층(18)이 순Cu로 구성된다. 그러나, 상기 도전층(18)의 재료는 Cu를 주성분으로서 포함하고 있으면 임의의 재료일 수 있다. 예를 들면, 비저항의 상승이 적은 CuAg 합금이 사용될 수 있다.

다음에, 도 1(e)를 참조하면, 예를 들면 300℃에서 30분간의 열처리가 실행된다. 이에 따라, 합금층(17a)(도 1(d) 참조) 중의 Mn을 층간 절연막(12, 15)의 구성 성분과 반응시켜, 합금층(17a)과 층간 절연막(12, 15)의 경계면에, Cu의 확산 방지성을 가지는 자기 형성 배리어막(19)을 형성한다. 자기 형성 배리어막(19)을 형성하기 위한 열처리의 온도 범위 및 처리 시간은, 자기 형성 배리어막(19)의 확실한 형성을 촉진하고, 열처리에 의한 디바이스에의 악영향을 방지하기 위해, 200℃ ~ 400℃, 60초 ~ 2시간인 것이 바람직하고, 보다 바람직하게는 60초 ~ 30분간이다. 또한, 층간 절연막(12, 15)의 구성 성분은, 층간 절연막(12, 15)의 표면에 흡착되는 대기중으로부터의 산소 또는 수분 등을 포함한다.

본 실시예에서는, 층간 절연막(12, 15)이 SiO₂로 구성되고, 자기 형성 배리어막(19)이, 실리콘 함유 Mn 산화물(MnSi_xO_y) 또는 Mn 산화물(Mn_xO_y) 등의 Mn화합물로 구성된다. 자기 형성 배리어막(19)의 막 두께는, 2nm ~ 3nm이다. 합금층(17a)은, 연속적인 자기 형성 배리어막(19)이 형성되는 정도로 고농도화 된 Mn을 함유한다. 이에 따라, 종래 방법과 비교하여 다량의 Mn이 합금층(17a)과 층간 절연막(12, 15)의 경계면에 공급될 수 있어, 견고하며 밀착성 높은 연속적인 자기 형성 배리어막(19)을 형성한다. 이로써, 열처리의 초기의 단계에서의 급격한 응력 변화에 기인한, 도전층(18)의 막 벗겨짐의 발생이 방지된다. 또, 열처리 조건에 대하여 넓은 범위가 확보될 수 있다. 이러한 열처리에 의해, 도전층(18)의 표면 측에도 Mn이 편석됨으로써, MnO층 M이 형성된다.

다음에, 도 1(f)를 참조하면, 예를 들면 CMP법에 의해, 2단계의 연마가 실행된다. 1단계 연마에서는, MnO층 M(도 1(e) 참조) 및 배선 패턴으로서 불필요한 부분의 도전층(18)(도 1(e) 참조)이 제거된다. 그 다음에, 2단계의 연마에서는, 자 기 형성 배리어막(19)이 제거되고, 노출된 층간 절연막(15)이 100nm로 깎인다. 이로써, 배선 홈(16)에 Cu로 이루어지는 배선(18')이 형성된다. 상기한 자기 형성 배리어막(19)이 도전층(18)과 층간 절연막(12, 15)의 경계면에 형성되기 때문에, CMP 공정에 의한 도전층(18)의 막 벗겨짐이 방지되며, 따라서 CMP 조건에 대하여 넓은 범위가 확보될 수 있다.

다음에, 상기 CMP 공정에서 구연산 수용액이나 옥살산 수용액 등을 사용한 유기산 세정이 실행되어, 배선(18') 상의 산화막과 상기 CMP 공정후 Cu표면에 잔존하는 벤조트리아졸(benzotriazole) 유도체 등의 Cu의 방식제를 제거한다. 그 후, 트리메틸실란(3MS; trimethylsilane) 등의 실리콘 함유 재료와 암모니아(NH₃) 등을 성막 가스로서 사용한 CVD법에 의해, 배선(18') 및 층간 절연막(15) 상에, 예를 들면 탄질화 실리콘(SiCN)으로 이루어지는 캡막(20)을 50nm의 막 두께로 성막한다.

이와 같은 반도체 장치의 제조 방법에서는, 도 1(c)을 사용하여 설명한 바와 같이 합금층(17a)과 순Cu으로 이루어지는 도전층(17b)을 차례로 적층하여 이루어지는 도금 시드층(17)을 형성한다. 이에 따라, 도금 공정의 부하를 억제하면서 합금층(17a) 중의 Mn을 고농도화 할 수 있다. 따라서, 연속적인 자기 형성 배리어막(19)이 합금층(17a)과 층간 절연막(12, 15)의 경계면에 형성될 수 있다. 이로써, 도전층(18)과 층간 절연막(12, 15)의 밀착성이 향상되고, 도전층(18)의 막 벗겨짐을 방지할 수 있다. 따라서, 반도체 장치의 수율이 향상될 수 있다. 또한, 자기 형성 배리어막(19)을 형성할 때의 열처리 조건이나 도전층(18)을 연마할 때의 CMP 조건에 대하여 넓은 범위가 확보될 수 있다.

또한, 도금 시드층(17)의 시트 저항이 낮게될 수 있으므로, 기판(11)면 내에서의 도전층(18)의 매립 균일성을 향상시킬 수 있다. 따라서, CMP법에 의해 도전층(18)을 연마할 때의 디싱 및 에로전이 억제될 수 있어, 배선 신뢰성을 향상할 수 있다.

또한, 도금 공정에서, 합금층(17a)이 순Cu으로 이루어지는 도전층(17b)으로 덮이기 때문에, 도금액 중의 Mn의 용출이 방지된다. 이에 따라, 배선 홈(16)에 Mn을 도전층(18)과 함께 매립함으로써 배선(18')의 저항의 증대를 방지할 수 있다.

표 1은, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법이 적용된 도금 시드층(1)과, 본 발명의 일 실시예가 적용되어 있지 않은 도금 시드층(2), (3)의 시트 저항값의 비교 결과를 나타낸다.

[표 1]

	구성 (막 두께)	시트 저항(Ω/□)
도금 시드층 (1)	순 Cu층 (30 nm)/2A% Mn함유 CuMn층(30 nm)	1.027
도금 시드층 (2)	2A% Mn함유 CuMn층(60 nm)	3.277
도금 시드층 (3)	A% Mn함유 CuMn층(60 nm)	1.873

도금 시드층(1)은 막 두께 30nm의 2A% Mn함유 CuMn층(합금층(17a)) 상에 막 두께 30nm의 순Cu층(도전층(17b))을 적층하여 얻어진다. 도금 시드층(2)은 60nm의 막 두께의 2A% Mn함유 CuMn층으로 형성된다. 표 1에 나타낸 바와 같이, 도금 시드층(1)의 시트 저항값이, 도금 시드층(2)의 시트 저항값보다 현저하게 낮다는 것이 확인된다. 도금 시드층(3)은 60nm의 막 두께의 A% Mn함유 CuMn 층으로 형성되어, 상기 도금 시드층(2)의 Mn농도의 1/2의 Mn농도를 가지고 있다. 표 1에 도시된 바 와 같이, 도금 시드층(3)의 전체 Mn농도가 도금 시드층(1)의 전체 Mn농도와 동등하여도, 도금 시드층(1)의 시트 저항이 도금 시드층(3)의 시트 저항보다 낮다는 것이 확인된다. 따라서, CuMn으로 이루어지는 합금층(17a) 상에 순Cu으로 이루어지는 도전층(17b)을 적층시킴으로써, 합금층(17a)만으로 도금 시드층(17)을 구성하는 경우와 비교하여, 도금 시드층(17)의 시트 저항값이 현저하게 억제된 것이 확인된다.

(제2 실시예)

이하에서, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법이, 도 2(a) ~ 도 2(k)의 제조 공정의 단면도를 참조하여 설명된다. 제2 실시예에 따른 방법의 설명을 위하여, 제1 실시예에서 설명한 캡막 상에, 듀얼 다마신 배선 구조를 형성하는 예가 설명된다.

먼저, 도 2(a)를 참조하면, 캡막(20) 상에, 예를 들면 PE－CVD법에 의해, 예를 들면 SiO₂로 이루어지는 층간 절연막(21)이 350nm의 막 두께로 성막된다. 이어서, 층간 절연막(21) 상에, 접속 구멍 패턴을 가지는 레지스트 패턴(도시하지 않음)이 형성되고, 상기 레지스트 패턴을 마스크로 사용한 에칭에 의해, 캡막(20)에 이르는 상태의 접속 구멍(22a)이 형성된다.

다음에, 도 2(b)를 참조하면, 접속 구멍(22a)을 매립하는 상태에서, 층간 절연막(21) 상에 레지스트(R)가 도포된다. 이어서, 레지스트(R) 상에 SOG(Spin On Glass)막이 형성되고, SOG막 상에 배선 홈 패턴을 가지는 레지스트 패턴(도시하지 않음)이 형성된다. 그 후, 상기 레지스트 패턴을 마스크로 사용한 에칭에 의해, SOG막이 가공되어, 하드 마스크(hard mask)(23)가 형성된다.

다음에, 도 2(c)를 참조하면, 하드 마스크(23)를 에칭 마스크로 사용한 에칭에 의해, 상기 레지스트(R)(도 2(b) 참조)가 가공되고, 배선 홈 패턴을 가지는 레지스트 패턴(R')을 형성한다. 또, 접속 구멍(22a)의 저부측을 덮는 레지스트(R)가 잔존된다.

다음에, 도 2(d)를 참조하면, 상기 하드 마스크(23)(도 2(c) 참조)와 레지스트 패턴(R')을 마스크로 사용한 에칭에 의해, 층간 절연막(21)의 상측에 접속 구멍(22a)과 연통되는 배선 홈(22b)을 형성한다. 이로써, 배선 홈(22b)과 상기 배선 홈(22b)의 저부에 연통되는 접속 구멍(22a)으로 이루어지는 듀얼 다마신 개구부(22)(오목부)가 형성된다. 상기 배선 홈(22b)의 깊이는, 에칭 시간을 제어함으로써, 제어된다. 상기 접속 구멍(22a)의 개구 폭은 75nm이고, 상기 접속 구멍(22a)의 깊이는 110nm이다. 배선 홈(22b)의 개구 폭은 75nm ~ 100nm이고, 배선 홈(22b)의 깊이는 150nm이다. 또, 레지스트(R)가 접속 구멍(22a)의 내부에 잔존되기 때문에, 접속 구멍(22a)의 측벽의 에칭이 방지되고, 측벽이 수직으로 유지된다.

다음에, 도 2(e)를 참조하면, 애싱(ashing) 및 약액 세정에 의해, 상기 레지스트 패턴(R')(도 2(d) 참조) 및 레지스트(R)(도 2(d) 참조)가 제거되어, 접속 구멍(22a)의 저부의 캡막(20)이 노출된다.

다음에, 도 2(f)에 나타낸 바와 같이, 접속 구멍(22a) 저부의 캡막(20)이 제거되어, 배선(18')의 표면을 노출한다.

다음에, 도 2(g)를 참조하면, 예를 들면 스퍼터링법에 의해, 듀얼 다마신 개 구부(22)의 내벽을 덮은 상태에서, 층간 절연막(21) 상에, CuMn 합금으로 이루어지는 합금층(24a)을 형성한다. 제1 실시예와 마찬가지로, 상기 합금층(24a)의 Mn농도는, 1atomic% 내지 10 atomic%의 범위 내이며, 바람직하게는 2 atomic% 내지 6 atomic%의 범위 내이다. 또한, 합금층(24a)의 막 두께는, 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다.

다음에, 도 2(h)를 참조하면, 합금층(24a) 상에, 예를 들면 순Cu으로 이루어지는 도전층(24b)을 형성한다. 이로써, 합금층(24a)과 도전층(24b)을 차례로 적층하여 이루어지는 도금 시드층(24)이 형성된다. 제1 실시예와 마찬가지로, 상기 도전층(24b)의 막 두께는 배선 홈 패턴을 갖지 않는 평활부에서 10nm 내지 50nm의 범위 내이다.

다음에, 도 2(i)를 참조하면, 듀얼 다마신 개구부(22)를 매립하는 상태에서, Cu층(24b) 상에, 예를 들면 순Cu으로 이루어지는 도전층(25)을 형성한다.

다음에, 도 2(j)를 참조하면, 예를 들면 300℃에서 30분간의 열처리가 실행된다. 이에 따라, 합금층(24a)(도 2(i) 참조) 중의 Mn을 층간 절연막(21)의 구성 성분과 반응시켜, 합금층(24a)과 층간 절연막(21) 사이에 Cu의 확산 방지성을 가지는 Mn화합물로 이루어지는 자기 형성 배리어막(26)을 형성한다. 제1 실시예와 마찬가지로, 층간 절연막(21)이 SiO₂로 구성되므로, 자기 형성 배리어막(26)은, 실리콘 함유 Mn 산화물(MnSi_xO_y) 또는 Mn 산화물(Mn_xO_y)로 구성된다. 자기 형성 배리어막(26)의 막 두께는 2nm ~ 3nm이다.

다음에, 도 2(k)를 참조하면, 예를 들면 CMP법에 의해, 2단계의 연마가 실행된다. 1단계 연마에서는, MnO층(M)(도 2(j) 참조) 및 배선 패턴으로서 불필요한 부분의 도전층(25)(도 2(j) 참조)이 제거된다. 그 다음, 2단계 연마에서는, 자기 형성 배리어막(26)이 제거되고, 노출된 층간 절연막(21)이 100nm 깎인다. 이로써, 접속 구멍(22a)에 배선(18')과 연통되는 비아(25a')가 형성되고, 배선 홈(22b)에 배선(25b')이 형성된다.

그 후, 구연산 수용액이나 옥살산 수용액 등을 사용한 유기산 세정을 실행하여, 배선(25b') 상의 산화막과 상기 CMP 공정 후에 Cu표면에 잔존하는 Cu의 방식제를 제거한다. 그 후, 배선(25b') 및 층간 절연막(21) 상에, 예를 들면 SiCN으로 이루어지는 캡막(27)이 50nm의 막 두께로 성막된다.

이와 같은 반도체 장치의 제조 방법에서는, 도 2(g) ~ 도 2(h)를 사용하여 설명한 바와 같이, CuMn으로 이루어지는 합금층(24a)과 순Cu로 이루어지는 도전층(24b)을 차례로 적층하여 이루어지는 도금 시드층(24)이 형성된다. 이로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.

제1 실시예 및 제2 실시예에 따른 상기한 예에서는, 합금층(17a, 24a)이 CuMn으로 구성된다. 합금층(17a, 24a)에 함유되는 Cu 이외의 금속은, 전술한 Mn 외에, 알루미늄(Al), 아연(Zn), 크롬(Cr), 바나듐(V), 티탄(Ti) 및 탄탈(Ta)을 포함한다. 예를 들면, 합금층(17a, 24a)이 CuAl로 구성되는 경우에는, 자기 형성 배리어막(19)으로서, 예를 들면 실리콘 함유 Al 산화물(AlSi_xO_y) 또는 Al 산화 물(Al_xO_y)이 형성된다. 합금층(17a, 24a)이 CuZn으로 구성되는 경우에는, 자기 형성 배리어막(19)으로서, 예를 들면 실리콘 함유 Zn 산화물(ZnSi_xO_y) 또는 Zn 산화물(Zn_xO_y)이 형성된다. 상기 예시한 것 이외의 금속에 관해서도, 마찬가지의 실리콘 화합물 또는 산화물이 형성된다.

상기한 실시예에서는, 자기 형성 배리어막(19, 26)을 구성하는 Mn화합물로서 실리콘 함유 Mn 산화물(MnSi_xO_y) 또는 Mn 산화물(Mn_xO_y)이 예시되었다. 그러나, 층간 절연막(12, 15, 21)이, 유기계 절연막 등의 탄소를 함유하는 절연막으로 형성되는 경우에는, 자기 형성 배리어막(19, 26)을 구성하는 Mn화합물로서 Mn탄화물(Mn_xC_y)이 형성되는 경우도 있다. 또한, 합금층(17a)으로서 전술한 CuAl 또는 CuTi이 사용되는 경우에는, Al탄화물(Al_xC_y) 또는 티탄 탄화물(Ti_xC_y)이 형성되는 경우도 있다. 또한, 상기 예시한 것 이외의 금속에 관해서도 마찬가지의 금속 탄화물이 형성된다.

도 1(a) 내지 도 1(f)는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.

도 2(a) 내지 도 2(k)는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.

도 3(a) 내지 도 3(c)는 종래의 반도체 장치의 제조 방법의 제조 공정을 설명하기 위한 단면도이다.

도 4는 종래의 반도체 장치의 제조 방법에 관련된 문제점을 설명하기 위한 단면도이다.

Claims

반도체 장치의 제조 방법으로서,

기판 상에 형성된 절연막에 오목부를 형성하는 공정,

상기 오목부의 내벽을 덮은 상태에서, 구리와 구리 이외의 금속으로 이루어지는 합금층과, 구리를 주성분으로 하는 도전층을 차례로 적층하여 이루어지는 도금 시드층(plating seed layer)을 형성하는 공정,

도금법에 의해, 상기 도금 시드층이 형성된 상기 오목부에, 구리를 주성분으로 하는 도전층을 매립하는 공정, 및

열처리를 행하여, 상기 합금층 중의 상기 금속을 상기 절연막의 구성 성분과 반응시켜, 상기 합금층과 상기 절연막의 경계면에, 구리의 확산 배리어(barrier)성을 가지는 금속 화합물로 이루어지는 배리어막을 형성하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 구리 이외의 금속은 Mn이고, 상기 금속 화합물은 Mn 산화물인 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서,

상기 구리 이외의 금속은 Mn이고, 상기 금속 화합물은 실리콘 함유 Mn 산화 물인 것을 특징으로 하는 반도체 장치의 제조 방법.