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KR20070059707A - 유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법 - Google Patents

유전막의 전기적 특성 향상을 위한 반도체 소자의 제조방법 Download PDF

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KR20070059707A
KR20070059707A KR1020050118884A KR20050118884A KR20070059707A KR 20070059707 A KR20070059707 A KR 20070059707A KR 1020050118884 A KR1020050118884 A KR 1020050118884A KR 20050118884 A KR20050118884 A KR 20050118884A KR 20070059707 A KR20070059707 A KR 20070059707A
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high dielectric
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film
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삼성전자주식회사
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Abstract

유전막의 전기적 특성 향상을 위한 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판 상에 고유전막을 형성하고 산소 플라즈마 처리를 실시한다. 산소 플라즈마 처리 (O2 plasma treatment)으로 인하여 고유전막의 전기적 특성을 개선시킬 수 있다.

Description

유전막의 전기적 특성 향상을 위한 반도체 소자의 제조 방법{Methods of manufacturing semiconductor device in order to improve the electrical characteristics of a dielectric }
도 1a 내지 도 1c는 본 발명의 제1 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 2a 내지 도 2d는 본 발명의 제2 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 3a 내지 도 3c는 본 발명의 제3 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 4a 내지 도 4d는 본 발명의 제4 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 5는 본 발명의 실시 예에 따른 산소 플라즈마 처리된 고유전막의 누설전류 특성을 설명하기 위한 그래프이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 유전막 의 전기적 특성 향을 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 및 대용량화에 따라서 게이트 절연막의 두께는 급속도로 얇아지고 있다. 현재 가장 널리 사용되고 있는 게이트 절연막으로 실리콘 산화막(SiO2)을 들 수 있다. 상기 실리콘 산화막은 열적 안정성(thermal stability) 및 신뢰성(reliability)이 우수하고 제작이 용이하다는 이유로 널리 사용되고 있다. 그러나 실리콘 산화막은 유전상수(dielectric constant)가 약 3.9로 그다지 높지 않기 때문에 두께를 감소시키는 것이 요구되고 있다. 하지만, 실리콘 산화막의 두께가 감소함에 따라 누설 전류(leakage current)가 급격히 증가하여 물리적인 두께의 감소(scaling)에 한계가 있다.
이에 따라, 상기 게이트 절연막으로써 실리콘 산화막을 대체할 수 있는 고유전막(high dielectric layer, 유전율이 높은 막)에 대한 연구가 급속도로 이루어지고 있다. 고유전막을 게이트 절연막으로 사용할 경우 동일한 커패시턴스(capacitance)값에서 실리콘 산화막에 비해 두께를 두껍게 할 수 있어 누설 전류를 줄일 수 있다. 고유전막으로 고려되고 있는 물질의 예로는 (BaX, Sr1 -X)TiO3(BST), TiO2, Ta2O5, Al2O3, ZrO2, Zr 실리케이트(silicate), HfO2, Hf 실리케이트 등을 들 수 있다.
그런데, 고유전막을 게이트 절연막으로 사용할 경우 상술한 고유전막들은 다음과 같은 문제점이 있다. 즉, BST막, TiO2막 또는 Ta2O5막은 실리콘 기판 위에 바로 증착하면 실리콘 기판과의 계면 특성이 나빠져 누설 전류가 증가하고, 계면 트 랩 전하 밀도(interface trap charge density)가 증가하여 캐리어들의 이동도(mobility)가 심각하게 감소하는 등의 문제를 초래할 수 있다. 또한, 고유전막들을 단독으로 사용하는 경우, 전계 효과 트랜지스터의 문턱전압을 안정화시키는 것이 어려울수 있다.
본 발명은 상술한 여러 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자하는 기술적 과제는 유전막의 전기적 특성이 최적화된 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판 상에 고유전막을 형성하고, 상기 고유전막을 갖는 반도체 기판에 산소 플라즈마 처리한다. 상기 산소 플라즈마 처리된 고유전막 상에 전극을 형성한다.
구체적으로, 상기 반도체 기판은 실리콘 (Si), 저마늄 (Ge), 및 실리콘 저마늄 (SiGe)중에서 선택된 하나일 수 있다. 상기 고유전막은 금속 산화막 또는 금속 실리게이트막일 수 있다. 상기 방법은 상기 고유전막 증착 전에 상기 반도체 기판 상에 접촉층을 형성하는 단계를 더 포함할 수 있다. 상기 접촉층은 실리콘 옥사이드 또는 실리콘 옥시 나이트라이드로 형성할 수 있다. 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 또는 다이랙트 산소 플라즈마 처리로 진행할 수 있다. 상기 전극은 도핑된 폴리실리콘, 금속, 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 방법은 상기 산소 플라즈마 공정을 진행한 후에 상기 산소 플라즈마 처리된 유전막 상에 캡핑층을 형성하는 단계를 더 포함할 수 있다. 상기 캡핑층은 실리콘 나이트라이드로 형성할 수 있다. 상기 방법은 캡핑층을 형성한 후에, 보조 산소 플라즈마 처리를 진행하는 단계를 더 포함할 수 있다. 상기 방법은 상기 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 고유전막에 질화 처리를 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 다음의 단계들을 포함할 수 있다. 반도체 기판 상에 복수개의 고유전층들이 적층된 다층 고유전막을 형성한다. 상기 반도체 기판에 산소 플라즈마 처리를 수행한다. 상기 산소 플라즈마 처리된 다층 고유전막 상에 전극을 형성한다.
구체적으로, 상기 산소 플라즈마 처리는 상기 다층 고유전막에 포함된 복수개의 고유전층들을 모두 적층한 후에 수행될 수 있다. 이와는 달리, 상기 산소 플라즈마 처리는 상기 다층 고유전막에 포함된 복수개의 고유전층들의 각각을 증착한 후에 수행될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시 예들은 여러 가지 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예들에 한정되는 것은 아니다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가지 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다.
도 1a 내지 도 1c는 본 바렴의 제1 실시 예를 설명하는 도면들이다.
도 1a을 참조하면, 반도체 기판 (100) 위에 고유전막(105)을 형성한다. 상기 반도체 기판(100)은 저마늄 (Ge), 실리콘 저마늄 (SiGe) 또는 실리콘으로 형성될 수 있다. 상기 고유전막(105)은 실리콘 산화막에 비하여 유전상수가 높은 유전막이다. 특히, 상기 고유전막(105)은 금속산화막 또는 금속 실리게이트막 중에 선택된 하나로 형성되는 것이 바람직하다. 예를 들면, 상기 고유전막(105)은 화학기상증착법(CVD;Chemical Vapor Deposition method) 또는 원자층 적층법(ALD, Atomic Layer Deposition method)으로 형성된 하프늄 실리케이트 옥사이드 (HfSiO) 을 포함할 수 있다. 상기 고유전막(105)을 형성하기 전에, 상기 반도체 기판(100)의 표면에 접촉층(102, interface layer)을 형성할 수 있다. 상기 접촉층(102)은 상기 반도체 기판 (100)과 상기 고유전막(105) 사이에 위치하여 채널 영역내 전자(홀)의 이동도를 증가시키는 것등의 전기적 특성을 향상시키는 기능을 수행할 수 있다. 상기 접촉층(102)은 절연 물질로 형성한다. 예컨대, 상기 접촉층(102)은 실리콘 옥사이드 (SiO2) 또는 실리콘 옥시 나이트라이드 (SiON) 등의 막을 여러 가지 방법(ex, 열산화법, CVD법, ALD법 또는 이들을 복합한 형태의 방법등)으로 형성할 수 있다. 상기 접촉층(102)의 두께는 5~20Å 정도가 적당하다.
도 1b를 참조하면, 산소 플라즈마 처리 (O2 plasma treatment) 처리 방법을 설명하는 도면이다. 구체적으로, 상기 고유전막(105)을 갖는 반도체 기판(100)에 산소 플라즈마 처리(O2 plasma treatment)를 수행한다. 도면들에 있어서, 참조부호 "105"는 증착된 상태의 고유전막을 나타내고, 참조부호 "105a"는 상기 산소 플라즈 마 처리된 고유전막을 나타낸다. 상기 산소 플라즈마 처리는 리모트 산소 플라즈마(remote oxygen plasma treatment) 또는 다이렉트 산소 플라즈마 처리(direct oxygen plasma treatment)등으로 수행할 수 있다. 상기 산소 플라즈마 처리는 산소가 1 SLM (Standard Liter per Minute), 질소가 0.12 SLM (Standard Liter per Minute) 정도로 공급할 수 있다. 가스 공급 온도는 실온 (Room Temperature)을 포함하는 약 25~300℃의 온도 범위에서 수행하는 것이 바람직하다. 더욱, 바람직하게는 약 100℃ 이하에서 진행하는 것이 좋다. 파워는 약 100~400 와트(W)에서 약 40~80초 동안 진행한다.
상기 산소 플라즈마 처리로 인하여, 상기 고유전막(105)이 큐어링(curing)된다. 이로써, 상기 산소 플라즈마 처리된 고유전막(105a)은 우수한 누설전류 특성을 갖는다. 즉, 상기 산소 플라즈마 처리된 고유전막(105a)을 통한 누설전류가 최소화된다. 상기 접촉층 (102)를 형성한 경우에는 상기 산소 플라즈마 처리 공정의 조건을 적절하게 잘 조절하여 접촉층 (interface layer)의 두께가 증가하지 않도록 하는 것이 또한 중요하다.
상기 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 고유전막(105 or 105a)를 갖는 상기 반도체 기판(100)에 질화 처리를 수행하는 것이 바람직하다. 상기 질화 처리로 인하여 상기 고유전막(105)의 열적 안정성을 향상시킬 수 있다. 상기 질화 처리는 약 700~1000℃ 사이에서 수행되는 열질화 공정 또는 500℃ 이하에서 수행되는 플라즈마 질화 공정으로 수행할 수 있다. 상기 열질화 공정은 700~1000℃ 온도에서 암모니아 (NH3) gas를 이용하여 1-100torr의 압력 및 30초에 서 2분정도의 공정 시간으로 수행할 수 있다. 상기 플라즈마 질화 공정은 500℃ 이하의 공정 온도, 5~100mTorr의 압력, 및 30초~5분정도의 공정 시간으로 수행할 수 있다.
후속에 형성되는 게이트 전극이 불순물들로 도핑된 폴리실리콘으로 형성되는 경우, 상기 질화 처리는 상기 산소 플라즈마 처리된 고유전막(105a)에 수행되는 것이 바람직하다. 이는, 상기 산소 플라즈마 처리 전에 상기 질화 처리를 하면 상기 산소 플라즈마 처리가 상기 고유전막(105)내 원자들과 질소 (N) 간의 결합을 방해하여 상기 산소 플라즈마 처리된 고유전막(105a)내의 질소의 농도를 감소시키고 원자들간의 결합상태를 약화시킬 수 있다. 이로써, 상기 게이트 전극내의 불순물들이 상기 고유전막(105a)을 통하여 확산될 수도 있기 때문이다.
이와는 달리, 상기 게이트 전극이 도핑된 폴리실리콘 이외의 도전막들(ex, 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 또는 금속(ex, 텅스텐 또는 몰리브덴등)으로 형성되는 경우, 상기 질화 처리를 상기 산소 플라즈마 처리를 수행하기 전 또는 후에 수행할 수 있다. 상기 질화처리 후에 상기 고유전막(105 or 105a)의 특성을 향상시키기 위해 약 800~1100℃의 고온 열처리 공정을 진행 할 수도 있다.
도 1c를 참조하면, 상기 고유전막(105a) 상에 전극 (120, Electrode)을 형성한다. 상기 전극(120)은 도전막인 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트 실리사이드) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전극(120)은 전계 효과 트랜지스터의 게이트 전극에 해당할 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시 예를 설명하는 도면들이다. 본 발명의 제2 실시 예는 산소 플라즈마 공정을 진행한 후에 얇은 캡핑층 (Capping layer)를 고유전막 상에 증착하는 것을 추가로 진행하는 것을 특징으로 한다. 이를 구체적으로 설명한다.
도 2a를 참조하면, 반도체 기판 (200) 위에 고유전막(205)을 형성한다. 상기 반도체 기판(200)은 저마늄 (Ge), 실리콘 저마늄 (SiGe) 또는 실리콘 으로 형성될 수 있다. 상기 고유전막(205)은 실리콘 산화막에 비하여 유전상수가 높은 유전막으로 형성한다. 특히, 상기 고유전막(205)은 금속산화막 또는 금속 실리게이트 중에 선택된 하나를 포함하는 것이 바람직하다. 예를 들면, 상기 고유전막(205)은 화학기상증착법(CVD) 또는 원자층 적층법으로 증착된 하프늄 실리케이트 옥사이드 (HfSiO)을 포함할 수 있다. 추가적으로 반도체 기판 (200)과 상기 고유전막(205) 사이에 절연 물질로 형성된 접촉층(202)을 형성할 수 있다. 상기 접촉층(202)은 채널 영역내 전자(홀) 이동도 등의 전기적 특성을 향상시키는 기능을 수행할 수 있다. 상기 접촉층(202)은 실리콘 옥사이드 (SiO2) 또는 실리콘 옥시 나이트라이드 (SiON) 등의 막을 여러 가지 방법(열산화, CVD, ALD, 또는 이들을 복합한 형태의 방법등)으로 형성할 수 있다. 이때 상기 접촉층(202)의 두께는 5~20Å 두께가 적당하다.
도 2b를 참조하면, 상기 고유전막(205)을 갖는 반도체 기판에 산소 플라즈마 처리 (O2 plasma treatment) 처리를 수행한다. 도면들에 있어서, 참조부호 "205"는 상기 산소 플라즈마 처리를 수행하기 전의 증착된 상태의 고유전막을 나타내고, 참조부호 "205a"는 상기 산소 플라즈마 처리된 고유전막을 나타낸다. 상기 산소 플라즈마 처리로 인하여 상기 고유전막(205a)이 큐어링(curing)된다. 이로 인하여, 상기 산기 고유전막(205a)을 통하여 흐르는 누설전류량을 최소화시킬 수 있다.
상기 산소 플라즈마 처리는 상술한 제1 실시예와 동일한 방법으로 수행할 수 있다. 즉, 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 공정 또는 다이렉트 산소 플라즈마 처리 공정등으로 수행할 수 있다. 상기 산소 플라즈마 처리는 산소가 1 SLM (Standard Liter per Minute), 질소가 0.12 SLM (Standard Liter per Minute) 정도로 공급할 수 있다. 가스 공급 온도는 실온 (Room Temperature)을 포함하는 약 25~300℃의 온도 범위에서 수행하는 것이 바람직하다. 더욱 바람직하게는 약 100℃ 이하에서 진행하는 것이 좋다. 파워는 약 100~400 와트 (W)에서 약 40~80초 동안 진행한다. 상기 접촉층 (202)을 형성한 경우에는 상기 산소 플라즈마 처리의 공정 조건을 적절하게 잘 조절하여 상기 접촉층 (202)의 두께가 증가하지 않도록 하는 것이 또한 중요하다.
상기 산소 플라즈마 처리를 수행하기 전 또는 수행한 후에, 상기 고유전막(205 또는 205a)에 질화 처리를 수행하는 것이 바람직하다. 상기 질화 처리에 의하여 상기 고유전막(205 또는 205a)의 열적 안정성을 향상시킬 수 있다. 상기 질화처리는 약 700~1000℃ 사이의 열질화 공정 또는 500℃ 이하의 플라즈마 질화 공정 중의 하나로 수행할 수 있다. 상기 열질화 공정은 700~1000℃ 온도에서 암모니아 (NH3) gas를 이용하여 1-100torr의 압력 및 30초에서 2분정도의 공정시간으로 수행할 수 있다. 상기 플라즈마 질화 공정은 500℃ 이하의 공정 온도, 5~100mTorr의 압력 및 30초~5분정도의 공정시간으로 수행할 수 있다.
후속에 형성되는 게이트 전극이 도펀트(dopant)들로 도핑된 폴리실리콘으로 형성되는 경우, 상기 질화 처리는 상기 산소 플라즈마 처리된 고유전막(205a)에 수행하는 것이 바람직하다. 즉, 상기 질화 처리는 상기 산소 플라즈마 처리를 수행한 후에 수행하는 것이 바람직하다. 이는, 상기 산소 플라즈마 처리 전에 상기 질화 처리를 하면 상기 산소 플라즈마 처리가 상기 고유전막(205)내 금속산화막 또는 금속실리케이트의 원자들과 질소(N)간의 결합을 방해하여 상기 고유전막(205)내 질소의 농도를 감소시키는 것 및 이들 원자들간의 결합상태를 약화시켜 상기 게이트 전극내 도펀트 (dopant)가 상기 고유전막(205a)을 통하여 확산하여 상기 고유전막(205a)의 특성을 열화시킬 수 있기 때문이다. 한편, 상기 게이트 전극이 폴리 실리콘 (polysilicon) 이외의 금속을 포함하는 도전물질로 형성되는 경우, 상기 질화 처리를 상기 산소 플라즈마 처리를 수행하기 전 또는 후에 수행하여도 무방하다.
상기 질화 처리를 수행한 후에, 상기 고유전막(205 또는 205a)의 특성을 향상시키기 위해 약 800~1100℃의 고온 열처리 공정을 진행 할 수도 있다.
도 2c를 참조하면, 상기 고유전막(205a) 상에 캡핑층 (207, Capping layer)을 형성한다. 상기 캡핑층(207)은 절연 물질로 형성한다. 예컨대, 상기 캡핍층(207)은 실리콘 나이트라이드 (SiN)을 형성할 수 있다. 상기 캡핑층 (207)은 후속에 형성되는 전극과 상기 고유전막(205a)간의 반응을 방지시키는 기능을 수행한다. 상기 캡핑층 (207)을 형성한 후에, 상기 캡핍층의 특성을 향상시키기 위하여 도시된 바와 같이, 보조 산소 플라즈마 처리를 할 수 도 있다. 상기 보조 산소 플라즈마 처리는 상술한 산소 플라즈마 처리와 동일한 공정 조건으로 수행할 수 있다.
도 2d를 참조하면, 상기 캡핑층(207) 상에 전극(220)을 형성한다. 상기 전극(220)은 전계 효과 트랜지스터의 게이트 전극에 해당한다. 상기 전극(220)은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나로 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 제3 실시 예를 설명하는 도면이다. 본 실시예는 고유전막을 단일층으로 형성하는 제1 내지 제2 실시 예들과는 달리 고유전막을 이중막 이상의 복합막으로 형성하는 것을 특징으로 한다.
도 3a를 참조하면, 저마늄 (Ge), 실리콘 저마늄 (SiGe) 또는 실리콘으로 형성된 반도체 기판(300) 상에 다층 고유전막(305)을 형성한다. 상기 다층 고유전막(305)은 실리콘 산화막에 비하여 유전상수가 높은 유전막을 포함한다. 상기 다층 고유전막(305)은 금속산화막 및 금속실리케이트막 중에서 선택된 복수개가 적층된 복합층으로 형성한다. 좀더 구체적으로, 상기 다층 고유전막(305)은 차례로 적층된 제1 및 제2 고유전층들(303,304)을 포함할 수 있다. 상기 제1 고유전층(303)은 금속산화막 또는 금속실리케이트막 중에 선택된 하나로 형성될 수 있다. 물론, 상기 제2 고유전층(304)도 금속산화막 또는 금속실리케이트막 중에 선택된 하나로 형성될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 고유전층들(303,304) 중에 어느 하나는 금속산화막으로 형성하고, 다른 하나는 금속실리케이트막로 형성할 수 있다. 이에 더하여, 상기 다층 고유전막(305)은 상기 제1 및 제2 고유전층들(303,304)이 복수번 교대로 적층된 형태를 가질수도 있다. 더 나아가서, 상기 다층 고유전막(305)은 상기 제1 및 제2 고유전층들(303,304) 사이에 개재되어 이들간의 접촉특성을 향상시키기 위한 절연 물질, 예컨대, 실리콘 옥사이드막 또는 실리콘 옥시나이트라이드막을 더 포함할 수도 있다. 예를 들면, 상기 제1 고유전층(303)은 CVD법 또는 ALD법으로 증착된 하프늄 옥사이드 (HfO)로 형성되고, 상기 제2 고유전층(304)은 CVD법 또는 ALD법으로 증착된 하프늄 실리케이트 옥사이드 (HfSiO)으로 형성될 수 있다.
상기 반도체 기판 (300)과 상기 다층 고유전막(305) 사이에 개재되며 절연 물질인 접촉층(302)을 형성하는 단계를 더 수행할 수 있다. 상기 접촉층(302)은 상기 다층 다층 고유전막(305)과 상기 반도체 기판(300)간의 접촉 (interface) 특성을 향상시켜 채널 영역내 전자(홀) 이동도를 향상시키는 기능을 수행할 수 있다. 상기 접촉층(302)은 실리콘 옥사이드 (SiO2) 또는 실리콘 옥시 나이트라이드 (SiON)등으로 형성할 수 있다. 상기 접촉층(302)의 두께는 5~20Å이 적당하다.
도 3b를 참조하면, 산소 플라즈마 처리 (O2 plasma treatment) 처리 방법을 설명하는 도면이다. 구체적으로, 상기 다층 고유전막(305)을 갖는 반도체 기판(300)에 산소 플라즈마 처리를 수행한다. 도면들에서, 참조부호 "305"는 증착된 상태의 다층 고유전막(305)에 해당하고, 참조부호 "305a"는 상기 산소 플라즈마 처리된 다층 고유전막(305a)에 해당한다. 상기 산소 플라즈마 처리된 다층 고유전막 (305a)은 차례로 적층된 산소 플라즈마 처리된 제1 및 제2 고유전층들(303a,304a)을 포함한다.
상기 산소 플라즈마 처리는 상술한 제1 및 제2 실시예들과 동일한 방법으로 수행할 수 있다. 다시 말해서, 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 또는 다이렉트 산소 플라즈마 처리등으로 진행할 수 있다. 상기 산소 플라즈마 처리는 산소가 1 SLM (Standard Liter per Minute), 질소가 0.12 SLM (Standard Liter per Minute) 정도로 공급할 수 있다. 가스 공급 온도는 실온 (Room Temperature)을 포함하는 약 25~300℃의 온도 범위에서 수행하는 것이 바람직하며, 더욱 바람직하게는 약 100℃ 이하에서 진행하는 것이 좋다. 파워는 약 100~400 와트 (W)에서 약 40~80초 동안 진행할 수 있다. 상기 접촉층 (302)을 형성한 경우에는 상기 산소 플라즈마 처리의 공정 조건을 적절하게 잘 조절하여 상기 접촉층(302)의 두께가 증가하지 않도록 하는 것이 또한 중요하다.
상기 산소 플라즈마 처리는 제1 및 제2 산소 플라즈마 처리를 포함할 수 있다. 즉, 상기 제1 고유전층(303)을 증착한 후에, 상기 제1 산소 플라즈마 처리를 수행하고, 상기 제2 고유전층(304)을 증착한 후에, 상기 제2 산소 플라즈마 처리를 수행할 수 있다. 물론, 상술한 바와 같이, 상기 제1 및 제2 고유전층들(303,304)을 연속적으로 증착한 후에 한번의 상기 산소 플라즈마 처리를 수행할 수도 있다. 상기 제1 및 제2 산소 플라즈마 처리는 상술한 산소 플라즈마 처리와 동일한 방법으로 수행할 수 있다.
상기 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 다층 고유전막(305 또 는305a)의 열적 안정성을 향상시키기 위하여 질화 처리를 수행할 수 있다. 상기 질화 처리는 약 700~1000℃ 사이의 열질화 공정 또는 500℃ 이하의 플라즈마 질화 공정 중에 하나로 수행할 수 있다. 후속에 형성되는 게이트 전극이 도펀트들로 도핑된 폴리실리콘으로 형성되는 경우, 상기 질화 처리는 상기 산소 플라즈마 처리를 수행한 후에 수행하는 것이 바람직하다. 이는 상술한 제1 및 제2 실시예들과 동일한 이유에서다. 상기 열질화 공정은 700~1000℃ 온도에서 암모니아 (NH3) gas를 이용하여 1-100torr에서 30초에서 2분 정도 진행할 수 있다. 상기 플라즈마 질화공정은 500℃ 이하의 5~100mTorr의 압력에서 30초~5분 정도 진행할 수 있다. 상기 질화 처리를 수행한 후에, 상기 다층 고유전막(305 또는 305a)의 특성을 향상시키기 위하여 약 800~1100℃의 고온 열처리 공정을 진행 할 수도 있다.
도 3c를 참조하면, 상기 다층 고유전막(305a) 상에 전극(320)을 형성한다. 상기 전극(320)은 상술한 제1 및 제2 실시예들의 전극들(120,220)과 동일한 물질로 형성할 수 있다. 이로써, MIS (Metal-Insulator-Semiconductor) 구조를 완성한다.
도 4a 내지 도 4d는 본 발명의 제4 실시 예를 설명하는 도면이다. 본 실시예는 상술한 제3 실시 예와 마찬가지로 고유전 박막을 복합막으로 증착하지만 산소 플라즈마 공정을 진행한 후에 얇은 캡핑층 (Capping layer)를 증착하는 것을 추가로 진행하는 것을 특징으로 한다.
도 4a를 참조하면, 저마늄 (Ge), 실리콘 저마늄 (SiGe) 또는 실리콘으로 형성된 반도체 기판 (400) 상부에 다층 고유전막(405)을 형성한다. 상기 다층 고유전막(405)은 실리콘 산화막에 비하여 유전상수가 높은 유전막을 포함한다. 특히, 상기 다층 고유전막(405)은 금속산화막 또는 금속실리케이트막 중에서 선택된 복수개가 차례로 적층된 복합층으로 형성한다. 좀더 구체적으로, 상기 다층 고유전막(405)은 차례로 적층된 제1 및 제2 고유전층들(403,404)을 포함할 수 있다. 상기 제1 고유전층(403)은 금속산화막 또는 금속실리케이트막 중에 선택된 하나로 형성할 수 있다. 물론, 상기 제2 고유전층(404)도 금속산화막 또는 금속실리케이트막 중에 선택된 하나로 형성할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 고유전층들(403,404) 중에 어느 하나는 금속산화막으로 형성하고, 다른 하나는 금속실리케이트막로 형성할 수 있다. 이에 더하여, 상기 다층 고유전막(405)은 상기 제1 및 제2 고유전층들(403,404)이 복수번 교대로 적층된 형태를 가질수도 있다. 더 나아가서, 상기 다층 고유전막(405)은 상기 제1 및 제2 고유전층들(403,404) 사이에 개재되어 이들간의 접촉특성을 향상시키기 위한 절연 물질, 예컨대, 실리콘 옥사이드막 또는 실리콘 옥시나이트라이드막을 더 포함할 수도 있다. 예를 들면, 상기 제1 고유전층(403)은 CVD법 또는 ALD법으로 증착된 하프늄 옥사이드 (HfO)로 형성되고, 상기 제2 고유전층(404)은 CVD법 또는 ALD법으로 증착된 하프늄 실리케이트 옥사이드 (HfSiO)으로 형성될 수 있다.
상기 반도체 기판(400)과 상기 다층 고유전막(405) 사이에 개재되며 절연 물질인 접촉층(402)을 형성하는 단계를 더 수행할 수 있다. 상기 접촉층(402)은 상기 다층 고유전막(405)과 상기 반도체 기판(400)간의 접촉(interface) 특성을 향상시켜 채널 영역내 전자(홀)이동도를 향상시키는 기능을 수행한다. 상기 접촉층(402)은 . 실리콘 옥사이드 (SiO2) 또는 실리콘 옥시 나이트라이드 (SiON) 등의 막을 여러 가지 방법으로 형성할 수 있다.
도 4b를 참조하면, 산소 플라즈마 처리 방법을 설명하는 도면이다. 구체적으로, 상기 다층 고유전막(405)을 갖는 반도체 기판(400)에 산소 플라즈마 처리를 수행한다. 도면들에서, 참조부호 "405"는 증착된 상태의 다층 고유전막(405)에 해당하고, 참조부호 "405a"는 상기 산소 플라즈마 처리된 다층 고유전막(405a)에 해당한다. 상기 산소 플라즈마 처리된 다층 고유전막(405a)은 차례로 적층된 산소 플라즈마 처리된 제1 및 제2 고유전층들(403a,404a)을 포함한다.
상기 산소 플라즈마 처리는 상술한 제1, 제2 및 제3 실시예들과 동일한 방법으로 수행할 수 있다. 다시 말해서, 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 또는 다이렉트 산소 플라즈마 처리등으로 진행할 수 있다. 상기 산소 플라즈마 처리는 산소가 1 SLM (Standard Liter per Minute), 질소가 0.12 SLM (Standard Liter per Minute) 정도로 공급할 수 있다. 가스 공급 온도는 실온 (Room Temperature)을 포함하는 약 25~300℃의 온도 범위에서 수행하는 것이 바람직하며, 더욱 바람직하게는 약 100℃ 이하에서 진행하는 것이 좋다. 파워는 약 100~400 와트 (W)에서 약 40~80초 동안 진행할 수 있다. 상기 접촉층 (402)을 형성한 경우에는 상기 산소 플라즈마 처리의 공정 조건을 적절하게 잘 조절하여 상기 접촉층(402)의 두께가 증가하지 않도록 하는 것이 또한 중요하다.
상기 산소 플라즈마 처리는 제1 및 제2 산소 플라즈마 처리를 포함할 수 있다. 즉, 상기 제1 고유전층(403)을 증착한 후에, 상기 제1 산소 플라즈마 처리를 수행하고, 상기 제2 고유전층(404)을 증착한 후에, 상기 제2 산소 플라즈마 처리를 수행할 수 있다. 물론, 상술한 바와 같이, 상기 제1 및 제2 고유전층들(403,404)을 연속적으로 증착한 후에 한번의 상기 산소 플라즈마 처리를 수행할 수도 있다. 상기 제1 및 제2 산소 플라즈마 처리는 상술한 산소 플라즈마 처리와 동일한 방법으로 수행할 수 있다.
상기 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 다층 고유전막(405 또는405a)의 열적 안정성을 향상시키기 위하여 질화 처리를 수행할 수 있다. 상기 질화 처리는 약 700~1000℃ 사이의 열질화 공정 또는 500℃ 이하의 플라즈마 질화 공정 중에 하나로 수행할 수 있다. 후속에 형성되는 게이트 전극이 도펀트들로 도핑된 폴리실리콘으로 형성되는 경우, 상기 질화 처리는 상기 산소 플라즈마 처리를 수행한 후에 수행하는 것이 바람직하다. 이는 상술한 제1 및 제2 실시예들과 동일한 이유에서다. 상기 열질화 공정은 700~1000℃ 온도에서 암모니아 (NH3) gas를 이용하여 1-100torr에서 30초에서 2분 정도 진행할 수 있다. 상기 플라즈마 질화공정은 500℃ 이하의 5~100mTorr의 압력에서 30초~5분 정도 진행할 수 있다. 상기 질화 처리를 수행한 후에, 상기 다층 고유전막(405 또는 405a)의 특성을 향상시키기 위하여 약 800~1100℃의 고온 열처리 공정을 진행 할 수도 있다.
도 4c는 반도체 소자의 캡핑층 (Capping layer)를 형성하는 방법을 나타내는 도면이다. 도 4c를 참조하면, 상기 다층 고유전막(405a) 상에 캡핑층(407)을 형성한다. 상기 캡핑층 (407)은 절연물질로 형성된다. 예컨대, 상기 캡핑층(407)은 실리콘 나이트라이드 (SiN)막으로 형성할 수 있다. 상기 캡핑층 (407)은 후속에 형성되는 전극과 상기 다층 고유전막(405a)간의 반응을 방지하기 위하여 형성한다. 상 기 캡핑층 (407)을 형성한 후에, 도시된 바와 같이, 상기 캡핑층(407)의 특성을 향상시키기 위해 보조 산소 플라즈마 처리를 할 수 도 있다. 상기 보조 산소 플라즈마 처리는 상술한 산소 플라즈마 처리와 동일하게 수행할 수 있다.
도 4d를 참조하면, 상기 캡핑층(407) 상에 전극(420)을 형성한다. 상기 전극(420)은 전계 효과 트랜지스터의 게이트 전극에 해당한다. 상기 전극(420)은 상술한 제1 및 제2 실시예들의 전극들(120,220)과 동일한 물질로 형성할 수 있다. 이로써, MIS (Metal-Insulator-Semiconductor) 구조를 완성한다.
도 5는 본 발명의 실시예들에 따른 산소 플라즈마 처리된 고유전막의 누설전류 특성을 나타내는 그래프이다.
도 5를 참조하면, 본 발명에 따른 고유전막의 누설전류 특성을 확인하기 위하여 제1 시료들, 제2 시료들 및 제3 시료들을 준비하였다. 상기 제1 시료들은 게이트 절연막이 실리콘 산화막으로 형성된 전계 효과 트랜지스터들을 각각 형성하였다. 상기 제1 시료들은 실리콘 산화막으로 형성된 게이트 절연막들의 두께들이 서로 다르게 형성하였다. 상기 제2 시료들은 게이트 절연막이 단일층의 하프늄 실리케이트 옥사이드막인 전계 효과 트랜지스터들을 각각 형성하였다. 상기 제2 시료들도 상기 단일층의 하프늄 실리케이트 옥사이드막으로 형성된 게이트 절연막의 두께들을 서로 다르게 형성하였다. 상기 제3 시료들은 게이트 절연막이 이중막의 고유전막으로 형성된 전계 효과 트랜지스터들을 각각 형성하였다. 이때, 상기 제3 시료들의 이중막의 고유전막들에는 각각 본 발명에 따른 산소 플라즈마 처리를 수행하였다. 즉, 상기 제2 시료들에는 산소 플라즈마 처리를 수행하지 않았으며, 상기 제 3 시료들에만 산소 플라즈마 처리를 수행하였다.
그래프의 x축은 등가 산화막 두께를 나타내고, 그래프의 y축은 누설전류량을 나타낸다. 제1 선(520)은 상기 제1 시료들의 등가 산화막 두께에 대한 누설전류량의 추세를 나타내고, 제2 선(530)은 상기 제2 시료들의 등가 산화막 두께에 대한 누설전류량의 추세를 나타낸다. 제3 선(540)은 상기 제3 시료들의 등가 산화막 두께에 대한 누설전류량의 추세를 나타낸다. 도시된 바와 같이, 본 발명에 따른 산소 플라즈마 처리를 수행한 상기 제3 시료들의 동일한 등가 산화막 두께에 대한 누설전류 특성이 가장 작다.
상술한 실시예에들에서 상기 전극(120,220,320,420)은 게이트 전극으로 개시되어 있다. 하지만, 상기 고유전막들(105a,205a,305a,405a)은 캐패시터의 유전막, 플래쉬 기억 소자의 플로팅 게이트와 제어 게이트 전극 사이의 절연막으로도 사용될 수 있다. 상기 고유전막들(105a,205a,305a,405a)이 캐패시터의 유전막으로 사용되는 상기 전극(120,220,320,420)은 상부 전극에 해당하고, 상기 반도체 기판(100,200,300,400)은 스토리지 전극(storage electrode)에 해당한다. 상기 고유전막들(105a,205a,305a,405a)이 플래쉬 기억 소자의 플로팅 게이트 와 제어 게이트 전극 사이에 개재된 절연막으로 사용되는 경우, 상기 전극(120,220,320,420)은 제어 게이트 전극에 해당하고, 상기 반도체 기판(100,200,300,400)은 플로팅 게이트에 해당할 수 있다.
본 발명은 차세대 트랜지스터의 게이트 유전막으로 기대되는 고유전막에 산 소 플라즈마 (O2 plasma)를 처리하여 전기적 특성, 특히, 누설전류 특성을 개선할 수 있다. 이어서, 본 발명은 단일막 뿐만 아니라 이중막 이상의 복합막으로 형성된 고유전막에 산소 플라즈마 (O2 plasma)를 처리하여 누설전류를 크게 개선시킴으로써 등가산화막(Equivalent Oxide Thinkness)의 스케일링 다운(scaling down)이 가능하다.

Claims (22)

  1. 반도체 기판 상에 고유전막을 형성하는 단계;
    상기 고유전막을 갖는 반도체 기판에 산소 플라즈마 처리하는 단계;
    상기 산소 플라즈마 처리된 고유전막 상에 전극을 형성하는 단계 등을 포함하는 반도체 소자의 형성 방법
  2. 제1항에 있어서, 상기 반도체 기판은 실리콘 (Si), 저마늄 (Ge), 및 실리콘 저마늄 (SiGe)중에서 선택된 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항에 있어서, 상기 고유전막은 금속 산화막 또는 금속 실리게이트막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1항에 있어서, 상기 고유전막 증착 전에 상기 반도체 기판 상에 접촉층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제4항에 있어서, 상기 접촉층은 실리콘 옥사이드 또는 실리콘 옥시 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제1항에 있어서, 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 또 는 다이랙트 산소 플라즈마 처리로 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제1항에 있어서, 전극은 도핑된 폴리실리콘, 금속, 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제1항에 있어서, 상기 산소 플라즈마 공정을 진행한 후에 상기 산소 플라즈마 처리된 유전막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제8항에 있어서, 상기 캡핑층은 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법
  10. 제9항에 있어서, 상기 실리콘 나이트라이드 막을 형성하는 후에 보조 산소 플라즈마 처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제1항에 있어서, 상기 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 고유전막에 질화 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소 자의 형성 방법.
  12. 반도체 기판 상에 복수개의 고유전층들이 적층된 다층 고유전막을 형성하는 단계;
    상기 반도체 기판에 산소 플라즈마 처리를 수행하는 단계; 및
    상기 산소 플라즈마 처리된 다층 고유전막 상에 전극을 형성하는 단계 등을 포함하는 반도체 소자의 형성 방법
  13. 제 12 항에 있어서,
    상기 산소 플라즈마 처리는 상기 다층 고유전막에 포함된 복수개의 고유전층들을 모두 적층한 후에 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 12 항에 있어서,상기 산소 플라즈마 처리는 상기 다층 고유전막에 포함된 복수개의 고유전층들의 각각을 증착한 후에 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제12항에 있어서, 상기 산소 플라즈마 처리는 리모트 산소 플라즈마 처리 또는 다이랙트 산소 플라즈마 처리로 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제12항에 있어서, 상기 전극은 도핑된 폴리실리콘, 금속, 도전성 금속질화물 및 금속실리사이드 중에서 선택된 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제12항에 있어서, 상기 반도체 기판은 실리콘 (Si), 저마늄 (Ge), 및 실리콘 저마늄 (SiGe)중에서 선택된 하나인 것을 특징으로 하는 유전막 형성 방법.
  18. 제12항에 있어서, 상기 다층 고유전막에 포함된 각 고유전층은 금속 산화막 또는 금속 실리게이트막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제12항에 있어서, 상기 다층 고유전막을 증착 전에 접촉층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제12항에 있어서,
    상기 산소 플라즈마 처리된 다층 고유전막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제12항에 있어서,
    상기 캡핑층을 형성한 후에, 보조 산소 플라즈마 처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 제12항에 있어서, 산소 플라즈마 처리를 수행하기 전 또는 후에 상기 다층 고유전막을 갖는 반도체 기판에 질화 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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